CN111180521A - 一种降低开关损耗的半导体结构及制造方法 - Google Patents

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Abstract

本发明涉及一种降低开关损耗的半导体结构及制造方法。包括从下至上依次层叠设置的漏极、第一导电类型衬底和第一导电类型外延层；第一导电类型外延层中形成多个第二导电类型体区，多个第二导电类型体区间隔分布；第二导电类型体区中重掺杂形成第一导电类型第二源区，在所述第一导电类型第二源区一侧的第二导电类型体区中重掺杂形成第一导电类型第一源区；在相邻的第一导电类型第一源区和第一导电类型第二源区之间设有控制栅结构；在第一导电类型第二源区远离第一导电类型第一源区的一侧设有虚栅结构；在降低开关损耗的半导体结构上表面沉积绝缘介质层；在第一导电类型第一源区的中部位置处，从绝缘介质层的上表面向下开设形成连接孔，连接孔向下延伸至第一导电类型第一源区中。

Description

一种降低开关损耗的半导体结构及制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其是一种降低开关损耗的半导体结构及制造方法。
背景技术
众所周知，MOS器件产品在应用中，器件本身的功率损耗由导通损耗及开关损耗两部分组成，而在高压高频的工作环境中，功率损耗主要为开关损耗，开关损耗主要由器件寄生电容决定。
常规设计上，为了降低器件在高压高频工作环境中的开关损耗，即降低器件寄生电容，会导致器件特征导通电阻Rsp增大，即导通损耗增大；
如图12所示，以现有的N型超结平面栅MOS器件为例，控制栅下方为栅氧化层，现有结构控制栅的宽度较宽，且与第一源区、第二导电类型体区的交叠区域较宽，此交叠区域分别形成了MOS器件输入电容Ciss的CgsN+、CgsP，导电多晶硅与P型体区05交叠区域为导电沟道，导电沟道是器件输入电容Ciss的重要组成部分，Ciss=Cgs+Cgd，当交叠区域较宽时，会导致产品的输入电容变大，进而Qg也会变大，进而会导致器件的开关损耗变大，影响产品的品质因数。
发明内容
发明的目的是克服现有技术中存在的栅极电荷过大，器件开关损耗过大的问题，提供一种降低开关损耗的半导体结构及其制造方法，该器件制造方法与现有半导体工艺兼容。
为实现以上技术目的，本发明的技术方案是：作为本发明的第一方面，提供一种降低开关损耗的半导体结构，其特征在于，包括从下至上依次层叠设置的漏极、第一导电类型衬底和第一导电类型外延层；
所述第一导电类型外延层中形成多个第二导电类型体区，多个所述第二导电类型体区间隔分布，每个所述第二导电类型体区从所述第一导电类型外延层的上表面向下延伸；所述第二导电类型体区中重掺杂形成第一导电类型第二源区，在所述第一导电类型第二源区一侧的第二导电类型体区中重掺杂形成第一导电类型第一源区；
在相邻的所述第一导电类型第一源区和第一导电类型第二源区之间设有控制栅结构；在所述第一导电类型第二源区远离所述第一导电类型第一源区的一侧设有虚栅结构；
在所述降低开关损耗的半导体结构上表面沉积绝缘介质层；在所述第一导电类型第一源区的中部位置处，从所述绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第一源区中，最后进入所述第二导电类型体区内；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层的表面形成源极金属层。
可选的，所述对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
可选的，所述控制栅结构和虚栅结构均为平面栅结构；
所述控制栅结构的栅氧层，设于所述第一导电类型第一源区和第一导电类型第二源区之间的所述第二导电类型体区的上表面处；所述控制栅结构的栅极导电多晶硅设于所述控制栅结构的栅氧层上；
所述虚栅结构的栅氧层设于所述第一导电类型第二源区远离第一导电类型第一源区的一侧表面上；所述虚栅结构的栅极导电多晶硅设于所述虚栅结构的栅氧层上。
可选的，所述控制栅结构为沟槽栅结构，所述虚栅结构为平面栅结构；
在所述第一导电类型第一源区和第一导电类型第二源区之间的所述第二导电类型体区中，开设有控制栅沟槽；所述控制栅沟槽中填充有所述控制栅结构的栅极导电多晶硅；在所述控制栅结构的栅极导电多晶硅与所述控制栅沟槽的内壁之间，设有所述控制栅结构的栅氧层；
所述虚栅结构的栅氧层设于所述第一导电类型第二源区远离第一导电类型第一源区的一侧表面上；所述虚栅结构的栅极导电多晶硅设于所述虚栅结构的栅氧层上。
可选的，所述控制栅结构和所述虚栅结构均为沟槽栅结构；
在所述第一导电类型第一源区和第一导电类型第二源区之间的所述第二导电类型体区中，开设有控制栅沟槽；所述控制栅沟槽中填充有所述控制栅结构的栅极导电多晶硅；在所述控制栅结构的栅极导电多晶硅与所述控制栅沟槽的内壁之间，设有所述控制栅结构的栅氧层；
在所述第一导电类型第二源区远离第一导电类型第一源区一侧的第一导电类型外延层中，开设有虚栅沟槽；所述虚栅沟槽中填充有所述虚栅结构的栅极导电多晶硅；在所述虚栅结构的栅极导电多晶硅与所述虚栅沟槽的内壁之间，设有所述虚栅结构的栅氧层。
可选的，所述控制栅结构为平面栅结构，所述虚栅结构为沟槽栅结构；
所述控制栅结构的栅氧层，设于所述第一导电类型第一源区和第一导电类型第二源区之间的所述第二导电类型体区的上表面处；所述控制栅结构的栅极导电多晶硅设于所述控制栅结构的栅氧层上；
在所述第一导电类型第二源区远离第一导电类型第一源区一侧的第一导电类型外延层中，开设有虚栅沟槽；所述虚栅沟槽中填充有所述虚栅结构的栅极导电多晶硅；在所述虚栅结构的栅极导电多晶硅与所述虚栅沟槽的内壁之间，设有所述虚栅结构的栅氧层。
可选的，在所述控制栅结构上施加栅极驱动电压，所述虚栅结构上施加有高电位，所述虚栅结构、第一导电类型第二源区和第一导电类型外延层形成增强型MOSFET。
可选的，在所述控制栅结构上施加栅极驱动电压，所述虚栅结构上施加有零电位，所述虚栅结构、第一导电类型第二源区和第一导电类型外延层形成耗尽型MOSFET。
可选的，所述控制栅结构的宽度小于所述虚栅结构的宽度。
作为本发明的第二方面，提供一种降低开关损耗的半导体结构的制作方法，包括以下步骤：
步骤一：提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
步骤二：选择性刻蚀所述第一导电类型外延层，形成多个从所述第一导电类型外延层的上表面向下延伸的深沟槽，多个所述深沟槽间隔分布；
步骤三：向所述深沟槽中填充第二导电类型硅，形成第二导电类型柱；
步骤四：向所述第二导电类型柱的上端部注入第二导电类型杂质并退火，形成第二导电类型体区；
步骤五：在控制栅区域上和虚栅区域上热生长形成栅氧层并沉积栅极导电多晶硅，经过选择性刻蚀后分别形成控制栅结构和虚栅结构；
步骤六：在第二导电类型体区中重掺杂，激活后形成第一导电类型第二源区；在所述第一导电类型第二源区一侧的第二导电类型体区中重掺杂形成第一导电类型第一源区；使得所述控制栅结构位于相邻的所述第一导电类型第一源区和第一导电类型第二源区之间，所述虚栅结构位于所述第一导电类型第二源区远离所述第一导电类型第一源区的一侧；
步骤七：在所述降低开关损耗的半导体结构上表面沉积绝缘介质层；在所述第一导电类型第一源区的中部位置处，从所述绝缘介质层的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第一源区中，最后进入所述第二导电类型体区内；在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层的表面形成源极金属层。
从以上所述可以看出，本发明提供的降低开关损耗的半导体结构及制造方法，与现有技术相比，具备以下优点：
1）如附图12所示为传统的平面栅超结功率MOSFET，器件只存在控制栅，控制栅下方为栅氧化层，现有结构控制栅的宽度较宽，且与第一源区、第二导电类型体区的交叠区域较宽，此交叠区域分别形成了MOS器件输入电容Ciss的CgsN+、CgsP，导电多晶硅与P型体区交叠区域为导电沟道，导电沟道是器件输入电容Ciss的重要组成部分，Ciss=Cgs+Cgd，当交叠区域较宽时，会导致产品的输入电容变大，本发明通过增加一个带有高电位的虚栅，使得控制栅的宽度大大缩小，控制栅与第二导电类型体区的交叠区域明显减小，最终能够消除Cgd，即米勒电容，这使得器件开关速度明显增加，并且消除了在米勒平台上栅极电压出现震荡的隐患，抑制了EMI的产生。如图19所示，为本发明结构与传统结构进行阻性开关测试时的开启波形对比图，如图20所示，为本发明结构与传统结构进行阻性开关测试时的关断波形对比图，在图中可以明显看出，在相同的电流条件下，本发明结构与传统结构相比，开关速度极快，几乎不存在米勒平台，具有绝对的优势。
2）本发明结构不影响器件的直流参数。如图16所示，为本发明控制栅与虚栅都为沟槽栅时器件导通时的电流路径图，电流先流过虚栅侧壁，然后经过第一源区，接着流过控制栅的沟槽底部，再流经第二源区，最后电流进入源极金属，相比于传统结构，电流多了流过控制栅的沟槽底部这一路径，由于超结器件中沟道电阻可以忽略不计，所以本发明结构与传统结构的导通电阻相当。如图17为本发明控制栅与虚栅都为沟槽栅时器件承受耐压时的电势分布图，如图18为传统沟槽栅超结承受耐压时的电势分布图，两者的电势分布没有明显区别。
2）本发明的制造工艺与现有工艺兼容降低制造成本。
附图说明
图1为本发明控制栅与虚栅都为平面栅的结构（对应实施例1）的剖视结构示意图；
图2为本发明控制栅为沟槽栅，虚栅为平面栅的结构（对应实施例2）的剖视结构示意图；
图3为本发明控制栅与虚栅都为沟槽栅的结构（对应实施例3）的剖视结构示意图；
图4为本发明虚栅为沟槽栅，控制栅为平面栅的结构（对应实施例4）的剖视结构示意图；
图5为本发明器件的***应用图；
图6为形成外延层的剖视结构示意图；
图7为形成深沟槽的剖视结构示意图；
图8为形成P型柱的剖视结构示意图；
图9为形成P型体区的剖视结构示意图；
图10为形成栅氧层的剖视结构示意图；
图11为形成控制栅与虚栅的剖视结构示意图；
图12为形成第一源区与第二源区的剖视结构示意图；
图13为传统结构的剖视结构示意图；
图14为本发明结构应用于传统VDMOS的新型VDMOS（对应实施例5）的剖视结构示意图；
图15为本发明结构应用于传统IGBT的新型IGBT（对应实施例6）的剖视结构示意图；
图16为本发明控制栅与虚栅都为沟槽栅时器件导通时的电流路径图；
图17为本发明控制栅与虚栅都为沟槽栅时器件承受耐压时的电势分布图；
图18为传统沟槽栅超结承受耐压时的电势分布图；
图19为本发明结构与传统结构进行阻性开关测试时的开启波形对比图；
图20为本发明结构与传统结构进行阻性开关测试时的关断波形对比图。
01—漏极金属；02—N型硅衬底；03—N类型柱；04—P型柱；05—P型体区；06—虚栅沟槽06；07—控制栅沟槽；08—控制栅；09—虚栅；10—栅氧层；11—绝缘介质层；12—第二源区；13—第一源区；14—源极金属层；15—P型集电极区；16—N型缓冲层；17—集电极极金属；18—第二发射区；19—第一发射区；20—发射极金属；21—深沟槽。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。其中相同的零部件用相同的附图标记表示。需要说明的是，下面描述中使用的词语“前”、“后”、“左”、“右”、“上”和“下”指的是附图中的方向。使用的词语“内”和“外”分别指的是朝向或远离特定部件几何中心的方向。
本发明的第一方面提供一种降低开关损耗的半导体结构，其包括以下几种实施例，需要解释的是对于N型功率半导体器件，本文中所述的第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，本文中所述的第一导电类型为P型导电，所述第二导电类型为N型导电。
实施例1：
参照图1，为以N型平面型超结功率半导体器件为例的一种降低开关损耗的半导体结构，包括从下至上依次层叠设置的漏极01、N型衬底02和N型外延层03；所述漏极01的材料优选金属，所述N型衬底02的材料可以选择硅。
在所述N型外延层03中设有多个P型柱04，多个所述P型柱04间隔分布，每个所述P型柱04分别从所述N型外延层03的上表面向下延伸。
所述P型柱04的上端部形成P型体区05，所述P型体区05中重掺杂形成N型第一源区13，在所述N型第一源区13两侧的P型体区05中重掺杂形成N型第二源区12。
在相邻的所述N型第一源区13和N型第二源区12之间设有控制栅结构08；在所述N型第二源区12远离所述N型第一源区13的一侧设有虚栅结构09。具体地，所述控制栅结构08和虚栅结构09均为平面栅结构；其中，所述控制栅结构08和虚栅结构09均包括栅氧层10和栅极导电多晶硅。对于控制栅结构08的栅氧层10，其设于所述N型第一源区13和N型第二源区12之间的所述P型体区05的上表面处；所述控制栅结构08的栅极导电多晶硅设于所述控制栅结构08的栅氧层10上。对于虚栅结构09的栅氧层10，其设于所述N型第二源区12的一侧表面（N型外延层03的表面）上；所述虚栅结构09的栅极导电多晶硅设于所述虚栅结构09的栅氧层10上。
在所述降低开关损耗的半导体结构上表面沉积绝缘介质层11；在所述N型第一源区13的中部位置处，从所述绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第一源区13中，最后进入所述P型体区05内；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层11的表面形成源极金属层14。
需要解释的是，以上所述的控制栅结构08的宽度小于所述的虚栅结构09。
通过以上描述以及附图1可以理解的是，所述控制栅结构08靠近所述连接孔一侧的下方形成重掺杂的N型第一源区13，所述N型第一源区13处于所述P型体区05的表面，且所述N型第一源区13与源极金属层14电连接；在所述控制栅结构08远离所述连接孔的一侧下方，即所述虚栅结构09的两侧下方，设有重掺杂的所述N型第二源区12；所述N型第二源区12处于P型体区05的上表面，且与所述第一源区13和N型外延层03不接触。
实施例2：
参照图1，为以N型平面型超结功率半导体器件为例的一种降低开关损耗的半导体结构，包括从下至上依次层叠设置的漏极01、N型衬底02和N型外延层03；所述漏极01的材料优选金属，所述N型衬底02的材料可以选择硅。
在所述N型外延层03中设有多个P型柱04，多个所述P型柱04间隔分布，每个所述P型柱04分别从所述N型外延层03的上表面向下延伸。
所述P型柱04的上端部形成P型体区05，所述P型体区05中重掺杂形成N型第一源区13，在所述N型第一源区13两侧的P型体区05中重掺杂形成N型第二源区12。
在相邻的所述N型第一源区13和N型第二源区12之间设有控制栅结构08；在所述N型第二源区12远离所述N型第一源区13的一侧设有虚栅结构09。具体地，所述控制栅结构08为沟槽栅结构，所述虚栅结构09为平面栅结构；即在所述N型第一源区13和N型第二源区12之间的所述P型体区05中，开设有控制栅沟槽07；所述控制栅沟槽07中填充有所述控制栅结构08的栅极导电多晶硅；在所述控制栅结构08的栅极导电多晶硅与所述控制栅沟槽07的内壁之间，设有所述控制栅结构08的栅氧层10；所述虚栅结构09的栅氧层10设于所述N型第二源区12的一侧表面上；所述虚栅结构09的栅极导电多晶硅设于所述虚栅结构09的栅氧层10上。
在所述降低开关损耗的半导体结构上表面沉积绝缘介质层11；在所述N型第一源区13的中部位置处，从所述绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第一源区13中，最后进入所述P型体区05内；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层11的表面形成源极金属层14。
需要解释的是，以上所述的控制栅结构08的宽度小于所述的虚栅结构09。
通过以上描述以及附图2可以理解的是，所述控制栅沟槽07位于N型第一源区13和N型第二源区12中间，在所述控制栅结构08远离所述连接孔的一侧，即在所述虚栅结构09的两侧下方，设有重掺杂的所述N型第二源区12；所述控制栅沟槽07两侧的侧壁分别所述N型第一源区13和N型第二源区12接触，所述栅氧层10覆盖在所述控制栅沟槽07的内壁上。
实施例3：
参照图3，为以N型平面型超结功率半导体器件为例的一种降低开关损耗的半导体结构，包括从下至上依次层叠设置的漏极01、N型衬底02和N型外延层03；所述漏极01的材料优选金属，所述N型衬底02的材料可以选择硅。
在所述N型外延层03中设有多个P型柱04，多个所述P型柱04间隔分布，每个所述P型柱04分别从所述N型外延层03的上表面向下延伸。
所述P型柱04的上端部形成P型体区05，所述P型体区05中重掺杂形成N型第一源区13，在所述N型第一源区13两侧的P型体区05中重掺杂形成N型第二源区12。
在相邻的所述N型第一源区13和N型第二源区12之间设有控制栅结构08；在所述N型第二源区12远离所述N型第一源区13的一侧设有虚栅结构09。具体地，所述控制栅结构08和所述虚栅结构09均为沟槽栅结构；在所述N型第一源区13和N型第二源区12之间的所述P型体区05中，开设有控制栅沟槽07；所述控制栅沟槽07中填充有所述控制栅结构08的栅极导电多晶硅；在所述控制栅结构08的栅极导电多晶硅与所述控制栅沟槽07的内壁之间，设有所述控制栅结构08的栅氧层10；在所述N型第二源区12一侧的N型外延层03中，开设有虚栅沟槽06；所述虚栅沟槽06中填充有所述虚栅结构09的栅极导电多晶硅；在所述虚栅结构09的栅极导电多晶硅与所述虚栅沟槽06的内壁之间，设有所述虚栅结构09的栅氧层10。
在所述降低开关损耗的半导体结构上表面沉积绝缘介质层11；在所述N型第一源区13的中部位置处，从所述绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第一源区13中，最后进入所述P型体区05内；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层11的表面形成源极金属层14。
需要解释的是，以上所述的控制栅结构08的宽度小于所述的虚栅结构09。
通过以上描述以及附图3可以理解的是，所述控制栅沟槽07位于N型第一源区13和N型第二源区12中间，在所述控制栅结构08远离所述连接孔的一侧，即在所述虚栅结构09的两侧，设有重掺杂的所述N型第二源区12；所述控制栅沟槽07两侧的侧壁分别所述N型第一源区13和N型第二源区12接触，所述虚栅沟槽06与N型第二源区12接触；所述栅氧层10覆盖在所述控制栅沟槽07的内壁上。
实施例4：
参照图4，为以N型平面型超结功率半导体器件为例的一种降低开关损耗的半导体结构，包括从下至上依次层叠设置的漏极01、N型衬底02和N型外延层03；所述漏极01的材料优选金属，所述N型衬底02的材料可以选择硅。
在所述N型外延层03中设有多个P型柱04，多个所述P型柱04间隔分布，每个所述P型柱04分别从所述N型外延层03的上表面向下延伸。
所述P型柱04的上端部形成P型体区05，所述P型体区05中重掺杂形成N型第一源区13，在所述N型第一源区13两侧的P型体区05中重掺杂形成N型第二源区12。
在相邻的所述N型第一源区13和N型第二源区12之间设有控制栅结构08；在所述N型第二源区12远离所述N型第一源区13的一侧设有虚栅结构09。具体地，所述控制栅结构08为平面栅结构，所述虚栅结构09为沟槽栅结构；所述控制栅结构08的栅氧层10，设于所述N型第一源区13和N型第二源区12之间的所述P型体区05的上表面处；所述控制栅结构08的栅极导电多晶硅设于所述控制栅结构08的栅氧层10上；在所述N型第二源区12一侧的N型外延层03中，开设有虚栅沟槽06；所述虚栅沟槽06中填充有所述虚栅结构09的栅极导电多晶硅；在所述虚栅结构09的栅极导电多晶硅与所述虚栅沟槽06的内壁之间，设有所述虚栅结构09的栅氧层10。
在所述降低开关损耗的半导体结构上表面沉积绝缘介质层11；在所述N型第一源区13的中部位置处，从所述绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第一源区13中，最后进入所述P型体区05内；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层11的表面形成源极金属层14。
需要解释的是，以上所述的控制栅结构08的宽度小于所述的虚栅结构09。
通过以上描述以及附图4可以理解的是，所述控制栅结构08靠近所述连接孔一侧的下方形成重掺杂的N型第一源区13，所述N型第一源区13处于所述P型体区05的表面，且所述N型第一源区13与源极金属层14电连接；在所述控制栅结构08远离所述连接孔的一侧下方，设有重掺杂的所述N型第二源区12，所述虚栅沟槽06与所述N型第二源区12接触；所述N型第二源区12处于P型体区05的上表面，且与所述第一源区13和N型外延层03不接触。
实施例5：
参照图14，为以N型平面型VDMOS为例的一种降低开关损耗的半导体结构，包括从下至上依次层叠设置的漏极01、N型衬底02和N型外延层03；所述漏极01的材料优选金属，所述N型衬底02的材料可以选择硅。
所述N型外延层03中形成多个P型体区05，多个所述P型体区05间隔分布，每个所述P型体区05从所述N型外延层03的上表面向下延伸；所述P型体区05中重掺杂形成N型第一源区13，在所述N型第一源区13两侧的P型体区05中重掺杂形成N型第二源区12。
在相邻的所述N型第一源区13和N型第二源区12之间设有控制栅结构08；在所述N型第二源区12远离所述N型第一源区13的一侧设有虚栅结构09。具体地，所述控制栅结构08和虚栅结构09均为平面栅结构；其中，所述控制栅结构08和虚栅结构09均包括栅氧层10和栅极导电多晶硅。对于控制栅结构08的栅氧层10，其设于所述N型第一源区13和N型第二源区12之间的所述P型体区05的上表面处；所述控制栅结构08的栅极导电多晶硅设于所述控制栅结构08的栅氧层10上。对于虚栅结构09的栅氧层10，其设于所述N型第二源区12的一侧表面（N型外延层03的表面）上；所述虚栅结构09的栅极导电多晶硅设于所述虚栅结构09的栅氧层10上。
在所述降低开关损耗的半导体结构上表面沉积绝缘介质层11；在所述N型第一源区13的中部位置处，从所述绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第一源区13中，最后进入所述P型体区05内；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层11的表面形成源极金属层14。
需要解释的是，以上所述的控制栅结构08的宽度小于所述的虚栅结构09。
通过以上描述以及附图1可以理解的是，所述控制栅结构08靠近所述连接孔一侧的下方形成重掺杂的N型第一源区13，所述N型第一源区13处于所述P型体区05的表面，且所述N型第一源区13与源极金属层14电连接；在所述控制栅结构08远离所述连接孔的一侧下方，即所述虚栅结构09的两侧下方，设有重掺杂的所述N型第二源区12；所述N型第二源区12处于P型体区05的上表面，且与所述第一源区13和N型外延层03不接触。
实施例6：
参照图15，为以IGBT为例的一种降低开关损耗的半导体结构，包括从下至上依次层叠设置的集电极极金属17、P型集电极区15、N型缓冲层16和N型外延层03。
所述N型外延层03中形成多个P型体区05，多个所述P型体区05间隔分布，每个所述P型体区05从所述N型外延层03的上表面向下延伸；所述P型体区05中重掺杂形成N型第一发射区19，在所述N型第一发射区19两侧的P型体区05中重掺杂形成N型第二发射区18。
在相邻的所述N型第一发射区19和N型第二发射区18之间设有控制栅结构08；在所述N型第二发射区18远离所述N型第一发射区19的一侧设有虚栅结构09。具体地，所述控制栅结构08和虚栅结构09均为平面栅结构；其中，所述控制栅结构08和虚栅结构09均包括栅氧层10和栅极导电多晶硅。对于控制栅结构08的栅氧层10，其设于所述N型第一发射区19和N型第二发射区18之间的所述P型体区05的上表面处；所述控制栅结构08的栅极导电多晶硅设于所述控制栅结构08的栅氧层10上。对于虚栅结构09的栅氧层10，其设于所述N型第二发射区18的一侧表面（N型外延层03的表面）上；所述虚栅结构09的栅极导电多晶硅设于所述虚栅结构09的栅氧层10上。
在所述降低开关损耗的半导体结构上表面沉积绝缘介质层11；在所述N型第一发射区19的中部位置处，从所述绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述N型第一发射区19中；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层11的表面形成发射极金属20。
需要解释的是，以上所述的控制栅结构08的宽度小于所述的虚栅结构09。
通过以上描述以及附图1可以理解的是，所述控制栅结构08靠近所述连接孔一侧的下方形成重掺杂的N型第一发射区19，所述N型第一发射区19处于所述P型体区05的表面，且所述N型第一发射区19与发射极金属20电连接；在所述控制栅结构08远离所述连接孔的一侧下方，即所述虚栅结构09的两侧下方，设有重掺杂的所述N型第二发射区18；所述N型第二发射区18处于P型体区05的上表面，且与所述第一发射区19和N型外延层03不接触。
作为本发明的第二方面所述降低开关损耗的半导体结构的制作方法，包括以下步骤：
步骤一：提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
步骤二：选择性刻蚀所述第一导电类型外延层，形成多个从所述第一导电类型外延层的上表面向下延伸的深沟槽21，多个所述深沟槽21间隔分布；
步骤三：向所述深沟槽21中填充第二导电类型硅，形成第二导电类型柱；
步骤四：向所述第二导电类型柱的上端部注入第二导电类型杂质并退火，形成第二导电类型体区；
步骤五：在控制栅区域上和虚栅区域上热生长形成栅氧层10并沉积栅极导电多晶硅，经过选择性刻蚀后分别形成控制栅结构08和虚栅结构09；
步骤六：在第二导电类型体区中重掺杂，激活后形成第一导电类型第二源区12；在所述第一导电类型第二源区12一侧的第二导电类型体区中重掺杂形成第一导电类型第一源区13；使得所述控制栅结构08位于相邻的所述第一导电类型第一源区13和第一导电类型第二源区12之间，所述虚栅结构09位于所述第一导电类型第二源区12远离所述第一导电类型第一源区13的一侧；
步骤七：在所述降低开关损耗的半导体结构上表面沉积绝缘介质层11；在所述第一导电类型第一源区13的中部位置处，从所述绝缘介质层11的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第一源区13中；在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层11的表面形成源极金属层14。
基于以上实施例，本发明的工作原理为：
参照图5，对于实施例1~实施例4，虚栅结构09、N型第二源区12域和N型外延层03形成第一增强型MOS；对于控制栅结构08、N型第一源区13和N型第二源区12行程第二增强型MOS。
在器件工作时，在所述控制栅结构08上施加栅极驱动电压，所述虚栅结构09上施加有高电位，所述虚栅结构09、N型第二源区12和N型外延层03形成增强型MOSFET。
在控制栅结构08上加零电位时，第二增强型MOS关断，虚栅结构09的高电位使得第一增强型MOS暂时处于开启状态，这使得N型第二源区12的电位逐渐上升；当虚栅结构09的电位比N型第二源区12的电位高出正好一个第一增强型MOS的阈值时，所述第一增强型MOS进入关断状态，整个期间进入关断状态。
在控制栅结构08上施加高电位时，第二增强型MOS开启，这使得N型第二源区12的电位迅速下降至零电位，当虚栅结构09的电位比N型第二源区12电位高出一个第一增强型MOS的阈值时，所述第一增强型MOS进入开启状态，整个器件进入导通状态。
参照图16，为本发明控制栅结构08与虚栅结构09都为沟槽栅时器件导通时的电流路径图，电流先流过虚栅结沟槽侧壁，然后经过N型第一源区13，接着流过控制栅沟槽07底部，再流经N型第二源区12，最后电流进入源极金属，相比于传统结构，电流多了流过控制栅沟槽07底部这一路径，由于超结器件中沟道电阻可以忽略不计，所以本发明结构与传统结构的导通电阻相当。如图17为本发明控制栅与虚栅都为沟槽栅时器件承受耐压时的电势分布图，如图18为传统沟槽栅超结承受耐压时的电势分布图，两者的电势分布没有明显区别。
如附图13所示为传统的平面栅超结功率MOSFET，器件只存在控制栅，控制栅下方为栅氧化层，现有结构控制栅的宽度较宽，且与第一源区13、第二导电类型体区的交叠区域较宽，此交叠区域分别形成了MOS器件输入电容Ciss的CgsN+、CgsP，导电多晶硅与P型体区05交叠区域为导电沟道，导电沟道是器件输入电容Ciss的重要组成部分，Ciss=Cgs+Cgd，当交叠区域较宽时，会导致产品的输入电容变大，本发明通过增加一个带有高电位的虚栅，使得控制栅的宽度大大缩小，控制栅与第二导电类型体区的交叠区域明显减小，最终能够消除Cgd，即米勒电容，这使得器件开关速度明显增加，并且消除了在米勒平台上栅极电压出现震荡的隐患，抑制了EMI的产生。如图19所示，为本发明结构与传统结构进行阻性开关测试时的开启波形对比图，如图20所示，为本发明结构与传统结构进行阻性开关测试时的关断波形对比图，在图中可以明显看出，在相同的电流条件下，本发明结构与传统结构相比，开关速度极快，几乎不存在米勒平台，具有绝对的优势。
所属领域的普通技术人员应当理解：以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种降低开关损耗的半导体结构，其特征在于，包括从下至上依次层叠设置的漏极（01）、第一导电类型衬底和第一导电类型外延层；
所述第一导电类型外延层中形成多个第二导电类型体区，多个所述第二导电类型体区间隔分布，每个所述第二导电类型体区从所述第一导电类型外延层的上表面向下延伸；所述第二导电类型体区中重掺杂形成第一导电类型第二源区（12），在所述第一导电类型第二源区（12）一侧的第二导电类型体区中重掺杂形成第一导电类型第一源区（13）；
在相邻的所述第一导电类型第一源区（13）和第一导电类型第二源区（12）之间设有控制栅结构（08）；在所述第一导电类型第二源区（12）远离所述第一导电类型第一源区（13）的一侧设有虚栅结构（09）；
在所述降低开关损耗的半导体结构上表面淀积绝缘介质层（11）；从所述绝缘介质层（11）的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第一源区（13）中，最后进入所述第二导电类型体区内；
在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层（11）的表面形成源极金属层（14）。
2.如权利要求1所述的降低开关损耗的半导体结构，其特征在于，所述对于N型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
3.如权利要求1所述的降低开关损耗的半导体结构，其特征在于，所述控制栅结构（08）和虚栅结构（09）均为平面栅结构；
所述控制栅结构（08）的栅氧层（10），设于所述第一导电类型第一源区（13）和第一导电类型第二源区（12）之间的所述第二导电类型体区的上表面处；所述控制栅结构（08）的栅极导电多晶硅设于所述控制栅结构（08）的栅氧层（10）上；
所述虚栅结构（09）的栅氧层（10）设于所述第一导电类型第二源区（12）远离第一导电类型第一源区（13）的一侧表面上；所述虚栅结构（09）的栅极导电多晶硅设于所述虚栅结构（09）的栅氧层（10）上。
4.如权利要求1所述的降低开关损耗的半导体结构，其特征在于，所述控制栅结构（08）为沟槽栅结构，所述虚栅结构（09）为平面栅结构；
在所述第一导电类型第一源区（13）和第一导电类型第二源区（12）之间的所述第二导电类型体区中，设有控制栅沟槽（07）；所述控制栅沟槽（07）中填充有所述控制栅结构（08）的栅极导电多晶硅；在所述控制栅结构（08）的栅极导电多晶硅与所述控制栅沟槽（07）的内壁之间，设有所述控制栅结构（08）的栅氧层（10）；
所述虚栅结构（09）的栅氧层（10）设于所述第一导电类型第二源区（12）远离第一导电类型第一源区（13）的一侧表面上；所述虚栅结构（09）的栅极导电多晶硅设于所述虚栅结构（09）的栅氧层（10）上。
5.如权利要求1所述的降低开关损耗的半导体结构，其特征在于，所述控制栅结构（08）和所述虚栅结构（09）均为沟槽栅结构；
在所述第一导电类型第一源区（13）和第一导电类型第二源区（12）之间的所述第二导电类型体区中，设有控制栅沟槽（07）；所述控制栅沟槽（07）中填充有所述控制栅结构（08）的栅极导电多晶硅；在所述控制栅结构（08）的栅极导电多晶硅与所述控制栅沟槽（07）的内壁之间，设有所述控制栅结构（08）的栅氧层（10）；
在所述第一导电类型第二源区（12）远离第一导电类型第一源区（13）一侧的第一导电类型外延层中，设有虚栅沟槽（06）；所述虚栅沟槽（06）中填充有所述虚栅结构（09）的栅极导电多晶硅；在所述虚栅结构（09）的栅极导电多晶硅与所述虚栅沟槽（06）的内壁之间，设有所述虚栅结构（09）的栅氧层（10）。
6.如权利要求1所述的降低开关损耗的半导体结构，其特征在于，所述控制栅结构（08）为平面栅结构，所述虚栅结构（09）为沟槽栅结构；
所述控制栅结构（08）的栅氧层（10），设于所述第一导电类型第一源区（13）和第一导电类型第二源区（12）之间的所述第二导电类型体区的上表面处；所述控制栅结构（08）的栅极导电多晶硅设于所述控制栅结构（08）的栅氧层（10）上；
在所述第一导电类型第二源区（12）远离第一导电类型第一源区（13）一侧的第一导电类型外延层中，设有虚栅沟槽（06）；所述虚栅沟槽（06）中填充有所述虚栅结构（09）的栅极导电多晶硅；在所述虚栅结构（09）的栅极导电多晶硅与所述虚栅沟槽（06）的内壁之间，设有所述虚栅结构（09）的栅氧层（10）。
7.如权利要求1~6中任一权利要求所述的降低开关损耗的半导体结构，其特征在于，在所述控制栅结构（08）上施加栅极驱动电压，所述虚栅结构（09）上施加有高电位，所述虚栅结构（09）、第一导电类型第二源区（12）和第一导电类型外延层形成增强型MOSFET。
8.如权利要求1~6中任一权利要求所述的降低开关损耗的半导体结构，其特征在于，在所述控制栅结构（08）上施加栅极驱动电压，所述虚栅结构（09）上施加有零电位，所述虚栅结构（09）、第一导电类型第二源区（12）和第一导电类型外延层形成耗尽型MOSFET。
9.如权利要求1~6中任一权利要求所述的降低开关损耗的半导体结构，其特征在于，所述控制栅结构（08）的宽度小于所述虚栅结构（09）的宽度。
10.一种降低开关损耗的半导体结构的制作方法，其特征在于，包括以下步骤：
步骤一：提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
步骤二：选择性刻蚀所述第一导电类型外延层，形成多个从所述第一导电类型外延层的上表面向下延伸的深沟槽（21），多个所述深沟槽（21）间隔分布；
步骤三：向所述深沟槽（21）中填充第二导电类型半导体，形成第二导电类型柱；
步骤四：向所述第二导电类型柱的上端部注入第二导电类型杂质并退火，形成第二导电类型体区；
步骤五：热生长形成栅氧层（10）并沉积栅极导电多晶硅，经过选择性刻蚀后分别形成控制栅结构（08）和虚栅结构（09）；
步骤六：在第二导电类型体区中重掺杂，激活后形成第一导电类型第二源区（12）；在所述第一导电类型第二源区（12）一侧的第二导电类型体区中重掺杂形成第一导电类型第一源区（13）；使得所述控制栅结构（08）位于相邻的所述第一导电类型第一源区（13）和第一导电类型第二源区（12）之间，所述虚栅结构（09）位于所述第一导电类型第二源区（12）远离所述第一导电类型第一源区（13）的一侧；
步骤七：在所述降低开关损耗的半导体结构上表面沉积绝缘介质层（11）；在所述第一导电类型第一源区（13）的中部位置处，从所述绝缘介质层（11）的上表面向下开设形成连接孔，所述连接孔向下延伸至所述第一导电类型第一源区（13）中，最后进入所述第二导电类型体区内；在所述连接孔中填充金属，所述金属还覆盖在绝缘介质层（11）的表面形成源极金属层（14）。
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