KR102127296B1 - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

Info

Publication number
KR102127296B1
KR102127296B1 KR1020140032879A KR20140032879A KR102127296B1 KR 102127296 B1 KR102127296 B1 KR 102127296B1 KR 1020140032879 A KR1020140032879 A KR 1020140032879A KR 20140032879 A KR20140032879 A KR 20140032879A KR 102127296 B1 KR102127296 B1 KR 102127296B1
Authority
KR
South Korea
Prior art keywords
word line
selected word
memory
voltage
controller
Prior art date
Application number
KR1020140032879A
Other languages
English (en)
Other versions
KR20150110885A (ko
Inventor
최윤희
변대석
전병길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140032879A priority Critical patent/KR102127296B1/ko
Priority to US14/536,843 priority patent/US9412453B2/en
Publication of KR20150110885A publication Critical patent/KR20150110885A/ko
Application granted granted Critical
Publication of KR102127296B1 publication Critical patent/KR102127296B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 메모리 시스템의 동작 방법은 복수의 워드 라인들에 연결된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서, 상기 복수의 워드 라인들 중 선택된 워드 라인을 프리차지하는 단계, 상기 선택된 워드 라인이 플로팅된 후 상기 선택된 워드 라인의 전압 또는 전류의 변화를 감지하는 단계, 상기 감지된 전압 또는 전류의 변화에 따라 진행성 불량 정보를 생성하는 단계, 그리고 상기 진행성 불량 정보에 따라 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록의 상태를 결정하는 단계를 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불 휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불 휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불 휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 특히, 불 휘발성 메모리 중에서 플래시 메모리(Flash memory)는 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다.
최근에는 기술의 진보와 플래시 메모리의 가격 인하에 따라 플래시 메모리를 하드 디스크 드라이브(HDD)를 대체하기 위한 저장 매체로 사용되고 있다. 플래시 메모리를 이용한 저장 장치는 다양하게 제조되고 있다. 이러한 저장 장치는 솔리드 스테이트 드라이브(Solid State Drive: SSD), SD카드 등으로 다양하게 제조되고 있다. 저장 장치는 플래시 메모리를 제어하기 위한 컨트롤러를 포함한다.
플래시 메모리는 집적도를 높이기 위해 점점 더 미세한 공정으로 제조되고 있다. 플래시 메모리 내부의 워드 라인들 사이의 간격은 집적도가 높아질수록 좁아지고 있다. 따라서, 플래시 메모리에서 초기 불량뿐만 아니라 사용에 의한 진행성 불량이 증가하고 있다.
본 발명의 목적은 선택된 워드 라인의 진행성 불량을 검출하고, 검출된 진행성 불량 정보에 따라 불 휘발성 메모리 장치를 관리하는 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 시스템의 동작 방법은 복수의 워드 라인들에 연결된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서, 상기 복수의 워드 라인들 중 선택된 워드 라인을 프리차지하는 단계; 상기 선택된 워드 라인이 플로팅된 후 상기 선택된 워드 라인의 전압 또는 전류의 변화를 감지하는 단계; 상기 감지된 전압 또는 전류의 변화에 따라 진행성 불량 정보를 생성하는 단계; 그리고 상기 진행성 불량 정보에 따라 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록의 상태를 결정하는 단계를 포함한다.
실시 예로서, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록의 상태를 결정하는 단계에서, 상기 진행성 불량 정보의 값이 제 1 기준 값보다 큰 경우 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록을 정상 상태로 설정한다.
실시 예로서, 상기 진행성 불량 정보의 값이 상기 제 1 기준 값보다 작은 제 2 기준 값보다 작은 경우 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록을 불량 상태로 설정하고, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 액세스하지 않도록 설정한다.
실시 예로서, 상기 진행성 불량 정보의 값이 상기 제 1 기준 값과 상기 제 2 기준 값의 사이인 경우 소거 동작을 수행할 때마다 상기 선택된 워드 라인의 진행성 불량 정보를 검출하도록 설정한다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 시스템은 선택된 워드 라인을 프리차지한 후, 플로팅된 상기 선택된 워드 라인의 전압 또는 전류의 변화를 감지하고, 상기 감지된 전압 또는 전류의 변화에 따라 진행성 불량 정보를 생성하는 불 휘발성 메모리 장치; 그리고 상기 진행성 불량 정보에 따라 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록의 상태를 결정하는 컨트롤러를 포함한다.
실시 예로서, 상기 불 휘발성 메모리 장치는, 워드 라인들과 비트 라인들에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 워드 라인들 중 상기 선택된 워드 라인에 프리차지 전압을 제공하는 어드레스 디코더; 상기 프리차지 전압을 생성하는 전압 발생기; 그리고 상기 프리차지 전압에 의해 상기 선택된 워드 라인을 프리차지한 후 상기 선택된 워드 라인의 전압 또는 전류의 변화를 감지하여 상기 선택된 워드 라인의 전압 또는 전류의 변화에 따라 상기 진행성 불량 정보를 생성하는 제어 로직을 포함한다.
실시 예로서, 상기 프리차지 전압은 프로그램 또는 읽기 전압을 포함한다.
실시 예로서, 상기 제어 로직은, 상기 선택된 워드 라인의 감지된 전압 또는 전류를 계단 형식의 샘플/홀드 전압으로 변환하는 샘플/홀드 회로; 그리고 상기 샘플/홀드 전압을 상기 진행성 불량 정보로 변환하는 아날로그-디지털 변환기를 포함한다.
실시 예로서, 상기 제어 로직은, 기준 코드와 상기 진행성 불량 정보를 비교하여 워드 라인 패스 또는 폐일 신호를 생성하는 비교부; 그리고 상기 워드 라인 패스 또는 폐일 신호에 응답하여 패스/폐일 정보를 생성하는 패스/폐일 출력부를 포함한다.
실시 예로서, 상기 컨트롤러는 상기 패스/폐일 정보에 따라 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록을 액세스하지 않도록 설정한다.
이상과 같은 본 발명의 실시 예에 따르면, 프리차지 이후 선택된 워드 라인의 전압 또는 전류의 변화를 감지하여 진행성 불량을 검출하고, 검출된 진행성 불량 정보에 따라 불 휘발성 메모리 장치를 관리하는 메모리 시스템 및 그것의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 블록도이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)를 보여주는 회로도이다.
도 5는 도 4의 메모리 블록(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다.
도 6은 도 5의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 8은 도 2의 진행성 불량 검출기의 실시 예를 보여주는 블록도이다.
도 9는 도 8의 진행성 불량 검출기의 동작을 설명하기 위한 타이밍도이다.
도 10은 본 발명의 실시 예에 따른 진행성 불량 검출 방법을 보여주는 순서도이다.
도 11은 본 발명의 다른 실시 예에 따른 진행성 불량 검출 방법을 보여주는 순서도이다.
도 12는 도 2의 진행성 불량 검출기의 다른 실시 예를 보여주는 블록도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 진행성 불량 검출 방법을 보여주는 순서도이다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 16은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 보여준다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불 휘발성 메모리 장치를 포함하는 메모리 시스템이 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 또한, 이동되는 데이터 단위를 섹터 단위로 가정하여 본 발명의 특징이 설명되었으나, 데이터 단위가 섹터 단위에만 국한되지 않는다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불 휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
'선택된 메모리 블록'은 복수의 메모리 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 메모리 블록을 가리킨다. '선택된 서브 블록'은 하나의 메모리 블록의 복수의 서브 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 서브 블록을 가리킨다.
'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.
'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.
'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인' 또는 '비선택된 접지 선택 라인들'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.
'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불 휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템은 불 휘발성 메모리 장치(100) 및 그것을 제어하는 컨트롤러(200)를 포함한다.
불 휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 불 휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 불 휘발성 메모리 장치(100)가 낸드 플래시 메모리인 경우를 예시적으로 설명한다.
불 휘발성 메모리 장치(100)는 제작 공정상 불량을 가질 수 있다. 제작 공정상 불량이 발생한 불 휘발성 메모리 장치(100)의 워드 라인 또는 불량 워드 라인을 포함하는 메모리 블록은 사용전 테스트에 의해 액세스를 차단할 수 있다. 또한, 불 휘발성 메모리 장치(100)는 프로그램, 읽기 및 소거 동작이 반복됨에 따라 사용에 의해 발생하는 진행성 불량(Runtime Failure)을 포함할 수 있다. 예를 들면, 진행성 불량(Runtime Failure)은 워드 라인들 사이, 워드 라인과 스트링 선택 라인 사이, 워드 라인과 접지 선택 라인 사이, 또는 워드 라인과 공통 소스 라인 사이 등에서 발생할 수 있다. 본 발명에 따른 메모리 시스템은 진행성 불량(Runtime Failure)을 정량화하여 진행성 불량(Runtime Failure)이 발생한 워드 라인 또는 해당 워드 라인을 포함하는 메모리 블록을 관리할 수 있다.
불 휘발성 메모리 장치(100)는 컨트롤러(200)와 데이터를 송수신한다. 불 휘발성 메모리 장치(100)는 호스트(Host)로부터 수신된 저장 명령에 따라 컨트롤러(200)로부터 프로그램될 데이터를 수신할 수 있다. 불 휘발성 메모리 장치(100)는 호스트(Host)로부터 수신된 읽기 명령에 따라 컨트롤러(200)로 저장된 데이터를 전송할 수 있다. 불 휘발성 메모리 장치(100)는 컨트롤러(200)로 패스/폐일 정보(Info_pf) 및 진행성 불량 정보(Info_rtf)를 전송할 수 있다. 불 휘발성 메모리 장치(100)는 패스/폐일 정보(Info_pf) 및 진행성 불량 정보(Info_rtf)를 생성하는 진행성 불량 검출기(Runtime Failure Detector)를 포함할 수 있다.
컨트롤러(200)는 불 휘발성 메모리 장치(100)에 연결된다. 컨트롤러(200)는 불 휘발성 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 불 휘발성 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 불 휘발성 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 불 휘발성 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 불 휘발성 메모리 장치(100)로부터 패스/폐일 정보(Info_pf) 및 진행성 불량 정보(Info_rtf)를 수신할 수 있다. 컨트롤러(200)는 수신된 패스/폐일 정보(Info_pf)에 따라 불량이 발생한 워드 라인으로의 접근을 차단할 수 있다. 또한, 컨트롤러(200)는 수신된 워드 라인 패스/폐일 정보(Info_pf)에 따라 불량이 발생한 워드 라인을 포함하는 메모리 블록으로의 접근을 차단할 수 있다. 컨트롤러(200)는 진행성 불량 정보(Info_rtf)에 따라 진행성 불량(Runtime Failure)이 발생한 워드 라인의 상태를 설정할 수 있다.
예시적으로, 컨트롤러(200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.
컨트롤러(200) 및 불 휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(200) 및 불 휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(200) 및 불 휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 불 휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(200) 및 불 휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적으로, 불 휘발성 메모리 장치(100) 또는 메모리 시스템은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불 휘발성 메모리 장치(100) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록의 메모리 셀들은 2차원 구조를 형성할 수 있다. 또한, 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 컨트롤러(200, 도 1 참조)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 전압 발생기(130)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달될 수 있다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 발생기(130)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(130)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다. 또한, 전압 발생기(130)는 워드 라인 프리차지 전압을 생성할 수 있다. 워드 라인 프리차지 전압은 복수의 프로그램 전압들 및 복수의 선택 읽기 전압들 중 하나일 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 컨트롤러(200)와 데이터(Data)를 교환할 수 있다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택할 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 전압 발생기(130), 그리고 읽기 및 쓰기 회로(140)에 연결될 수 있다. 제어 로직(150)은 불 휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 컨트롤러(200)로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
도 3은 도 2의 메모리 셀 어레이를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함할 수 있다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 4를 참조하여 더 상세하게 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKh) 중 하나(BLKi)를 보여주는 회로도이다. 도 4를 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다.
각 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함한다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인(BL)에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 낸드 스트링들(NS11~NS13, NS21~NS22, NS31~NS33)은 접지 선택 라인(GSL)을 공유한다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다.
도 4에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
도 5는 도 4의 메모리 블록(BLKi)에 대응하는 구조의 실시 예를 보여주는 사시도이다. 도 6은 도 5의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 5 및 도 6을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 5 및 도 6에서, 각 필라(113)는 절연막(116) 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293)과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 7을 참조하여 더 상세하게 설명된다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 5 내지 도 7을 참조하면, 절연막(116)은 적어도 세 개의 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 “‡향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 5 내지 도 7에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.
도 5 내지 도 7에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 5 내지 도 7에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 5 내지 도 7에 도시된 바와 같이, 메모리 셀(MC)의 높이에 따라 필라(113)의 폭이 변화한다. 예시적으로, 공정상의 특성 또는 오차에 의해 필라(113)의 폭이 변화할 것이다. 예를 들면, 메모리 셀(MC)의 높이가 감소할수록, 즉 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 거리가 증가할수록, 필라(113)의 폭은 감소한다.
필라(113)는 터널링 절연막으로 동작하는 실리콘 산화막(117), 전하 저장막으로 동작하는 실리콘 질화막(118), 그리고 블로킹 절연막으로 동작하는 실리콘 산화막(119)을 포함한다. 게이트(또는 제어 게이트) 및 바디(114) 사이의 전압 차이로 인해, 게이트(또는 제어 게이트) 및 바디(114) 사이에 전계(electric field)가 형성된다. 형성된 전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다.
분배된 전계 중 터널링 절연막(117)에 분배되는 전계가 Fowler-Nordheim 터널링을 유발한다. 즉, 터널링 절연막(117)에 분배되는 전계에 의해, 메모리 셀(MC)이 프로그램 또는 소거된다. 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 또는 소거 동작 시에 전하 저장막으로부터 유출되는 전하의 양은 터널링 절연막(117)에 분배되는 전계에 따라 결정될 것이다.
전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119) 각각의 정전 용량(capacitance)에 기반하여 터널 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다. 필라(113)의 폭이 감소할수록, 터링널 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율은 감소한다. 터널링 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율이 감소할수록, 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율은 감소한다. 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율이 감소할수록, 터널링 절연막(117)에 분배되는 전계가 증가한다.
따라서, 필라(113)의 폭이 감소할수록, 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 및 소거 동작 시에 전하 저장막(118)으로부터 유출되는 전하의 양이 증가한다. 즉, 필라(113)의 폭의 차이에 의해, 터널링 효과의 크기가 변화하며, 프로그램 동작 또는 소거 동작 시에 메모리 셀들(MC1~MC7)의 문턱 전압의 변화량이 변화한다.
필라(113)의 폭에 따른 메모리 셀들(MC)의 터널링 효과(또는 문턱 전압의 변화량)의 차이를 보상하기 위하여, 본 발명의 실시 예에 따른 어드레스 디코더(120, 도 2 참조) 및 전압 발생기(130)는 워드 라인(WL)의 위치에 따라 워드 라인(WL)에 인가되는 워드 라인 전압의 레벨을 조절하도록 구성된다. 예시적으로, 어드레스 디코더(120) 및 전압 발생기(130)는 선택 워드 라인에 인가되는 선택 전압, 비선택 워드 라인에 인가되는 비선택 전압, 그리고 소거 동작 시에 인가되는 워드 라인 소거 전압의 레벨을 조절하도록 구성된다.
도 8은 도 2의 진행성 불량 검출기의 실시 예를 보여주는 블록도이다. 도 8을 참조하면, 진행성 불량 검출기(160)는 전압 분배기(161), 샘플/홀드 회로(162), 아날로그-디지털 변환기(163), 비교부(164) 및 패스/폐일 출력부(165)를 포함할 수 있다.
제어 로직(150, 도 2 참조)은 프리차지 전압(Vpre)으로 선택된 워드 라인(Selected WL)을 플로팅(Floating)시킬 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)가 동작 중인 경우, 프리차지 전압(Vpre)은 프로그램 또는 읽기 전압일 수 있다. 프리차지 전압(Vpre)은 제 1 스위치(SW1)를 통해 선택된 워드 라인(Selected WL)에 공급될 수 있다. 선택된 워드 라인(Selected WL)은 캐패시터로 표현된 등가 회로로 도시될 수 있다. 제 1 스위치(SW1)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)은 프리차지 전압(Vpre)에 의해 플로팅(Floating)될 수 있다. 선택된 워드 라인(Selected WL)이 플로팅(Floating)되면, 제어 로직(150)은 제 1 스위치(SW1)를 턴 오프(Turn off) 시키고, 제 2 스위치(SW2)를 턴 온(Turn on) 시킬 수 있다. 선택된 워드 라인(Selected WL)이 정상인 경우 제 2 스위치(SW2)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)은 일정한 전압을 유지할 것이다. 선택된 워드 라인(Selected WL)이 불량인 경우 제 2 스위치(SW2)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)의 전압은 하강할 것이다.
전압 분배기(161)는 선택된 워드 라인(Selected WL)의 전압을 특정한 비율로 감소시킬 수 있다. 전압 분배기(161)는 진행성 불량 검출기(160)에서 처리하기 위해 선택된 워드 라인(Selected WL)의 전압을 감소시킬 수 있다. 예를 들면, 전압 분배기(161)는 서로 크기가 다른 저항들을 직렬로 연결하여 구성될 수 있다. 전압 분배기(161)는 선택된 워드 라인(Selected WL)의 전압을 특정한 비율로 감소시킨 분배 전압(Vdiv)을 샘플/홀드 회로(162)에 전달할 수 있다.
샘플/홀드 회로(162)는 아날로그-디지털 변환기(163)의 작업이 수월하도록 분배 전압(Vdiv)을 계단 형식의 샘플/홀드 전압(Vsh)으로 변환시킬 수 있다.
아날로그-디지털 변환기(163)는 수신된 샘플/홀드 전압(Vsh)을 진행성 불량 정보(Info_rtf)로 변환할 수 있다. 예를 들면, 진행성 불량 정보(Info_rtf)는 선택된 워드 라인(Selected WL)의 전압이 하강한 정도를 나타내는 디지털 코드(Digital Code)일 수 있다. 아날로그-디지털 변환기(163)는 특정 전압들 사이(예를 들어, 1V와 2V 사이)를 복수의 구간으로 나눌 수 있다. 아날로그-디지털 변환기(163)는 샘플/홀드 전압(Vsh)이 해당하는 구간의 디지털 코드(Digital Code)를 출력할 수 있다. 진행성 불량 정보(Info_rtf)는 컨트롤러(200)로 전송될 수 있다. 또한, 진행성 불량 정보(Info_rtf)는 비교부(164)로 전달될 수 있다.
컨트롤러(200)는 수신된 진행성 불량 정보(Info_rtf)에 따라 선택된 워드 라인(Selected WL)의 상태를 결정할 수 있다. 예를 들면, 컨트롤러(200)는 선택된 워드 라인(Selected WL)의 상태를 진행성 불량 정보(Info_rtf)에 따라 A, B 또는 C 상태로 구분할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 큰 A 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 정상 워드 라인으로 설정할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 작은 C 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 불량 워드 라인 또는 불량 워드 라인을 포함하는 메모리 블록을 액세스하지 못하도록 차단할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 A 상태와 C 상태의 사이에 해당하는 B 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 진행성 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 소거 동작을 수행할 때마다 진행성 불량 워드 라인 또는 진행성 불량 워드 라인을 포함하는 메모리 블록의 불량 여부를 검사하도록 설정할 수 있다.
비교부(164)는 컨트롤러(200)로부터 기준 코드(Code_ref)를 수신할 수 있다. 예를 들면, 기준 코드(Code_ref)는 특정한 디지털 코드(Digital Code)일 수 있다. 비교부(164)는 진행성 불량 정보(Info_rtf)와 기준 코드(Code_ref)를 비교할 수 있다. 비교부(164)는 비교 결과에 따라 워드 라인 워드 라인 패스 신호(S_pass) 또는 워드 라인 워드 라인 폐일 신호(S_fail)를 패스/폐일 출력부(165)로 전송할 수 있다. 예를 들면, 진행성 불량 정보(Info_rtf)의 값이 기준 코드(Code_ref)의 값 이상이면, 비교부(164)는 워드 라인 패스 신호(S_pass)를 생성할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 기준 코드(Code_ref)의 값보다 작으면, 비교부(164)는 워드 라인 폐일 신호(S_fail)를 생성할 수 있다.
패스/폐일 출력부(165)는 워드 라인 패스 신호(S_pass) 또는 워드 라인 폐일 신호(S_fail)에 따라 패스/폐일 정보(Info_pf)를 출력할 수 있다. 예를 들면, 패스/폐일 정보(Info_pf)는 선택된 워드 라인(Selected WL)의 불량 여부를 포함할 수 있다. 또한, 패스/폐일 정보(Info_pf)는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 불량 여부를 포함할 수 있다. 패스/폐일 출력부(165)는 설정에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 불량 여부를 출력할 수 있다.
패스/폐일 정보(Info_pf)는 컨트롤러(200)로 전송될 수 있다. 컨트롤러(200)는 패스/폐일 정보(Info_pf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록으로의 액세스를 차단할 수 있다. 또한, 패스/폐일 정보(Info_pf)는 제어 로직(150)으로 전송될 수 있다. 제어 로직(150)은 패스/폐일 정보(Info_pf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록으로의 액세스를 차단하도록 미리 설정될 수 있다.
도 9는 도 8의 진행성 불량 검출기의 동작을 설명하기 위한 타이밍도이다. 도 8 및 도 9를 참조하면, 제 1 시점(t1)에 제 1 스위치(SW1)는 턴 온(Turn on) 될 수 있다. 제 1 스위치(SW1)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)은 충전되기 시작한다. 제 2 시점(t2)과 제 3 시점(t3) 사이에 선택된 워드 라인(Selected WL)은 프리차지 될 수 있다. 제 3 시점(t3)에 제 1 스위치(SW1)는 턴 오프(Turn off) 되고, 제 2 스위치(SW2)는 턴 온(Turn on) 될 수 있다.
제 3 시점(t3)과 제 4 시점(t4) 사이에 선택된 워드 라인(Selected WL)은 디벨로프(Develope) 될 수 있다. 이때 선택된 워드 라인(Selected WL)이 정상(Normal)인 경우, 선택된 워드 라인(Selected WL)의 전압은 일정하게 유지될 것이다. 선택된 워드 라인(Selected WL)이 불량(Defect)인 경우, 선택된 워드 라인(Selected WL)의 전압은 하강할 것이다.
제 4 시점(t4)에 아날로그-디지털 변환기(163)는 동작하여 진행성 불량 정보(Info_rtf)를 생성할 수 있다. 제 5 시점(t5)에 패스/폐일 출력부(165)는 생성된 패스/폐일 정보(Info_pf)를 출력할 수 있다.
도 10은 본 발명의 실시 예에 따른 진행성 불량 검출 방법을 보여주는 순서도이다. 도 10을 참조하면, 본 발명에 따른 메모리 시스템은 생성된 진행성 불량 정보(Info_rtf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 상태를 결정할 수 있다.
S110 단계에서, 컨트롤러(200)는 선택된 워드 라인(Selected WL)에 대한 테스트, 프로그램 또는 읽기 명령을 수신할 수 있다. 컨트롤러(200)는 선택된 워드 라인(Selected WL)에 대하여 테스트, 프로그램 또는 읽기 명령에 따라 테스트, 프로그램 또는 읽기 동작을 수행하도록 불 휘발성 메모리 장치(100)를 제어할 수 있다.
S120 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)을 프리차지 할 수 있다. 예를 들면, 도 8에서 제 1 스위치(SW1)는 턴 온(Turn on) 될 수 있다. 제 1 스위치(SW1)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)은 프리차지 전압(Vpre)에 의해 충전되어 플로팅(Floating) 될 수 있다.
S130 단계에서, 선택된 워드 라인(Selected WL)은 플로팅(Floating) 된 상태에서 디벨로프(Develope) 될 수 있다. 예를 들면, 도 8에서 제 1 스위치(SW1)는 턴 오프(Turn off) 되고, 제 2 스위치(SW2)는 턴 온(Turn on) 될 수 있다. 이때 선택된 워드 라인(Selected WL)이 불량인 경우, 선택된 워드 라인(Selected WL)의 전압은 하강할 수 있다.
S140 단계에서, 진행성 불량 검출기(160)는 선택된 워드 라인(Selected WL)의 전압 레벨을 감지할 수 있다.
S150 단계에서, 진행성 불량 검출기(160)는 선택된 워드 라인(Selected WL)의 감지된 전압 레벨을 진행성 불량 정보(Runtime Failure Information)로 변환할 수 있다. 예를 들면, 도 8에서 아날로그-디지털 변환기(162)는 샘플/홀드 전압(Vsh)을 수신하여 디지털 코드인 진행성 불량 정보(Info_rtf)로 변환할 수 있다.
S160 단계에서, 컨트롤러(200)는 진행성 불량 정보(Runtime Failure Information)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 상태를 결정할 수 있다. 예를 들면, 컨트롤러(200)는 선택된 워드 라인(Selected WL)의 상태를 진행성 불량 정보(Info_rtf)에 따라 A, B 또는 C 상태로 구분할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 큰 A 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 정상 워드 라인으로 설정할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 작은 C 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 불량 워드 라인 또는 불량 워드 라인을 포함하는 메모리 블록을 액세스하지 못하도록 차단할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 A 상태와 C 상태의 사이에 해당하는 B 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 진행성 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 소거 동작을 수행할 때마다 진행성 불량 워드 라인 또는 진행성 불량 워드 라인을 포함하는 메모리 블록의 불량 여부를 검사하도록 설정할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 진행성 불량 검출 방법을 보여주는 순서도이다. 도 11을 참조하면, 본 발명에 따른 메모리 시스템은 생성된 패스/폐일 정보(Info_pf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 상태를 결정할 수 있다.
S210 단계에서, 컨트롤러(200)는 선택된 워드 라인(Selected WL)에 대한 테스트, 프로그램 또는 읽기 명령을 수신할 수 있다. 컨트롤러(200)는 선택된 워드 라인(Selected WL)에 대하여 테스트, 프로그램 또는 읽기 명령에 따라 테스트, 프로그램 또는 읽기 동작을 수행하도록 불 휘발성 메모리 장치(100)를 제어할 수 있다.
S220 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)을 프리차지 할 수 있다. 예를 들면, 도 8에서 제 1 스위치(SW1)는 턴 온(Turn on) 될 수 있다. 제 1 스위치(SW1)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)은 프리차지 전압(Vpre)에 의해 충전되어 플로팅(Floating) 될 수 있다.
S230 단계에서, 선택된 워드 라인(Selected WL)은 플로팅(Floating) 된 상태에서 디벨로프(Develope) 될 수 있다. 예를 들면, 도 8에서 제 1 스위치(SW1)는 턴 오프(Turn off) 되고, 제 2 스위치(SW2)는 턴 온(Turn on) 될 수 있다. 이때 선택된 워드 라인(Selected WL)이 불량인 경우, 선택된 워드 라인(Selected WL)의 전압은 하강할 수 있다.
S240 단계에서, 진행성 불량 검출기(160)는 선택된 워드 라인(Selected WL)의 전압 레벨을 감지할 수 있다.
S250 단계에서, 진행성 불량 검출기(160)는 선택된 워드 라인(Selected WL)의 감지된 전압 레벨을 진행성 불량 정보(Runtime Failure Information)로 변환할 수 있다. 예를 들면, 도 8에서 아날로그-디지털 변환기(162)는 샘플/홀드 전압(Vsh)을 수신하여 디지털 코드인 진행성 불량 정보(Info_rtf)로 변환할 수 있다.
S260 단계에서, 진행성 불량 검출기(160)는 생성된 진행성 불량 정보(Runtime Failure Information)와 기준 코드(Reference Code)를 비교할 수 있다. 예를 들면, 도 8에서 비교부(164)는 진행성 불량 정보(Info_rtf)와 기준 코드(Code_ref)를 비교할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 기준 코드(Code_ref)의 값 이상이면, 비교부(164)는 워드 라인 패스 신호(S_pass)를 생성할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 기준 코드(Code_ref)의 값보다 작으면, 비교부(164)는 워드 라인 폐일 신호(S_fail)를 생성할 수 있다.
또한, 패스/폐일 출력부(165)는 워드 라인 패스 신호(S_pass) 또는 워드 라인 폐일 신호(S_fail)에 따라 패스/폐일 정보(Info_pf)를 출력할 수 있다. 예를 들면, 패스/폐일 정보(Info_pf)는 선택된 워드 라인(Selected WL)의 불량 여부를 포함할 수 있다. 또한, 패스/폐일 정보(Info_pf)는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 불량 여부를 포함할 수 있다. 패스/폐일 출력부(165)는 설정에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 불량 여부를 출력할 수 있다.
S270 단계에서, 본 발명에 따른 메모리 시스템은 S260 단계의 비교 결과에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 상태를 결정할 수 있다. 예를 들면, 패스/폐일 정보(Info_pf)는 컨트롤러(200)로 전송될 수 있다. 컨트롤러(200)는 패스/폐일 정보(Info_pf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록으로의 액세스를 차단할 수 있다. 또한, 패스/폐일 정보(Info_pf)는 제어 로직(150)으로 전송될 수 있다. 제어 로직(150)은 패스/폐일 정보(Info_pf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록으로의 액세스를 차단하도록 미리 설정될 수 있다.
도 12는 도 2의 진행성 불량 검출기의 다른 실시 예를 보여주는 블록도이다. 도 12를 참조하면, 진행성 불량 검출기(160)는 선택된 워드 라인(Selected WL)의 전류를 감지하여 진행성 불량 정보(Info_rtf) 및 패스/폐일 정보(Info_pf)를 생성할 수 있다.
제어 로직(150, 도 2 참조)은 프리차지 전압(Vpre)으로 선택된 워드 라인(Selected WL)을 플로팅(Floating)시킬 수 있다. 예를 들면, 불 휘발성 메모리 장치(100)가 동작 중인 경우, 프리차지 전압(Vpre)은 프로그램 또는 읽기 전압일 수 있다.
선택된 워드 라인(Selected WL)은 캐패시터로 표현된 등가 회로로 도시될 수 있다. 제 1 내지 제 3 PMOS 트랜지스터들(MP1, MP2, MP3)은 커런트 미러(Current Mirror)의 구조로 구성될 수 있다. 제 1 인에이블 신호(Enable1)에 따라 제 1 NMOS 트랜지스터(MN1)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)은 커런트 미러(Current Mirror)의 구조에 따라 제 2 PMOS 트랜지스터(MP2)에 흐르는 전류에 의해 충전될 수 있다. 선택된 워드 라인(Selected WL)이 플로팅(Floating)되면, 제어 로직(150)은 제 2 인에이블 신호(Enable2)에 따라 제 2 NMOS 트랜지스터(MN2)를 턴 온(Turn on) 시킬 수 있다. 선택된 워드 라인(Selected WL)이 정상인 경우 제 2 NMOS 트랜지스터(MN2)가 턴 온(Turn on) 되면, 저항(R)에는 일정한 전류가 흐를 수 있다. 노드(N)는 일정한 전압을 유지할 것이다. 선택된 워드 라인(Selected WL)이 불량인 경우 제 2 NMOS 트랜지스터(MN2)가 턴 온(Turn on) 되면, 저항(R)에는 선택된 워드 라인(Selected WL)이 정상인 경우보다 많은 전류가 흐를 수 있다. 따라서, 노드(N)의 전압은 증가할 것이다.
커런트 미러(Current Mirror)를 사용하여 선택된 워드 라인(Selected WL)의 전류를 감지하는 경우에는 도 8에서 살펴본 선택된 워드 라인(Selected WL)의 전압을 감지하는 경우와 다르게 디벨로프(Develope)하는 과정이 필요 없다. 따라서, 선택된 워드 라인(Selected WL)의 전류를 감지하면, 진행성 불량 검출기(160)는 진행성 불량 정보(Info_rtf)를 생성하는 시간을 단축할 수 있다. 또한, 진행성 불량 검출기(160)는 프로그램 또는 읽기 동작 시 진행성 불량 정보(Info_rtf)를 용이하게 생성할 수 있다.
샘플/홀드 회로(162)는 아날로그-디지털 변환기(163)의 작업이 수월하도록 노드(N)의 전압을 계단 형식의 샘플/홀드 전압(Vsh)으로 변환시킬 수 있다.
아날로그-디지털 변환기(163)는 수신된 샘플/홀드 전압(Vsh)을 진행성 불량 정보(Info_rtf)로 변환할 수 있다. 예를 들면, 진행성 불량 정보(Info_rtf)는 선택된 워드 라인(Selected WL)의 전류가 증가한 정도를 나타내는 디지털 코드(Digital Code)일 수 있다. 아날로그-디지털 변환기(163)는 특정 전압들 사이(예를 들어, 1V와 2V 사이)를 복수의 구간으로 나눌 수 있다. 아날로그-디지털 변환기(163)는 샘플/홀드 전압(Vsh)이 해당하는 구간의 디지털 코드(Digital Code)를 출력할 수 있다. 진행성 불량 정보(Info_rtf)는 컨트롤러(200)로 전송될 수 있다. 또한, 진행성 불량 정보(Info_rtf)는 비교부(164)로 전달될 수 있다.
컨트롤러(200)는 수신된 진행성 불량 정보(Info_rtf)에 따라 선택된 워드 라인(Selected WL)의 상태를 결정할 수 있다. 예를 들면, 컨트롤러(200)는 선택된 워드 라인(Selected WL)의 상태를 진행성 불량 정보(Info_rtf)에 따라 A, B 또는 C 상태로 구분할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 작은 A 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 정상 워드 라인으로 설정할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 큰 C 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 불량 워드 라인 또는 불량 워드 라인을 포함하는 메모리 블록을 액세스하지 못하도록 차단할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 A 상태와 C 상태의 사이에 해당하는 B 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 진행성 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 소거 동작을 수행할 때마다 진행성 불량 워드 라인 또는 진행성 불량 워드 라인을 포함하는 메모리 블록의 불량 여부를 검사하도록 설정할 수 있다.
비교부(164)는 컨트롤러(200)로부터 기준 코드(Code_ref)를 수신할 수 있다. 예를 들면, 기준 코드(Code_ref)는 특정한 디지털 코드(Digital Code)일 수 있다. 비교부(164)는 진행성 불량 정보(Info_rtf)와 기준 코드(Code_ref)를 비교할 수 있다. 비교부(164)는 비교 결과에 따라 워드 라인 패스 신호(S_pass) 또는 워드 라인 폐일 신호(S_fail)를 패스/폐일 출력부(165)로 전송할 수 있다. 예를 들면, 진행성 불량 정보(Info_rtf)의 값이 기준 코드(Code_ref)의 값 이하이면, 비교부(164)는 워드 라인 패스 신호(S_pass)를 생성할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 기준 코드(Code_ref)의 값보다 크면, 비교부(164)는 워드 라인 폐일 신호(S_fail)를 생성할 수 있다.
패스/폐일 출력부(165)는 워드 라인 패스 신호(S_pass) 또는 워드 라인 폐일 신호(S_fail)에 따라 패스/폐일 정보(Info_pf)를 출력할 수 있다. 예를 들면, 패스/폐일 정보(Info_pf)는 선택된 워드 라인(Selected WL)의 불량 여부를 포함할 수 있다. 또한, 패스/폐일 정보(Info_pf)는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 불량 여부를 포함할 수 있다. 패스/폐일 출력부(165)는 설정에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 불량 여부를 출력할 수 있다.
패스/폐일 정보(Info_pf)는 컨트롤러(200)로 전송될 수 있다. 컨트롤러(200)는 패스/폐일 정보(Info_pf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록으로의 액세스를 차단할 수 있다. 또한, 패스/폐일 정보(Info_pf)는 제어 로직(150)으로 전송될 수 있다. 제어 로직(150)은 패스/폐일 정보(Info_pf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록으로의 액세스를 차단하도록 미리 설정될 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 진행성 불량 검출 방법을 보여주는 순서도이다. 도 13을 참조하면, 본 발명에 따른 메모리 시스템은 생성된 진행성 불량 정보(Info_rtf)에 따라 선택된 워드 라인(Selected WL) 또는 선택된 워드 라인(Selected WL)을 포함하는 메모리 블록의 상태를 결정할 수 있다.
S310 단계에서, 컨트롤러(200)는 선택된 워드 라인(Selected WL)에 대한 테스트, 프로그램 또는 읽기 명령을 수신할 수 있다. 컨트롤러(200)는 선택된 워드 라인(Selected WL)에 대하여 테스트, 프로그램 또는 읽기 명령에 따라 테스트, 프로그램 또는 읽기 동작을 수행하도록 불 휘발성 메모리 장치(100)를 제어할 수 있다.
S320 단계에서, 불 휘발성 메모리 장치(100)는 선택된 워드 라인(Selected WL)을 프리차지 할 수 있다. 예를 들면, 도 12에서 제 1 NMOS 트랜지스터(MN1)는 턴 온(Turn on) 될 수 있다. 제 1 NMOS 트랜지스터(MN1)가 턴 온(Turn on) 되면, 선택된 워드 라인(Selected WL)은 프리차지 전압(Vpre)에 의해 충전되어 플로팅(Floating) 될 수 있다.
S330 단계에서, 진행성 불량 검출기(160)는 선택된 워드 라인(Selected WL)의 전류 레벨을 감지할 수 있다. 예를 들면, 도 12에서 노드(N)의 전압은 선택된 워드 라인(Selected WL)의 전류에 대응하는 저항(R)에 흐르는 전류에 따라 결정될 수 있다. 샘플/홀드 회로(162)는 노드(N)의 전압에 따라 샘플/홀드 전압(Vsh)을 생성할 수 있다. 선택된 워드 라인(Selected WL)의 전류를 이용하는 경우, 디벨로프(Develope) 과정은 필요 없다.
S340 단계에서, 진행성 불량 검출기(160)는 선택된 워드 라인(Selected WL)의 감지된 전류 레벨을 진행성 불량 정보(Runtime Failure Information)로 변환할 수 있다. 예를 들면, 도 12에서 아날로그-디지털 변환기(162)는 샘플/홀드 전압(Vsh)을 수신하여 디지털 코드인 진행성 불량 정보(Info_rtf)로 변환할 수 있다. 변환된 진행성 불량 정보(Runtime Failure Information)는 컨트롤러(200)로 전달될 수 있다.
S350 단계에서, 컨트롤러(200)는 진행성 불량 정보(Runtime Failure Information)에 따라 선택된 워드 라인(Selected WL)의 상태를 A, B 또는 C 상태 중 하나로 결정할 수 있다. 예를 들면, 컨트롤러(200)는 선택된 워드 라인(Selected WL)의 상태를 진행성 불량 정보(Info_rtf)에 따라 A, B 또는 C 상태로 구분할 수 있다. 진행성 불량 정보(Info_rtf)의 값이 작으면, 선택된 워드 라인(Selected WL)은 A 상태로 설정될 수 있다. 진행성 불량 정보(Info_rtf)의 값이 크면, 선택된 워드 라인(Selected WL)은 C 상태로 설정될 수 있다. 진행성 불량 정보(Info_rtf)의 값이 A 상태와 C 상태의 사이이면, 선택된 워드 라인(Selected WL)은 B 상태로 설정될 수 있다.
S360 단계에서, 선택된 워드 라인(Selected WL)이 A 상태이면, S370 단계로 이동한다. 선택된 워드 라인(Selected WL)이 B 상태이면, S380 단계로 이동한다. 선택된 워드 라인(Selected WL)이 C 상태이면, S390 단계로 이동한다.
S370 단계에서, 진행성 불량 정보(Info_rtf)의 값이 큰 A 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 정상 워드 라인으로 설정할 수 있다.
S380 단계에서, 진행성 불량 정보(Info_rtf)의 값이 A 상태와 C 상태의 사이에 해당하는 B 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 진행성 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 소거 동작을 수행할 때마다 진행성 불량 워드 라인 또는 진행성 불량 워드 라인을 포함하는 메모리 블록의 불량 여부를 검사하도록 설정할 수 있다.
S390 단계에서, 진행성 불량 정보(Info_rtf)의 값이 작은 C 상태의 경우, 컨트롤러(200)는 선택된 워드 라인(Selected WL)을 불량 워드 라인으로 설정할 수 있다. 컨트롤러(200)는 불량 워드 라인 또는 불량 워드 라인을 포함하는 메모리 블록을 액세스하지 못하도록 차단할 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 불 휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다. 불 휘발성 메모리 장치(1100)는 복수의 불 휘발성 메모리 칩들을 포함한다. 복수의 불 휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불 휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 예시적으로, 복수의 불 휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다.
예시적으로, 불 휘발성 메모리 칩들 각각은 도 1 내지 도 13을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 칩들 각각은 도 1 내지 도 13을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 불량 정도에 따라 진행성 불량 정보(Runtime Failure Information)을 생성할 수 있다.
도 14에서, 하나의 채널에 복수의 불 휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나 하나의 채널에 하나의 불 휘발성 메모리 칩이 연결되도록 메모리 시스템(1000)이 변경될 수 있다.
도 15는 본 발명의 실시 예에 따른 메모리 카드(2000)를 보여준다. 도 15를 참조하면, 메모리 카드(2000)는 불 휘발성 메모리 장치(2100), 컨트롤러(2200), 그리고 커넥터(2300)를 포함한다.
불 휘발성 메모리 장치(2100)는 도 1 내지 도 13을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(2100)는 도 1 내지 도 13을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 불량 정도에 따라 진행성 불량 정보(Runtime Failure Information)을 생성할 수 있다. 커넥터(2300)는 메모리 카드(2000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
메모리 카드(2000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(3000, SSD, Solid State Drive)를 보여준다. 도 16을 참조하면, 솔리드 스테이트 드라이브(3000)는 복수의 불 휘발성 메모리 장치들(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.
불 휘발성 메모리 장치(3100)는 도 1 내지 도 13을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(3100)는 도 1 내지 도 13을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 불량 정도에 따라 진행성 불량 정보(Runtime Failure Information)을 생성할 수 있다. 커넥터(3300)는 솔리드 스테이트 드라이브(3000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 장치(4000)를 보여주는 블록도이다. 도 17을 참조하면, 컴퓨팅 장치(4000)는 프로세서(4100), 메모리(4200), 스토리지(4300), 모뎀(4400), 그리고 사용자 인터페이스(4500)를 포함한다.
프로세서(4100)는 컴퓨팅 장치(4000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(4100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(4100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.
메모리(4200)는 프로세서(4100)와 통신할 수 있다. 메모리(4200)는 프로세서(4100) 또는 컴퓨팅 장치(4000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(4200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(4300)는 컴퓨팅 장치(4000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(4300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.
스토리지(4300)는 도 1 내지 도 13을 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 스토리지(4300)는 도 1 내지 도 13을 참조하여 설명된 바와 같이, 선택된 워드 라인(Selected WL)의 불량 정도에 따라 진행성 불량 정보(Runtime Failure Information)을 생성할 수 있다.
예시적으로, 메모리(4200) 및 스토리지(4300)는 동일한 종류의 불 휘발성 메모리 장치로 구성될 수 있다. 이때, 메모리(4200) 및 스토리지(4300)는 하나의 반도체 집적 회로로 구성될 수 있다.
모뎀(4400)은 프로세서(4100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(4400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(4400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(4500)는 프로세서(4100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 불 휘발성 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 생성기
140: 읽기 및 쓰기 회로
150: 제어 로직
160: 진행성 불량 검출기
161: 전압 분배기
162: 샘플/홀드 회로
163: 아날로그-디지털 변환기
164: 비교부
165: 패스/폐일 출력부
200: 컨트롤러
1000: 메모리 시스템
2000: 메모리 카드
3000: 솔리드 스테이트 드라이브
4000: 컴퓨팅 장치

Claims (10)

  1. 복수의 워드 라인들에 연결된 메모리 셀들을 포함하는 불 휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서:
    상기 복수의 워드 라인들 중 선택된 워드 라인을 프리차지하는 단계;
    상기 선택된 워드 라인이 플로팅된 후 상기 선택된 워드 라인의 전압 또는 전류의 변화를 감지하는 단계;
    상기 감지된 변화를 디지털 코드로 변환함에 의해 진행성 불량 정보를 생성하는 단계; 그리고
    상기 진행성 불량 정보에 기초하여, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록의 상태를 결정하는 단계를 포함하되,
    상기 진행성 불량 정보의 값이 제 1 기준 값 및 상기 제 1 기준 값보다 작은 제 2 기준 값 사이인 경우, 소거 동작이 수행될 때마다 상기 선택된 워드 라인의 상기 진행성 불량 정보가 감지되는 메모리 시스템의 동작 방법.
  2. 제 1 항에 있어서,
    상기 진행성 불량 정보의 상기 값이 상기 제 1 기준 값보다 큰 경우, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록이 정상 상태에 있다고 결정되는 메모리 시스템의 동작 방법.
  3. 제 2 항에 있어서,
    상기 진행성 불량 정보의 상기 값이 상기 제 2 기준 값보다 작은 경우, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록이 불량 상태에 있다고 결정되고, 그리고
    상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록이 상기 불량 상태에 있다고 결정되는 경우, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록으로의 액세스가 차단되는 메모리 시스템의 동작 방법.
  4. 삭제
  5. 선택된 워드 라인을 프리차지하고, 상기 선택된 워드 라인의 전압 또는 전류의 변화를 감지하고, 그리고 상기 감지된 변화를 디지털 코드로 변환함에 의해 진행성 불량 정보를 생성하는 불 휘발성 메모리 장치; 그리고
    상기 진행성 불량 정보에 기초하여, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 메모리 블록의 상태를 결정하는 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 진행성 불량 정보의 값이 제 1 기준 값 및 상기 제 1 기준 값보다 작은 제 2 기준 값 사이인 경우, 소거 동작이 수행될 때마다 상기 선택된 워드 라인의 상기 진행성 불량 정보가 검출되는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 컨트롤러는,
    상기 진행성 불량 정보의 상기 값이 상기 제 1 기준 값보다 큰 경우, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록을 정상 상태로 설정하고, 그리고
    상기 진행성 불량 정보의 상기 값이 상기 제 2 기준 값보다 작은 경우, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록을 불량 상태로 설정하고 그리고 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록이 불량 상태로 설정되는 경우, 상기 선택된 워드 라인 또는 상기 선택된 워드 라인을 포함하는 상기 메모리 블록으로의 액세스를 차단하는 메모리 시스템.
  7. 워드 라인들과 비트 라인들을 연결하는 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 워드 라인들 중 선택된 워드 라인에 프리차지 전압을 제공하는 어드레스 디코더;
    상기 프리차지 전압을 생성하는 전압 발생기; 그리고
    제어 로직을 포함하되,
    상기 제어 로직은,
    상기 프리차지 전압에 의해 상기 선택된 워드 라인이 프리차지된 후, 상기 선택된 워드 라인의 전압 또는 전류의 변화를 감지하고, 그리고
    상기 감지된 변화를 디지털 코드로 변환함에 의해 진행성 불량 정보를 컨트롤러로 출력하고,
    상기 진행성 불량 정보의 값이 제 1 기준 값 및 상기 제 1 기준 값보다 작은 제 2 기준 값 사이인 경우, 상기 선택된 워드 라인은 상기 컨트롤러에 의해 진행성 불량 워드 라인으로 설정되는 불 휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은,
    상기 선택된 워드 라인의 상기 전압 또는 상기 전류의 상기 감지된 변화를 계단 형식의 샘플/홀드 전압 또는 전류로 변환하는 샘플/홀드 회로; 그리고
    상기 샘플/홀드 전압 또는 전류를 상기 디지털 코드로 변환하여 상기 진행성 불량 정보를 생성하는 아날로그-디지털 변환기를 포함하는 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 로직은,
    기준 코드와 상기 진행성 불량 정보를 비교하여 워드 라인 패스 또는 폐일 신호를 생성하는 비교부; 그리고
    상기 워드 라인 패스 또는 폐일 신호에 응답하여 패스/폐일 정보를 생성하는 패스/폐일 출력부를 더 포함하는 불 휘발성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 프리차지 전압은 프로그램 전압 또는 읽기 전압인 불 휘발성 메모리 장치.
KR1020140032879A 2014-03-20 2014-03-20 메모리 시스템 및 그것의 동작 방법 KR102127296B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140032879A KR102127296B1 (ko) 2014-03-20 2014-03-20 메모리 시스템 및 그것의 동작 방법
US14/536,843 US9412453B2 (en) 2014-03-20 2014-11-10 Memory system and method of determining a failure in the memory system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140032879A KR102127296B1 (ko) 2014-03-20 2014-03-20 메모리 시스템 및 그것의 동작 방법

Publications (2)

Publication Number Publication Date
KR20150110885A KR20150110885A (ko) 2015-10-05
KR102127296B1 true KR102127296B1 (ko) 2020-06-29

Family

ID=54142748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140032879A KR102127296B1 (ko) 2014-03-20 2014-03-20 메모리 시스템 및 그것의 동작 방법

Country Status (2)

Country Link
US (1) US9412453B2 (ko)
KR (1) KR102127296B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200031886A (ko) * 2018-09-17 2020-03-25 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
US10964398B2 (en) 2018-09-28 2021-03-30 Samsung Electronics Co., Ltd. Memory device and a storage system using the same
KR20200036653A (ko) 2018-09-28 2020-04-07 삼성전자주식회사 메모리 장치 및 이를 이용한 스토리지 시스템
KR102659570B1 (ko) * 2018-10-29 2024-04-24 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 그리고 불휘발성 메모리 장치를 제어하는 방법
KR20210155663A (ko) * 2020-06-16 2021-12-23 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP2022126406A (ja) * 2021-02-18 2022-08-30 キオクシア株式会社 半導体記憶装置
TWI830421B (zh) * 2022-10-05 2024-01-21 旺宏電子股份有限公司 記憶體裝置、錯誤位元偵測器及其錯誤位元偵測方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110194345A1 (en) * 2010-02-08 2011-08-11 Renesas Electronics Corporation Nonvolatile semiconductor storage device including failure detection circuit and method of detecting failure on nonvolatile semiconductor storage device
US20120008410A1 (en) * 2010-07-09 2012-01-12 Huynh Jonathan H Detection of Word-Line Leakage in Memory Arrays: Current Based Approach

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428621A (en) 1992-09-21 1995-06-27 Sundisk Corporation Latent defect handling in EEPROM devices
KR100394574B1 (ko) 2001-04-10 2003-08-14 삼성전자주식회사 워드라인 결함 체크회로를 구비한 불휘발성 반도체메모리장치
TW562937B (en) * 2002-03-26 2003-11-21 Nanya Technology Corp Method for fast determining defect type of word line
JP4209219B2 (ja) 2003-02-21 2009-01-14 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
KR101075502B1 (ko) 2004-05-14 2011-10-21 주식회사 하이닉스반도체 채널 부스팅 전압 측정을 위한 플래쉬 메모리 소자 및이의 채널 부스팅 전압 측정 방법
US7009889B2 (en) 2004-05-28 2006-03-07 Sandisk Corporation Comprehensive erase verification for non-volatile memory
US7212454B2 (en) 2005-06-22 2007-05-01 Sandisk 3D Llc Method and apparatus for programming a memory array
JP2010176750A (ja) 2009-01-29 2010-08-12 Oki Semiconductor Co Ltd 不揮発性半導体メモリ及びそのリーク不良検出方法
US8432732B2 (en) 2010-07-09 2013-04-30 Sandisk Technologies Inc. Detection of word-line leakage in memory arrays
JP2012048795A (ja) 2010-08-30 2012-03-08 Toshiba Corp 不揮発性半導体記憶装置
US8379454B2 (en) 2011-05-05 2013-02-19 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
JP2013157050A (ja) 2012-01-30 2013-08-15 Toshiba Corp 不揮発性半導体記憶装置
KR101847183B1 (ko) * 2012-02-21 2018-04-09 에스케이하이닉스 주식회사 워드라인 구동 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110194345A1 (en) * 2010-02-08 2011-08-11 Renesas Electronics Corporation Nonvolatile semiconductor storage device including failure detection circuit and method of detecting failure on nonvolatile semiconductor storage device
US20120008410A1 (en) * 2010-07-09 2012-01-12 Huynh Jonathan H Detection of Word-Line Leakage in Memory Arrays: Current Based Approach

Also Published As

Publication number Publication date
KR20150110885A (ko) 2015-10-05
US20150270005A1 (en) 2015-09-24
US9412453B2 (en) 2016-08-09

Similar Documents

Publication Publication Date Title
US9704590B2 (en) Operating method of nonvolatile memory and method of controlling nonvolatile memory
KR102116668B1 (ko) 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
CN106683702B (zh) 非易失性存储器装置及其读方法
KR102512448B1 (ko) 메모리 시스템 및 그의 동작 방법
KR101751950B1 (ko) 비휘발성 메모리 장치 및 그것의 읽기 방법
US9991007B2 (en) Nonvolatile memory device and a method of operating the same
KR101903440B1 (ko) 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법
KR101916718B1 (ko) 불휘발성 메모리 장치 및 그것의 메모리 관리 방법
KR102127296B1 (ko) 메모리 시스템 및 그것의 동작 방법
US9903901B2 (en) Leakage current detection device and nonvolatile memory device having the same
US9230659B2 (en) Nonvolatile memory device capable of reducing a setup/precharge speed of a bitline for reducing peak current and related programming method
US20140056069A1 (en) Nonvolatile memory device having near/far memory cell groupings and data processing method
US8665647B2 (en) Nonvolatile memory device, memory system, and read method thereof
KR20170071126A (ko) 저장 장치의 동작 방법
KR20130087230A (ko) 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법
KR20130035553A (ko) 불휘발성 메모리 및 그것의 소거 방법
JP2011165308A (ja) 不揮発性メモリ装置およびその動作方法と、それを含むメモリシステム
US9349465B2 (en) Semiconductor memory device and method of operating the same
KR20140107000A (ko) 불휘발성 메모리 및 불휘발성 메모리의 동작 방법
KR20160057539A (ko) 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
TW201721655A (zh) 記憶體裝置及其操作方法
KR20130104032A (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
US20150146489A1 (en) Method of operating nonvolatile memory device
KR20110096414A (ko) 불휘발성 메모리 장치 및 그것의 읽기 방법
US9852796B2 (en) Nonvolatile memory devices and methods of operating the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant