CN110908426B - 一种总剂量防护带隙基准源电路 - Google Patents

一种总剂量防护带隙基准源电路 Download PDF

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Abstract

一种总剂量防护带隙基准源电路，包括：带隙核心电路、启动电路I、动态基极补偿分支电路I、动态基极补偿分支II、电源抑制比PSRR增强电路、启动电路II和带隙输出电压电路。动态基极补偿分支电路I和动态基极补偿分支电路II用于补偿带隙核心电路在受到辐照总剂量效应下所感生的双极性晶体管基极泄漏电流，二者间又利用反馈环路实现稳定结构；电源抑制比PSRR增强电路提供带隙核心电路的栅极偏置电压实现提高电源抑制比；带隙输出电压电路则将带隙核心电路的输出参考电流信号Iref转化为参考电压信号Vref，并向外输出；启动电路II接收带隙输出电压电路输出的带隙参考电压Vref，向带隙核心电路提供启动信号。本发明利用动态基极补偿机制实现抗辐照总剂量效应。

Description

一种总剂量防护带隙基准源电路
技术领域
本发明涉及一种总剂量防护带隙基准源电路，特别是一种利用动态基极补偿机制实现的抗辐照总剂量效应带隙基准电路结构。
背景技术
带隙电压基准源是电路***中应用较为广泛的功能模块，其输出的稳定电压信号拥有不受工艺技术、电源电压和工艺温度(process,supply voltage,and temperature(PVT))影响的优点。主要应用于模拟/混合信号***中，诸如DC/DC转换器、低压差线性稳压器(low-dropout regulators，LDOs)、模数/数模转换器、传感器接口等。随着空间技术的发展，处于空间辐射环境中的航天器对所用电子器件的抗辐射能力提出了更高要求。而CMOS技术已经是半导体工艺和复杂模拟集成电路设计技术的主流选择，研究CMOS基准的抗辐射加固技术具有重要的现实意义。
传统电流模式带隙电压基准电路如图2所示，该电路包括P型MOS管M1、M2和M3，电阻R1、R2、R3和Rref，双极型晶体管Q0和Q1，以及运算放大器A1。
Vdd电源端与P型MOS管M1的源极、P型MOS管M2的源极和P型MOS管M3的源极相连，P型MOS管M1的栅极与P型MOS管M2的栅极、P型MOS管M3的栅极和运算放大器A1的输出端相连，利用反馈机制产生栅极偏置电压控制信号，P型MOS管M1的漏极与电阻R3、运算放大器A1的反相输入端和双极型晶体管Q1的发射极相连；P型MOS管M2的漏极与运算放大器A1的同相输入端、电阻R1的一端和电阻R2的一端相连；电阻R1的另一端与双极型晶体管Q0的发射极相连；双极型晶体管Q1的基极和集电极与双极型晶体管Q0的基极和集电极、电阻R3的另一端、电阻R2的另一端、电阻Rref的一端、以及地端GND相连；P型MOS管M3的漏极与电阻Rref的另一端相连，反馈环路中产生的支路电流复制至电阻Rref上，产生输出参考电压。
该电流模式的带隙电压基准电路是将与绝对温度成正比(PTAT)的电流IR1和与绝对温度成反比(CTAT)的电流IR2叠加而产生一个与PVT无关的恒定电流ID(M1)。通过电流镜像将该电流加载到参考电阻Rref上，便可实现输出参考电压范围较为广泛的带隙电压基准单元。在该设计中，P型MOS管M1、P型MOS管M2和P型MOS管M3的尺寸要求是一致的，因此这三个器件的漏极电流相等，即ID(M1)＝ID(M2)＝ID(M3)。此外，由于运算放大器构成的负反馈回路，使得同相输入和反相输入电压相等，即Vn＝Vp，而双极性晶体管Q0的发射结面积为双极性晶体管Q1的n倍(在设计中双极性晶体管Q0的并联个数是双极性晶体管Q1的n倍)，继而输出参考电压Vref可表达如公式(1)所示。
Figure GDA0003143713620000021
从中可以看出，该基准参考电压的大小仅与电阻的大小有关，因此，可以通过调节参考电阻值而得到不同的输出参考电压，而非传统带隙基准只能输出电压1.25V。
在航天航空及卫星应用中，集成电路会受到各式各样的辐照效应，其中尤为典型的当属总剂量效应，随着进入深亚微米CMOS工艺(典型工艺尺寸为小于等于130nm)时，当栅氧化层厚度的不断减小，以及高κ栅介质的替换，使得器件本征抗总剂量效应的能力有了很大的提升，可通过版图设计的实现加固。此外，浅沟槽隔离(Shallow Trench Isolation，STI)的和局部硅氧化隔离(Local oxidation of silicon，LOCOS)工艺中的鸟嘴区等区域内会产生辐照总剂量效应感生的陷阱，形成漏电通道，这也会导致关态泄漏电流的产生。然而，相较于面积非常大的双极性晶体管，辐照感生的过剩载流子会造成其电特性有相当大的退化损伤，成为导致带隙基准参考电压输出不稳定的主要成因。而根据上文分析可知，CMOS带隙基准的抗辐射加固研究重点也相应的由CMOS管加固转变为对产生带隙的BJT加固。
由于带隙主电路上两分支的BJT个数比为1:n，故可忽略掉左分支辐照感生的发射区-基区结处泄漏电流ΔIB。通过添加电流源可模拟辐照感生的基极泄漏电流，如图2所示，仅考虑右分支的基极泄漏电流n·ΔIB。假设在辐照效应影响下，两分支的收集电流IC相等，则对应的发射极-基极电压VEB也相等，即VEB＝VT·ln(IC/ISS)。然而，右分支的发射电流IR1(＝(VEB(Q1)-VEB(Q0))/R1)的变化会影响VEB(Q0)的大小。又由于右分支上有较大的BJT并联个数，因此当该支路上基极泄漏电流的增大会导致IR1随之增大，VEB(Q0)降低，而VEB(Q1)保持不变，这会进一步致使降低直到新的平衡点建立。
发明内容
本发明的技术解决的问题是：在现有技术的基础上，提供了一种总剂量防护带隙基准源电路，同时提供代价小且效果明显的抗辐照总剂量效应的加固电路，进一步提高了带隙基准电压源的辐照可靠性。
本发明的技术方案是：
一种总剂量防护带隙基准源电路，包括：带隙核心电路、启动电路I、动态基极补偿分支电路I、动态基极补偿分支II、电源抑制比PSRR增强电路、启动电路II和带隙输出电压电路；
启动电路I：接收带隙核心电路传输的节点电压；根据所述节点电压和启动电路I内部生成的参考电压，利用比较器确定第一启动控制信号并传输给带隙核心电路；
动态基极补偿分支电路I和动态基极补偿分支电路II用于向带隙核心电路提供补偿电流，所述补偿电流等于辐照总剂量效应感生的双极性晶体管基极泄漏电流；
电源抑制比PSRR增强电路：接收带隙核心电路中运算放大器的输出电压，采用源极跟随放大器输出栅极偏置电压给带隙核心电路；
带隙输出电压电路：接收带隙核心电路输出的带隙输出电流，将所述带隙输出电流转化为带隙参考电压，并将所述带隙参考电压传输给启动电路II，同时作为输出信号向外输出；
启动电路II：接收带隙输出电压电路传输的所述带隙参考电压，当带隙参考电压为低电平时，向带隙核心电路输出第二启动控制信号；
带隙核心电路：接收启动电路I传输的所述第一启动控制信号、接收启动电路II传输的所述第二启动控制信号、接收动态基极补偿分支电路I和动态基极补偿分支电路II传输的所述补偿电流、接收电源抑制比PSRR增强电路传输的所述栅极偏置电压，将电源电压转化为稳定的带隙输出电流并输出给带隙输出电压电路。
本发明与现有技术相比具有以下优点：
1)本发明在传统电流模式的带隙电压基准源的基础上，对总剂量敏感器件双极性晶体管的基极电流设计了动态补偿电路，利用运算放大器电路的特效，实现了该补偿电流为辐照条件下双极性晶体管提供相等基极泄漏电流，以使得只有集电极电流流过主电流，从而稳定了输出参考电压，提高了总剂量效应的防护能力；
2)为了确保动态基极补偿机制的实现，本发明设计中使用了多个运算放大器，利用该电路的负反馈特效，分别用于稳定带隙基准源的核心电路，及加固分支电路中的多个节点电压及相关分支电流；
3)本发明所采用的动态基极补偿电路是一种代价小、效果明显的加固结构，提高了带隙基准源抗总剂量能力。
附图说明
图1为本发明电路结构框图；
图2为传统电流模式的带隙电压基准电路；
图3为本发明设计的动态基极补偿加固设计的带隙电压基准电路；
图4为抗总剂量设计带隙电压基准电路输出参考电压随温度的变化曲线；
图5为抗总剂量设计带隙电压基准电路输出参考电压随频率的变化曲线；
图6(a)为tt工艺角下模拟辐照情况(Ib0＝6uA，Ib1＝3uA)后输出参考电压曲线；
图6(b)为tt工艺角下模拟辐照情况(Ib0＝6uA，Ib1＝3uA)后温漂系数的曲线；
图7(a)为三种工艺角下添加分支基极泄漏电流后输出参考电压辐照前后的曲线；
图7(b)为三种工艺角下添加分支基极泄漏电流后温漂系数照前后的曲线。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的描述：
将公式(1)进一步简化，可得，
Vref＝α·VEB(Q1)+β·(VEB(Q1)-VEB(Q0)) (2)
其中，参数α＝Rref/R2，β＝Rref/R1。为了得到不随温度、辐照效应影响的参考基准电压，由上式可知，第二部分应保持恒定，但在未加固的带隙基准单元中，辐照后VEB(Q0)的明显降低，导致基准输出电压升高。
如图1所示，为本发明的一种基于130nm商用工艺的总剂量防护带隙基准源电路。整个电路主要包括：带隙核心电路、启动电路I、动态基极补偿分支电路I、动态基极补偿分支II、电源抑制比PSRR增强电路、启动电路II和带隙输出电压电路。其中，核心带隙基准源模块采用了传统电流模式带隙电压基准单元，该电路单元是将两个含有反向温度系数电流叠加，并通过电流镜将该电流加载到参考电阻上，输出所需的稳定的参考电压。而在电路设计上，为了提高带隙基准抗总剂量加固能力，本发明采用了动态基极补偿分支电路I和动态基极补偿分支II共同完成。该方法的主要作用是为两支的敏感器件双极性晶体管BJT提供基极电流，以保证只有集电极电流流过主电路。根据研究表明，BJT的集电极电流随着总剂量的增大漂移量较小，可认为不受辐照效应影响，而总剂量效应引起的基极泄漏电流由本发明的动态电流补偿单元提供，故漏电流ID(M1)和ID(M2)恒定不变，实现了带隙基准输出电压保持稳定状态。而另一个关键的结构则是启动电路I和启动电路II，以确保电源上电后，带隙基准源电路单元能正常工作。电源抑制比PSRR增强电路提供带隙核心电路的栅极偏置电压实现提高电源抑制比。其中，A1～A7电路采用的是二级密勒补偿运算放大器。
启动电路I：接收带隙核心电路传输的节点电压；根据所述节点电压和启动电路I内部生成的参考电压，利用比较器确定第一启动控制信号并传输给带隙核心电路；所述第一启动控制信号用于避免带隙核心电路进入第三种简并工作状态。
动态基极补偿分支电路I和动态基极补偿分支电路II用于向带隙核心电路提供补偿电流，所述补偿电流等于辐照总剂量效应感生的双极性晶体管基极泄漏电流；所述动态基极补偿分支电路I和动态基极补偿分支电路II输出的补偿电流同频同相。
电源抑制比PSRR增强电路：接收带隙核心电路中运算放大器的输出电压，采用源极跟随放大器输出栅极偏置电压给带隙核心电路，提高电源抑制比；
带隙输出电压电路：接收带隙核心电路输出的带隙输出电流，将所述带隙输出电流转化为带隙参考电压，并将所述带隙参考电压传输给启动电路II，同时作为输出信号向外输出；
启动电路II：接收带隙输出电压电路传输的所述带隙参考电压，当带隙参考电压为低电平时，向带隙核心电路输出第二启动控制信号；
带隙核心电路：接收启动电路I传输的所述第一启动控制信号、接收启动电路II传输的所述第二启动控制信号、接收动态基极补偿分支电路I和动态基极补偿分支电路II传输的所述补偿电流、接收电源抑制比PSRR增强电路传输的所述栅极偏置电压，将电源电压转化为稳定的带隙输出电流并输出给带隙输出电压电路。
(1)带隙核心电路包括：P型MOS管M1、P型MOS管M2、P型MOS管M20、P型MOS管M21、N型MOS管M31、N型MOS管M32、电阻R1、电阻R2、电阻R2’、电阻R4、电阻R5，双极性晶体管Q0、双极性晶体管Q1和运算放大器A1；
P型MOS管M20的源极和P型MOS管M21的源极均连接外部电源Vdd，P型MOS管M20的栅极与P型MOS管M21的栅极相连，P型MOS管M20的漏端与P型MOS管M1的源极相连；P型MOS管M1的漏极连接双极性晶体管Q1的发射极、电阻R2的一端以及运算放大器A1的同相输入端；P型MOS管M1的栅极与P型MOS管M2的栅极相连，P型MOS管M2的栅极作为带隙核心电路输入端接收启动电路II传输的所述第二启动控制信号；P型MOS管M1的栅极作为带隙核心电路的输入端，接收电源抑制比PSRR增强电路输出的栅极偏置电压；P型MOS管M2的源极与P型MOS管M21的漏极相连，P型MOS管M2的漏极连接电阻R2’的一端、电阻R1的一端以及运算放大器A1的反相输入端，运算放大器A1的反相输入端的节点电压同时将作为控制信号输出给带隙输出电压电路以保证参考电流Iref的复制完成；N型MOS管M31的漏极与电阻R2的另一端相连，N型MOS管M31的源极与N型MOS管M32的源极相连，N型MOS管M32的源极接地GND处理，N型MOS管M31的栅极与N型MOS管M32的栅极相连，同时，N型MOS管M31的栅极作为带隙核心电路的输入端接收启动电路I传输的第一启动控制信号；N型MOS管M32的漏极与电阻R2’的另一端相连；双极性晶体管Q1的基极作为带隙核心电路的输入端接收动态基极补偿分支电路II输入的补偿电流，双极性晶体管Q1的集电极接地GND处理；电阻R1的另一端与双极性晶体管Q0的发射极相连，双极性晶体管Q0的基极作为带隙核心电路的输入端接收动态基极补偿分支电路I输入的补偿电流，双极性晶体管Q0的集电极接地处理，电阻R4的一端连接双极性晶体管Q1的基极，电阻R4的另一端接地GND处理；电阻R5的一端连接双极性晶体管Q0的基极，电阻R5的另一端接地GND处理，P型MOS管M1的栅极作为带隙核心电路的输出端将带隙输出电流输出给带隙输出电压电路。
(2)启动电路I所完成的主要功能是避免带隙核心电路进入第三种简并工作状态，即P型MOS管M1和P型MOS管M2的漏电流仅会通过电阻R2和电阻R2’两条路径，双极型晶体管Q1和双极型晶体管Q0不能正常导通，带隙核心电路无法开启。在该电路设计中，P型MOS管M16的特征尺寸与P型MOS管M1和P型MOS管M2的特征尺寸设置相同，双极型晶体管Q2与双极型晶体管Q1的特征尺寸相同，电阻R7和电阻R4特征尺寸相同，以上三种元器件构成与带隙核心电路分支正常工作状态相同的参考电路。利用比较器将参考电路节点和带隙核心电路中分支电路的节点电压进行比较，输出第一启动控制信号。当带隙核心电路还未正常工作时，通过控制器件N型MOS器件M31和N型MOS器件M32的栅极使其关断，保证电流流向的正确。启动电路I包括：P型MOS管M15、P型MOS管M16、双极性晶体管Q2、比较器CMP和电阻R7；
P型MOS管M15的源极连接外部电源Vdd，P型MOS管M15的栅极连接P型MOS管M15的漏极和P型MOS管M16的源极；P型MOS管M16的栅极与带隙核心电路中P型MOS管M1的栅极相连，P型MOS管M16的漏极连接双极性晶体管Q2的发射极和比较器CMP的反相输入端；双极性晶体管Q2的基极与电阻R7的一端相连，双极性晶体管Q2的集电极与电阻R7的另一端相连，电阻R7的另一端接地GND处理；比较器CMP的同相输入端连接带隙核心电路中P型MOS管M1的漏极，比较器CMP的同相输入端作为启动电路I的输入端接收带隙核心电路传输的节点电压；比较器CMP的输出端连接带隙核心电路中N型MOS管M31的栅极并向带隙核心电路输出第一启动控制信号。
(3)根据图2所示，辐照总剂量效应后带隙基准电压源的输出参考电压可还表示为：
Figure GDA0003143713620000091
其中，
Figure GDA0003143713620000092
和
Figure GDA0003143713620000093
为未辐照的集电极电流和基极电流，ΔIB(Q0)为辐照效应产生的基极泄漏电流，而ΔIC(Q0)为VEB(Q0)下降所致。
从公式(3)可知，辐照效应下，参考电压起初会迅速增大，这主要是由于ΔIB(Q0)较ΔIC(Q0)占主导地位。随着辐照剂量的不断积累，V(EB(Q0))的进一步降低，导致ΔIC(Q0)的不断提升，会补偿掉部分基极泄漏电流，输出参考电压会逐渐平滑稳定输出。因此针对此现象可知，需针对辐照总剂量效应感生的基极泄漏电流进行补偿，以实现总剂量效应加固的设计方法。而此部分主要由本发明的动态基极补偿分支电路I和动态基极补偿分支电路II共同完成。
动态基极补偿分支电路I中，设置R5和R6的阻值相等，利用运放A3保证Vbr＝Vbref，因此IR4＝IR6。同时，M6和M7尺寸一致，从而ID(M6)＝ID(M7)＝IR6，可进一步推导得到IR5＝ID(M6)＝ID(M11)+IB(Q0)＝ID(M11)+ID(M10)，即IB(Q0)＝ID(M10)。便实现了当电路中产生了基极泄漏电流时，可通过器件M10动态的实现电流补偿机制。
动态基极补偿分支电路I包括：P型MOS管M6、P型MOS管M7、P型MOS管M22、P型MOS管M23、P型MOS管M10、P型MOS管M11、P型MOS管M12、电阻R6、运算放大器A4、运算放大器A5和运算放大器A7；
P型MOS管M22的源极接外部电源Vdd和M23的源极相连，P型MOS管M22的栅极连接P型MOS管M23的栅极和带隙核心电路中P型MOS管M21的栅极，P型MOS管M22的漏极与P型MOS管M6的源极相连；P型MOS管M6的栅极连接P型MOS管M7的栅极和带隙核心电路中P型MOS管M1的栅极，P型MOS管M6的漏极连接P型MOS管M10的源极、P型MOS管M11的源极和运算放大器A5的反相输入端；运算放大器A5的同相输入端作为动态基极补偿分支电路I的输入端接收动态基极补偿分支电路II传输的参考电压；运算放大器A5的输出与P型MOS管M10的栅极相连；P型MOS管M10的漏极作为动态基极补偿分支电路I的输出端与带隙核心电路中双极性晶体管Q0的发射极相连，用于向带隙核心电路右侧分支传输补偿电流；P型MOS管M7的漏极连接P型MOS管M12的源极和运算放大器A7的反相输入端；运算放大器A7的同相输入端作为动态基极补偿分支电路I的输出端向动态基极补偿分支电路II传输参考电压；运算放大器A7的输出端与P型MOS管M12的栅极相连；P型MOS管M12的漏极与运算放大器A4的反相输入端和电阻R6的一端相连，电阻R6的另一端与地GND相连；运算放大器A4的同相输入端与双极性晶体管Q0的基极和P型MOS管M11的漏极相连，运算放大器A4的输出端与P型MOS管M11的栅极相连；P型MOS管M11的漏极连接带隙核心电路中双极性晶体管Q0的基极。
动态基极补偿分支电路II中，设置电阻R4和动态基极补偿分支电路I中电阻R6的阻值相等，利用运放A3保证Vbl＝Vbref，因此IR4＝IR6。同时，M5、M6和M7尺寸一致，从而ID(M5)＝ID(M7)＝IR6，可进一步推导得到IR4＝ID(M5)＝ID(M8)+IB(Q1)＝ID(M8)+ID(M9)，即IB(Q1)＝ID(M9)。便实现了当电路中产生了基极泄漏电流时，可通过器件M9动态的实现电流补偿机制。
动态基极补偿分支电路II包括：P型MOS管M19、P型MOS管M5、P型MOS管M8、P型MOS管M9、运算放大器A3和运算放大器A6；
P型MOS管M19的源极连接外部电源Vdd，P型MOS管M19的栅极与P型MOS管M21的栅极相连，P型MOS管M19的漏极与P型MOS管M5的源极相连；P型MOS管M5的栅极连接P型MOS管M1的栅极，P型MOS管M5的栅极作为动态基极补偿分支电路II的输入端接收带隙核心电路所产生的栅极偏置电压，P型MOS管M5的漏极连接P型MOS管M8的源极、P型MOS管M9的源极和运算放大器A6的同相输入端，同时，P型MOS管M5的漏极连接动态基极补偿分支电路I中运算放大器A5的同相输入端和运算放大器A7的同相输入端；P型MOS管M9的漏极与双极性晶体管Q1的发射极相连，P型MOS管M9的漏极作为动态基极补偿分支电路II的输出端向带隙核心电路左侧分支传输补偿电流；运算放大器A6的反相输入端与带隙核心电路中参考支路上P型MOS管M1的漏极相连，运算放大器A6的输出端与P型MOS管M9的栅极相连；运算放大器A3的同相输入端与P型MOS管M8的漏极和双极性晶体管Q1的基极相连，运算放大器A3的反向输入端与动态基极补偿分支电路I中P型MOS管M12的漏极相连，运算放大器A3的输出端与P型MOS管M8的栅极相连。
(4)电源抑制比PSRR增强电路则使用源极跟随放大器的电路结构，P型MOS管M18的栅极电压会随着电源电压的波动而改变，从而产生稳定的漏电流，降低了电源电压扰动对电路的影响。
电源抑制比PSRR增强电路包括：P型MOS管M17、P型MOS管M18以及N型MOS管M33；
P型MOS管M17的源极连接外部电源Vdd，P型MOS管M17的栅极与P型MOS管M21的栅极相连，P型MOS管M17的漏极与P型MOS管M18的源极相连；N型MOS管M33的源极与地GND相连，N型MOS管M33的栅极与带隙核心电路中运算放大器A1的输出端相连，N型MOS管M33的漏极连接P型MOS管M18的漏极、P型MOS管M18栅极以及P型MOS管M1的栅极，利用反馈机制，实现这一公共端向带隙核心电路提供栅极偏置控制信号的同时实现电源抑制比增强。
(5)带隙输出电压电路采用电流镜像结构，其中P型MOS管M3的尺寸设置与带隙核心电路中P型MOS管M2大小一致，可将核心带隙电路中的作产生的参考电流(IR1+IR2)复制到所在支路，即电流ID(M3)。该电流进一步加载在电阻R3上，输出基准电压Vref。带隙输出电压电路包括：P型MOS管M24、P型MOS管M3，N型MOS管M4、N型MOS管M30、电阻R3、运算放大器A2；
P型MOS管M24的源极连接外部电源Vdd，P型MOS管M24的栅极与P型MOS管M21的栅极相连，P型MOS管M24的漏极与P型MOS管M3的源极相连；P型MOS管M3的栅极连接带隙核心电路中P型MOS管M1的栅极，并接收带隙核心电路传输的带隙输出电流；P型MOS管M3的漏极连接P型MOS管M4的源极和运算放大器A2的反相输入端；运算放大器A2的同相输入端与带隙核心电路中右侧分支电路中P型MOS管M2的漏极相连，运算放大器A2的输出端与P型MOS管M4的栅极相连，实现反馈环路；P型MOS管M4的漏极与电阻R8的一端和电阻R3的一端相连，将带隙核心电路输出的参考电流加载至电阻R3上，用于产生带隙参考电压Vref；电阻R8的另一端与N型MOS管M30的栅极相连，N型MOS管M30的源极连接N型MOS管M30的漏极以及电阻R3的另一端，所述N型MOS管M30的源极和地GND相连。
(6)启动电路II主要完成的工作是在电源上电开始时，带隙输出电压电路的输出信号Vref为低电平，N型MOS管M28关闭，受P型MOS管M25、M26和M27的作用，将M27管的漏端电位上拉，致使N型MOS管M29开启，通过其漏端电位向带隙核心电路提供第二启动信号。该第二启动信号将与之相连的P型MOS管M1和M2的栅极电位降低，使带隙核心电路两臂上产生电流流入，带隙核心电路开启。而当带隙核心电路正常开启时，带隙输出电压电路的输出信号Vref为高电平，N型MOS管M28导通，将其漏端电压拉低，致使N型MOS管M29关断，即该启动电路用于提供第二启动信号的的控制管自动关闭。启动电路II包括：P型MOS管M25、P型MOS管M26、P型MOS管M27、N型MOS管M28和N型MOS管M29；
P型MOS管M25的源极连接相连外部电源Vdd，P型MOS管M25的栅极与P型MOS管M21的栅极相连，P型MOS管M25的漏极与P型MOS管M26的源极相连；P型MOS管M26的漏极与P型MOS管M27的源极相连，P型MOS管M26的栅极连接N型MOS管M29的漏极和带隙核心电路中P型MOS管M2的栅极相连，P型MOS管M26的栅极作为启动电路II的输出端向带隙核心电路传输第二启动控制信号；P型MOS管M27的栅极和P型MOS管M27的漏极相连，P型MOS管M27的漏极与N型MOS管M28的漏极和N型MOS管M29的栅极相连；N型MOS管M28的栅极与P型MOS管M4的漏极相连，接收带隙输出电压电路所产生的带隙参考电压Vref，N型MOS管M28的源极与N型MOS管M29的源极和地GND相连。
(7)带隙的性能是通过其输出信号变化量和保证正常工作所需的条件来衡量的，主要技术指标包括温漂系数(≤100ppm/℃)和电源抑制比(≥26(dB20)@100kHz)。为了验证本发明电路的功能完备性，主要对以上两个电特性进行仿真验证。其中，温漂系数时衡量带隙基准电压源输出电压随温度变化的一个性能参数，其单位为ppm/℃(1ppm＝10-6)。表示当温度变化1℃时，输出电压变化的百分比。其计算公式如下，
Figure GDA0003143713620000131
如图4为本专利设计的抗总剂量加固设计的带隙基准源电路在不同工艺角下的输出参考电压Vref随温度的变化情况。根据公式(4)可知，在三种工艺角tt(T＝25℃,Vdd＝3.3V)、ss(T＝125℃,Vdd＝2.97V)、ff(T＝-40℃,Vdd＝3.63V)下的温漂系数分别为10.10、40.43、10.11ppm/℃，满足设计指标。
电源抑制比(Power Supply Reject Ratio，PSRR)是衡量电路对电源线上噪声的抑制能力的参数。对于带隙电压基准，PSRR则定义为电源电压变化引起的输出增益。
PSRR＝dB20(Δvoit/Δvdd) (5)
如图5所示，为本专利设计的抗总剂量加固设计的带隙基准源电路在不同工艺角下的输出参考电压Vref随频率的变化情况。根据公式(5)可知，在三种工艺角(tt、ss、ff)下的PSRR分别为35.32、29.52、38.44dB@100kHz，满足设计指标。
为了进一步验证该设计的抗总剂量能力，根据上文可知，在总剂量辐照条件下，会使BJT产生基极泄漏电流，类比于在基极和集电极间增加了电流源ΔIB。故可分别在Q0和Q1的基极和集电极间增加电流源Ib0和Ib1，用于模拟总剂量辐照条件。在此，分别设置新增电流源为Ib0＝6μA，Ib1＝3μA。如图6(a)、(b)所示，为在tt工艺角下参考电压随时间和温度的变化情况。从图中可以看出，该电路在瞬态仿真中，输出的参考电压约为1.201V，漂移了1mV。而根据公式计算可得，温漂系数为15.14ppm/℃，均满足设计指标。
根据以上模拟总剂量辐照条件的仿真方法，将tt、ff和ss的参考电压与温漂系数计算汇总，如图7(a)、(b)所示。从图中可以看出，本发明的抗加固带隙电压基准的输出参考电压在辐照后的漂移最大约为8mV，而温漂系数则最大为50.34ppm/℃，均满足设计指标。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (1)

1.一种总剂量防护带隙基准源电路，其特征在于，包括：带隙核心电路、启动电路I、动态基极补偿分支电路I、动态基极补偿分支II、电源抑制比PSRR增强电路、启动电路II和带隙输出电压电路；
启动电路I：接收带隙核心电路传输的节点电压；根据所述节点电压和启动电路I内部生成的参考电压，利用比较器确定第一启动控制信号并传输给带隙核心电路；
动态基极补偿分支电路I和动态基极补偿分支电路II用于向带隙核心电路提供补偿电流，所述补偿电流等于辐照总剂量效应感生的双极性晶体管基极泄漏电流；
电源抑制比PSRR增强电路：接收带隙核心电路中运算放大器的输出电压，采用源极跟随放大器输出栅极偏置电压给带隙核心电路；
带隙输出电压电路：接收带隙核心电路输出的带隙输出电流，将所述带隙输出电流转化为带隙参考电压，并将所述带隙参考电压传输给启动电路II，同时作为输出信号向外输出；
启动电路II：接收带隙输出电压电路传输的所述带隙参考电压，当带隙参考电压为低电平时，向带隙核心电路输出第二启动控制信号；
带隙核心电路：接收启动电路I传输的所述第一启动控制信号、接收启动电路II传输的所述第二启动控制信号、接收动态基极补偿分支电路I和动态基极补偿分支电路II传输的所述补偿电流、接收电源抑制比PSRR增强电路传输的所述栅极偏置电压，将电源电压转化为稳定的带隙输出电流并输出给带隙输出电压电路；
所述带隙核心电路包括：P型MOS管M1、P型MOS管M2、P型MOS管M20、P型MOS管M21、N型MOS管M31、N型MOS管M32、电阻R1、电阻R2、电阻R2’、电阻R4、电阻R5，双极性晶体管Q0、双极性晶体管Q1和运算放大器A1；
P型MOS管M20的源极和P型MOS管M21的源极均连接外部电源Vdd，P型MOS管M20的栅极与P型MOS管M21的栅极相连，P型MOS管M20的漏端与P型MOS管M1的源极相连；P型MOS管M1的漏极连接双极性晶体管Q1的发射极、电阻R2的一端以及运算放大器A1的同相输入端；P型MOS管M1的栅极与P型MOS管M2的栅极相连，P型MOS管M2的栅极作为带隙核心电路输入端接收启动电路II传输的所述第二启动控制信号；P型MOS管M1的栅极作为带隙核心电路的输入端，接收电源抑制比PSRR增强电路输出的栅极偏置电压；P型MOS管M2的源极与P型MOS管M21的漏极相连，P型MOS管M2的漏极连接电阻R2’的一端、电阻R1的一端以及运算放大器A1的反相输入端；N型MOS管M31的漏极与电阻R2的另一端相连，N型MOS管M31的源极与N型MOS管M32的源极相连，N型MOS管M32的源极接地GND处理，N型MOS管M31的栅极与N型MOS管M32的栅极相连，同时，N型MOS管M31的栅极作为带隙核心电路的输入端接收启动电路I传输的第一启动控制信号；N型MOS管M32的漏极与电阻R2’的另一端相连；双极性晶体管Q1的基极作为带隙核心电路的输入端接收动态基极补偿分支电路II输入的补偿电流，双极性晶体管Q1的集电极接地GND处理；电阻R1的另一端与双极性晶体管Q0的发射极相连，双极性晶体管Q0的基极作为带隙核心电路的输入端接收动态基极补偿分支电路I输入的补偿电流，双极性晶体管Q0的集电极接地处理，电阻R4的一端连接双极性晶体管Q1的基极，电阻R4的另一端接地GND处理；电阻R5的一端连接双极性晶体管Q0的基极，电阻R5的另一端接地GND处理，P型MOS管M1的栅极作为带隙核心电路的输出端将带隙输出电流输出给带隙输出电压电路；
所述启动电路I包括：P型MOS管M15、P型MOS管M16、双极性晶体管Q2、比较器CMP和电阻R7；
P型MOS管M15的源极连接外部电源Vdd，P型MOS管M15的栅极连接P型MOS管M15的漏极和P型MOS管M16的源极；P型MOS管M16 的栅极与带隙核心电路中P型MOS管M1的栅极相连，P型MOS管M16的漏极连接双极性晶体管Q2的发射极和比较器CMP的反相输入端；双极性晶体管Q2的基极与电阻R7的一端相连，双极性晶体管Q2的集电极与电阻R7的另一端相连，电阻R7的另一端接地GND处理；比较器CMP的同相输入端连接带隙核心电路中P型MOS管M1的漏极，比较器CMP的同相输入端作为启动电路I的输入端接收带隙核心电路传输的节点电压；比较器CMP的输出端连接带隙核心电路中N型MOS管M31的栅极并向带隙核心电路输出第一启动控制信号；
所述电源抑制比PSRR增强电路包括：P型MOS管M17、P型MOS管M18以及N型MOS管M33；
P型MOS管M17的源极连接外部电源Vdd，P型MOS管M17的栅极与P型MOS管M21的栅极相连，P型MOS管M17的漏极与P型MOS管M18的源极相连；N型MOS管M33的源极与地GND相连，N型MOS管M33的栅极与带隙核心电路中运算放大器A1的输出端相连，N型MOS管M33的漏极连接P型MOS管M18的漏极、P型MOS管M18栅极以及P型MOS管M1的栅极；
所述带隙输出电压电路包括：P型MOS管M24、P型MOS管M3，N型MOS管M4、N型MOS管M30、电阻R3、运算放大器A2；
P型MOS管M24的源极连接外部电源Vdd，P型MOS管M24的栅极与P型MOS管M21的栅极相连，P型MOS管M24的漏极与P型MOS管M3的源极相连；P型MOS管M3的栅极连接带隙核心电路中P型MOS管M1的栅极，并接收带隙核心电路传输的带隙输出电流；P型MOS管M3的漏极连接P型MOS管M4的源极和运算放大器A2的反相输入端；运算放大器A2的同相输入端与带隙核心电路中P型MOS管M2的漏极相连，运算放大器A2的输出端与P型MOS管M4的栅极相连；P型MOS管M4的漏极与电阻R8的一端和电阻R3的一端相连；电阻R8的另一端与N型MOS管M30的栅极相连，N型MOS管M30的源极连接N型MOS管M30的漏极以及电阻R3的另一端，所述N型MOS管M30的源极和地GND相连；
所述启动电路II包括：P型MOS管M25、P型MOS管M26、P型MOS管M27、N型MOS管M28和N型MOS管M29；
P型MOS管M25的源极连接相连外部电源Vdd，P型MOS管M25的栅极与P型MOS管M21的栅极相连，P型MOS管M25的漏极与P型MOS管M26的源极相连；P型MOS管M26的漏极与P型MOS管M27的源极相连，P型MOS管M26的栅极连接N型MOS管M29的漏极和带隙核心电路中P型MOS管M2的栅极相连，P型MOS管M26的栅极作为启动电路II的输出端向带隙核心电路传输第二启动控制信号；P型MOS管M27的栅极和P型MOS管M27的漏极相连，P型MOS管M27的漏极与N型MOS管M28的漏极和N型MOS管M29的栅极相连；N型MOS管M28的栅极与P型MOS管M4的漏极相连，接收带隙输出电压电路所产生的带隙参考电压Vref，N型MOS管M28的源极与N型MOS管M29的源极和地GND相连；
所述动态基极补偿分支电路I包括：P型MOS管M6、P型MOS管M7、P型MOS管M22、P型MOS管M23、P型MOS管M10、P型MOS管M11、P型MOS管M12、电阻R6、运算放大器A4、运算放大器A5和运算放大器A7；
P型MOS管M22的源极接外部电源Vdd和M23的源极相连，P型MOS管M22的栅极连接P型MOS管M23的栅极和带隙核心电路中P型MOS管M21的栅极，P型MOS管M22的漏极与P型MOS管M6的源极相连；P型MOS管M6的栅极连接P型MOS管M7的栅极和带隙核心电路中P型MOS管M1的栅极，P型MOS管M6的漏极连接P型MOS管M10的源极、P型MOS管M11的源极和运算放大器A5的反相输入端；运算放大器A5的同相输入端作为动态基极补偿分支电路I的输入端接收动态基极补偿分支电路II传输的参考电压；运算放大器A5的输出与P型MOS管M10的栅极相连；P型MOS管M10的漏极作为动态基极补偿分支电路I的输出端与带隙核心电路中双极性晶体管Q0的发射极相连，用于向带隙核心电路传输补偿电流；P型MOS管M7的漏极连接P型MOS管M12的源极和运算放大器A7的反相输入端；运算放大器A7的同相输入端作为动态基极补偿分支电路I的输出端向动态基极补偿分支电路II传输参考电压；运算放大器A7的输出端与P型MOS管M12的栅极相连；P型MOS管M12的漏极与运算放大器A4的反相输入端和电阻R6的一端相连，电阻R6的另一端与地GND相连；运算放大器A4的同相输入端与双极性晶体管Q0的基极和P型MOS管M11的漏极相连，运算放大器A4的输出端与P型MOS管M11的栅极相连；P型MOS管M11的漏极连接带隙核心电路中双极性晶体管Q0的基极；
所述动态基极补偿分支电路II包括：P型MOS管M19、P型MOS管M5、P型MOS管M8、P型MOS管M9、运算放大器A3和运算放大器A6；
P型MOS管M19的源极连接外部电源Vdd，P型MOS管M19的栅极与P型MOS管M21的栅极相连，P型MOS管M19的漏极与P型MOS管M5的源极相连；P型MOS管M5的栅极连接P型MOS管M1的栅极，P型MOS管M5的栅极作为动态基极补偿分支电路II的输入端接收带隙核心电路所产生的栅极偏置电压，P型MOS管M5的漏极连接P型MOS管M8的源极、P型MOS管M9的源极和运算放大器A6的同相输入端，同时，P型MOS管M5的漏极连接动态基极补偿分支电路I中运算放大器A5的同相输入端和运算放大器A7的同相输入端；P型MOS管M9的漏极与双极性晶体管Q1的发射极相连，P型MOS管M9的漏极作为动态基极补偿分支电路II的输出端向带隙核心电路传输补偿电流；运算放大器A6的反相输入端与带隙核心电路中P型MOS管M1的漏极相连，运算放大器A6的输出端与P型MOS管M9的栅极相连；运算放大器A3的同相输入端与P型MOS管M8的漏极和双极性晶体管Q1的基极相连，运算放大器A3的反向输入端与动态基极补偿分支电路I中P型MOS管M12的漏极相连，运算放大器A3的输出端与P型MOS管M8的栅极相连。
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