CN110875733A - 上电复位信号产生器以及相关的电子装置 - Google Patents

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CN110875733A CN201811018369.XA CN201811018369A CN110875733A CN 110875733 A CN110875733 A CN 110875733A CN 201811018369 A CN201811018369 A CN 201811018369A CN 110875733 A CN110875733 A CN 110875733A
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王维铁
郝报田
李超
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Abstract

本发明公开了上电复位信号产生器以及相关的电子装置。上电复位信号产生器包含检测电路与比较器。检测电路对电源电压进行检测操作以产生一组检测信号，且包含：多组晶体管，堆迭且耦接于电源电压与接地电压之间，其中每一组晶体管包含第一晶体管与第二晶体管，分别位于第一电流路径与第二电流路径；以及第一电阻器与第二电阻器，耦接于两组晶体管之间，分别位于第一电流路径与第二电流路径；以及第三电阻器，耦接于电源电压与多组晶体管之间。比较器从检测电路接收该组检测信号，且比较该组检测信号以产生上电复位信号。本发明的好处例如：上电复位信号产生器具备高精度控制，尤其，产生上电复位信号时所需要的电压检测点VPOR与温度和制造工艺无关。

Description

上电复位信号产生器以及相关的电子装置
技术领域
本发明涉及上电(power-on)控制，尤其涉及一种上电复位(power-on reset，POR)信号产生器以及相关的电子装置。
背景技术
在给电子***上电时，电源供应器需要某一段长度的时间才能使电压稳定且变到其稳态值。在这样的过渡期间，如果没有提供复位命令，通常不能定义存储元件的初始状态，因此也不能确定整个电子***的电路行为。依据相关技术，在上电期间或之后通常需要用于电路初始化的命令信号，例如上电复位信号。上电复位信号应保持电路处于复位状态，直到电源达到稳态电压电平，诸如所有电路都能正常工作的电压电平。
在这样的架构中还是有某些问题。例如产生上电复位信号时所需要的某一个电压检测点的电压电平通常受温度和制造工艺的影响，尤其是在先进的制造工艺中所受的影响更大。因此，需要一种新颖的架构，以在没有副作用或较不可能带来副作用的状况下提升整体效能。
发明内容
本发明的一目的在于公开一种上电复位信号产生器以及相关的电子装置，以解决上述问题。
本发明的另一目的在于公开一种上电复位信号产生器以及相关的电子装置，以在没有副作用或较不可能带来副作用的状况下达到电子装置的优化(optimal)效能。
本发明的至少一实施例公开一种上电复位信号产生器，其中该上电复位信号产生器可包含一检测电路与一比较器。该检测电路耦接于一电源电压与一接地电压之间，用来对该电源电压进行检测操作以产生一组检测信号，其中该检测电路包含：多组晶体管，堆迭且耦接于该电源电压与该接地电压之间，其中该多组晶体管中的每一组晶体管包含一第一晶体管与一第二晶体管，而该第一晶体管与该第二晶体管分别位于该检测电路中的一第一电流路径与一第二电流路径；以及一第一电阻器与一第二电阻器，耦接于该多组晶体管中的两组晶体管之间，该第一电阻器与该第二电阻器分别位于该第一电流路径与该第二电流路径；以及至少一第三电阻器，耦接于该电源电压与该多组晶体管之间，其中该第一电流路径与该第二电流路径通过该至少一第三电阻器。另外，该比较器耦接至该第一电阻器与该第二电阻器。该比较器用来从该检测电路接收该组检测信号，且比较该组检测信号以产生一上电复位信号。
本发明的至少一实施例公开一种配备了上述上电复位信号产生器的电子装置，该电子装置可包含：一处理电路、一电源供应电路与一复位控制电路，其中该电源供应电路耦接至该处理电路，且该复位控制电路耦接至该处理电路与该电源供应电路。该处理电路可用来控制该电子装置的操作，而该电源供应电路可用来提供电源给该处理电路。另外，该复位控制电路可用来依据该上电复位信号对该处理电路进行复位控制，其中该复位控制电路包含该上电复位信号产生器。
本发明的好处例如：该上电复位信号产生器具备高精度控制，尤其，产生上电复位信号时所需要的电压检测点VPOR与温度和制造工艺无关，并且电压检测点VPOR的精度可对应于带隙(band-gap)参考电压的精度。因此，本发明的上电复位信号产生器与电子装置能进行妥善的控制，以达到电子装置的优化效能。另外，本发明的上电复位信号产生器能被配置以利用各种不同大小的预定电压电平中的任何一个预定电压电平作为电压检测点VPOR，以供应用于各种不同的电子***。
附图说明
图1为依据本发明一实施例的一种上电复位信号产生器的示意图。
图2绘示图1所示架构中的检测信号随着电源电压变化的例子。
图3绘示图1所示架构中的上电复位信号的例子。
图4为依据本发明一实施例的一种电子装置的示意图。
图5为依据本发明另一实施例的一种上电复位信号产生器的示意图。
其中，附图标记说明如下：
10 电子装置
11 电源供应电路
12 复位控制电路
13 处理电路
100,200 上电复位信号产生器
110,210 检测电路
120 比较器
121 输出延迟电路
I1,I2,I3 电流
Q1,Q2,Q3,Q4,Q5,Q6,…, 晶体管
Q(2N-1),Q(2N)
R1,R2,R3 电阻器
Stack(1),Stack(2), 堆栈
Stack(3),…,Stack(N)
VCCA 电源电压
GNDA 接地电压
VPOS,VNEG 检测信号
POR(0),POR(1) 上电复位信号
VPOR 电压检测点
TD 延迟量
具体实施方式
图1为依据本发明一实施例的一种上电复位信号产生器100的示意图。上电复位信号产生器100可包含一检测电路110、一比较器(标示为“CMP”)120与一输出延迟电路121，其中检测电路110耦接于一电源电压VCCA与一接地电压GNDA之间，比较器120耦接至检测电路110，且输出延迟电路121耦接至比较器120，但本发明不限于此。在某些实施例中，输出延迟电路121可设置于上电复位信号产生器100的外面，作为下一级电路。
依据本实施例，检测电路110可包含堆迭且耦接于电源电压VCCA与接地电压GNDA之间的多组晶体管，诸如N组晶体管(N是大于1的正整数)，且该多组晶体管(诸如N组晶体管)中的每一组晶体管{Q(2n-1),Q(2n)}可包含分别位于检测电路110中的一第一电流路径与一第二电流路径(诸如电流I1与I2各自的电流路径)的一第一晶体管Q(2n-1)与一第二晶体管Q(2n)，其中n可代表区间[1,N]中的正整数，且本实施例中以N＝2为例，但本发明不限于此。如图1所示，第1组晶体管(诸如{Q(2n-1),Q(2n)}，其中n＝1)可包含晶体管Q1与Q2，第2组晶体管(诸如{Q(2n-1),Q(2n)}，其中n＝2)可包含晶体管Q3与Q4。另外，检测电路110可包含电阻器R1与R2，其分别位于该第一电流路径与该第二电流路径、且耦接于该多组晶体管中的两组晶体管之间，尤其，上述两组晶体管可包含第1组晶体管Q1与Q2以及第2组晶体管Q3与Q4。此外，检测电路110可包含耦接于电源电压VCCA与该多组晶体管之间的至少一电阻器(例如一或多个电阻器)，诸如电阻器R3，其中电流I3等于电流I1与I2的总和，且该第一电流路径与该第二电流路径通过上述至少一电阻器诸如电阻器R3，但本发明不限于此。在某些实施例中，上述至少一电阻器可包含分别位于该第一电流路径与该第二电流路径的两个电阻器，其电阻值可彼此相等。请注意，上述至少一电阻器实施成单一电阻器诸如电阻器R3可节省电路面积。
如图1所示，该第一电流路径(诸如电流I1的电流路径)通过电阻器R1与每一组晶体管{Q(2n-1),Q(2n)}中的第一晶体管Q(2n-1)(例如晶体管Q1或Q3)，而该第二电流路径(诸如电流I2的电流路径)通过电阻器R2与每一组晶体管{Q(2n-1),Q(2n)}中的第二晶体管Q(2n)(例如晶体管Q2或Q4)。每一组晶体管{Q(2n-1),Q(2n)}中的每一晶体管被配置成一个二端子元件，且上述每一晶体管的多个端子中的二个端子彼此耦接。尤其，该二端子元件可代表二极管连接的(diode-connected)晶体管。举例来说，上述每一晶体管可以是NPN晶体管，该多个端子可包含射极(emitter)端子、基极(base)端子与集电极(collector)端子，且该基极端子与该集电极端子彼此耦接。于是，检测电路110可利用基极与射极之间的电压VBE作为参考电压的基础，且可利用每一组晶体管{Q(2n-1),Q(2n)}作为一个带隙核心(band-gap core)。通过堆迭的N个带隙核心(例如N＝2)，检测电路110可取得参考电压诸如电压检测点VPOR，而VPOR＝N·VBG，其中VBG代表一带隙电压参数(将于后面说明)。在本实施例中，该第1组晶体管中的该第一晶体管与该第二晶体管(例如晶体管Q1或Q2)的各自的一特定参数的第一比值RATIO(1)等于该第2组晶体管中的该第一晶体管与该第二晶体管(例如晶体管Q3或Q4)的各自的该特定参数的第二比值RATIO(2)的倒数。第一比值RATIO(1)可代表该第1组晶体管中的该第一晶体管(例如晶体管Q1)的该特定参数对该第1组晶体管中的该第二晶体管(例如晶体管Q2)的该特定参数的比率m:1，而第二比值RATIO(2)可代表该第2组晶体管中的该第一晶体管(例如晶体管Q3)的该特定参数对该第2组晶体管中的该第二晶体管(例如晶体管Q4)的该特定参数的比率1:m，其中m不等于1，尤其大于1，而RATIO(1)＝(m/1)＝m，且RATIO(2)＝(1/m)＝1/m。例如该特定参数可代表射极电流IE，但本发明不限于此。
此外，比较器120耦接至电阻器R1与R2。例如比较器120包含一正输入端子与一负输入端子(分别标示为“+”与“-”)。电阻器R1的一第一端子与一第二端子(诸如上方端子与下方端子)分别通过该第一电流路径的多个局部路径(诸如电阻器R1的上方路径与下方路径)耦接至电源电压VCCA与接地电压GNDA，且电阻器R2的一第一端子与一第二端子(诸如上方端子与下方端子)分别通过该第二电流路径的多个局部路径(诸如电阻器R2的上方路径与下方路径)耦接至电源电压VCCA与接地电压GNDA。比较器120的该正输入端子耦接至电阻器R1的该第一端子(诸如上方端子)，且比较器120的该负输入端子耦接至电阻器R2的该第二端子(诸如下方端子)。
基于图1所示架构，检测电路110可对电源电压VCCA进行检测操作以产生一组检测信号VPOS与VNEG。比较器120可从该检测电路接收该组检测信号VPOS与VNEG，且比较该组检测信号VPOS与VNEG以产生一上电复位信号POR(0)。输出延迟电路121可延迟上电复位信号POR(0)以产生上电复位信号POR(0)的一延迟版本，以供作为另一上电复位信号，诸如上电复位信号POR(1)。例如输出延迟电路121可控制上电复位信号POR(1)相对于上电复位信号POR(0)的延迟量等于一预定值TD。于是，配备上电复位信号产生器100的一电子装置可依据上电复位信号POR(0)(尤其，其延迟版本，诸如上电复位信号POR(1))进行复位控制。
为了便于理解，以下说明中某些元件(例如R1)的参数可用其斜体字的相同符号(例如R1)表示。依据某些实施例，图1所示架构的一些实施细节可说明如下。在该电子装置上电的一开始，电源电压VCCA可从0伏(Volt,V)上升且施加在检测电路110。当检测信号VPOS的电压电平等于检测信号VNEG的电压电平时，表示电源电压VCCA已升压到电压检测点VPOR。如果要获得高精度的电压检测点VPOR，需要电阻器R1与R2各自的电阻值R1与R2彼此相等(R1＝R2)，并为电阻器R3选择其合适的电阻值R3以获得VPOR＝2·VBG≈2.42(V)。以下从VPOS＝VNEG的前提推导方程式并假设m＝8。已知该第一电流路径包括电阻器R1以及晶体管Q1与Q3，且该第二电流路径包括电阻器R2以及晶体管Q2与Q4；为了使电流I1和I2通过相同的路径，配置检测电路110中的元件，以控制电阻器R1与R2彼此相等(例如R1＝R2)、晶体管Q1与Q4彼此相等(例如特征参数相等)、且晶体管Q2与Q3彼此相等(例如特征参数相等)。由于电流I1和I2通过相同的路径，所以电流I1与I2彼此相等(I1＝I2)。相关方程式可表示如下：
I1＝I2＝(ΔVBE/R1)；
ΔVBE＝VBE2-VBE1＝VT·ln(m)＝VT·ln(8)；
VPOR＝VBE1+VBE3+I1·R1+(I1+I2)·R3
＝2·VBE+(ΔVBE/R1)·(R1+2·R3)；以及
VPOR＝2·(VBE+((R1+2·R3)/(2·R1))·ΔVBE)；
其中VBE1、VBE2与VBE3分别代表晶体管Q1、Q2与Q3各自的基极-射极电压，而VT代表热电压(Thermal Voltage)，且VBE代表VBE1与VBE3的平均值。于是，可选择R1和R3来获取：
(VBE+((R1+2·R3)/(2·R1))·ΔVBE)＝VBG，
使得
VPOR＝2·VBG；
其中带隙电压参数VBG可等于一预定值，例如1.2(V)、1.21(V)、1.22(V)或这附近的数值(诸如区间[1.1,1.3]中的某一数值)，但本发明不限于此。
请注意，当检测电路110的相关参数(例如R1、R3、VBE、ΔVBE等)已被决定，带隙电压参数VBG等于该预定值、且不被温度和制造工艺影响。因此，电压检测点VPOR确实与温度和制造工艺无关、且其精度可对应于带隙参考电压的精度。
图2绘示图1所示架构中的检测信号VPOS与VNEG随着电源电压VCCA变化的例子，但本发明不限于此。检测信号VPOS与VNEG之间的关系可指出电源电压VCCA是否达到电压检测点VPOR。例如，当检测信号VPOS与VNEG的电压电平彼此相等，电源电压VCCA达到电压检测点VPOR。在本实施例中，VBG＝1.22(V)，且VPOR＝2·VBG＝2.44(V)。
图3绘示图1所示架构中的上电复位信号POR(0)与POR(1)的例子，但本发明不限于此。上电复位信号POR(0)可视为非延迟(non-delayed)上电复位信号，而上电复位信号POR(1)可视为延迟(delayed)上电复位信号。基于图1所示架构，上电复位信号POR(0)的上升缘(rising edge)对应于电源电压VCCA达到电压检测点VPOR的时间。
图4为依据本发明一实施例的一种电子装置10的示意图，其中电子装置10可作为上述电子装置的例子。电子装置10可包含一电源供应电路11、一复位控制电路12与一处理电路13，这些电路彼此耦接。例如，复位控制电路12可包含上电复位信号产生器100，而处理电路13可包含处理器、微处理器、和/或微控制器，尤其可包含相关电路诸如存储元件，例如存储器、数字寄存器(digital register)和模拟积分器(analog integrator)，但本发明不限于此。处理电路13可控制电子装置10的操作，而电源供应电路11可提供电源给处理电路13，尤其可输出至少一电源电压(一或多个电源电压)，其包含电源电压VCCA。另外，复位控制电路12可依据上电复位信号POR(0)(尤其，其延迟版本，诸如上电复位信号POR(1))对处理电路13进行复位控制。
依据某些实施例，复位控制电路12可监视电源电压VCCA是否高于处理电路13的最低工作电压。例如电压检测点VPOR可等于(或大约等于)该最低工作电压。电子装置10上电后，复位控制电路12可控制处理电路13进入复位状态，使相关电路诸如存储元件(例如数字寄存器和模拟积分器)的初始化完成，以确定存储元件的初始状态。
依据某些实施例，电子装置10上电后，复位控制电路12可利用上电复位信号POR(0)和/或POR(1)将处理电路13保持在复位状态，直到电源电压VCCA超过上电复位阈值诸如电压检测点VPOR并经过一段特定的延迟时间。
图5为依据本发明另一实施例的一种上电复位信号产生器200的示意图。相较于图1所示架构，检测电路110被替换为检测电路210。在N>2的情况下，第1组晶体管(诸如{Q(2n-1),Q(2n)}，其中n＝1)可包含晶体管Q1与Q2、且可称为堆栈Stack(1)，第2组晶体管(诸如{Q(2n-1),Q(2n)}，其中n＝2)可包含晶体管Q3与Q4、且可称为堆栈Stack(2)，第3组晶体管(诸如{Q(2n-1),Q(2n)}，其中n＝3)可包含晶体管Q5与Q6、且可称为堆栈Stack(3)，依此类推。类似地，第N组晶体管(诸如{Q(2n-1),Q(2n)}，其中n＝N)可包含晶体管Q(2N-1)与Q(2N)、且可称为堆栈Stack(N)。另外，第3组晶体管中的该第一晶体管与该第二晶体管(例如晶体管Q5或Q6)的各自的该特定参数的第三比值RATIO(3)等于1，其中第三比值RATIO(3)可代表该第3组晶体管中的该第一晶体管(例如晶体管Q5)的该特定参数对该第3组晶体管中的该第二晶体管(例如晶体管Q6)的该特定参数的比率1:1；依此类推。类似地，第N组晶体管中的该第一晶体管与该第二晶体管(例如晶体管Q(2N-1)与Q(2N))的各自的该特定参数的第N比值RATIO(N)等于1，其中第N比值RATIO(N)可代表该第N组晶体管中的该第一晶体管(例如晶体管Q(2N-1))的该特定参数对该第3组晶体管中的该第二晶体管(例如晶体管Q(2N))的该特定参数的比率1:1。
不论在图1与图5所示实施例中的哪一个实施例，VPOR＝N·VBG总是成立的。例如，上电复位信号产生器100可利用检测电路110对电源电压VCCA的电压检测点VPOR作为阈值，以控制是否改变上电复位信号POR(0)的逻辑状态，其中VPOR＝N·VBG，且N＝2。又例如，上电复位信号产生器200可利用检测电路210对电源电压VCCA的电压检测点VPOR作为阈值，以控制是否改变上电复位信号POR(0)的逻辑状态，其中VPOR＝N·VBG，且N>2。另外，通过配置电阻器R1与上述至少一电阻器诸如R3，电压检测点VPOR等于带隙电压参数VBG的N倍(VPOR＝N·VBG)。配置电阻器R1与上述至少一电阻器诸如R3可包含控制这些电阻器的电阻值(例如电阻值R1与R3)符合一预定条件(例如：(VBE+((R1+2·R3)/(2·R1))·ΔVBE)＝VBG)。
本发明公开了高精度的上电复位信号产生器(诸如100与200)，其电压检测点VPOR与温度和制造工艺无关，并且电压检测点VPOR的精度可对应于带隙参考电压的精度。尤其，上述高精度的上电复位信号产生器可应用于各种电路(例如***单晶片(System-on-Chip,SOC)、微控制单元(Micro Control Unit,MCU)、知识产权模块(Intellectual Propertymodule,IP module)等)的电源管理。例如，在带隙电压参数VBG＝1.2(V)的情况下，分别通过将检测电路配置成N＝2、N＝3、N＝4、…等，上述高精度的上电复位信号产生器能提供对应于电压检测点VPOR诸如2.4V、3.6V、4.8V、…等的上电复位信号POR(诸如POR(1)与POR(2))。相较于相关技术，本发明的应用范围更广，并且电压检测点VPOR不受温度和制造工艺影响。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (17)

1.一种上电复位信号产生器，其特征在于，包含有：
一检测电路，耦接于一电源电压与一接地电压之间，用来对该电源电压进行检测操作以产生一组检测信号，其中该检测电路包含：
多组晶体管，堆迭且耦接于该电源电压与该接地电压之间，其中该多组晶体管中的每一组晶体管包含：
一第一晶体管与一第二晶体管，分别位于该检测电路中的一第一电流路径与一第二电流路径；以及
一第一电阻器与一第二电阻器，耦接于该多组晶体管中的两组晶体管之间，分别位于该第一电流路径与该第二电流路径；以及
至少一第三电阻器，耦接于该电源电压与该多组晶体管之间，其中该第一电流路径与该第二电流路径通过该至少一第三电阻器；以及
一比较器，耦接至该第一电阻器与该第二电阻器，用来从该检测电路接收该组检测信号，且比较该组检测信号以产生一上电复位信号。
2.如权利要求1所述的上电复位信号产生器，其特征在于，该第一电流路径通过该第一电阻器与所述每一组晶体管中的该第一晶体管，以及该第二电流路径通过该第二电阻器与所述每一组晶体管中的该第二晶体管。
3.如权利要求1所述的上电复位信号产生器，其特征在于，所述每一组晶体管中的每一晶体管被配置成一个二端子元件，以及所述每一晶体管的多个端子中的二个端子彼此耦接。
4.如权利要求3所述的上电复位信号产生器，其特征在于，该二端子元件代表二极管连接的晶体管。
5.如权利要求3所述的上电复位信号产生器，其特征在于，所述每一晶体管的该多个端子包含射极端子、基极端子与集电极端子，以及该基极端子与该集电极端子彼此耦接。
6.如权利要求1所述的上电复位信号产生器，其特征在于，该两组晶体管包含一第1组晶体管与一第2组晶体管，以及该第1组晶体管中的该第一晶体管与该第二晶体管的各自的一特定参数的第一比值等于该第2组晶体管中的该第一晶体管与该第二晶体管的各自的该特定参数的第二比值的倒数。
7.如权利要求6所述的上电复位信号产生器，其特征在于，该第一比值代表该第1组晶体管中的该第一晶体管的该特定参数对该第1组晶体管中的该第二晶体管的该特定参数的比率，以及该第二比值代表该第2组晶体管中的该第一晶体管的该特定参数对该第2组晶体管中的该第二晶体管的该特定参数的比率。
8.如权利要求1所述的上电复位信号产生器，其特征在于，还包含：
一输出延迟电路，耦接至该比较器，用来延迟该上电复位信号以产生该上电复位信号的一延迟版本，以供作为另一上电复位信号，以及配备该上电复位信号产生器的一电子装置依据该另一上电复位信号进行复位控制。
9.如权利要求8所述的上电复位信号产生器，其特征在于，该输出延迟电路控制该另一上电复位信号相对于该上电复位信号的延迟量等于一预定值。
10.如权利要求1所述的上电复位信号产生器，其特征在于，该多组晶体管包含N组晶体管，且N是大于1的正整数。
11.如权利要求10所述的上电复位信号产生器，其特征在于，该上电复位信号产生器利用该检测电路对该电源电压的一电压检测点作为一阈值，以控制是否改变该上电复位信号的逻辑状态，以及该电压检测点等于一带隙电压参数的N倍。
12.如权利要求10所述的上电复位信号产生器，其特征在于，通过配置该第一电阻器与该至少一第三电阻器，该电压检测点等于该带隙电压参数的N倍。
13.如权利要求12所述的上电复位信号产生器，其特征在于，配置该第一电阻器与该至少一第三电阻器包含控制该第一电阻器的电阻值与该至少一第三电阻器的电阻值符合一预定条件。
14.如权利要求10所述的上电复位信号产生器，其特征在于，N等于2。
15.如权利要求10所述的上电复位信号产生器，其特征在于，N大于2。
16.如权利要求1所述的上电复位信号产生器，其特征在于，该比较器包含一正输入端子与一负输入端子；该第一电阻器的一第一端子与一第二端子分别通过该第一电流路径的多个局部路径耦接至该电源电压与该接地电压，且该第二电阻器的一第一端子与一第二端子分别通过该第二电流路径的多个局部路径耦接至该电源电压与该接地电压；以及该比较器的该正输入端子耦接至该第一电阻器的该第一端子，且该比较器的该负输入端子耦接至该第二电阻器的该第二端子。
17.一种配备如权利要求1所述的上电复位信号产生器的电子装置，其特征在于，包含有：
一处理电路，用来控制该电子装置的操作；
一电源供应电路，耦接至该处理电路，用来提供电源给该处理电路；以及
一复位控制电路，耦接至该处理电路与该电源供应电路，用来依据该上电复位信号对该处理电路进行复位控制，其中该复位控制电路包含该上电复位信号产生器。
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