CN110797267A - 一种倒装芯片封装中具有互连结构的底填方法 - Google Patents

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Abstract

本发明提供了一种倒装芯片封装中具有互连结构的底填方法，包括先将底填料放置于模具中，进行烘烤固化，脱模后得到底填料模板；在所得底填料模板表面刻蚀通孔，得到底填料预制板；在底填料预制板的通孔内沉积金属铜，形成带微凸点的底填料预制板；将基板与带微凸点的底填料预制板以及芯片按从下到上的顺序叠放，用超声热压焊接实现芯片与基板之间的电气连接。本发明提供的互连结构的底填方法解决了高密度微凸点封装中底填困难的问题，即解决了传统底填技术底填胶难以填满整个芯片微凸点之间的缝隙的问题，满足三维集成封装技术中以高密度凸点互连为核心的发展趋势，封装结构可靠性高。

Description

一种倒装芯片封装中具有互连结构的底填方法
技术领域
本发明涉及封装领域，特别涉及一种倒装芯片封装中具有互连结构的底填方法。
背景技术
集成电路产业是国家的重要支柱产业，集成电路产品已经全面覆盖到工业生产、研发、日常生活的方方面面。随着集成电路的快速发展，其产品更加趋向于集成化、小型化、和高密度化。在这种情况下，发展以高密度凸点互连为核心的三维集成封装技术已然成为未来封装行业的必然趋势。凸点在三维集成中起到机械支撑、电信号通路等作用，是三维集成重要的支撑技术之一，但互连密度的急剧提高使得凸点的尺寸更小、节距更小。根据国际技术路线组织预测，三维集成封装互连结构微凸点尺寸将缩微到现有尺寸的十分之一，该技术具有“高密度、多功能、小尺寸”等众多优点。目前主要应用在2.5维及3维封装中，如高性能显卡、多层堆叠储存器等。
传统的底部填充工艺步骤包括先将一层助焊剂涂在基板上，然后将焊料凸点对准基板焊盘，加热回流，除去助焊剂，将底部填充胶沿芯片边缘注入，借助于液体的毛细作用，底部填充胶会被吸入并向芯片基板的中心流动，填满后加热固化。然而随着倒转芯片凸点密度的提高，底部填充胶填满整个凸点之间的间隙变得越来越难，芯片的可靠性受到了严峻的挑战。基于以上对传统倒转芯片底部填充和互连技术的研究，优化倒装芯片封装工艺，尤其是高密度凸点下底部填充技术变得至关重要。
发明内容
本发明提供了一种倒装芯片封装中具有互连结构的底填方法，其目的是为了解决高密度微凸点封装中底填困难的问题，实现更高密度的封装。
为了达到上述目的，本发明提供如下技术方案：
一种倒装芯片封装中具有互连结构的底填方法，包括如下步骤：
(1)制备底填料预制板
将底填料放置于模具中，进行烘烤固化，脱模后得到底填料模板，在所得底填料模板表面刻蚀通孔，得到底填料预制板；
(2)沉积微凸点
在步骤(1)所得底填料预制板的通孔内沉积金属铜，形成带微凸点的底填料预制板；
(3)组合封装
将基板与步骤(2)所得带微凸点的底填料预制板以及芯片按从下到上的顺序叠放，用超声热压焊接实现芯片与基板之间的电气连接。
优选地，步骤(1)中通孔直径为15～30μm，通孔节距为20～40μm。
优选地，步骤(2)中沉积方法包括物理气相沉积、化学气相沉积、热蒸发沉积、电子束蒸发沉积、电镀沉积或化学镀沉积。
优选地，步骤(3)中芯片与基板内侧设有焊盘，所述芯片和基板通过焊盘与微凸点实现电气连接。
更优选地，所述焊盘由合金材料制成，焊盘节距为20～40μm。
更优选地，步骤(3)中超声热压焊具体为向芯片施加压力、热量和超声能量，使底填料预制板的微凸点的上端与芯片内侧的焊盘镶嵌，下端与基板内侧的焊盘镶嵌。
更优选地，所述超声热压焊采用超声功率为2～5W，超声时间为100～300ms。
优选地，所述超声热压焊采用温度为150～300℃，压力为5～10N。
由于微凸点节距小、密度高造成底部填充胶难以完成填满整个下芯片，且节距尺寸小造成残留空气较难排除，进一步导致底部填充胶难以填满微凸点间的间隙，导致芯片的封装可靠性降低。因此本发明提出用预制的带孔的凝固的底填料基板，在孔内沉积金属形成互连微凸点，互连微凸点互连位置与芯片和基板上的焊板精密对准，三层结构通过超声热压焊接实现芯片与基板之间的电气连接，形成最终的封装结构。
本发明的上述方案有如下的有益效果：
(1)本发明提供的互连结构的底填方法先通过沉积金属的工艺，将微凸点制作在预制底填板上，可以反过来提高微凸点的密度，实现更高密度的封装。
(2)本发明提供的互连结构的底填方法是一种无流动填充过程的技术，可以大大地减少底部填充胶的浪费。
(3)本发明提供的互连结构的底填方法减少了传统底部填充过程中烘烤固化的过程，避免了该过程中产生的热应力影响芯片封装的可靠性。
(4)本发明提供的互连结构的底填方法可以解决高密度微凸点封装中底填困难的问题，即解决了传统底填技术底填胶难以填满整个芯片的问题，满足三维集成封装技术中以高密度凸点互连为核心的发展趋势。
附图说明
图1为本发明的底填料预制板的俯视图；
图2为本发明的带微凸点的底填料预制板的俯视图；
图3为本发明的“组合封装”过程中的叠放顺序图；
图4为本发明的封装结构图。
附图说明：1、预制板；2、通孔；3、微凸点；4、芯片；5、焊盘；6、基板。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合具体实施例进行详细描述。
实施例1
使用本方法可实现在不同凸点节距和尺寸条件下的倒装芯片底部填充与互连。为了方便测量，本实施例将在基板上设置菊花链电路，已确认芯片与基板间实现电路互连，本实施例选取的相关参数为凸点直径为15μm，节距为20μm。
该填充制造方法如下：
第一步：预制带孔的已烘烤固化的底填料基板；
将底填料放置于模具中，进行烘烤固化，脱模后得到底填料模板，在所得底填料模板表面刻蚀通孔，得到直径为15μm，节距为20μm的预制板；其中，底填料模板根据芯片尺度决定，以增强封装可靠性。
第二步：沉积金属形成互连微凸点；
在步骤(1)所得底填料预制板的通孔内用化学气相沉积法沉积金属铜，形成带微凸点的底填料预制板。
第三步：组合封装
将基板与步骤(2)所得带微凸点的底填料预制板以及芯片按从下到上的顺序叠放，用超声热压焊接实现芯片与基板之间的电气连接。所述芯片与基板内侧设有焊盘，焊盘节距为20μm，焊盘采用共晶焊的方式，具体为蒸镀的方式，将能够共晶焊的合金材料制备成焊盘；用超声热压焊向芯片施加压力、热量和超声能量，使底填料预制板的微凸点的上端与芯片内侧的焊盘镶嵌，下端与基板内侧的焊盘镶嵌，同时破坏压焊界面上的氧化层，从而使原子间产生吸引力达到“键合”，从而实现芯片与基板之间的电气连接；所述超声热压焊采用超声功率为3W，超声时间为200ms，温度为200℃，压力为7N。
实施例2
使用本方法可实现在不同凸点节距和尺寸条件下的倒装芯片底部填充与互连。为了方便测量，本实施例将在基板上设置菊花链电路，已确认芯片与基板间实现电路互连，本实施例选取的相关参数为凸点直径为20μm，节距为30μm。
该填充制造方法如下：
第一步：预制带孔的已烘烤固化的底填料基板；
将底填料放置于模具中，进行烘烤固化，脱模后得到底填料模板，在所得底填料模板表面刻蚀通孔，得到直径为20μm，节距为30μm的预制板；其中，底填料模板根据芯片尺度决定，以增强封装可靠性。
第二步：沉积金属形成互连微凸点；
在步骤(1)所得底填料预制板的通孔内用热蒸发法沉积金属铜，形成带微凸点的底填料预制板。
第三步：组合封装
将基板与步骤(2)所得带微凸点的底填料预制板以及芯片按从下到上的顺序叠放，用超声热压焊接实现芯片与基板之间的电气连接。所述芯片与基板内侧设有焊盘，焊盘节距为30μm。焊盘采用共晶焊的方式，具体为磁控溅射的方式，将能够共晶焊的合金材料制备成焊盘；用超声热压焊向芯片施加压力、热量和超声能量，使底填料预制板的微凸点的上端与芯片内侧的焊盘镶嵌，下端与基板内侧的焊盘镶嵌，同时破坏压焊界面上的氧化层，从而使原子间产生吸引力达到“键合”，从而实现芯片与基板之间的电气连接；所述超声热压焊采用超声功率为5W，超声时间为100ms，温度为150℃，压力为10N。
实施例3
使用本方法可实现在不同凸点节距和尺寸条件下的倒装芯片底部填充与互连。为了方便测量，本实施例将在基板上设置菊花链电路，已确认芯片与基板间实现电路互连，本实施例选取的相关参数为凸点直径为30μm，节距为40μm。
该填充制造方法如下：
第一步：预制带孔的已烘烤固化的底填料基板；
将底填料放置于模具中，进行烘烤固化，脱模后得到底填料模板，在所得底填料模板表面刻蚀通孔，得到直径为30μm，节距为40μm的预制板；；其中，底填料模板根据芯片尺度决定，以增强封装可靠性。
第二步：沉积金属形成互连微凸点；
在步骤(1)所得底填料预制板的通孔内用热蒸发法沉积金属铜，形成带微凸点的底填料预制板。
第三步：组合封装
将基板与步骤(2)所得带微凸点的底填料预制板以及芯片按从下到上的顺序叠放，用超声热压焊接实现芯片与基板之间的电气连接。所述芯片与基板内侧设有焊盘，焊盘节距为40μm，焊盘采用共晶焊的方式，具体为电镀的方式，将能够共晶焊的合金材料制备成焊盘；用超声热压焊向芯片施加压力、热量和超声能量，使底填料预制板的微凸点的上端与芯片内侧的焊盘镶嵌，下端与基板内侧的焊盘镶嵌，同时破坏压焊界面上的氧化层，从而使原子间产生吸引力达到“键合”，从而实现芯片与基板之间的电气连接。所述超声热压焊采用超声功率为2W，超声时间为300ms，温度为300℃，压力为5N。
以上三个实施例所得封装结构均使用电表确认已实现和基板之间的电路互连，均经过抛磨后经电镜观察其底部填充胶的填充效果良好。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种倒装芯片封装中具有互连结构的底填方法，其特征在于，包括如下步骤：
(1)制备底填料预制板
将底填料放置于模具中，进行烘烤固化，脱模后得到底填料模板，在所得底填料模板表面刻蚀通孔，得到底填料预制板；
(2)沉积微凸点
在步骤(1)所得底填料预制板的通孔内沉积金属铜，形成带微凸点的底填料预制板；
(3)组合封装
将基板与步骤(2)所得带微凸点的底填料预制板以及芯片按从下到上的顺序叠放，用超声热压焊接实现芯片与基板之间的电气连接。
2.根据权利要求1所述方法，其特征在于，步骤(1)中通孔直径为15～30μm，通孔节距为20～40μm。
3.根据权利要求1所述方法，其特征在于，步骤(2)中沉积方法包括物理气相沉积、化学气相沉积、热蒸发沉积、电子束蒸发沉积、电镀沉积或化学镀沉积。
4.根据权利要求1所述方法，其特征在于，步骤(3)中芯片与基板内侧设有焊盘，所述芯片和基板通过焊盘与微凸点实现电气连接。
5.根据权利要求4所述具有互连结构的芯片封装底填方法，其特征在于，所述焊盘由合金材料制成，焊盘节距为20～40μm。
6.根据权利要求4或5所述方法，其特征在于，步骤(3)中超声热压焊具体为向芯片施加压力、热量和超声能量，使底填料预制板的微凸点的上端与芯片内侧的焊盘镶嵌，下端与基板内侧的焊盘镶嵌。
7.根据权利要求6所述方法，其特征在于，所述超声热压焊采用超声功率为2～5W，超声时间为100～300ms。
8.根据权利要求6所述方法，其特征在于，所述超声热压焊采用温度为150～300℃，压力为5～10N。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130337A (zh) * 2021-04-13 2021-07-16 长沙安牧泉智能科技有限公司 基于aca/acf的高密度窄间距芯片高可靠性倒装互连的两步工艺法
CN113495189A (zh) * 2021-09-08 2021-10-12 深圳荣耀智能机器有限公司 评估电子装联材料可靠性的测试方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1487579A (zh) * 2002-08-20 2004-04-07 ӡ�����Ƽ��ɷ����޹�˾ 微电子工艺和结构
CN2829091Y (zh) * 2005-04-25 2006-10-18 威盛电子股份有限公司 倒装芯片封装体结构
US20110237030A1 (en) * 2010-03-25 2011-09-29 International Business Machines Corporation Die level integrated interconnect decal manufacturing method and apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1487579A (zh) * 2002-08-20 2004-04-07 ӡ�����Ƽ��ɷ����޹�˾ 微电子工艺和结构
CN2829091Y (zh) * 2005-04-25 2006-10-18 威盛电子股份有限公司 倒装芯片封装体结构
US20110237030A1 (en) * 2010-03-25 2011-09-29 International Business Machines Corporation Die level integrated interconnect decal manufacturing method and apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130337A (zh) * 2021-04-13 2021-07-16 长沙安牧泉智能科技有限公司 基于aca/acf的高密度窄间距芯片高可靠性倒装互连的两步工艺法
CN113495189A (zh) * 2021-09-08 2021-10-12 深圳荣耀智能机器有限公司 评估电子装联材料可靠性的测试方法

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