JP2011243725A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 163
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000007789 sealing Methods 0.000 claims description 130
- 238000010438 heat treatment Methods 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 22
- 238000009434 installation Methods 0.000 claims description 18
- 238000010030 laminating Methods 0.000 claims 1
- 239000000565 sealant Substances 0.000 abstract 2
- 239000011347 resin Substances 0.000 description 67
- 229920005989 resin Polymers 0.000 description 67
- 238000002788 crimping Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000000465 moulding Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2924/01006—Carbon [C]
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Abstract
【課題】半導体チップ間のボイド発生を防止する半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、複数の貫通電極30を有する半導体チップ22を積層し、半導体チップ22同士の貫通電極30をバンプ電極26を介して接合してチップ積層体20を形成する工程と、チップ積層体20の最上位の半導体チップ22側と最下位の半導体チップ22側から加熱しながら、チップ積層体20の半導体チップ22間に第一の封止体34を充填する工程と、第一の封止体34を硬化させる工程と、を具備してなることを特徴とする。
【選択図】図1
【解決手段】半導体装置の製造方法は、複数の貫通電極30を有する半導体チップ22を積層し、半導体チップ22同士の貫通電極30をバンプ電極26を介して接合してチップ積層体20を形成する工程と、チップ積層体20の最上位の半導体チップ22側と最下位の半導体チップ22側から加熱しながら、チップ積層体20の半導体チップ22間に第一の封止体34を充填する工程と、第一の封止体34を硬化させる工程と、を具備してなることを特徴とする。
【選択図】図1
Description
本発明は半導体装置の製造方法に関する。
近年、TSV(スルーシリコンビア)チップが複数積層してなるCoC(チップオンチップ)型半導体装置が注目されている。TSVチップには貫通電極が設けられており、互いにバンプ電極同士が接合されることにより積層されている。しかし、バンプ電極の高さは数〜数十μm程度であるため、TSVチップ同士の隙間は十分ではない。そのため、モールド作業により半導体装置の外形を封止すると、TSVチップの隙間にボイドが発生する可能性がある。
この問題を防止するために、予めTSVチップ積層体の側面よりアンダーフィルを注入する方法が知られている。アンダーフィルを加熱、硬化させたのちに、その表面全体をモールド樹脂で一括オーバーモールドすることで、オーバーモールド時にTSVチップ間へのボイドの発生を防いでいる(特許文献1)。また、このような成形の方法として、所定のサイズの金型を使用するトランスファーモールディング方式が知られている(特許文献1)。
この問題を防止するために、予めTSVチップ積層体の側面よりアンダーフィルを注入する方法が知られている。アンダーフィルを加熱、硬化させたのちに、その表面全体をモールド樹脂で一括オーバーモールドすることで、オーバーモールド時にTSVチップ間へのボイドの発生を防いでいる(特許文献1)。また、このような成形の方法として、所定のサイズの金型を使用するトランスファーモールディング方式が知られている(特許文献1)。
しかし、この方法では、第一の封止樹脂を充填する際に、基板側からチップ積層体および第一の封止樹脂を加熱しているため、チップ積層体の半導体チップのうち、基板側の半導体チップ間は十分に加熱されて第一の封止樹脂の流動性が高まるものの、基板から離れた領域の半導体チップ間では加熱が不十分となり、第一の封止樹脂の流動性が基板側の半導体チップ間より悪くなってしまう。そのため、基板側の半導体チップの隙間と、基板から離れた側の半導体チップの隙間で第一の封止樹脂の流動性に差が生じてしまう。
これにより、第一の封止樹脂を供給した側から、その対面の側への第一の封止樹脂の到達速度が、領域により異なってしまう。そのため、先に到達した第一の封止樹脂が、他の領域の第一の封止樹脂が対面の側に到達する前にチップ積層体の対面の側の側壁を覆ってしまうことがある。これにより、チップ積層体内にボイドが発生しやすい。また、ボイドが発生することによりリフロー時にクラック等が更に生じやすくなり、半導体装置の信頼性を低下させてしまうという問題が生じる。
本発明の半導体装置の製造方法は、複数の貫通電極を有する半導体チップを積層し、前記半導体チップ同士の各貫通電極のバンプ電極を接合してチップ積層体を形成する工程と、前記チップ積層体の最上位の前記半導体チップ側と最下位の前記半導体チップ側から同時に加熱しながら、前記チップ積層体の側面に前記第一の封止体を供給することにより、前記半導体チップ同士の間および前記チップ積層体の周囲を前記第一の封止体により封止する工程と、前記第一の封止体を硬化させる工程と、前記第一の封止体および前記チップ積層体を第二の封止体により封止する工程と、を具備してなることを特徴とする。
本発明の半導体装置の製造方法によれば、チップ積層体の最上位の半導体チップ側と最下位の半導体チップ側から同時に加熱しながらチップ積層体の側面に第一の封止体を供給するので、チップ積層体の半導体チップのうち、基板側の半導体チップ間の第一の封止体と、基板から離れた領域の半導体チップ間の第一の封止体の流動性が均一化される。これにより、チップ積層体内のボイド発生を防止することができる。そのため、半導体装置の信頼性や製造効率を向上させることが可能となる。
以下、本発明の第一の実施形態である半導体装置の製造方法について図1を参照して説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
本実施形態の半導体装置の製造方法は、複数の半導体チップ(TSVチップ)22を積層して、チップ積層体20を形成する工程と、半導体チップ22同士の間に第一の封止樹脂(アンダーフィル)34を充填する工程と、第一の封止樹脂34を硬化させる工程と、硬化させた第1の封止樹脂からなる第一の封止体34およびチップ積層体20を第二の封止樹脂36により封止する工程と、から概略構成されている。以下、それぞれの工程について詳細を説明する。
(チップ積層体20を形成する工程)
始めに、図1(a)に示すように、配線基板12上にチップ積層体20を形成する。配線基板12は、例えばガラスエポキシ基材の両面に配線層を形成した配線基板である。まず、ボンディングステージ50上に配線基板12が例えば真空吸着等により保持固定される。前記配線基板12は、一面に接続パッドを有しており、配線基板12の一面側に半導体チップ22を搭載する。半導体チップ22の一面側及び他面側には、柱状の複数の第一のバンプ電極26、第二のバンプ電極27がそれぞれ形成されている。また、複数の第一の貫通電極30が半導体チップ22を貫通する構成で形成されており、第一のバンプ電極26、第二のバンプ電極27は前記第一の貫通電極を介して電気的に接続されている。また、半導体チップ22の一面側には第一の回路層22aが形成されている。
始めに、図1(a)に示すように、配線基板12上にチップ積層体20を形成する。配線基板12は、例えばガラスエポキシ基材の両面に配線層を形成した配線基板である。まず、ボンディングステージ50上に配線基板12が例えば真空吸着等により保持固定される。前記配線基板12は、一面に接続パッドを有しており、配線基板12の一面側に半導体チップ22を搭載する。半導体チップ22の一面側及び他面側には、柱状の複数の第一のバンプ電極26、第二のバンプ電極27がそれぞれ形成されている。また、複数の第一の貫通電極30が半導体チップ22を貫通する構成で形成されており、第一のバンプ電極26、第二のバンプ電極27は前記第一の貫通電極を介して電気的に接続されている。また、半導体チップ22の一面側には第一の回路層22aが形成されている。
このとき、それぞれの半導体チップ22の第二のバンプ電極27が、配線基板12の接続パッドと合致するように位置を合わせてフリップチップボンディングにより搭載する。前記フリップチップボンディングにより、半導体チップ22を150℃程度で加熱・荷重を加えることで半導体チップ22の第二のバンプ電極27と配線基板12の接続パッドとを仮固着させる。
次に、配線基板12上に搭載された半導体チップ22の一面上に、2段目の半導体チップ22を、上記と同様にフリップチップボンディングにより搭載する。その後、同様の工程を所定の回数繰り返して半導体チップ22を積層し、チップ積層体20を形成する。ここではたとえば、四枚の半導体チップ22を積層することによりチップ積層体20を形成する。
その後、チップ積層体20をたとえば300℃程度の高温で加熱するとともに荷重を加え、隣接する各バンプ電極(第一のバンプ電極26、第二のバンプ電極27)同士を接合させる。このとき、各バンプ電極の接合方法は、荷重印加に限られず、超音波を用いてもよい。これにより、それぞれの対応するバンプ電極は電気的に接続され、チップ積層体20中の各半導体チップ22は互いに第一の貫通電極30を介して電気的に接合される。
なお、各バンプ電極の接合はここでは行わず、後述するチップ積層体20への押圧の際に行っても構わない。
その後、チップ積層体20をたとえば300℃程度の高温で加熱するとともに荷重を加え、隣接する各バンプ電極(第一のバンプ電極26、第二のバンプ電極27)同士を接合させる。このとき、各バンプ電極の接合方法は、荷重印加に限られず、超音波を用いてもよい。これにより、それぞれの対応するバンプ電極は電気的に接続され、チップ積層体20中の各半導体チップ22は互いに第一の貫通電極30を介して電気的に接合される。
なお、各バンプ電極の接合はここでは行わず、後述するチップ積層体20への押圧の際に行っても構わない。
また、チップ積層体20の形成工程は、この方法に限られず、既存のボール・グリッド・アレイ(BGA)の組み立て装置を利用してもかまわない。
また、本実施形態では、四枚の半導体チップ22からなるチップ積層体20を形成しているが、その構成はここに挙げたものに限られない。チップ積層体20を構成する半導体チップ22は1枚以上であればよく、チップ積層体20の最表面が後述する第一の封止体34から露出する構成であれば、その枚数や構成には制限がない。
また、本実施形態では、四枚の半導体チップ22からなるチップ積層体20を形成しているが、その構成はここに挙げたものに限られない。チップ積層体20を構成する半導体チップ22は1枚以上であればよく、チップ積層体20の最表面が後述する第一の封止体34から露出する構成であれば、その枚数や構成には制限がない。
また、チップ積層体20の形成工程はこの方法に限られず、たとえば、予めフリップチップボンディングにより複数の半導体チップ22を積層配置したのちに、配線基板12の一面側の所定の位置にチップ積層体20を搭載させてもかまわない。この場合も、半導体チップ22の一面側に、それぞれの半導体チップ22の第一のバンプ電極26と第二のバンプ電極27とが合致するように位置を合わせて順次別の半導体チップ22を搭載し、その都度、隣接する第一のバンプ電極26と第二のバンプ電極27同士を仮固着させ、積層完了後、チップ積層体20に加熱・荷重を加え本圧着させ、チップ積層体20を配線基板12に搭載すればよい。このような方法で半導体チップ22を積層することにより、配線基板12上にチップ積層体20が形成される。
(半導体チップ22同士の間に第一の封止樹脂34を充填する工程)
半導体チップ22同士の間に第一の封止樹脂34を充填する工程は、チップ積層体20への予備加熱を行う工程と、チップ積層体20の側面から第一の封止樹脂34を供給する工程と、から構成されている。以下、それぞれについて詳細を説明する。
半導体チップ22同士の間に第一の封止樹脂34を充填する工程は、チップ積層体20への予備加熱を行う工程と、チップ積層体20の側面から第一の封止樹脂34を供給する工程と、から構成されている。以下、それぞれについて詳細を説明する。
まず、図1(b)で示すように、ヒートステージ50の図示しない加熱機構により、ヒートステージ上に保持された配線基板12を加熱すると共に、チップ積層体20の最上位の半導体チップ22側(チップ積層体20の一面側)から加熱ツール51を降下密着させ、チップ積層体20への予備加熱を開始する。このとき、加熱ツール51でチップ積層体20を最上位の半導体チップ22側から加熱・押圧することにより、チップ積層体20のバンプ間の本圧着処理を行うように構成しても良い。
本実施形態におけるヒートステージ50および加熱ツール51には、図示しない加熱機能が備え付けられている。これら加熱機能としては、特に制限はされないが、電気ヒーターやペルチェ素子などを用いることが特に好ましい。電気ヒーターやペルチェ素子は、温度制御を即時に行うことが可能であり、短い作業時間内であっても好適に加熱を行うことができるためである。
ヒートステージ50および加熱ツール51は、それぞれ平面形状の設置面50aおよび接触面51aを有していることが好ましい。また、設置面50aおよび接触面51aの投影面(平面視形状)は、チップ積層体20(半導体チップ22)の平面視形状よりも大きいことが好ましい。これにより、設置面50aおよび接触面51aがチップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側全体を覆うことができる。これにより、最上位の半導体チップ22或いは配線基板12に均等に加熱できる。
また、各バンプ電極の接合が行われていない場合は、加熱ツール51によるチップ積層体20の押圧の際に各バンプ電極を接合すればよい。
また、各バンプ電極の接合が行われていない場合は、加熱ツール51によるチップ積層体20の押圧の際に各バンプ電極を接合すればよい。
次いで、設置面50aと接触面51aをチップ積層体20に密着させた状態で予備加熱を行う。ここでは、ヒートステージ50および加熱ツール51の加熱機能により、チップ積層体20の最上位の半導体チップ22側からと、配線基板12側からチップ積層体20を同時に加熱する。これにより、チップ積層体20の最上位側の半導体チップ22と最下位側の半導体チップ22での温度差を低減できる。
このときの加熱温度は、後述する第一の封止樹脂34の流動性が良好に保たれる加熱条件で行うことが好ましい。第一の封止樹脂34の流動性を良好に保つことにより、後述する工程において、第一の封止樹脂34により半導体チップ22同士の間を好適に充填することができる。
また、このときの加熱温度は130℃未満とすることが好ましく、90℃程度とすることが特に好ましい。加熱温度を90℃程度とすることにより、第一の封止樹脂34の流動性が良好に保たれるためである。一方、加熱温度を130℃以上とすると、第一の封止樹脂34が熱により硬化するため、好ましくない。
また、ヒートステージ50の加熱温度と、加熱ツール51の加熱温度は同じ温度とすることが好ましい。チップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側での温度差を低減することにより、最上位の半導体チップ22の隙間および最下位の半導体チップ22側の半導体チップ22の隙間での後述する第一の封止樹脂34の流動を均一化することができる。そのため、最上位の半導体チップ22の隙間への第一の封止樹脂の回り込みを防止し、チップ積層体20へのボイド発生を防ぐことが可能となる。
また、ヒートステージ50の加熱温度と、加熱ツール51の加熱温度は同じ温度とすることが好ましい。チップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側での温度差を低減することにより、最上位の半導体チップ22の隙間および最下位の半導体チップ22側の半導体チップ22の隙間での後述する第一の封止樹脂34の流動を均一化することができる。そのため、最上位の半導体チップ22の隙間への第一の封止樹脂の回り込みを防止し、チップ積層体20へのボイド発生を防ぐことが可能となる。
次いで、図1(c)に示すように、チップ積層体20の側面から第一の封止樹脂34を供給する。このとき、第一の封止樹脂34は、例えばエポキシ系の熱硬化性樹脂を用いることができるが、他のものを用いてもかまわない。また、この際のチップ積層体20の加熱温度は、第一の封止樹脂34材の種類に合わせて適宜最適な温度を設定すればよい。
まず、チップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側を所定温度に加熱した状態のまま、第一の封止樹脂充填ノズル52などの塗布装置により、チップ積層体20の側面近傍位置に液状の第一の封止樹脂34を供給する。このとき、第一の封止樹脂34を供給する側を供給側Xとし、その反対側を対面側Yとする。
これにより、第一の封止樹脂34は毛細管現象により半導体チップ22同士の隙間および半導体チップ22と配線基板12との間を充填しながら、供給側Xから対面側Yにかけて移動する。このとき、チップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側は同程度の温度で加熱されているため、第一の封止樹脂34の流動性は半導体チップ22同士の隙間の全領域において均一となる。そのため、第一の封止体34は半導体チップ22同士の全ての隙間に一様に充填されるとともに、対面側Yへほぼ同時に到達する。そのため、特定領域の半導体チップ22同士の隙間に第一の封止体34が過剰に充填されることも、先に対面側Yに到達した第一の封止樹脂34がチップ積層体20の最上位の半導体チップ22の隙間に回り込むこともない。
第一の封止樹脂34が対面側Yに到達した後、チップ積層体20の側面は余剰の第一の封止樹脂34により覆われる。このとき、チップ積層体20の周囲を囲む第一の封止樹脂34は、重力により最下位の半導体チップ22側(配線基板12側)に多く溜り、その断面視形状は台形となる。
尚、前記第一の封止体の充填工程は、減圧環境化、例えば真空引きした状態で第一の封止樹脂34を充填するように構成しても良い。これによりさらに充填性を向上できる。
尚、前記第一の封止体の充填工程は、減圧環境化、例えば真空引きした状態で第一の封止樹脂34を充填するように構成しても良い。これによりさらに充填性を向上できる。
(第一の封止樹脂34を硬化させる工程)
この後、図示しないベーク炉を用いて、所定の温度、例えば130℃程度でキュアすることにより、第一の封止樹脂34は熱硬化されて、第一の封止体34となる。また、図1(c)の圧着状態のまま引き続きヒートステージ50及び加熱ツール51の加熱温度を硬化温度まで上昇させて、第一の封止樹脂をキュアするように構成してもかまわない。これにより、ヒートステージ50及び加熱ツール51でチップ積層体20を圧着した状態のまま、第一の封止樹脂34を硬化させることができる。
その後、加熱ツール51を一面側に押し上げ、接触面51aをチップ積層体20から係脱させる。この状態を図1(d)に示す。
この後、図示しないベーク炉を用いて、所定の温度、例えば130℃程度でキュアすることにより、第一の封止樹脂34は熱硬化されて、第一の封止体34となる。また、図1(c)の圧着状態のまま引き続きヒートステージ50及び加熱ツール51の加熱温度を硬化温度まで上昇させて、第一の封止樹脂をキュアするように構成してもかまわない。これにより、ヒートステージ50及び加熱ツール51でチップ積層体20を圧着した状態のまま、第一の封止樹脂34を硬化させることができる。
その後、加熱ツール51を一面側に押し上げ、接触面51aをチップ積層体20から係脱させる。この状態を図1(d)に示す。
(第一の封止体34およびチップ積層体20を第二の封止体により封止する工程)
次いで、図示しないトランスファモールド装置の成型金型により配線基板12を型締めし、図2(a)、(b)に示すように配線基板12上に形成された第一の封止体34およびチップ積層体20を第二の封止樹脂36により封止する。この後、所定の温度でキュアすることにより、配線基板12の一面側及び第一の封止体34側面を一括的に覆う第二の封止樹脂36が形成される。その後、配線基板12を所定の温度でベークし、第二の封止樹脂36を完全に硬化させることで、第二の封止体36となる。
このとき、半導体チップ22同士の隙間、および、半導体チップ22と配線基板12との隙間には第一の封止体34が充填されているため、本工程での過熱による不良発生なく、オーバーモールドすることができる。
次いで、図示しないトランスファモールド装置の成型金型により配線基板12を型締めし、図2(a)、(b)に示すように配線基板12上に形成された第一の封止体34およびチップ積層体20を第二の封止樹脂36により封止する。この後、所定の温度でキュアすることにより、配線基板12の一面側及び第一の封止体34側面を一括的に覆う第二の封止樹脂36が形成される。その後、配線基板12を所定の温度でベークし、第二の封止樹脂36を完全に硬化させることで、第二の封止体36となる。
このとき、半導体チップ22同士の隙間、および、半導体チップ22と配線基板12との隙間には第一の封止体34が充填されているため、本工程での過熱による不良発生なく、オーバーモールドすることができる。
その後、配線基板12の他面側に半田ボールをマウントする工程や、配線基板12を製品形成領域毎にダイシングする工程など、一般的なBGA型半導体装置の製造工程を順次行い、半導体装置を形成する。
本実施形態の半導体装置10の製造方法によれば、チップ積層体20を最上位の半導体チップ22側および最下位の半導体チップ22側から同時に加熱することにより、チップ積層体20の最上位の半導体チップ22と最下位の半導体チップ22との温度差を低減することができる。またチップ積層体20の最上位側と最下位側での温度差を低減することで、半導体チップ22同士の間、および配線基板12と半導体チップ22の間の第一の封止樹脂34の流動性を均一にすることができる。そのため、特定領域の半導体チップ22同士の隙間に第一の封止樹脂34の回り込みの発生を防止できる。
また、第一の封止樹脂34の流動性を均一にすることにより、半導体チップ22同士の間でのボイドの発生を防ぐことができる。そのため、リフロー時のクラック等の発生が生じず、半導体装置10の信頼性を向上することができる。
また、第一の封止樹脂34の流動性を均一にすることにより、半導体チップ22同士の間でのボイドの発生を防ぐことができる。そのため、リフロー時のクラック等の発生が生じず、半導体装置10の信頼性を向上することができる。
また、第一の封止樹脂34を最上位の半導体チップ22側と最下位の半導体チップ22側の両面から加熱することにより、第一の封止樹脂34を均一にかつ適切な温度で加熱することができる。そのため、第一の封止樹脂34の流動性が高まり、作業時間を短縮することが可能となる。
以下、本発明の第二の実施形態である半導体装置10の製造方法について図3を参照して説明する。本実施形態の半導体装置10の製造方法は、チップ積層体20を形成する工程と、半導体チップ22同士の間に第一の封止体34を充填する工程と、第一の封止体34を硬化させる工程と、第一の封止体34およびチップ積層体20を第二の封止体により封止する工程と、から概略構成されている。本実施形態は、チップ積層体20を配線基板12等に搭載せず、チップ積層体20のみの状態で第一の封止体34を充填する部分が第一の実施形態とは異なる部分である。よって、第一の実施形態と同一の部分についてはその説明を省略する。以下、それぞれの構成についてその詳細を説明する。
(チップ積層体20を形成する工程)
始めに、第一の実施形態と同様に複数の半導体チップ22を積層してチップ積層体20を形成する。次いで、第一のシート60が配置されたヒートステージ50を準備し、第一のシート60上にチップ積層体20を搭載する。これにより、チップ積層体20は第一のシート60を介して設置面50aに搭載された状態となる。
第一のシート60は、耐熱及び柔軟性を有するシートであり、たとえばポリエステルやポリイミド系弱粘着シートなどから形成されている。また、設置面50a上(設置面50aの一面側)を覆うように配置されている。
始めに、第一の実施形態と同様に複数の半導体チップ22を積層してチップ積層体20を形成する。次いで、第一のシート60が配置されたヒートステージ50を準備し、第一のシート60上にチップ積層体20を搭載する。これにより、チップ積層体20は第一のシート60を介して設置面50aに搭載された状態となる。
第一のシート60は、耐熱及び柔軟性を有するシートであり、たとえばポリエステルやポリイミド系弱粘着シートなどから形成されている。また、設置面50a上(設置面50aの一面側)を覆うように配置されている。
なお、設置面50a上に予め第一のシート60を配置せずに、図示しない数十μm以上の厚さの被膜状の第一のシート60を設置面50a上を覆うように形成してもよい。具体的には、耐熱性と柔軟性を有するコーティング材を、ヒートステージ50の設置面50a上を覆うように塗布する。これにより、設置面50a上を覆う被膜状の第一のシート60が形成される。このようなコーティング材の条件としては例えば、弾性率が数百MPaである高耐熱コーティング材などを用いることができる。
また、チップ積層体20の形成工程はこの方法に限られず、たとえば、予め第一のシート60をヒートステージ50上に配置したのちに、第一のシート60の一面側の所定の位置に順次半導体チップ22を積層してもかまわない。
また、同様にして圧着ツール51の圧着面51aを覆うように第二のシート61を配置するか、もしくは圧着面51aを覆うように被膜状の第二のシート61を形成する。第二のシート61は第一のシート60と同様の材料からなるため、その詳細については省略する。
(半導体チップ22同士の間に第一の封止体34を充填する工程)
次いで、図3に示すように半導体チップ22同士の間に第一の封止体34を充填する。まず、チップ積層体20の一面側(最上位の半導体チップ22側)から加熱ツール51を降下密着させ、チップ積層体20への加圧及び予備加熱を開始する。このとき、ヒートステージ50の加熱機構により最下位の半導体チップ22を所定温度に加熱すると共に、加熱ツール51でチップ積層体20を最上位の半導体チップ22側から所定温度に加熱する。これにより、チップ積層体20は圧着ツール51とヒートステージ50により、それぞれ最上位の半導体チップ22側と最下位の半導体チップ22側の両方から所定温度に加熱される。
次いで、図3に示すように半導体チップ22同士の間に第一の封止体34を充填する。まず、チップ積層体20の一面側(最上位の半導体チップ22側)から加熱ツール51を降下密着させ、チップ積層体20への加圧及び予備加熱を開始する。このとき、ヒートステージ50の加熱機構により最下位の半導体チップ22を所定温度に加熱すると共に、加熱ツール51でチップ積層体20を最上位の半導体チップ22側から所定温度に加熱する。これにより、チップ積層体20は圧着ツール51とヒートステージ50により、それぞれ最上位の半導体チップ22側と最下位の半導体チップ22側の両方から所定温度に加熱される。
このとき、設置面50aは第一のシート60により覆われており、圧着面51aは第二のシート61により覆われている。そのため、チップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側は、細かい凸凹状の隙間を生じさせることなく、それぞれ第一のシート60または第二のシート61に密着される。これにより、チップ積層体20の最上位側の半導体チップ22の最上面と、最下位側の半導体チップ22の最下位面への第一の封止樹脂34が入り込むことなく、第一の封止樹脂34から露出させることができる。
次いで、設置面50aと圧着面51aをそれぞれ第一のシート60または第二のシート61を介してチップ積層体20に密着させた状態で、ヒートステージ50および圧着ツール51の加熱機能により予備加熱を行う。チップ積層体20は最上位の半導体チップ22側および最下位の半導体チップ22側から同時に加熱する。
尚、設置面と第一のシート60、接触面と第二のシート61とを良好に密着させるように、加熱ツールで加熱と共に荷重を加えるように構成しても良い。
尚、設置面と第一のシート60、接触面と第二のシート61とを良好に密着させるように、加熱ツールで加熱と共に荷重を加えるように構成しても良い。
この後、チップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側を加熱した状態のまま、第一の封止樹脂充填ノズル52などの塗布装置により、チップ積層体20の側面近傍位置に液状の第一の封止樹脂34を供給する。これにより、半導体チップ22同士の隙間は、第一の封止体34により充填される。この部分については、第一の実施形態と同様であるためその説明は省略する。
このとき、第一のシート60および第二のシート61をチップ積層体20の最上位の半導体チップ22側および最下位の半導体チップ22側に密着させた状態で第一の封止樹脂34を供給することにより、第一の封止樹脂34のチップ積層体20の一面側や他面側への浸透を防ぐことができる。これにより、半導体チップ22同士の隙間のみに第一の封止体34が充填され、最上位面が第一の封止体から露出されたチップ積層体20を形成することができる。
また加熱ツール51を第二シート61を介して、最上位の半導体チップ22に密着し、加熱するように構成しているため、塗布された第一の封止樹脂34の最上位の半導体チップ22の最上面への這い上がりを防止し、良好に充填することができる。さらに加熱ツール51を第二シート61を介して、最上位の半導体チップ22に密着し、加熱することで、第一の封止樹脂34の充填時に、這い上がった第一の封止樹脂34が加熱ツール51へ付着するのを防止できる。そして加熱ツール51への第一の封止樹脂34の付着を防止できる為、第一の封止樹脂34が加熱ツール51に付着・硬化した場合、加熱ツール51を係脱する際に、半導体チップ22に応力が発生し、チップ積層体20の接合の破壊を防止できる。
その後、所定温度にキュアすることで、第一の封止樹脂34が硬化され、第一の封止体34となる。
その後、所定温度にキュアすることで、第一の封止樹脂34が硬化され、第一の封止体34となる。
次に最上位面が露出するように第一の封止体34が形成されたチップ積層体20は、図4(a)、(b)に示すように露出面を配線基板12に向けて搭載される。最上位面が第一の封止体34の這い上がりなく露出されるため、配線基板12に良好に実装できる。
前記配線基板12へのチップ積層体20の搭載は、前記配線基板12の所定位置に絶縁性接着材28、例えばNCP(Non Conductive Paste)を先塗布した後、図示しないフリップチップボンダーによりフリップチップ実装することで、配線基板12の接続パッド29にチップ積層体20の露出面の第一のバンプ電極26が電気的に接続される。このようにチップ積層体20と配線基板12の間には絶縁性接着材28が配置される為、第二の封止体36の形成工程でのボイドの発生を低減できる。
その後、図4(c)に示すように、第一の封止体34およびチップ積層体20を第二の封止体36により封止する工程を行った後、配線基板12の他面側に半田ボールをマウントする工程や、配線基板12を製品形成領域毎にダイシングする工程など、一般的なBGA型半導体装置の製造工程を順次行い、半導体装置を形成する。
前記配線基板12へのチップ積層体20の搭載は、前記配線基板12の所定位置に絶縁性接着材28、例えばNCP(Non Conductive Paste)を先塗布した後、図示しないフリップチップボンダーによりフリップチップ実装することで、配線基板12の接続パッド29にチップ積層体20の露出面の第一のバンプ電極26が電気的に接続される。このようにチップ積層体20と配線基板12の間には絶縁性接着材28が配置される為、第二の封止体36の形成工程でのボイドの発生を低減できる。
その後、図4(c)に示すように、第一の封止体34およびチップ積層体20を第二の封止体36により封止する工程を行った後、配線基板12の他面側に半田ボールをマウントする工程や、配線基板12を製品形成領域毎にダイシングする工程など、一般的なBGA型半導体装置の製造工程を順次行い、半導体装置を形成する。
本実施形態の半導体装置10の製造方法によれば、実施例1と同様にチップ積層体20の最上位側の半導体チップ22と最下位側の半導体チップ22との温度差を低減し、第一の封止樹脂34の流動性を均一化できると共に、チップ積層体20の一面側および他面側への第一の封止体34の浸透を防ぐことができる。そのため、チップ積層体20の一面側から突出する第一のバンプ電極26および他面側から突出する第二のバンプ電極27への第一の封止体34の付着を防ぎ、良好に露出させることができる。そのため、その後の工程において、配線基板12やその他のチップとチップ積層体20とを接合する際に、バンプ電極同士の接合を容易に行うことができる。
また第一のシート60や第二のシート61に第一の封止体34が付着しても、第一のシート60または第二のシート61を交換すればよく、ヒートステージ50や圧着ツール51の洗浄などを頻繁に洗浄する必要がない。そのため、定期的なメンテナンス作業を削減することができ、作業性が向上する。
また加熱ツールへの第一の封止樹脂34の付着を防止できる為、第一の封止樹脂34がツールに付着・硬化した場合、ツールを係脱する際に、チップに応力が発生し、チップ積層体20の接合の破壊を防止できる。
以上のように、本実施形態によれば、第一の実施形態の効果に加え、作業性の向上と信頼性の向上を実現することが可能となる。
また加熱ツールへの第一の封止樹脂34の付着を防止できる為、第一の封止樹脂34がツールに付着・硬化した場合、ツールを係脱する際に、チップに応力が発生し、チップ積層体20の接合の破壊を防止できる。
以上のように、本実施形態によれば、第一の実施形態の効果に加え、作業性の向上と信頼性の向上を実現することが可能となる。
12…配線基板、20…チップ積層体、22…半導体チップ、26…第一のバンプ電極、27…第二のバンプ電極、28…絶縁性接着材、29…接続パッド、30…第一の貫通電極、34…第一の封止体、36…第二の封止体、50…ヒートステージ、50a…設置面、51…加熱ツール、51a…接触面、52…第一の封止樹脂充填ノズル、60…第一のシート、61…第二のシート
Claims (8)
- 複数の貫通電極を有する半導体チップを積層し、前記半導体チップ同士の貫通電極をバンプ電極を介して接合してチップ積層体を形成する工程と、
前記チップ積層体の最上位の前記半導体チップ側と最下位の前記半導体チップ側から加熱し、前記チップ積層体の半導体チップ間に前記第一の封止体を充填する工程と、
前記第一の封止体を硬化させる工程と、を具備してなることを特徴とする、半導体装置の製造方法。 - 前記チップ積層体の半導体チップ間を前記第一の封止体により封止する工程において、最上位の前記半導体チップ側からの加熱と最下位の前記半導体チップ側からの加熱を、前記第一の封止体の流動性が良好になる加熱条件で行うことを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記チップ積層体を形成する工程は、配線基板上に前記複数の半導体チップが積層されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第一の封止体を硬化させる工程後、前記配線基板上に第一の封止体及びチップ積層体を覆う第二の封止体を形成する工程を、具備してなることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記チップ積層体の半導体チップ間に前記第一の封止体を充填する工程は、加熱機能を有するヒートステージの設置面および加熱ツールの接触面をそれぞれ前記チップ積層体の最上位の前記半導体チップ側または最下位の前記半導体チップ側に密着させた状態で加熱し、前記第一の封止体を前記半導体チップ間に供給することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ヒートステージの前記設置面および加熱ツールの前記接触面が平面形状であり、かつ、投影面が前記チップ積層体の投影面よりも大きいことを特徴とする、請求項5に記載の半導体装置の製造方法。
- 耐熱柔軟性を有する第一のシートで覆われた前記設置面により、前記チップ積層体の最下位の前記半導体チップ側を密着させながら前記半導体チップ同士の間に前記第一の封止体を充填することを特徴とする、請求項5に記載の半導体装置の製造方法。
- 耐熱柔軟性を有する第二のシートで覆われた前記接触面により、前記チップ積層体の最上位の前記半導体チップ側を密着させながら前記半導体チップ同士の間に前記第一の封止体を充填することを特徴とする、請求項5に記載の半導体装置の製造方法。
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US13/104,560 US8377745B2 (en) | 2010-05-18 | 2011-05-10 | Method of forming a semiconductor device |
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JP (1) | JP2011243725A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4390775B2 (ja) | 2006-02-08 | 2009-12-24 | Okiセミコンダクタ株式会社 | 半導体パッケージの製造方法 |
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-
2010
- 2010-05-18 JP JP2010114208A patent/JP2011243725A/ja active Pending
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2011
- 2011-05-10 US US13/104,560 patent/US8377745B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US8377745B2 (en) | 2013-02-19 |
US20110287582A1 (en) | 2011-11-24 |
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