CN110741475A - 三维存储器及其制造方法 - Google Patents

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CN110741475A CN201980001957.9A CN201980001957A CN110741475A CN 110741475 A CN110741475 A CN 110741475A CN 201980001957 A CN201980001957 A CN 201980001957A CN 110741475 A CN110741475 A CN 110741475A
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周文斌
徐伟
黄攀
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Abstract

公开了三维(3D)存储器器件和制造方法的实施例。在一些实施例中，用于形成3D存储器器件的方法包括在衬底上形成交替电介质堆叠层，以及形成沟道孔，所述沟道孔穿透交替电介质堆叠层并且暴露衬底的至少一部分。该方法还包括形成垂直地穿透交替电介质堆叠层的上部并且横向地延伸的顶部选择栅开口。该方法还包括形成平行于顶部选择栅开口的缝隙开口，其中缝隙开口垂直地穿透交替电介质堆叠层。该方法还包括用交替的导电和电介质层的膜堆叠层替换交替电介质堆叠层，在顶部选择栅开口中形成顶部选择栅切口，以及在缝隙开口中形成缝隙结构。

Description

三维存储器及其制造方法
技术领域
概括地说，本公开内容涉及半导体技术领域，更具体地说，涉及一种用于形成三维(3D)存储器的方法。
背景技术
随着存储器器件缩小到更小的管芯尺寸以降低制造成本和增加存储密度，由于工艺技术限制和可靠性问题，平面存储器单元的缩放面临挑战。三维(3D)存储器架构可以解决平面存储器单元中的密度和性能限制。
在3D存储器中，缝隙结构和顶部选择栅(TSG)切口用于将块存储器分成更小的存储单元，例如指存储器和切片存储器。随着字线或存储器单元的垂直堆叠增加以获得更高的存储容量，指存储器的长宽比也增加。在缝隙结构和顶部选择栅切口的制造过程中，3D存储器可能存在诸如结构塌陷或翻转的问题。存在对3D存储器的设计、结构和方法进行改进的需求，以实现高密度和高性能。
发明内容
在本公开内容中描述了三维(3D)存储器器件的实施例及其形成方法。
本公开内容的一个方面提供了一种用于形成三维(3D)存储器器件的方法，该方法包括在衬底上形成交替电介质堆叠层。用于形成3D存储器器件的方法还包括形成多个沟道孔，其中多个沟道孔在垂直于衬底的方向上垂直地穿透交替电介质堆叠层，并且暴露衬底的至少一部分。用于形成3D存储器器件的方法还包括形成多个顶部选择栅开口，这些顶部选择栅开口垂直地穿透交替电介质堆叠层的上部，并且在平行于衬底的方向上横向地延伸。用于形成3D存储器器件的方法还包括形成与多个顶部选择栅开口平行的多个缝隙开口，其中多个缝隙开口垂直地穿透交替电介质堆叠层并且暴露衬底的至少一部分。用于形成3D存储器器件的方法还包括用交替的导电和电介质层的膜堆叠层替换交替电介质堆叠层，在多个顶部选择栅开口中形成多个顶部选择栅切口，以及在多个缝隙开口中形成多个缝隙结构。
在一些实施例中，用于形成3D存储器器件的方法还包括形成排列成行的多个沟道孔，其中每一行沟道孔与相邻行沟道孔交错排列。用于形成3D存储器器件的方法还包括形成多个顶部选择栅开口，在相邻的顶部选择栅开口之间具有数量N行沟道孔，N是大于1的整数。用于形成3D存储器器件的方法还包括形成多个缝隙开口，在相邻缝隙开口之间具有数量M个顶部选择栅切口，M是大于1的整数。
在一些实施例中，形成多个顶部选择栅切口和缝隙结构包括：同时地在多个顶部选择栅开口和缝隙开口内布置绝缘膜，其中，绝缘膜被配置为填充多个顶部选择栅开口以形成多个顶部选择栅切口，并且覆盖多个缝隙开口中的至少一个缝隙开口的侧壁以形成缝隙沟槽。形成多个顶部选择栅切口和缝隙结构还包括：从缝隙沟槽的底部去除绝缘膜以暴露衬底的至少一部分，以及在缝隙沟槽内形成导电芯，其中，导电芯与衬底相接触以用作阵列公共源。在一些实施例中，绝缘膜还被配置为填充多个缝隙开口中的至少一个缝隙开口以形成栅极线缝隙。在一些实施例中，在缝隙沟槽内形成导电芯包括在缝隙沟槽内布置导电材料，以及去除缝隙沟槽外部的多余导电材料。在一些实施例中，去除缝隙沟槽外部的多余导电材料包括化学机械研磨。
在一些实施例中，形成交替电介质堆叠层包括：在垂直于衬底的方向上垂直地形成堆叠的多个电介质层对，其中每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，用于形成3D存储器器件的方法还包括，在形成多个沟道孔之后，在多个沟道孔内顺序地布置存储膜、沟道层和芯填充膜。在一些实施例中，在布置存储膜之前，在多个沟道孔内在衬底的暴露部分上布置外延层，其中外延层与沟道层相连接。在一些实施例中，在形成芯填充膜之后，在沟道孔的上部形成顶部沟道结构，其中顶部沟道结构与沟道层连接。
在一些实施例中，用交替的导电和电介质层的膜堆叠层替换交替电介质堆叠层包括去除交替电介质堆叠层的第二电介质层以形成横向沟槽，以及在横向沟槽内布置导电层。
本公开的另一方面提供了一种三维(3D)存储器器件，其包括布置在衬底上的交替的导电和电介质层的膜堆叠层。该3D存储器器件还包括多个存储串和缝隙结构，所述缝隙结构在垂直于衬底的方向上垂直地延伸、穿透交替的导电和电介质层的膜堆叠层，其中所述多个缝隙结构在平行于衬底的方向上横向地延伸，并且所述多个存储串成行排列，存储串的每行存储串与相邻行的存储串交错排列。3D存储器器件还包括布置在相邻缝隙结构之间的两个或多个顶部选择栅切口，其中，两个或多个顶部选择栅切口垂直地穿透交替的导电和电介质层的膜堆叠层的上部，并且其中，两个或多个顶部选择栅切口平行于多个缝隙结构进行延伸。
在一些实施例中，交替的导电和电介质层的膜堆叠层包括垂直地堆叠的多个导电和电介质层对，其中每个导电和电介质对包括电介质层和导电层。
在一些实施例中，多个缝隙结构和两个或多个顶部选择栅切口包括同时布置的绝缘膜。在一些实施例中，至少一个缝隙结构还包括导电芯，其中，导电芯与衬底相接触。
在一些实施例中，每个存储串包括布置在每个存储串底部的外延层和布置在每个存储串中心的芯填充膜。每个存储串还包括覆盖芯填充膜侧壁的沟道层，其中沟道层与外延层相接触。每个存储串还包括覆盖沟道层侧壁的存储膜，以及布置在每个存储串上部的顶部沟道结构，其中顶部沟道结构与沟道层相接触。
在一些实施例中，多个缝隙结构被配置为将块存储器划分成指存储器，每个指存储器具有M个顶部选择栅切口，其中M是大于一的整数。在一些实施例中，顶部选择栅切口被配置为将每个指存储器分成切片存储器，每个切片存储器具有N行存储串，其中N是大于一的整数。
在一些实施例中，两个或更多顶部选择栅切口包括小于多个存储串的直径的宽度。
在一些实施例中，两个或更多顶部选择栅切口垂直地穿透交替的导电和电介质层的膜堆叠层的顶部三个导电和电介质对。
根据本公开内容的描述、权利要求和附图，本领域技术人员可以理解本公开内容的其它方面。
附图说明
结合本文并且形成说明书一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理，并且使相关领域的技术人员能够制作和使用本公开内容。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器管芯的示意性俯视图。
图2示出了根据本公开内容的一些实施例的3D存储器管芯区域的示意性俯视图。
图3示出了根据本公开内容的一些实施例的示例性3D存储器阵列结构的一部分的透视图。
图4A示出了示例性3D存储器器件的俯视图。
图4B示出了根据本公开内容的一些实施例的示例性3D存储器器件的俯视图。
图5-9、10A-10B和11示出了根据本公开内容的一些实施例的示例性3D存储器器件在某些制造阶段的截面图。
图12示出了根据本公开内容的一些实施例的用于形成3D存储器器件的示例性方法的流程图。
当结合附图时，从下面阐述的详细描述中，本发明的特征和优点将变得更加明显，其中相似的附图标记始终标识相应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元件首次出现在其中的附图由相应附图标记中最左边的数字表示。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但是应当理解的是，这仅仅是出于说明的目的。相关领域的技术人员将认识到的是，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对相关领域的技术人员来说显而易见的是，本公开内容也可以在各种其它应用中被采用。
注意，说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等表示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例不一定包括特定的特征、结构或特性。此外，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其它实施例来影响这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，本文使用的术语“一个或多个”，至少部分取决于上下文，可以用于以单数形式描述任何特征、结构或特性，或可以用于以复数形式描述特征、结构或特性的组合。类似地，术语诸如“一”、“一(an)”或“所述”同样可以被理解为至少部分地根据上下文来传达单数用法或复数用法。此外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以允许存在不一定明确地描述的另外的因素，同样，这至少部分取决于上下文。
应该容易理解的是，本公开内容中的“上”、“上面”和“上方”的含义应该以最广泛的方式解释，使得“上”不仅意指“直接在”某物上，而且还包括在其之间具有中间特征或层来在某物“上”的含义。此外，“上面”或“上方”不仅意指在某物“上面”或“上方”，还可以包括它在某物“上面”或“上方”，在其之间没有中间特征或层(即，直接在某物上)。
此外，为了便于描述，本文可以使用空间相对术语，例如“下方”、“下面”、“下层”、“上面”、“上层”等来描述如图所示的一个元件或特征与另一个元件或特征的关系。空间上相关的术语旨在包括器件在使用或工艺步骤中的不同方向(除了图中所示的方位之外)。装置可以是面向其它方向的(旋转90度或在其它方向)，并且本文使用的空间上相关的描述符同样可以相应地解释。
如本文使用的，术语“衬底”指代其上添加了后续材料层的材料。衬底包括“顶部”表面和“底部”表面。衬底的顶部表面通常是形成半导体器件的地方，因此半导体器件形成在衬底的顶部表面，除非另有说明。底部表面与顶部表面相对，因此衬底的底部表面与衬底的顶部表面相反。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶片。
如本文使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶部侧和底部侧，其中该层的底部侧相对靠近衬底，顶部侧相对远离衬底。层可以在底层或上层的结构的整体上延伸，或可以具有小于底层或上层的结构的范围。此外，层可以是厚度小于连续结构厚度的均匀或非均匀连续结构的区域。例如，层可以位于连续结构的顶部表面和底部表面之间或在顶部表面和底部表面处的任何水平面集合之间。层能够水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一层或多层，和/或可以在其上、其上面和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线和/或垂直互联通路)以及一个或多个电介质层。
在本公开内容中，为了便于描述，“层级”用于指沿垂直方向具有基本相同高度的各元件。例如，字线和下面的栅极电介质层可以被称为“一层级”，字线和下面的绝缘层可以一起被称为“一层级”，高度基本相同的字线可以被称为“字线层级”或类似的名称等。
如本文使用的，术语“标称的/标称地”指代在产品或工艺的设计阶段设置的部件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容差的微小变化造成的。如本文使用的，术语“大约”指示给定量的值，其可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定的技术节点，术语“大约”可以指示可以例如在该值的10-30％内变化(例如该值的±10％、±20％或±30％)的给定数量的值。
在本公开内容中，术语“水平/水平地/横向/横向地”表示标称地平行于衬底的横向表面，术语“垂直”或“垂直地”表示标称地垂直于衬底的横向表面。
本文使用的，术语“3D存储”指代在横向的衬底上具有垂直向的存储单元晶体管串(本文中被称为“存储串”，例如NAND串)的三维(3D)半导体器件，以使得存储串在相对于衬底的垂直方向上延伸。
根据本公开内容的各种实施例提供了针对高堆叠3D存储器器件的缝隙结构和顶部选择栅(TSG)切口的结构和制造方法，其中可以在不牺牲存储单元密度或性能的情况下提高结构稳定性。
图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器器件100的俯视图。3D存储器器件100可以是存储芯片(封装)、存储管芯或存储管芯的任何部分，并且可以包括一个或多个存储片101，每个存储片101可以包括多个块存储器103。相同和并发的操作可以发生在每个存储片101上。可以是兆字节(MB)大小的块存储器103是执行擦除操作的最小大小。如图1中所示，示例性3D存储器器件100包括四个存储片101，并且每个存储片101包括六个块存储器103。每个块存储器103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线之类的互连来寻址。位线和字线可以垂直地布置(例如，分别成行和列)，形成金属线阵列。位线和字线的方向在图1中被标记为“BL”和“WL”。在本公开内容中，块存储器103也被称为“存储器阵列”或“阵列”。存储器阵列是存储器器件中的核心区域，执行存储功能。
3D存储器器件100还包括***区域105、存储片101周围的区域。***区域105包含许多数字、模拟和/或混合信号电路，以支持存储器阵列的功能，例如页面缓冲器、行和列解码器以及感测放大器。***电路使用有源和/或无源半导体器件，例如对本领域普通技术人员来说是显而易见的晶体管、二极管、电容器、电阻器等。
注意，图1所示的3D存储器器件100中的存储片101的布置和每个存储片101中的块存储器103的布置仅用作示例，这并不限制本公开内容的范围。
参考图2，其示出了根据本公开内容的一些实施例的图1中的区域108的放大俯视图。3D存储器器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的触点结构214的阵列。在一些实施例中，沿WL方向延伸穿过沟道结构区域211和阶梯区域210的多个缝隙结构216可以将块存储器分成多个指存储器218。至少一些缝隙结构216可以用作沟道结构区域211中的存储串212阵列的公共源触点。顶部选择栅切口220可以布置在例如每个指存储器218的中间，以将指存储器218的顶部选择栅(TSG)分成两个部分，从而可以将指存储器分成两个切片存储器224，其中共享相同字线的切片存储器224中的存储器单元形成可编程(读/写)存储器页面。虽然3D NAND存储器的擦除操作可以在块存储器级执行，但是读和写操作可以在存储器页面级执行。存储器页面的大小可以是千字节(KB)。在一些实施例中，区域108还包括虚拟存储串222，用于制造期间的工艺变化控制和/或用于另外的机械支撑。
图3示出了根据本公开内容的一些实施例的示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、衬底330上的绝缘膜331、绝缘膜331上的下部选择栅(LSG)332的层级、以及多层级控制栅333，多层级控制栅333堆叠在LSG 332顶部以形成交替的导电和电介质层的膜堆叠层335，多层级控制栅333也称为“字线(WL)”。为了清楚起见，图3中没有示出与控制栅层级相邻的电介质层。
每层级的控制栅通过膜堆叠层335被缝隙结构216-1和216-2分隔开。存储器阵列结构300还包括位于控制栅333的堆叠上方的顶部选择栅(TSG)334层级。TSG 334、控制栅333和LSG 332的堆叠也被称为“栅电极”。存储器阵列结构300还包括存储串212和衬底330位于相邻LSG 332之间的部分中的掺杂源线区域344。每个存储串212包括沟道孔336，沟道孔336延伸穿过绝缘膜331和交替的导电和电介质层的膜堆叠层335。存储串212还包括沟道孔336侧壁上的存储膜337、存储膜337上方的沟道层338以及被沟道层338包围的芯填充膜339。存储单元340可以形成在控制栅333和存储串212的交叉点处。存储器阵列结构300还包括TSG 334上方的、与存储串212连接的多条位线(BL)341。存储器阵列结构300还包括通过多个触点结构214与栅电极连接的多条金属互连线343。膜堆叠层335的边缘被配置为阶梯形状，以允许到每层级的栅电极的电连接。
在图3中，为了说明的目的，示出了三层级的控制栅333-1、333-2和333-3以及TSG334层级和LSG 332层级。在该示例中，每个存储串212可以包括三个存储单元340-1、340-2和340-3，分别对应于控制栅333-1、333-2和333-3。在一些实施例中，控制栅的数量和存储单元的数量可以多于三个，以增加存储容量。存储器阵列结构300还可以包括其它结构，例如TSG切口、公共源触点和虚拟存储串。为了简单起见，这些结构没有在图3中示出。
图4A示出了3D存储器器件400A的俯视的示意图。如图所示，在一些现有的3D NAND存储器器件中，缝隙结构216可以沿着横向方向平行地延伸，以将块存储器分成多个指存储器(例如，指存储器218)。每个指存储器218可以包括例如以交错方式布置在相邻缝隙结构216之间的九行的沟道孔336。顶部选择栅(TSG)切口220位于沟道孔的中间行，以将指存储器218分成两个相等的部分(两个切片存储器224)。由于尺寸限制，在该示例中，顶部选择栅切口220穿过九行沟道孔336中的第五行。这样，在所述示例中，在完成3D存储器制造之后，在每个指存储器218中，将有八行存储串212和一行虚拟存储串222，一个存储串(或一个虚拟存储串)对应于一个沟道孔。
为了实现更高的存储密度，3D存储器的垂直WL堆叠的数量或每个存储串的存储单元的数量已经大大增加，例如，从24个堆叠的WL层(即24L)增加到128层或更多层。这样，每个指存储器218的长宽比也大大增加了。在缝隙结构216的形成期间，整个堆叠的WL层被蚀刻贯穿，这可能导致指存储器218中的结构上的不稳定，例如翻转、塌陷等。因此，需要形成机械强度足以用于大量堆叠的WL层的指存储器。图4B和图5-图12示出了用于形成用于3D存储器器件的TSG切口和滑动结构的方法和结构，该3D存储器器件具有坚固的指存储器和改进的存储单元密度。
图4B示出了根据本公开内容的一些实施例的3D存储器器件400B的俯视的示意图。如图4B中所示，十二行沟道孔336可以交错方式布置在指存储器218中，在相邻缝隙结构216之间。两个TSG切口220可以布置在指存储器218中，以将沟道孔分成三组相等数量的行，并且在指存储器218中形成三个切片存储器224。每个切片存储器224包括四行沟道孔336。在一些实施例中，TSG切口220可以放置在沟道孔336之间并且不穿过沟道孔336。
在一些实施例中，指存储器218中的TSG切口220和沟道孔336的数量不限于此。例如，每个指存储器218可以具有M个TSG切口220，以形成(M+1)个切片存储器224。每个切片存储器224可以具有N行沟道孔336。换句话说，每个指存储器218可以具有(M+1)·N行的沟道孔336。这里M和N是整数。这样，在完成3D存储器制造之后，在每个指存储器218中，可以有(M+1)·N行的存储串212，每个存储串对应于一个沟道孔。
TSG切口220可以在x方向上横向地延伸。在一些实施例中，如图4B中所示，TSG切口220可以具有矩形形状。在一些其它实施例中，TSG切口220可以具有波浪形状(未示出)。在一些实施例中，TSG切口220的宽度“w1”可以保持小于沟道孔336的直径。例如，TSG切口220的宽度“w1”可以在从大约10nm到大约200nm的范围内。这样，在不占据一行沟道孔336的位置的情况下，TSG切口220可以布置在相邻行的沟道孔336之间。例如，图4A中指存储器218中的九行沟道孔336的设计可以改变为图4B中的十二行沟道孔336的设计。在一些实施例中，TSG切口220的宽度“w1”也可以小于缝隙结构216的宽度“w2”。
通过减小每个指存储器218中TSG切口220的宽度“w1”，可以增加沟道孔336的密度，从而增加存储串和存储器单元的密度。此外，通过在缝隙结构216之间并入更多行的沟道孔336，可以增加指存储器218的宽度“d”，从而可以降低指存储器218的长宽比，尽管存储器单元的垂直堆叠很大。这样，指存储器218在结构上可以更稳定，具有更多数量的堆叠的WL层或存储单元。
图5示出了根据本公开内容的一些实施例的3D存储器器件500的横截面视图。在图4B的俯视图中，图5的横截面是沿着y方向(或BL方向)。在一些实施例中，3D存储器器件500可以包括布置在衬底(例如，衬底330)上的交替电介质堆叠层550。在一些实施例中，3D存储器器件500还可以包括形成在交替电介质堆叠层550中的多个沟道孔(例如，沟道孔336)，其贯穿整个膜堆叠层并且延伸到衬底330中。在一些实施例中，3D存储器器件500还包括布置在沟道孔336内部的存储膜(例如，存储膜337)、沟道层(例如，沟道层338)和芯填充膜(例如，芯填充膜339)。
衬底330可以为形成后续结构提供平台。在一些实施例中，衬底330可以是任何合适的半导体衬底，其具有任何合适的半导体材料，例如单晶硅、多晶硅或单晶硅半导体。例如，衬底330可以包括硅、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaA)、氮化镓、碳化硅、III-V化合物或其任意组合。在一些实施例中，衬底330可以包括在操作晶片上形成的半导体材料层，例如玻璃、塑料或另一半导体衬底。
衬底330的前表面330f在本文也被称为衬底的“主表面”或“顶部表面”。材料层可以布置在衬底330的前表面330f上。“最顶层”或“上层”是离衬底的前表面330f最远或较远的层。“最底层”或“下层”是最靠近或较靠近衬底的前表面330f的层。
除了交替电介质堆叠层550之外，在一些实施例中，***器件(未示出)可以形成在衬底330的前表面330f上的***区域105(见图1)中。在一些实施例中，有源器件区域(未示出)也可以形成在衬底330的前表面330f上的块存储器103(见图1)中。在一些实施例中，衬底330还可以包括前表面330f上的绝缘膜331(图5中未示出)。绝缘膜331可以由与交替电介质堆叠层550相同或不同的材料制成。
***器件可以包括任何合适的半导体器件，例如金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻器、电容器等。***器件可用于支持存储核心存储器功能的数字、模拟和/或混合信号电路的设计，例如行和列解码器、驱动器、页面缓冲器、感测放大器、定时和控制。
块存储器中的有源器件区域被隔离结构包围，例如浅沟槽隔离。根据块存储器中阵列器件的功能，可以在有源器件区中形成掺杂区，例如p型掺杂阱和/或n型掺杂阱。
参考图5，在一些实施例中，交替电介质堆叠层550包括彼此之上交替堆叠的多个电介质层对，其中电介质层对包括第一电介质层552(也称为“电介质层”)和不同于第一电介质层552的第二电介质层554(也称为“牺牲层”)。交替电介质堆叠层550在与衬底330的前表面330f平行的横向方向上延伸。
在一些实施例中，第一电介质层552可以被配置成为交替电介质堆叠层550的最底层和最顶层。在这种配置中，每个第二电介质层554可以被夹在两个第一电介质层552之间，并且每个第一电介质层552可以被夹在两个第二电介质层554之间(除了最底层和最顶层)。
交替电介质堆叠层550的形成可以包括将第一电介质层552布置成均具有相同的厚度或者具有不同的厚度。第一电介质层552的示例厚度可以在10nm到500nm的范围内。类似地，第二电介质层554可以均具有相同的厚度或不同的厚度。第二电介质层554的示例厚度可以在10nm到500nm的范围内。应当理解的是，图5中电介质层对的数量仅用于说明目的，并且任何合适数量的层可以被包括在交替电介质堆叠层550中。
在一些实施例中，交替电介质堆叠层550可以包括除了第一电介质层552和第二电介质层554之外的层，并且可以由不同的材料制成并且具有不同的厚度。
在一些实施例中，第一电介质层552包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、TEOS或掺入氟、碳、氮和/或氢的氧化硅。第一电介质层552还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。在一些实施例中，第一电介质层552可以是上述材料的任意组合。
在衬底330上形成第一电介质层552可以包括任何合适的沉积方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、快速热化学气相沉积(RTCVD)、低压化学气相沉积(LPCVD)、溅镀、金属-有机化学气相沉积(MOCVD)、原子层沉积(ALD)、高密度等离子CVD(HDP-CVD)、热氧化、氮化、任何其它合适的沉积方法和/或其组合。
在一些实施例中，第二电介质层554包括不同于第一电介质层552的任何合适的材料，并且其可以相对于第一电介质层552选择性地被去除。例如，第二电介质层554可以包括氧化硅、氮氧化硅、氮化硅、TEOS、多晶硅、多晶硅锗、多晶硅锗及其任意组合。在一些实施例中，第二电介质层554还包括非晶半导体材料，例如非晶硅或非晶锗。第二电介质层554可以使用与第一电介质层552类似的技术来布置，例如CVD、PVD、ALD、热氧化或氮化，或其任意组合。
在一些实施例中，第一电介质层552可以是氧化硅，第二电介质层554可以是氮化硅。
在一些实施例中，可以以交错排列的形式形成和布置沟道孔336。例如，如图4B中的俯视图所示，每行沟道孔336可以与其相邻行的沟道孔336交错排列。在一些实施例中，沟道孔336的形成包括诸如光刻和蚀刻的工艺。在一些实施例中，除了用于蚀刻工艺的光阻，还可以使用碳基聚合物材料或硬掩模。硬掩模可以包括氧化硅、氮化硅、TEOS、含硅抗反射涂层(SiARC)、非晶硅或多晶硅或其任意组合。形成沟道孔336的蚀刻工艺可以包括干法蚀刻、湿法蚀刻或其组合。在一些实施例中，可以使用诸如反应离子蚀刻(RIE)的各向异性蚀刻来蚀刻交替电介质堆叠层550。在一些实施例中，氟或氯基气体，例如碳氟(CF4)、六氟乙烷(C2F6)、CHF3、C3F6、Cl2、BCl3等或其任意组合。蚀刻第一和第二电介质层552/554的方法和蚀刻剂不应受本公开内容的实施例的限制。
在一些实施例中，沟道层338包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜337可以是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻隔层的复合层。每个沟道孔336可以具有圆柱体形状(例如，柱状)。根据一些实施例，沟道层338、隧穿层、存储层、阻隔层沿着从柱的中心朝向外表面的方向按照如上的顺序布置。隧穿层可以包括氧化硅、氮化硅或其任意组合。阻隔层可以包括氧化硅、氮化硅、高电介质常数(高k)电介质或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或其任意组合。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的隧道层、包括氮化硅的存储层和包括氧化硅的阻隔层)。
在一些实施例中，芯填充膜339可以布置成填充每个沟道孔336。在一些实施例中，芯填充膜339的中部可以包括一个或多个气隙。芯填充膜339可以是任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、旋涂玻璃、硼或磷掺杂的氧化硅、碳掺杂的氧化物(CDO或SiOC或SiOC:H)、氟掺杂的氧化物(SiOF)，或其任意组合。芯填充膜339可以通过使用例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、旋涂、溅镀或任何其它合适的膜沉积技术沉积在每个沟道孔336内。芯填充膜339也可以通过使用重复沉积和回蚀工艺来形成。回蚀工艺可以包括但不限于湿法蚀刻、干法蚀刻或其组合。
在一些实施例中，3D存储器阵列500还包括连接到沟道层338下端的外延层556。外延层556可以包括任何合适的半导体材料，例如硅、硅锗、锗、砷化镓、氮化镓、III-V族化合物或其任意组合。外延层556可以从衬底330外延地生长。在一些实施例中，外延层556可以从衬底330中的掺杂区域(图5中未示出)外延地生长。掺杂区可以通过使用p型或n型掺杂，例如硼、磷、砷或其任意组合的离子注入来形成。在一些实施例中，外延层556可以用作由下部选择栅332控制的晶体管沟道。在一些实施例中，外延层556可以是多晶半导体材料，例如多晶硅。
仍然参考图5，根据本公开内容的一些实施例，顶部沟道结构558可以形成在沟道孔336中的芯填充膜339的顶部。顶部沟道结构558可以连接到沟道孔336中的沟道层338。在一些实施例中，顶部沟道结构558可以是任何合适的半导体，例如非晶硅、多晶硅或晶体硅。顶部沟道结构558可以通过使用膜沉积工艺形成，例如化学气相沉积(CVD)工艺(例如，PECVD、LPCVD、RTCVD、MOCVD)、原子层沉积(ALD)、溅镀或任何其它合适的工艺。
如图5所示，根据本公开内容的一些实施例，3D存储器器件500可以具有平坦的顶部表面。通过使用平坦化工艺，例如化学机械研磨(CMP)，顶部沟道结构558、存储膜337、沟道层338可以与交替电介质堆叠层550共面。
图6示出了根据本公开内容的一些实施例的示例性3D存储器器件600的横截面视图。在图4B的俯视图中，横截面是沿着y方向的(或BL方向)。3D存储器器件600包括多个顶部选择栅(TSG)开口620，TSG开口620形成在3D存储器器件500的交替电介质堆叠层550的上部(如图5中所示)。在随后的工艺中，TSG开口620可以形成图4B中所示的TSG切口220。
如图6中所示，TSG开口620可以穿透交替电介质堆叠层550的顶部三个电介质层对，并且停止在第四电介质层对(从顶部开始计数)。更具体地说，TSG开口620可以落在交替电介质堆叠层550中的第四电介质层对的第一电介质层552上。在一些实施例中，TSG开口620可以延伸到第四电介质层对的第一电介质层552中。注意，TSG开口620可以穿透交替电介质堆叠层550的任何合适数量的顶部电介质层对。在一些实施例中，TSG开口620可以通过干法蚀刻、湿法蚀刻或其组合来形成。注意，本文使用的“顶部”或“上部”意指远离衬底330，而“底部”和“下部”意指更靠近衬底330。
在一些实施例中，TSG开口620可以沿着垂直于图6中横截面的x方向(或WL方向)进行延伸。TSG开口620的示例性设计的俯视图对应于图4B中所示的TSG切口220。
图7示出了根据本公开内容的一些实施例的示例性3D存储器器件700的横截面视图。在图4B的俯视图中，横截面是沿着y方向的(或BL方向)。3D存储器器件700包括：在3D存储器器件600的交替电介质堆叠层550中形成的多个缝隙开口716(如图6中所示)。在后续工艺之后，缝隙开口716可以形成图4B中所示的缝隙结构216。
在一些实施例中，缝隙开口716垂直地穿透整个交替电介质堆叠层550，并且暴露衬底330的至少一部分。在一些实施例中，缝隙开口716的宽度w2可以大于TSG开口620的宽度w1。缝隙开口716可以通过光刻和合适的蚀刻工艺形成，例如干法蚀刻、湿法蚀刻或其组合。在一个示例中，缝隙开口716的蚀刻工艺可以类似于本文描述的沟道孔336的蚀刻工艺。
在一些实施例中，缝隙开口716可以是沿着垂直于图7中横截面的x方向(或WL方向)平行于TSG开口620延伸的矩形形状。位于相邻缝隙开口716之间的交替电介质堆叠层550的部分是对应于3D NAND存储器的指存储器218的区域。同样如图4B中的俯视图所示，在两个相邻缝隙开口716之间的距离对应于指存储器218的宽度“d”。
图8示出了根据本公开内容的一些实施例的3D存储器器件800的横截面视图。在图4B的俯视图中，横截面是沿着y方向的(或BL方向)。3D存储器器件800包括多个横向隧道860，其中可以通过从图7中的3D存储器器件700的交替电介质堆叠层550去除第二电介质层554来形成多个横向隧道860。横向隧道可以在相邻的第一电介质层552之间沿横向方向地延伸。注意的是，本文使用的术语“横向/横向地”是指平行于衬底330的顶部表面330f的xy平面。
图7中交替电介质堆叠层550中的第二电介质层554也被称为牺牲层，并且可以从第一电介质层552之间选择性地去除。换句话说，第二电介质层554的蚀刻工艺对第一电介质层552的影响最小。第二电介质层554可以通过各向同性干法蚀刻和/或湿法蚀刻来去除。干/湿法蚀刻中使用的等离子或化学物质可以从缝隙开口716和TSG开口620垂直地和横向地运动(也参见图4B中的俯视图)。在一些实施例中，第二电介质层554可以是氮化硅。在所述示例中，可以使用CF4、CHF3、C4F8、C4F6和CH2F2等的一种或多种蚀刻剂通过RIE去除第二电介质层554。在一些实施例中，可以使用湿法蚀刻，例如磷酸来去除第二电介质层554。在去除第二电介质层554之后，沟道孔336中的存储膜337的部分在横向隧道860中横向地暴露。
在一些实施例中，相邻缝隙开口716之间的距离“d”可以增加，以确保3D存储器器件800在横向隧道860的形成时结构稳定，使得堆叠的膜不会翻转或塌陷。对于给定数量的字线或堆叠的存储单元(例如，交替电介质堆叠层550中给定数量的电介质层对)，可以通过增加相邻缝隙开口716之间的距离“d”(也称为每个指存储器218的宽度“d”)来减小交替电介质堆叠层550的长宽比。此外，如图4B中的俯视图所示，可以在每个指存储器218中形成十二行沟道孔336(相比之下，在图4A中每个指存储器218有九行沟道孔336)。在一些实施例中，每个指存储器218可以具有(M+1)·N行沟道孔336。3D存储器器件800可以在结构上由填充有存储膜337、沟道层338和芯填充膜339的沟道孔336支撑。因此，通过增加相邻缝隙开口716之间的“d”(即，通过增加每个指存储器218的宽度“d”)，也可以增加每个指存储器218中的沟道孔336的数量。随着来自填充的沟道孔的更多支撑以及减小的长宽比，3D存储器器件800可以在结构上更加坚固。
图9示出了根据本公开内容的一些实施例的示例性3D存储器器件900的横截面视图。在图4B的俯视图中，横截面是沿着y方向的(或BL方向)。3D存储器器件900包括位于相邻的第一电介质层552之间的多个导电层962，其中导电层962和第一电介质层552形成交替的导电和电介质层的膜堆叠层(例如，图3中所示的膜堆叠层335)。
在一些实施例中，导电层962可以通过用合适的导电材料填充横向隧道来形成。导电层962的导电材料可以包括金属或金属合金，例如钨(W)、铝(Al)、钛(Ti)、铜(Cu)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、AlTi或其任意组合。
在一些实施例中，用于导电层962的导电材料还可以包括多晶硅半导体，例如多晶硅、多晶硅锗、多晶硅锗硅和任何其它合适的材料，和/或其组合。在一些实施例中，多晶材料可以掺入任何合适类型的掺杂剂，例如硼、磷、砷或其任意组合。在一些实施例中，导电层962也可以是非晶半导体，例如非晶硅。
在一些实施例中，导电材料可以使用合适的沉积方法填充水平隧道970，诸如化学气相沉积(CVD)(例如，LPCVD、PECVD、MOCVD、RTCVD等)、物理气相沉积(PVD)、溅镀、蒸发、原子层沉积(ALD)或其任意组合。在一些实施例中，导电层962包括通过CVD沉积的钨(W)。
在一些实施例中，导电层962也可以由金属硅化物制成，包括WSix、CoSix、NiSix、TiSix或AlSix等。金属硅化物材料的形成可以包括使用上述类似技术形成金属层和多晶硅半导体。金属硅化物的形成还可以包括在沉积的金属层和多晶硅半导体层上应用热退火工艺，随后去除未反应的金属。
在一些实施例中，蚀刻和清洗工艺用于去除缝隙开口716侧壁上的多余导电材料。这样，每个导电层962可以彼此电绝缘。
在一些实施例中，在形成导电层962之前，可以在图8中的横向隧道860中布置栅极电介质层(未示出)。在去除第二电介质层554之后，栅极电介质层可以覆盖第一电介质层552的暴露的表面和存储膜337的暴露的表面。栅极电介质层可以用于减少在相邻字线(栅电极)之间的漏电流和/或减少在导电层962(例如，作为控制栅)与存储单元的沟道之间的漏电流。在一些实施例中，栅极电介质层可以用作MOSFET的栅极电介质，例如，在下部选择栅332与外延层556之间的交叉点处。栅极电介质层可以包括任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅和/或其任何合适的组合。栅极电介质层还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任意组合。栅极电介质层可以通过一个或多个合适的沉积工艺来布置，例如CVD、PVD和/或ALD。
注意的是，存储串212和存储单元340的数量在图9中是为了说明的目的而示出的，并且可以为了更高的存储容量而增加。用作顶部选择栅334的导电层962的数量也可以是任何其它数量，并且不限于图9中的示例。
在一些实施例中，可以通过使用诸如离子注入的技术在衬底330的暴露部分中形成掺杂源线区域344。
在一些实施例中，导电层962可以电连接到下部选择栅(例如，图3中的下部选择栅332)、多个控制栅或字线(例如，图3中的控制栅或字线333)或顶部选择栅(例如，图3中的顶部选择栅334)。在图9中，三个上部导电层962可以形成三个顶部选择栅(TSG)334，并且底部导电层962可以形成下部选择栅(LSG)332。剩余的导电层962可以电连接到控制栅或字线333。
在一些实施例中，LSG 332和外延层556(栅极电介质在图9中未示出)之间的交叉点形成下部选择晶体管。顶部TSG 334、存储膜337和沟道层338之间的交叉点形成顶部选择晶体管。
在一些实施例中，导电层962可以用作控制栅(例如，控制栅333)，其中控制栅333、存储膜337和沟道层338之间的交叉点形成存储单元(例如，图3中的存储单元340)。沿着同一沟道孔336的侧壁的多个堆叠的存储单元340形成存储串(例如，图2和图3中的存储串212)。
在一些实施例中，缝隙开口716可以将块存储器分成多个指存储器(例如，图2、4A和4B中的指存储器218)。TSG开口620还可以将指存储器218分成两个或更多切片存储器(例如，图2、4A和4B中的切片存储器224)。注意的是，图9中的3D存储器器件900的横截面视图在yz平面中。指存储器218和切片存储器224在垂直于横截面的x方向上进行延伸。示例性设计的俯视图显示在图4B中。
在图9所示的示例中，两个TSG开口620将指存储器218分成三个切片存储器224(也在图4B的俯视图中示出)。在这个示例中，每个切片存储器224可以通过使用三个顶部选择栅334来选择性地编程。
在一些实施例中，存储串212的沟道层338可以从顶部沟道结构558连接到位线(例如，图3中的位线341)。沟道层338也可以从衬底330中的掺杂源线区域344连接到公共源触点(也称为阵列公共源)。
在每个切片存储器244中，由相同控制栅333(或相同导电层962)寻址的存储单元340形成存储页面926，其中每个存储页面926可以被独立地编程(例如，读和写)。注意的是，尽管图9的截面图仅示出了每个切片存储器224中的两个存储串212，但是在每个切片存储器224中的存储串212的实际数量不限于此(参见图4B中的俯视图)。类似地，在每个存储器页面926中的存储器单元340的数量也不限于图9所示的数量。
图10A示出了根据本公开内容的一些实施例的3D存储器器件1000的横截面视图。在图4B的俯视图中，横截面是沿着y方向的(或BL方向)。3D存储器器件1000包括布置在3D存储器器件900的缝隙开口716和TSG开口620的侧壁上的绝缘膜1064(在图9中)。在一些实施例中，绝缘膜1064可以具有足够大的厚度来填充TSG开口620并且形成TSG切口220。因为缝隙开口716的宽度w2可以大于TSG开口620的宽度w1(见图7)，所以可以选择绝缘膜1064的厚度，使得绝缘膜1064不填充缝隙开口716，而是形成缝隙沟槽1066。
图10B示出了根据本公开内容的一些实施例的3D存储器器件1001的横截面视图。在图4B的俯视图中，横截面是沿着y方向的(或BL方向)。在所述示例中，绝缘膜1064也填充缝隙开口716，形成栅极线缝隙(GLS)1067。
在一些实施例中，可以为3D存储器器件700(在图7中)同时形成具有不同宽度的多个缝隙开口716，使得可以通过布置绝缘膜1064而同时地形成缝隙沟槽1066(如图10A所示)、GLS 1067(如图10B所示)和TSG切口220。
参考图10A，在一些实施例中，绝缘膜1064可以是任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、硼或磷掺杂的氧化硅、碳掺杂的氧化物(CDO或SiOC或SiOC:H)，或氟掺杂的氧化物(SiOF)，或其任意组合。可以通过使用例如ALD、CVD(例如PECVD、RTCVD、LPCVD等)、PVD、溅镀、蒸发或任何其他合适的膜沉积技术来沉积绝缘膜1064。
在一些实施例中，可以执行各向异性蚀刻工艺(例如，RIE)，以从缝隙沟槽1066的底部去除绝缘膜1064，并且暴露衬底330或掺杂源线区域344的至少一部分。交替的导电和电介质层的膜堆叠层335顶部上的绝缘膜1064也可以在各向异性蚀刻过程中同时被去除。换句话说，绝缘膜1064可以形成为缝隙开口716的侧壁上的垫片。
图11示出了根据本公开内容的一些实施例的3D存储器器件1100的横截面视图。在图4B的俯视图中，横截面是沿着y方向的(或BL方向)。3D存储器器件1100包括阵列公共源(ACS)1168(也被称为公共源触点)。可以通过在3D存储器器件1000的缝隙沟槽1066内布置导电芯1170，来形成ACS 1168(在图10A中)。
在一些实施例中，导电芯1170可以包括金属或金属合金，例如钨(W)、铝(Al)、钛(Ti)、铜(Cu)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、AlTi或其任意组合。
在一些实施例中，导电芯1170还可以包括多晶硅半导体，例如多晶硅、多晶硅锗、多晶硅锗硅和任何其它合适的材料，和/或其组合。在一些实施例中，多晶材料可以掺入任何合适类型的掺杂剂，例如硼、磷、砷或其任意组合。在一些实施例中，导电芯1170还可以包括非晶半导体，例如非晶硅。
在一些实施例中，导电芯1170还可以包括金属硅化物，例如WSix、CoSix、NiSix、TiSix或AlSix等。
在一些实施例中，导电芯1170可以包括前述导电材料的任意组合。
在一些实施例中，可以使用任何合适的沉积方法来布置导电芯1170，例如CVD(例如，LPCVD、RTCVD、PECVD等)、PVD、ALD、溅镀、蒸发、电镀或其任意组合。在一些实施例中，导电芯1170包括通过CVD沉积的钨(W)。
在一些实施例中，在布置导电芯1170之后，通过使用平坦化工艺，3D存储器器件1100可以具有平坦的顶部表面。缝隙沟槽1066外部(例如，在TSG切口220的顶部、在存储串212的顶部以及在交替的导电和电介质层的膜堆叠层335的顶部)的导电芯1170的任何多余材料可以通过平坦化工艺被去除。平坦化工艺可以包括化学机械研磨。
如前所述，在一些实施例中，对于3D存储器器件700(在图7中)，可以同时形成具有不同宽度的缝隙开口716。在所述示例中，缝隙结构(例如，图2、图4A和4B中的缝隙结构216)可以包括GLS 1067和ACS 1168，这取决于相应缝隙开口716的宽度。这样，3D存储器器件1100可以包括形成在一些缝隙开口716中的ACS 1168(如图11中所示)和形成在一些其它缝隙开口716中的GLS 1067(如图10B中所示)。
图12示出了根据本公开内容的一些实施例的用于形成图4B、图5-9、图10A-10B和图11中所示的3D存储器器件的示例性制造工艺1200。应当理解的是，制造过程1200中示出的操作不是全面的，并且在任何示出的操作之前、之后或之间也可以执行其它操作。在一些实施例中，示例性制造工艺1200的一些工艺步骤可以省略，或包括为简单起见在本文中没有描述的其它工艺步骤。在一些实施例中，制造工艺1200的工艺步骤可以以不同的顺序和/或变化来执行。
如图12中所示，制造工艺1200开始于工艺步骤S1210，其中交替电介质堆叠层(例如，图5中的交替电介质堆叠层550)和多个沟道孔(例如，图5中的沟道孔336)可以形成在衬底330上，交替电介质堆叠层具有第一电介质层(例如，图5中的第一电介质层552)和第二电介质层(例如，图5中的第二电介质层554)。
在一些实施例中，第一电介质层552和第二电介质层554可以包括任何合适的绝缘体，其中第二电介质层554不同于第一电介质层552。在一些实施例中，第一电介质层552可以是氧化硅，第二电介质层554可以是氮化硅。交替电介质堆叠层550可以通过一个或多个膜沉积工艺来形成，例如CVD、PVD、ALD、溅镀或其任意组合。
在一些实施例中，在将交替电介质堆叠层550布置在衬底330上之后，可以通过使用多个蚀刻裁剪工艺在交替电介质堆叠层550的一端形成阶梯结构。
在一些实施例中，可以形成多个沟道孔336，其穿透整个交替电介质堆叠层550并且暴露衬底330的至少一部分。沟道孔336的形成可以包括诸如光刻和蚀刻的工艺，例如各向异性反应离子蚀刻(RIE)。在一些实施例中，随后的湿法工艺可用于清洁沟道孔336，以去除来自RIE工艺的可能的聚合物或副产物。
在一些实施例中，外延层(例如，图5中的外延层556)可以沉积在沟道孔336内部以形成外延插塞。在所述示例中，可以通过使用选择性的外延来沉积外延层556，其中半导体层(例如硅)只能从衬底330的暴露部分生长(或沉积在其上)，而不能在任何电介质膜(例如，第一和第二电介质层552/554)上生长。在一些实施例中，可以通过在外延期间的原位掺杂来掺杂外延层556或通过随后的离子注入来掺杂外延层556。
在一些实施例中，存储膜(例如，存储膜337)、沟道层(例如，沟道层338)和芯填充膜(例如，芯填充膜339)可以顺序地布置在如图5中所示的沟道孔336内。在一些实施例中，存储膜337包括ONO电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻隔层)。在一些实施例中，存储膜337还可以包括高k电介质。在一些实施例中，沟道层338可以是通过使用膜沉积工艺例如CVD、PVD、ALD等来形成的非晶硅层或多晶硅层。
在一些实施例中，平坦化工艺(例如，化学机械研磨)可用于去除沟道孔336外部的多余存储膜337、沟道层338和芯填充膜339，以形成平坦化的顶部表面。
在一些实施例中，可以通过蚀刻工艺(例如，RIE)进一步使芯填充膜339凹陷以在沟道孔336内形成“凹陷处”，随后是半导体材料(例如，非晶硅或多晶硅)的薄膜沉积，以形成顶部沟道结构(例如，图5中的顶部沟道结构558)。顶部沟道结构558连接到沟道层338，并且可以用作沟道层338的触点焊盘。另一平坦化工艺(例如，化学机械研磨)可用于去除沟道孔336外部的半导体材料，以形成平坦化的顶部表面。
在工艺步骤S1220处，可以在交替电介质堆叠层550的上部形成顶部选择栅(TSG)开口(例如，图6中的TSG开口620)。TSG开口620可以通过使用诸如光刻和蚀刻(例如RIE)的工艺来形成。在一些实施例中，TSG开口620垂直地穿透位于交替电介质堆叠层550顶部的三对第一和第二电介质层552/554。然而，TSG开口620延伸到其中的第一和第二电介质层552/554的数量不受限制，并且可以是针对3D存储器器件优化的任何其它合适的数量。注意，本文使用的“上部”或“顶部”意指远离衬底330，而“下部”或“底部”意指更靠近衬底330。
在工艺步骤S1230，可以在交替电介质堆叠层550中形成缝隙开口(例如，图7中的缝隙开口716)。缝隙开口716穿透整个交替电介质堆叠层550，并且暴露衬底330的至少一部分。缝隙开口716可以通过使用光刻和蚀刻(例如，RIE)来形成。
在一些实施例中，缝隙开口716可以将块存储器分成多个指存储器(例如，图2、图4A、图4B和图7中的指存储器218)。在一些实施例中，缝隙开口716的宽度“w2”可以大于TSG开口620的宽度“w1”。在一些实施例中，缝隙开口716在相同的3D存储器器件中可以具有不同的宽度。
在工艺步骤S1240处，通过用导电层(例如，图9中的导电层962)替换第二电介质层554，可以形成交替的导电和电介质层的膜堆叠层(例如，图9中的交替的导电和电介质层的膜堆叠层335)。
在一些实施例中，可以通过使用选择性的蚀刻工艺从交替电介质堆叠层550去除交替电介质堆叠层550的第二电介质层554，其中选择性的蚀刻工艺可以对第二电介质层554进行蚀刻，而对第一电介质层552的影响最小。在一个示例中，第二电介质层554包括氮化硅，第一电介质层552包括氧化硅。在所述示例中，可以通过使用热磷酸(H3PO4)来去除第二电介质层554。湿化学物质通过缝隙开口716和TSG开口620扩散，并且在平行于衬底330的顶部表面(如图8所示)的xy平面中水平地蚀刻第二电介质层554。在去除第二电介质层554之后，可以形成多个横向隧道(例如，图8中的横向隧道860)。横向隧道860被夹在各第一电介质层552之间。在形成横向隧道860之后，可以暴露沟道孔336中的存储膜337的各部分。
在一些实施例中，可以在形成横向隧道860之后布置栅极电介质层。栅极电介质层可以是任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，栅极电介质层还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任意组合。可以通过一个或多个合适的沉积工艺来布置栅极电介质层，例如CVD、PVD、ALD或其任意组合。
在一些实施例中，可以通过使用沉积工艺(例如，CVD、PVD、ALD、蒸发或其任意组合)在横向隧道860中布置导电材料来形成导电层962(如图9所示)。在一些实施例中，导电材料可以包括钨(W)、钛(Ti)、钽(Ta)、铝、氮化钨(WN)、氮化钛(TiN)、氮化钽(TaN)、多晶硅、硅化物、金属合金或其任意组合。
在工艺步骤S1250处，可以通过分别在TSG开口620和缝隙开口716内布置绝缘膜(例如，图10A和10B中的绝缘膜1064)来形成顶部选择栅(TSG)切口(例如，图10A中的TSG切口220)、缝隙沟槽(例如，图10A中的缝隙沟槽1066)以及栅极线缝隙(例如，图10B中的栅极线缝隙1067)。绝缘膜1064可以包括氧化硅、氮化硅、氮氧化硅或其任意组合。可以通过CVD、PVD、ALD、溅镀、蒸发等方法沉积绝缘膜1064。
在一些实施例中，缝隙开口716可以具有各种宽度。特定缝隙开口716的宽度可以大于TSG开口620的宽度“w1”。在所述示例中，可以选择绝缘膜1064的厚度，使得缝隙沟槽1066可以形成在缝隙开口716中，并且TSG切口220可以同时形成在TSG开口620中。在所述示例中，TSG开口620由绝缘膜1064完成填充，同时绝缘膜1064覆盖缝隙开口716的侧壁。
在一些实施例中，缝隙开口716可以具有各种宽度，其中特定缝隙开口718可以具有比其它缝隙开口更小的宽度。在所述示例中，可以选择绝缘膜1064的厚度，以使得绝缘膜1064可以完全填充TSG开口620和一些较窄的缝隙开口716。因此，栅极线缝隙1067和TSG切口220可以同时形成。在一些实施例中，例如化学机械研磨的平坦化工艺可以用于去除在TSG开口620和缝隙开口716外部的多余绝缘膜1064，并且形成平坦化的顶部表面。
在一些实施例中，在沉积之后，可以执行各向异性蚀刻工艺(例如，RIE)，以从缝隙沟槽1066的底部去除绝缘膜1064，并且暴露衬底330或掺杂源线区域344的至少一部分。交替的导电和电介质层的膜堆叠层335的顶部表面上的绝缘膜1064可以在各向异性蚀刻过程中同时被去除。
在工艺步骤S1260处，导电材料可以布置在缝隙沟槽1066中，以形成阵列公共源(ACS)(例如，图11中的ACS 1168)的导电芯(例如，导电芯1170)。在一些实施例中，导电芯1170可以包括钨(W)、铝(Al)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、多晶硅、金属合金、硅化物或其任意组合。在一些实施例中，可以通过CVD、PVD、ALD、溅镀、蒸发或其任意组合来布置导电芯1170。
在一些实施例中，平坦化工艺(例如，化学机械研磨)可用于去除缝隙沟槽1066外部的导电材料并且形成平面结构。
概括地说，本公开内容描述了3D存储器器件的各种实施例及其制造方法。
本公开内容的一个方面提供了一种用于形成三维(3D)存储器器件的方法，该方法包括在衬底上形成交替电介质堆叠层该方法还包括形成多个沟道孔，其中多个沟道孔在垂直于衬底的方向上垂直地穿透交替电介质堆叠层，并且暴露衬底的至少一部分。该方法还包括形成垂直地穿透交替电介质堆叠层的上部并且在平行于衬底的方向上横向地延伸的多个顶部选择栅开口。该方法还包括形成平行于多个顶部选择栅开口的多个缝隙开口，其中，多个缝隙开口垂直地穿透交替电介质堆叠层并且暴露衬底的至少一部分。该方法还包括用交替的导电和电介质层的膜堆叠层替换交替电介质堆叠层，在多个顶部选择栅开口中形成多个顶部选择栅切口，以及在多个缝隙开口中形成多个缝隙结构。
本公开内容的另一方面提供了一种三维(3D)存储器器件，其包括布置在衬底上的交替的导电和电介质层的膜堆叠层。所述3D存储器器件还包括多个存储串和缝隙结构，所述缝隙结构在垂直于衬底的方向上垂直地延伸穿透交替的导电和电介质层的膜堆叠层，其中所述多个缝隙结构在平行于衬底的方向上横向地延伸，并且所述多个存储串成行排列，存储串的每行存储串与相邻行的存储串交错排列。3D存储器器件还包括布置在相邻缝隙结构之间的两个或多个顶部选择栅切口，其中，两个或多个顶部选择栅切口垂直地穿透交替的导电和电介质层的膜堆叠层的上部，并且其中，两个或多个顶部选择栅切口平行于多个缝隙结构进行延伸。
特定实施例的前述描述将如此充分地揭示本公开内容的一般性质，以至于其它人可以通过应用本领域技术内的知识，容易地修改和/或适应这些特定实施例的各种应用，而无需过度的实验，并且不偏离本公开内容的一般概念。因此，基于本文给出的本公开内容和指导，这种适应和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解的是，本文的术语或措辞是出于描述而非限制的目的，以使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。
上面已经借助于说明特定功能及其关系的实现的功能构建框描述了本公开内容的实施例。为了描述的方便，本文任意定义了这些功能构建框的边界。只要适当地执行指定的功能及其关系，就可以定义替代边界。
概述和摘要部分可以阐述发明人所设想的本公开内容的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开内容和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同物来定义。

Claims (20)

1.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底上形成交替电介质堆叠层；
形成多个沟道孔，其中，所述多个沟道孔在垂直于所述衬底的方向上垂直地穿透所述交替电介质堆叠层，并且暴露所述衬底的至少一部分；
形成多个顶部选择栅开口,所述多个顶部选择栅开口垂直地穿透所述交替电介质堆叠层的上部并且在平行于所述衬底的方向上横向地延伸；
形成与所述多个顶部选择栅开口平行的多个缝隙开口，其中，所述多个缝隙开口垂直地穿透所述交替电介质堆叠层并且暴露所述衬底的至少一部分；
用交替的导电和电介质层的膜堆叠层替换所述交替电介质堆叠层；
在所述多个顶部选择栅开口中形成多个顶部选择栅切口；以及
在所述多个缝隙开口中形成多个缝隙结构。
2.根据权利要求1所述的方法，还包括：
形成排列成行的所述多个沟道孔，其中，所述沟道孔中的每行沟道孔与相邻行的所述沟道孔交错；
在相邻的顶部选择栅开口之间形成具有N行所述沟道孔的所述多个顶部选择栅开口，N是大于1的整数；以及
在相邻的缝隙开口之间形成具有M个所述顶部选择栅切口的所述多个缝隙开口，M是大于1的整数。
3.根据权利要求1所述的方法，其中，形成所述多个顶部选择栅切口和缝隙结构包括：
在所述多个顶部选择栅开口和缝隙开口内同时地布置绝缘膜，其中，所述绝缘膜被配置为填充所述多个顶部选择栅开口以形成所述多个顶部选择栅切口，以及覆盖所述多个缝隙开口中的至少一个缝隙开口的侧壁以形成缝隙沟槽；
从所述缝隙沟槽的底部去除所述绝缘膜以暴露所述衬底的至少一部分；以及
在所述缝隙沟槽内形成导电芯，其中，所述导电芯与所述衬底相接触以用作阵列公共源。
4.根据权利要求3所述的方法，其中，所述绝缘膜还被配置为填充所述多个缝隙开口中的至少一个缝隙开口以形成栅极线缝隙。
5.根据权利要求3所述的方法，其中，在所述缝隙沟槽内形成所述导电芯包括：
在所述缝隙沟槽内布置导电材料；以及
去除所述缝隙沟槽外部的多余导电材料。
6.根据权利要求5所述的方法，其中，去除所述缝隙沟槽外部的所述多余导电材料包括化学机械研磨。
7.根据权利要求1所述的方法，其中，形成所述交替电介质堆叠层包括：
形成在垂直于所述衬底的所述方向上垂直地堆叠的多个电介质层对，其中，每个电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。
8.根据权利要求1所述的方法，还包括：
在形成所述多个沟道孔之后，在所述多个沟道孔内依次布置存储膜、沟道层和芯填充膜。
9.根据权利要求8所述的方法，还包括：
在布置所述存储膜之前，在所述多个沟道孔内在衬底的所暴露的部分上布置外延层，其中，所述外延层与所述沟道层相连接。
10.根据权利要求8所述的方法，还包括：
在形成所述芯填充膜之后，在所述沟道孔的上部形成顶部沟道结构，其中，所述顶部沟道结构与所述沟道层相连接。
11.根据权利要求1所述的方法，其中，用所述交替的导电和电介质层的膜堆叠层替换所述交替电介质堆叠层包括：
去除所述交替电介质堆叠层的所述第二电介质层以形成横向沟槽；以及
在所述横向沟槽内布置导电层。
12.一种三维(3D)存储器器件，包括：
布置在衬底上的交替的导电和电介质层的膜堆叠层；
多个存储串和缝隙结构，其在垂直于所述衬底的方向上垂直地延伸，穿透所述交替的导电和电介质层的膜堆叠层，其中，所述多个缝隙结构在平行于所述衬底的方向上横向地延伸，并且所述多个存储串成行排列，存储串中的每行存储串与相邻行存储串交错；以及
布置在相邻缝隙结构之间的两个或多个顶部选择栅切口，其中，所述两个或多个顶部选择栅切口垂直地穿透所述交替的导电和电介质层的膜堆叠层的上部，并且其中，所述两个或多个顶部选择栅切口平行于所述多个缝隙结构来延伸。
13.根据权利要求12所述的3D存储器器件，其中，所述交替的导电和电介质层的膜堆叠层包括：
垂直地堆叠的多个导电和电介质层对，其中，每个导电和电介质对包括电介质层和导电层。
14.根据权利要求12所述的3D存储器件，其中，所述多个缝隙结构和所述两个或更多顶部选择栅切口包括同时地布置的绝缘膜。
15.根据权利要求14所述的3D存储器件，其中，所述缝隙结构中的至少一个缝隙结构还包括导电芯，其中，所述导电芯与所述衬底相接触。
16.根据权利要求12所述的3D存储器器件，其中，每个存储串包括：
布置在每个存储串底部的外延层；
芯填充膜，其布置在每个存储串的中心；
覆盖所述芯填充膜的侧壁的沟道层，其中，所述沟道层与所述外延层相接触；
覆盖所述沟道层的侧壁的存储膜；以及
顶部沟道结构，其布置在每个存储串的上部，其中，所述顶部沟道结构与所述沟道层相接触。
17.根据权利要求12所述的3D存储器器件，其中，所述多个缝隙结构被配置为将块存储器分成指存储器，每个指存储器包括M个所述顶部选择栅切口，其中，M是大于1的整数。
18.根据权利要求17所述的3D存储器器件，其中，所述顶部选择栅切口被配置为将每个指存储器分成切片存储器，每个切片存储器包括N行的所述存储串，其中，N是大于1的整数。
19.根据权利要求12所述的3D存储器器件，其中，所述两个或更多顶部选择栅切口包括小于所述多个存储串的直径的宽度。
20.根据权利要求12所述的3D存储器器件，其中，所述两个或多个顶部选择栅切口垂直地穿透所述交替的导电和电介质层的膜堆叠层的顶部三个导电和电介质对。
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