CN115915763A - 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法 - Google Patents

包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法 Download PDF

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Abstract

本公开涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。所述包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括导体叠层上方交替的绝缘叠层和导电叠层。所述导体叠层处于包括水平细长的导电线的下部叠层的正上方。绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间。存储器单元串包括延伸穿过所述绝缘叠层和所述导电叠层的沟道材料串。所述沟道材料串直接电耦合到所述导体叠层的导体材料。穿阵列通孔TAV区包括个别地直接电耦合到所述导电线中的一者的TAV。绝缘体壁处于所述TAV区中。所述绝缘体壁竖直延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的。还公开了方法。

Description

包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
技术领域
本文公开的实施例涉及包括存储器单元串的存储器阵列以及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种集成电路***且在计算机***中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可以是易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器在常规上被指定为具有至少约10年保留时间的存储器。易失性存储器会消散，且因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保留时间。无论如何，存储器单元经配置以在至少两个不同的可选择状态保留或存储存储内容。在二进制***中，所述状态被视作“0”或“1”。在其它***中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与沟道区分开。向栅极施加合适的电压允许电流通过沟道区从源极/漏极区中的一者流动到另一者。当从栅极移除电压时，电流在很大程度上被阻止流动通过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆可编程电荷存储区。
快闪存储器是一种存储器，且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置将快闪存储器用在固态驱动器中来替代常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使制造商能够提供针对增强特征远程升级装置的能力。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如第2015/0228651号、第2016/0267984号和第2017/0140833号美国专利申请公开案中的任一者中所展示和描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线叠层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含个别“台阶”(替代地称为“阶”或“阶梯”)，其限定个别字线的接触区，竖向延伸的导电通孔在其上接触以提供对字线的电存取。
发明内容
在一个方面，本公开提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在包括水平细长的导电线的下部叠层正上方形成导体叠层，绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间；所述导体叠层、所述绝缘体叠层和所述下部叠层共同地包括横向间隔开的存储器块区和穿阵列通孔(TAV)区；在所述TAV区中形成绝缘体壁，所述绝缘体壁延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的；在所述导体叠层上方且在所述绝缘体壁上方形成包括竖直交替的不同组成的第一叠层和第二叠层的堆叠，且形成延伸穿过所述第一叠层和所述第二叠层且直接电耦合到所述导体叠层中的导体材料的沟道材料串；以及在所述TAV区中形成TAV，所述TAV个别地延伸以直接电耦合到所述导电线中的一者。
在另一方面，本公开进一步提供一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在包括水平细长的导电线的下部叠层正上方形成导体叠层，绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间；在所述导体叠层上方形成将包括竖直交替的第一叠层和第二叠层的堆叠的下部部分；所述下部部分、所述导体叠层、所述绝缘体叠层和所述下部叠层共同地包括横向间隔开的存储器块区和穿阵列通孔(TAV)区，所述TAV区包括个别地延伸穿过所述绝缘体叠层且直接电耦合到所述导电线中的一者的下部通孔；在所述TAV区中形成绝缘体壁，所述绝缘体壁从所述下部部分延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的；在所述下部部分上方和所述绝缘体壁上方形成所述堆叠的上部部分的所述竖直交替的不同组成的第一叠层和第二叠层，且形成延伸穿过所述上部部分中的所述第一叠层和所述第二叠层到所述下部部分且直接电耦合到所述导体叠层中的导体材料的沟道材料串；以及在所述TAV区中在所述下部通孔正上方形成上部通孔，且所述上部通孔个别地延伸以直接电耦合到所述下部通孔中的个别下部通孔以形成个别TAV。
在又一方面，本公开进一步提供一种包括存储器单元串的存储器阵列，其包括：横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括导体叠层上方交替的绝缘叠层和导电叠层，所述导体叠层处于包括水平细长的导电线的下部叠层的正上方，绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间，存储器单元串包括延伸穿过所述绝缘叠层和所述导电叠层的沟道材料串，所述沟道材料串直接电耦合到所述导体叠层的导体材料；穿阵列通孔(TAV)区，其包括个别地直接电耦合到所述导电线中的一者的TAV；以及在所述TAV区中的绝缘体壁，所述绝缘体壁延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的。
附图说明
图1是可为更大衬底(例如，半导体晶片，且未展示)的部分的裸片或裸片区域的图解顶部平面图。
图2是根据本发明的实施例的在处理中的图1的一部分的放大图解横截面图，且穿过图5中的线2-2。
图3是穿过图5中的线3-3的图解横截面图。
图4到37是根据本发明的一些实施例的在处理中的图1到3的构造或其部分或替代和/或额外实施例的图解依序截面图和/或放大图。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如是在阵列下方具有***控制电路***(例如，阵列下CMOS(CMOS-under-array))的NAND或其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的独立于晶体管栅极的形成时间的其它处理。本发明的实施例还涵盖一种与制造方法无关的存储器阵列(例如NAND架构)。参考可视为“后栅”或“替换栅”过程的图1到37来描述实例方法实施例。此外且无论如何，以下处理步骤顺序只是一个实例，且可使用实例处理步骤的其它顺序(有或没有其它处理步骤)而无论是否使用“后栅/替换栅”处理。
图1展示包括裸片或裸片区域100的实例图解实施例，所述裸片或裸片区域可以是更大衬底(例如，半导体晶片，且未展示)的部分且将在所述裸片或裸片区域中制造存储器阵列。实例裸片区域100包括至少一个存储平面区105(展示四个)、个别存储器平面区105中的存储器块区58、阶梯区60(在存储器平面的纵向端部展示两个)和***电路***区PC(展示两个)。在此文中，“块”一般包含“子块”。可使用替代定向，例如在紧邻的存储器平面(未展示)之间具有阶梯区。区105、58、60和/或PC可能在此处理点处不可辨别。图2到5是裸片区域100的部分的较大且不同比例的图解视图。
参考图2到5，在形成晶体管和/或存储器单元(尚未制造)的竖向延伸串的阵列或阵列区12以及形成穿阵列通孔(TAV)区19的方法中展示构造10。“TAV区”是存在或将形成有效TAV的区。“有效TAV”是电路有效导电互连件，其延伸穿过堆叠18*(下文描述)且在已制造或正在制造的集成电路***的成品构造中在不同高度处于电子组件之间。TAV区还可含有一或多个虚设TAV(即，在已制造或正在制造的集成电路***的成品结构中延伸穿过堆叠18*的电路无效结构)。实例TAV区19可处于个别存储器平面105中(即，平面内；例如，图1)或平面外(即，存储器平面区之外；例如，平面边缘或在阶梯区60中)。仅举例来说，实例平面内TAV区19在图1中如此指定。关于单个TAV区19继续论述，但可能会存在本发明适用的多个TAV区，且不论这多个TAV区是在平面内还是在平面外和/或平面内和平面外的组合。
实例构造10包括基底衬底11，所述基底衬底包括导电性/导体/导电、半导电性/半导体/半导电和/或绝缘性/绝缘体/绝缘(即，本文中为电性地)材料。各种材料竖向形成于基底衬底11上。材料可在图2到5描绘的材料的旁边、竖向内侧或竖向外侧。举例来说，其它部分制造或整体制造的集成电路***组件可提供于基底衬底11上方、周围或内部某处。还可制造用于操作存储单元的竖向延伸串的阵列(例如，阵列12或存储器阵列区12)中的组件的控制和/或其它***电路***，且所述电路***可能或可能并非完全或部分地位于阵列或子阵列内。此外，也可独立地、先后地或以其它方式相对彼此制造和操作多个子阵列。在此文中，“子阵列”也可视为阵列。
下部叠层13形成于衬底11上方且包括水平细长的导电线80，所述导电线包括导电材料79(例如，金属材料)。导电线80可以是***阵列下电路***的部分，且无论如何，可具有对本发明而言不重要的任何配置或定向。下部叠层13中的绝缘材料83(例如，二氧化硅和/或氮化硅)在导电线80之间。导电线80将很可能也在阵列区12中，但为了简洁起见未在其中展示。包括绝缘体材料15的绝缘体叠层14在下部叠层13上方形成(例如，分别包括不同组成材料26和24，例如氮化硅和二氧化硅)。
包括导体材料17的导体叠层16直接形成于下部叠层13上方，其中绝缘体叠层14竖直处于下部叠层13与导体叠层16之间。如所展示，导体材料17包括处于下部导体材料44正上方且与其直接电耦合(例如，直接抵靠)的上部导体材料43，所述下部导体材料与上部导体材料43具有不同组成。在一个实施例中，上部导体材料43包括导电掺杂半导电材料(例如，n型掺杂或p型掺杂多晶硅)。在一个实施例中，下部导体材料44包括金属材料(例如，金属硅化物，例如WSix)。导体叠层16可包括用于控制对将在阵列12内形成的晶体管和/或存储器单元的读取和写入存取的控制电路***(例如***阵列下电路***和/或共同源极线或板)的部分。在一个实施例中，TAV区19包括下部通孔81(例如，金属材料)，其个别地延伸穿过绝缘体叠层14且直接电耦合到导电线80中的一者。下部通孔81可包含或周围具有绝缘内衬(例如，二氧化硅和/或氮化硅，且未展示)。
在一个实施例中，堆叠18*的下部部分18L形成于衬底11和导体叠层16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*将包括竖直交替的导电叠层22*和绝缘叠层20*，其中叠层22*的材料具有与叠层20*的材料不同的组成。下部部分18L、导体叠层16、绝缘体叠层14和下部叠层13共同地包括横向间隔开的存储器块区58(其在成品电路***构造中将包括横向间隔开的存储器块58)且包括TAV区19。在此文中，除非另有指示，否则“块”通常包含“子块”。存储器块区58和所得存储器块58(尚未展示)可被视为纵向细长的且还沿着方向55定向，例如相对于彼此水平平行。存储器块区58可能在此处理点处不可辨别。TAV区可在存储器块区内(未展示)。
导电叠层22*(替代地称为第一叠层)可能不包括导电材料，且绝缘叠层20*(替代地称为第二叠层)可能不包括绝缘材料或结合由此初始地描述的“后栅”或“替换栅”实例方法实施例在此处理点可以是绝缘的。在一个实施例中，下部部分18L包括处于导体材料17正上方(例如，直接抵靠)的第二叠层20*的最下部叠层20z。实例最下部第二叠层20z是绝缘的且可为牺牲性的(例如，包括材料62，例如二氧化硅和/或氮化硅)。第二叠层20*的次最下部第二叠层20x处于最下部第二叠层20z的正上方(例如，包括材料63，例如二氧化硅和/或氮化硅)。包括牺牲材料77(例如，多晶硅或氮化硅)的第一叠层22*的最下部叠层22z竖直处于最下部第二叠层20z与次最下部第二叠层20x之间。在一个实施例中，下部部分18L包括导电材料叠层21，所述导电材料叠层包括处于次最下部第二叠层20x正上方的导电材料47(例如，导电掺杂多晶硅)。在一个实施例中，下部部分18L包括最上部叠层，例如下一次最下部第二叠层20w(例如，包括材料24)。叠层20w和21相对于彼此可具有相同或不同厚度。可存在额外叠层。举例来说，一或多个额外叠层可处于叠层20w上方(叠层20w由此不是部分18L中的最上部叠层，未展示)，处于叠层20w与叠层21之间(未展示)，和/或处于叠层22z下方(除20z外未展示)。
在TAV区中形成水平定向的绝缘体壁，其中此类绝缘体壁延伸穿过导体叠层和绝缘体叠层到下部叠层(例如，当存在时，从下部部分18L延伸，且在此情况下在一个实施例中从中穿过)。参考图6到17描述这样做的实例方法。
参考图6到11，已(例如，通过光刻图案化和蚀刻)穿过下部部分18L、导体叠层16和绝缘体叠层14到下部叠层13形成壁沟槽82(例如，其中将形成绝缘体壁的沟槽)。
参考图12到17，绝缘材料84已形成于壁沟槽82中且平坦化至少回到下部部分18L的顶部。由此，水平定向的绝缘体壁85*形成，且在一个实施例中从下部部分18L(在一个实施例中如所展示穿过其中)延伸穿过导体叠层16和绝缘体叠层14到下部叠层13。在一个实施例中，绝缘体壁85*包括(例如，穿过图14中的截面线17-17的)第一竖直横截面中的一系列第一绝缘体壁85y和(例如，穿过图14中的截面线16-16的)第二竖直横截面中的一系列第二绝缘体壁85x。在一个此类实施例中且如所展示，第一和第二竖直横截面相对于彼此正交。无论如何，在一个实施例中，个别绝缘体壁85*跨越多个导电线80上方。
在一个实施例中，个别绝缘体壁85*具有直接抵靠着个别导电线80的顶部跨越所述顶部的一个区86。在一个此类实施例中，个别绝缘体壁85*具有向下延伸到紧邻的导电线80(即，其间不存在其它线80)之间的另一区87。无论如何，在一个实施例中，个别绝缘体壁85*具有相对于彼此竖直厚度不同的纵向交替区(例如，区86和87)。无论如何，在一个实施例中，个别绝缘体壁85*具有相对于彼此竖直厚度不同的纵向交替区(例如，分别具有厚度T1和T2的区86和87)。
参考图18到23，堆叠18*的上部部分18U已形成于下部部分18L上方和绝缘体壁85*上方。上部部分18U包括竖直交替的不同组成的第一叠层22和第二叠层20。第一叠层22可为导电的，且第二叠层20可为绝缘的，但结合由此初始地描述的“后栅”或“替换栅”实例方法实施例在此处理点不必是绝缘的。实例第一叠层22和第二叠层20分别包括不同组成材料26和24(例如，氮化硅和二氧化硅)。实例上部部分18U展示为在下部部分18L上方以第一叠层22开始，但这可替代地以第二叠层20开始(未展示)，或叠层20w可视为处于上部部分18U中(未如此指定)。此外，且作为实例，下部部分18L可经形成以具有一或多个第一和/或第二叠层作为其顶部。无论如何，仅展示了少量叠层20和22，更有可能的是，上部部分18U(以及由此堆叠18*)包括几十个、一百个或更多个等叠层20和22。此外，可以是或可以不是***和/或控制电路***的部分的其它电路***可处于导体叠层16与堆叠18*之间。仅举例来说，此类电路***的导电材料和绝缘材料的多个竖直交替叠层可在最下部导电叠层22下方和/或在最上部导电叠层22上方。举例来说，一或多个选择栅极叠层(未展示)可在导体叠层16与最下部导电叠层22之间，且一或多个选择栅极叠层可在最上部导电叠层22上方。替代地或另外，所描绘的最上部和最下部导电叠层22中的至少一者可以是选择栅极叠层。
已(例如，通过蚀刻)穿过上部部分18U中的第二叠层20和第一叠层22到下部部分18L中的导体叠层16(例如，至少到下部部分18L中的最下部第一叠层22z)形成沟道开口25。沟道开口25可随着在堆叠18中移动更深而径向向内渐缩(未展示)。在一些实施例中，沟道开口25可如所展示进入导体叠层16的导体材料17中，或可止于其顶部(未展示)。替代地，作为实例，沟道开口25可止于最下部第二叠层20z顶部或内部。使沟道开口25至少延伸到导体叠层16的导体材料17的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻停止材料(未展示)可在导体叠层16的导电材料17内或顶上，以有助于在有此类期望时相对于导体叠层16停止对沟道开口25的蚀刻。此类蚀刻停止材料可以是牺牲性或非牺牲性的。
晶体管沟道材料可竖向地沿着绝缘叠层和导电叠层形成于个别沟道开口中，因此包括与导体叠层中的导体材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构经形成以包括电荷阻挡区、存储材料(例如电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着个别电荷阻挡区。绝缘电荷传递材料(例如具有包夹在两个绝缘体氧化物[例如二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向处于沟道材料与存储材料之间。
在一个实施例中且如所展示，电荷阻挡材料30、存储材料32和电荷传递材料34竖向地沿着绝缘叠层20和导电叠层22形成于个别沟道开口25中。晶体管材料30、32和34(例如存储器单元材料)可通过例如在堆叠18*上方和个别开口25内沉积所述晶体管材料的相应薄层、随后将此薄层至少平坦化回到堆叠18*的顶部表面来形成。
作为沟道材料串53的沟道材料36也竖向地沿着绝缘叠层20和导电叠层22形成于沟道开口25中。归因于比例，材料30、32、34和36在一些图中共同展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的晶体半导体材料，例如一或多种硅、锗和所谓III/V族半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一者的实例厚度是25到100埃。可进行冲压蚀刻以从沟道开口25的基底(未展示)移除材料30、32和34以露出导体叠层16，使得沟道材料36直接抵靠导体叠层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一者单独地发生(如所展示)，或可仅相对于一些材料发生(未展示)。替代地且仅作为举例，可不进行冲压蚀刻，且沟道材料36可仅通过单独的导电互连件(尚未展示)直接电耦合到导体叠层16的导体材料17。无论如何，可在形成上部部分18U之前在沟道开口25将在的水平位置中在下部部分18L中形成牺牲性蚀刻停止插塞(未展示)。可随后通过蚀刻材料24和26以在牺牲性插塞的材料上或内部停止然后掘出此类插塞的其余材料来形成沟道开口25，之后在沟道开口25中形成材料。在沟道开口25中展示径向中心实心介电材料38(例如，旋涂介电体、二氧化硅和/或氮化硅)。替代地且仅作为举例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
在一个实施例中，绝缘体壁85*个别地具有在堆叠18*的上部部分18U的底部92处或下方的顶部91。无论如何，在一个实施例中，绝缘体壁85*个别地具有与堆叠18*的下部部分18L的顶部93在竖向上重合的顶部91。
参考图24和25，上部通孔88已直接形成于TAV区19中，且其个别地延伸以直接电耦合到个别下部通孔81以形成个别TAV 89。因此，且在一个实施例中，个别TAV 89包括相对于彼此在不同时间形成的下部通孔81和上部通孔88。替代地，且作为举例，个别通孔89可在此处理点处在不存在早先形成下部通孔81的情况下在单个掩蔽步骤中形成(未展示)。实例上部通孔88周围具有绝缘内衬90(例如，二氧化硅和/或氮化硅)。在一个实施例中，紧邻的第一绝缘体壁85y(即，其间不存在其它壁85y)结合紧邻的第二绝缘体85x壁(即，其间不存在其它壁85x)包围个别TAV 89。
参考图26和27，已(例如，通过各向异性蚀刻)穿过上部部分18U在堆叠18*中形成水平细长的沟槽40，且所述沟槽延伸穿过次最下部第二叠层20x到最下部第一叠层22z的牺牲材料77。沟槽40个别地处于横向紧邻的存储器块区58之间。沟槽40可在竖直横截面中横向向内渐缩，从而更深地移动到堆叠18中。仅作为举例且为了简洁起见，沟道开口25展示为以每行三个和四个沟道开口25的交错行的群组或列布置。沟槽40通常将宽于沟道开口25(例如，10到20倍宽，但为简洁起见未展示此类较宽程度)。可使用任何替代性现有或将来开发的布置和构造。沟槽40和沟道开口25可相对于彼此按任何次序或同时形成。
如所展示的沟槽40已形成以延伸到最下部第一叠层22z的材料77。作为一个实例，沟槽40可初始地通过蚀刻材料24、26和47(可能使用不同的各向异性蚀刻化学物质)且停止于次最下部第二叠层20x的材料63上或内部而形成。可接着形成薄牺牲衬里94(例如，氧化铪、氧化铝、多层二氧化硅和氮化硅等)，接着冲压蚀穿所述薄牺牲衬里以暴露材料63，然后冲压蚀穿材料63以暴露材料77。替代地，且仅作为举例，具有与沟槽40相同的总体水平轮廓的牺牲刻蚀停止线(未展示)可个别地形成于导电材料叠层21(当存在时)中，在次最下部第二叠层20x的材料63正上方且与所述材料接触，之后形成上部部分18U。可随后通过蚀刻材料24和26以在个别牺牲线的材料上或内部停止然后掘出此类牺牲线的其余材料来形成沟槽40，之后形成薄牺牲衬里94。可直接抵靠着TAV区19形成一或多个沟槽40(未展示)，包含例如部分在所述TAV区内(未展示)。替代地，最靠近TAV区19的沟槽40可与所述TAV区横向间隔开。
在一个实施例中，牺牲材料77被替换为将沟道材料串53的沟道材料36与导体叠层16的导体材料17直接电耦合在一起的导电材料。举例来说，且参考图28到30，在图26和27展示的那些处理步骤之后已发生若干实例处理步骤。已通过沟槽40从最下部第一叠层22z移除牺牲材料77(未展示)以在最下部第二叠层20z与次最下部第二叠层20x之间竖直地留下或形成空隙空间。这可例如通过理想情况下相对于材料62和63选择性进行的各向同性蚀刻来实现，所述各向同性蚀刻例如使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料77为氮化硅，或使用四甲基氢氧化铵[TMAH]，其中材料77为多晶硅。从业者能够针对其它材料77选择其它化学物质。
随后，在一个实施例中，在叠层22z中蚀刻材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅，或二氧化硅和氮化硅的组合)以暴露最下部第一叠层22z中的沟道材料串53的沟道材料36的侧壁41。叠层22z中的材料30、32和34中的任一者可被视为叠层中的牺牲材料。举例来说，考虑其中衬里94是一或多种绝缘氧化物(除二氧化硅以外)，且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多者的实施例。在此类实例中，所描绘的构造可通过使用经改性或不同的化学物质来相对于另一化学物质选择性地依序蚀刻二氧化硅和氮化硅而产生。举例来说，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，且在此类实例中，此类蚀刻化学物质可以交替方式使用，其中期望实现所描绘的实例构造。在一个实施例中且如所展示，已相对于衬里94(当存在时)选择性地进行此类蚀刻。在一个实施例中，还移除材料62和63(未在存储器块区58中展示)。当如此移除时，此类材料可在移除材料30、32和34时例如在材料62和63包括二氧化硅和氮化硅中的一者或两者的情况下移除。替代地，当如此移除时，可单独地移除此类材料(例如，通过各向同性蚀刻)。从业者能够在期望如所展示的构造的情况下选择其它化学物质以用于蚀刻其它不同材料。
在暴露侧壁41之后，导电材料42(例如，导电掺杂多晶硅)形成于最下部第一叠层22z中，且在一个实施例中，直接抵靠沟道材料36的侧壁41。在一个实施例中且如所展示，此类材料已形成为直接抵靠导电材料叠层21的导电材料47的底部且直接抵靠导体叠层16的导体材料43的顶部，由此将个别沟道材料串53的沟道材料36与导体叠层16的导体材料43和导电材料叠层21的导电材料47直接电耦合在一起。随后且作为举例，从沟槽40移除导电材料42，同样也移除牺牲衬里94(未展示)。可在形成导电材料42之前或之后移除牺牲衬里94。
参考图31到37，已例如通过相对于其它暴露的材料理想地选择性地经由沟槽40各向同性地蚀刻掉(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料26为氮化硅且其它材料包括一或多种氧化物或多晶硅)移除阵列区12中的导电叠层22的材料26。在实例实施例中，阵列区12中的导电叠层22中的材料26是牺牲性的且已由导电材料48替换，且此后从沟槽40移除，由此形成个别导电线29(例如，字线)和个别晶体管和/或存储器单元56的竖向延伸串49。在一个实施例中且如所展示，绝缘体壁85*的个别顶部91在存储器单元56下方。
可从TAV区域19中移除一些、所有材料26或不移除任何材料(未展示从中移除)，这例如取决于离其最近的沟槽40的接近度和/或上部部分18U中的叠层22中是否存在蚀刻阻挡材料/结构(未展示)。
可在形成导电材料48之前形成薄的绝缘衬里(例如Al2O3且未展示)。一些晶体管和/或一些存储器单元56的大致位置用括号或用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘的实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电叠层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电叠层中可能是每沟道开口多个字线，且未展示)。导电材料48可视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50。在描绘的实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可视为横向处于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电叠层22的导电材料48在形成开口25和/或沟槽40之后形成。替代地，例如关于“先栅”处理，导电叠层的导电材料可在形成沟道开口25和/或沟槽40(未展示)之前形成。
电荷阻挡区(例如，电荷阻挡材料30)处于存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可阻止电荷载流子穿出存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，且在擦除模式下，电荷阻挡件可阻止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用以阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。作为另外的实例，电荷阻挡区可包括存储材料(例如材料32)的横向(例如径向)外部部分，其中此类存储材料是绝缘的(例如在绝缘存储材料32与导电材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独组成绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(如果存在)的交接处结合绝缘体材料30可一起充当电荷阻挡区，且替代地或另外可充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多者。
居间材料57已形成于沟槽40中，且由此在横向上位于横向紧邻的存储器块58之间，且在纵向上沿着所述存储器块形成。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多者，且无论如何，可促进成品电路***构造中导电叠层22相对于彼此的短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多者。在此文中，“未掺杂”是一种材料，所述材料中具有导电性增加的杂质的从0个原子/立方厘米到1×1012个原子/立方厘米的原子。在此文中，“掺杂的”是一种其中具有导电性增加的杂质的大于1×1012个原子/立方厘米的原子的材料，且“导电掺杂”是其中具有导电性增加的杂质的至少1×1018个原子/立方厘米的原子的材料。居间材料57可包含穿阵列通孔(未展示)。
本文相对于其它实施例展示和/或描述的任何其它属性或方面可用于参考上文实施例展示和描述的实施例。
在一个实施例中，一种用于形成包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)的方法包括在包括水平细长的导电线(例如，80)的下部叠层(例如，13)正上方形成导体叠层(例如，16)。绝缘体叠层(例如，14)竖直处于导体叠层与下部叠层之间。导体叠层、绝缘体叠层和下部叠层共同地包括横向间隔开的存储器块区(例如，58)和穿阵列通孔(TAV)区(例如，19)。绝缘体壁(例如，85*)形成于TAV区中。绝缘体壁延伸穿过导体叠层和绝缘体叠层到下部叠层，且为水平伸长的(例如，不论是否存在堆叠18L)。包括竖直交替的不同组成第一叠层(例如，22)和第二叠层(例如，20)的堆叠(例如，18U)形成于导体叠层上方和绝缘体壁上方。形成沟道材料串(例如，53)，其延伸穿过第一叠层和第二叠层且直接电耦合到导体叠层中的导体材料(例如，17)。在TAV区中形成TAV(例如，89)，所述TAV个别地延伸以直接电耦合到导电线中的一者。
在一个实施例中，绝缘体壁个别地具有在堆叠的底部(例如，92)处或下方的顶部(例如，91)。在一个实施例中，绝缘体壁个别地具有在存储器单元下方的顶部。在一个实施例中，所述绝缘体壁个别地具有在导体叠层的平坦顶部(例如，95)上方的平坦顶部。在一个实施例中，绝缘体壁包围个别TAV。
可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的任一属性。同样，上文所描述的方法实施例可并入、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，一种包括存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)包括横向间隔的存储器块(例如，58)，所述横向间隔开的存储器块个别地包括竖直堆叠(例如，18*)，所述竖直堆叠包括导体叠层(例如，14)上方的交替绝缘叠层(例如，20*)和导电叠层(例如，22*)。所述导体叠层处于包括水平细长的导电线(例如，80)的下部叠层(例如，13)的正上方。绝缘体叠层(例如，16)竖直处于导体叠层与下部叠层之间。存储器单元串包括延伸穿过绝缘叠层和导电叠层的沟道材料串(例如，53)。沟道材料串直接电耦合到导体叠层的导体材料(例如，17)。存在穿阵列通孔(TAV)区，且其包括个别地直接电耦合到导电线中的一者的TAV(例如，89)。绝缘体壁(例如，85*)处于所述TAV区中，且竖直延伸穿过导体叠层和绝缘体叠层到下部叠层，且为水平伸长的。可使用本文相对于其它实施例所展示和/或描述的任何其它属性或方面。
上述处理或构造可视为与组件阵列相关，所述组件阵列形成为底层的基底衬底上方或作为底层的基底衬底的部分的此类组件的单个堆叠或单个叠组或在所述单个堆叠或单个叠组内(但所述单个堆叠/叠组可具有多个叠层)。用于操作或存取阵列内的此类组件的控制和/或其它***电路***还可作为成品构造的部分形成于任何位置，且在一些实施例中可在阵列下方(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于图中展示或上文描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，且不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。居间结构可提供于竖直紧邻的堆叠/叠组之间(例如，额外电路***和/或介电层)。另外，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且依序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路***中且可并入于电子***中。此类电子***可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子***可以是以下广泛范围的***中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、载具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制***、航空器等。
在此文件中，除非另有指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“在...下”、“底下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)且可在制造期间相对于此方向处理衬底，且竖直是大体与此方向正交的方向。提及“恰好水平”是指沿着主衬底表面的方向(即，与所述表面不形成度数)且可在制造期间相对于此方向处理衬底。此外，如本文中所使用的“竖直”和“水平”是相对于彼此大体上垂直的方向，且与衬底在三维空间中的定向无关。另外，“竖向延伸”和“竖向地延伸”是指从恰好水平偏离至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”以及其类似者参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“处于正下方”和“正下方”要求两个所陈述区/材料/组件相对于彼此的至少一些橫向重叠(即，水平地)。另外，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向外侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“底下”和“下方”仅要求在另一所陈述区/材料/部件下方的所陈述区/材料/部件的某一部分在另一所陈述区/材料/部件的竖向内侧(即，与两个所陈述区/材料/部件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一者可为均质的或非均质的，且无论如何在其所覆的任何材料上方可为连续的或不连续的。在针对任何材料提供一或多种实例组合物的情况下，所述材料可包括此类一或多种组合物、主要由此类一或多种组合物组成或由此类一或多种组合物组成。此外，除非另行说明，否则可使用任何合适的现有或未来开发的技术形成每种材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子注入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区域可具有基本恒定的厚度或具有可变的厚度。如果具有可变厚度，则除非另有指示，否则厚度是指平均厚度，且此类材料或区将因厚度可变而具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求两个所陈述材料或区的可能彼此直接抵靠的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均质的情况下。如果两个所陈述材料或区彼此并未直接抵靠，则在此类材料或区并非均质的情况下，“不同组成”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，当材料、区或结构相对于彼此存在至少一些物理接触时，所陈述材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，“上方”、“上”、“邻近”、“沿着”和前面没有“直接”的“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区-材料-组件之间且电耦合到所述区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔断器等)。
在此文件中对“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，且组件已经或可沿着所述“行”和“列”形成。“行”和“列”相对于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对于彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可相对于彼此以90°或以一或多个其它角度相交(即，除平角外)。
本文中的导电性/导体/导电材料中的任一者的成分可以是金属材料和/或导电掺杂的半导电性/半导体/半导电材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
在本文中，关于蚀刻(etch，etching)、移除(removing，removal)、沉积、形成(forming)和/或形成(formation)而对“选择性”的任何使用是一种所陈述材料相对于所作用的另一种所陈述材料以至少2：1的体积比率进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以至少2:1的体积比率使一种材料相对于另一种或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结语
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在包括水平细长的导电线的下部叠层正上方形成导体叠层。绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间。导体叠层、绝缘体叠层和下部叠层共同地包括横向间隔开的存储器块区和穿阵列通孔(TAV)区。绝缘体壁形成于TAV区中。所述绝缘体壁延伸穿过导体叠层和绝缘体叠层到下部叠层，且为水平细长的。包括竖直交替的不同组成的第一叠层和第二叠层的堆叠形成于导体叠层上方和绝缘体壁上方。形成沟道材料串，其延伸穿过第一叠层和第二叠层且直接电耦合到导体叠层中的导体材料。在TAV区中形成TAV，所述TAV个别地延伸以直接电耦合到导电线中的一者。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括：在包括水平细长的导电线的下部叠层正上方形成导体叠层。绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间。在导体叠层上方形成将包括竖直交替的第一叠层和第二叠层的堆叠的下部部分。下部部分、导体叠层、绝缘体叠层和下部叠层共同地包括横向间隔开的存储器块区和穿阵列通孔(TAV)区。TAV区包括个别地延伸穿过绝缘体叠层且直接电耦合到导电线中的一者的下部通孔。绝缘体壁形成于TAV区中。所述绝缘体壁从下部部分延伸穿过导体叠层和绝缘体叠层到下部叠层，且为水平细长的。在下部部分上方和绝缘体壁上方形成堆叠的上部部分的竖直交替的不同组成的第一叠层和第二叠层。形成沟道材料串，其延伸穿过上部部分中的第一叠层和第二叠层到下部部分且直接电耦合到导体叠层中的导体材料。TAV区中的上部通孔形成于下部通孔正上方，且个别地延伸以直接电耦合到个别下部通孔以形成个别TAV。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向间隔开的存储器块，所述存储器块个别地包括竖直堆叠，所述竖直堆叠包括导体叠层上方交替的绝缘叠层和导电叠层。所述导体叠层处于包括水平细长的导电线的下部叠层的正上方。绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间。存储器单元串包括延伸穿过所述绝缘叠层和所述导电叠层的沟道材料串。所述沟道材料串直接电耦合到所述导体叠层的所述导体材料。穿阵列通孔(TAV)区包括个别地直接电耦合到所述导电线中的一者的TAV。绝缘体壁处于所述TAV区中。所述绝缘体壁竖直延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的。
根据规定，已关于结构和方法特征而以或多或少特定的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如字面所说明的整个范围，且应根据等同原则恰当地进行解释。

Claims (33)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在包括水平细长的导电线的下部叠层正上方形成导体叠层，绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间；所述导体叠层、所述绝缘体叠层和所述下部叠层共同地包括横向间隔开的存储器块区和穿阵列通孔TAV区；
在所述TAV区中形成绝缘体壁，所述绝缘体壁延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的；
在所述导体叠层上方且在所述绝缘体壁上方形成包括竖直交替的不同组成的第一叠层和第二叠层的堆叠，且形成延伸穿过所述第一叠层和所述第二叠层且直接电耦合到所述导体叠层中的导体材料的沟道材料串；以及
在所述TAV区中形成TAV，所述TAV个别地延伸以直接电耦合到所述导电线中的一者。
2.根据权利要求1所述的方法，其中所述绝缘体壁个别地具有在所述堆叠的底部处或下方的顶部。
3.根据权利要求1所述的方法，其中所述绝缘体壁个别地具有在所述存储器单元下方的顶部。
4.根据权利要求1所述的方法，其中所述绝缘体壁个别地具有在所述导体叠层的平坦顶部上方的平坦顶部。
5.根据权利要求1所述的方法，其中所述绝缘体壁包围所述TAV中的个别TAV。
6.根据权利要求1所述的方法，其中所述绝缘体壁包括在第一竖直横截面中的一系列第一绝缘体壁和在第二竖直横截面中的一系列第二绝缘体壁，紧邻的所述第一绝缘体壁结合紧邻的所述第二绝缘体壁包围所述TAV中的个别TAV。
7.根据权利要求6所述的方法，其中所述第一和第二竖直横截面相对于彼此正交。
8.根据权利要求1所述的方法，其中所述绝缘体壁中的个别绝缘体壁具有相对于彼此不同的竖直厚度的纵向交替区。
9.根据权利要求1所述的方法，其中所述绝缘体壁中的个别绝缘体壁跨越多个所述导电线上方。
10.根据权利要求9所述的方法，其中所述个别绝缘体壁具有直接抵靠着所述导电线中的个别导电线的顶部跨越所述顶部的一个区。
11.根据权利要求10所述的方法，其中所述个别绝缘体壁具有另一区，所述另一区向下延伸到紧邻的所述导电线之间。
12.根据权利要求11所述的方法，其中所述个别绝缘体壁具有相对于彼此不同的竖直厚度的纵向交替区。
13.根据权利要求1所述的方法，其中所述TAV区在平面内。
14.根据权利要求1所述的方法，其中所述TAV区在平面外。
15.根据权利要求1所述的方法，其中所述TAV中的个别TAV包括相对于彼此在不同时间形成的下部通孔和上部通孔。
16.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在包括水平细长的导电线的下部叠层正上方形成导体叠层，绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间；
在所述导体叠层上方形成将包括竖直交替的第一叠层和第二叠层的堆叠的下部部分；所述下部部分、所述导体叠层、所述绝缘体叠层和所述下部叠层共同地包括横向间隔开的存储器块区和穿阵列通孔TAV区，所述TAV区包括个别地延伸穿过所述绝缘体叠层且直接电耦合到所述导电线中的一者的下部通孔；
在所述TAV区中形成绝缘体壁，所述绝缘体壁从所述下部部分延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的；
在所述下部部分上方和所述绝缘体壁上方形成所述堆叠的上部部分的所述竖直交替的不同组成的第一叠层和第二叠层，且形成延伸穿过所述上部部分中的所述第一叠层和所述第二叠层到所述下部部分且直接电耦合到所述导体叠层中的导体材料的沟道材料串；以及
在所述TAV区中在所述下部通孔正上方形成上部通孔，且所述上部通孔个别地延伸以直接电耦合到所述下部通孔中的个别下部通孔以形成个别TAV。
17.根据权利要求16所述的方法，其中所述绝缘体壁个别地具有在所述堆叠的所述上部部分的底部处或下方的顶部。
18.根据权利要求16所述的方法，其中所述绝缘体壁个别地具有在竖向上与所述堆叠的所述下部部分的顶部重合的顶部。
19.根据权利要求16所述的方法，其中所述绝缘体壁个别地具有在所述存储器单元下方的顶部。
20.根据权利要求16所述的方法，其中所述绝缘体壁包围所述TAV中的个别TAV。
21.一种包括存储器单元串的存储器阵列，其包括：
横向间隔开的存储器块，其个别地包括竖直堆叠，所述竖直堆叠包括导体叠层上方交替的绝缘叠层和导电叠层，所述导体叠层处于包括水平细长的导电线的下部叠层的正上方，绝缘体叠层竖直处于所述导体叠层与所述下部叠层之间，存储器单元串包括延伸穿过所述绝缘叠层和所述导电叠层的沟道材料串，所述沟道材料串直接电耦合到所述导体叠层的导体材料；
穿阵列通孔TAV区，其包括个别地直接电耦合到所述导电线中的一者的TAV；以及
在所述TAV区中的绝缘体壁，所述绝缘体壁延伸穿过所述导体叠层和所述绝缘体叠层到所述下部叠层，且为水平细长的。
22.根据权利要求21所述的存储器阵列，其中所述绝缘体壁个别地具有在所述堆叠的底部处或下方的顶部。
23.根据权利要求21所述的存储器阵列，其中所述绝缘体壁个别地具有在所述存储器单元下方的顶部。
24.根据权利要求21所述的存储器阵列，其中所述绝缘体壁包围所述TAV中的个别TAV。
25.根据权利要求21所述的存储器阵列，其中所述绝缘体壁包括在第一竖直横截面中的一系列第一绝缘体壁和在第二竖直横截面中的一系列第二绝缘体壁，紧邻的所述第一绝缘体壁结合紧邻的所述第二绝缘体壁包围所述TAV中的个别TAV。
26.根据权利要求25所述的存储器阵列，其中所述第一和第二竖直横截面相对于彼此正交。
27.根据权利要求21所述的存储器阵列，其中所述绝缘体壁中的个别绝缘体壁具有相对于彼此不同的竖直厚度的纵向交替区。
28.根据权利要求21所述的存储器阵列，其中所述绝缘体壁中的个别绝缘体壁跨越多个所述导电线上方。
29.根据权利要求28所述的存储器阵列，其中所述个别绝缘体壁具有直接抵靠着所述导电线中的个别导电线的顶部跨越所述顶部的一个区。
30.根据权利要求29所述的存储器阵列，其中所述个别绝缘体壁具有另一区，所述另一区向下延伸到紧邻的所述导电线之间。
31.根据权利要求30所述的存储器阵列，其中所述个别绝缘体壁具有相对于彼此不同的竖直厚度的纵向交替区。
32.根据权利要求21所述的存储器阵列，其中所述TAV区在平面内。
33.根据权利要求21所述的存储器阵列，其中所述TAV区在平面外。
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