CN110619913A - 其中具有增强的擦除控制电路的非易失性存储器器件 - Google Patents

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徐贤
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Abstract

提供了其中具有增强的擦除控制电路的非易失性存储器器件。一种存储器器件包括在下层衬底上的非易失性存储器单元的垂直NAND串阵列。提供了一种擦除控制电路，其被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用具有不相等幅度的相应擦除电压驱动电耦合到非易失性存储器单元的垂直NAND串阵列的多条位线。这种擦除控制电路还可以被配置为在擦除垂直NAND串阵列中的非易失性存储器单元的操作期间用第一擦除电压驱动所述多条位线中的第一位线达第一持续时间，并且用第二擦除电压驱动所述多条位线中的第二位线达与所述第一持续时间不相等的第二持续时间。

Description

其中具有增强的擦除控制电路的非易失性存储器器件
优先权申请的引用
本申请要求于2018年6月18日提交的韩国专利申请第10-2018-0069630号的权益，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及非易失性存储器器件以及，更具体地，涉及其中具有擦除控制电路的非易失性存储器器件。
背景技术
最近，随着信息通信设备变得更加多功能化，需要增加存储器器件的容量和集成度。随着减小存储器单元尺寸以实现更高的集成度，控制其中电路的操作和电连接的、存储器器件内的操作电路和/或布线结构变得更加复杂。因此，需要具有改善的电特性和数据可靠性的、具有增加的集成度的存储器器件。
发明内容
包括具有垂直NAND型结构的那些非易失性存储器器件的非易失性存储器器件利用擦除控制电路来实现改善的操作特性。在这些存储器器件的一些实施例中，提供了一种非易失性存储器单元阵列，其中所述非易失性存储器单元阵列具有多组非易失性存储器单元。另外，提供了至少一条第一位线，其电耦合到多组非易失性存储器单元中的第一组，并且提供了至少一条第二位线，其电耦合到多组非易失性存储器单元中的第二组。提供了一种擦除控制电路，其被配置为在分别擦除多组非易失性存储器单元中的第一组和多组非易失性存储器单元中的第二组的操作期间用不相等的第一和第二擦除电压来驱动至少一条第一位线和至少一条第二位线。
在本发明的一些实施例中，多组非易失性存储器单元中的第一组中的非易失性存储器单元在下层衬底上相对于彼此垂直布置。例如，非易失性存储器单元阵列可以包括存储器单元的多个垂直NAND型串，其具有相应的电耦合到对应位线的垂直沟道结构。另外，擦除控制电路可以被配置为在擦除存储器单元的多个垂直NAND串的操作期间用不相等的擦除电压来有利地驱动多条位线，并且使得存储器单元具有更均匀的擦除特性(例如，阈值电压)。在本发明的这些实施例的一些中，不相等的擦除电压包括具有不相等幅度的第一擦除电压和第二擦除电压，并且擦除控制电路被配置为在擦除存储器单元的多个垂直NAND串的操作期间，用第一擦除电压驱动多条位线中的第一位线达第一持续时间，并且用第二擦除电压驱动多条位线中的第二位线达第二持续时间。这种第一持续时间可以短于第二持续时间，并且第一擦除电压的幅度可以小于第二擦除电压的幅度。在本发明的一些进一步的实施例中，可以在半导体衬底上提供一种字线切割区域，并且多组非易失性存储器单元中的第一组可以相对于多组非易失性存储器单元中的第二组延伸得更接近字线切割区域。
根据本发明的另外的实施例，提供了一种存储器器件，其包括在下层衬底上的非易失性存储器单元的垂直NAND串的阵列。另外，提供了一种擦除控制电路，其被配置为在擦除所述垂直NAND串阵列中的非易失性存储器单元的操作期间，用相应的、具有不相等幅度的擦除电压来驱动电耦合到非易失性存储器单元的垂直NAND串阵列的多条位线。在本发明的这些实施例的一些中，擦除控制电路被配置为在擦除所述垂直NAND串阵列中的非易失性存储器单元的操作期间，用第一擦除电压来驱动多条位线中的第一位线达第一持续时间，并且用第二擦除电压来驱动多条位线中的第二位线达与第一持续时间不相等的第二持续时间。
根据本发明的另外的实施例，提供了一种非易失性存储器器件，其包括衬底和存储器单元阵列。存储器单元阵列包括多个垂直沟道结构，该多个垂直沟道结构沿第一方向和垂直于第一方向的第二方向彼此隔开地间隔布置，并且沿垂直于衬底的方向延伸。提供了多条位线，其沿第二方向延伸并且电连接到多个垂直沟道结构的相应一端。提供了一种擦除控制电路，其被配置为在存储器单元阵列的擦除操作期间，形成包括多条位线中的至少两条位线的多个组并且将彼此不同的擦除电压施加到组中的两个或更多组。
根据另外的实施例，提供了一种非易失性存储器器件，其包括沿第一方向和垂直于第一方向的第二方向设置的多个存储器块，并且每个存储器块包括沿垂直于衬底的方向延伸的多个支柱。提供了多条位线，其在多个存储器块上沿第二方向延伸并且电连接到多个支柱。一个或多个字线切割区域可以形成在衬底上，其沿第一方向延伸。提供了一种控制逻辑以用于在多个存储器块的擦除操作期间输出擦除电压控制信号。还提供了一种擦除控制电路，其被配置为形成第一组和第二组，每个组包括多条位线中的至少两条位线并且被配置为基于擦除电压控制信号将不同的擦除电压施加到第一组和第二组。
在本发明的一些另外的实施例中，提供了一种非易失性存储器器件，其包括多个存储器块，存储器块中的每一个存储器块包括堆叠在衬底上的多个栅极导电层和从衬底的顶表面穿过栅极导电层垂直延伸的多个垂直沟道结构。还提供多条位线，其沿第一方向布置在多个存储器块上并沿垂直于第一方向的第二方向延伸。这些位线电连接到多个垂直沟道结构。提供了一种电压发生器，其被配置为生成施加到多条位线的位线电压。还提供了一种控制逻辑以用于在存储器块的擦除操作期间输出擦除电压控制信号。提供了一种擦除控制电路，其被配置为在擦除操作期间将不同的擦除电压施加到相应的位线(与不同组的存储器单元相关联)。
附图说明
图1是根据本发明实施例的具有擦除控制电路的集成电路存储器器件的框图；
图2是包括多个NAND型非易失性存储器单元串的集成电路存储器块的三维实现的透视图，其可以用作图1的存储器单元阵列内的存储器块；
图3是示出图2的存储器块的等效电路的电路图；
图4A是示出根据本发明实施例的擦除操作的表格并且图4B是示出根据本发明的实施例的擦除操作的时序图；
图5A是根据本发明实施例的擦除控制电路的一部分的电路示意图；
图5B是图1的存储器单元阵列的实施例的平面图，其示出了根据本发明实施例的位线和存储器单元组的放置；
图6是示出根据本发明实施例的在擦除操作期间施加到被包括在多组存储器单元中的每一组中的位线的电压的时序图；
图7A是示出根据示例性实施例形成的组中包括的存储器单元的擦除操作之后的阈值电压分布的图；
图7B是示出根据比较实施例的在连接到位线的存储器单元的擦除操作之后的阈值电压分布的图；
图8是示出根据本发明另一示例性实施例的施加到被包括在每一组中的位线的电压的时序图；
图9是示出根据本发明另一示例性实施例的施加到被包括在每一组中的位线的电压的时序图；
图10A是示出根据本发明实施例的多循环擦除操作的操作流程图；
图10B-图10C是示出根据本发明实施例的多环擦除操作的时序图和阈值电压图；
图11是示出根据本发明另一示例性实施例的存储器块的电路图；
图12是示意性地示出根据本发明实施例的存储器器件上的字线(word lines，WL)和位线(bit line，BL)的正交取向的图；和
图13是根据本发明示例性实施例的可以利用存储器器件的固态驱动器(solid-state drive，SSD)存储器***的框图。
具体实施方式
图1是示出根据示例性实施例的存储器器件的框图。参考图1，存储器器件100可以包括存储器单元阵列110、控制逻辑120、电压发生器130、行译码器140、页面缓冲器150和擦除控制电路160。尽管在图1中未示出，但是存储器器件100还可以包括数据输入/输出电路，输入/输出接口等。此外，尽管未示出，但是存储器器件100还可以包括各种子电路，如用于纠正从存储器单元阵列110读取的数据的错误的纠错电路。
存储器单元阵列110包括多个存储器单元，并且可以连接到串选择线SSL(stringselect line，串选择线)、字线WL、地选择线GSL(ground select line，地选择线)和位线BL。详细地，存储器单元阵列110可以经由串选择线SSL、字线WL和地选择线GSL连接到行译码器140，并且可以经由位线BL连接到页面缓冲器150。
例如，被包括在存储器单元阵列110中的存储器单元可以是非易失性存储器单元，即使在电源中断时非易失性存储器单元也能够保持存储在其中的数据。详细地，当存储器单元是非易失性存储器单元时，存储器器件100可以是电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)、快闪存储器、相变随机存取存储器(phase change random access memory，PRAM)、电阻随机存取存储器(resistive random access memory，RRAM)、纳米浮栅存储器(nano floating gatememory，NFGM)、聚合物随机存取存储器(polymer random access memory，PoRAM)、磁随机存取存储器(magnetic random access memory，MRAM)、铁电随机存取存储器(ferroelectric random access memory，FRAM)等。在下文中，将通过采用多个存储器单元是NAND快闪存储器单元的情况作为示例来描述示例性实施例，但是本发明构思不限于此。
存储器单元阵列110包括多个存储器块BLK1至BLKz，并且存储器块BLK1至BLKz中的每一个存储器块可以具有平面结构或三维结构。存储器单元阵列110可以包括包括单级单元(single level cell，SLC)的单级单元块、包括多级单元(multilevel cell，MLC)的多级单元块、包括三级单元(triple level cell，TLC)的三级单元块、以及包括四级单元(quad level cell，QLC)的四级单元块中的至少一个。例如，存储器块BLK1至BLKz中的一些可以是单级单元块，并且其他存储器块可以是多级单元块、三级单元块或四级单元块。
控制逻辑120可以基于命令CMD(command，命令)、地址ADDR(address，地址)和控制信号CTRL(control signal，控制信号)，输出用于将数据编程到存储器单元阵列110，从存储器单元阵列110读取数据，或者擦除存储在存储器单元阵列110中的数据的各种控制信号，例如，电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。例如，控制逻辑120可以从存储器器件100外部的存储器控制器(未示出)接收命令CMD、地址ADDR和控制信号CTRL。因此，控制逻辑120能够控制在存储器器件100中的各种操作。
根据示例实施例，控制逻辑120还可以将擦除电压控制信号CTRL_HV输出到擦除控制电路160。例如，控制逻辑120可以将擦除电压控制信号CTRL_HV输出到被包括在组中的一个或多个晶体管，该组包括在位线BL中要施加擦除电压的位线。
电压发生器130可以基于电压控制信号CTRL_vol生成用于在存储器单元阵列110上执行编程、读取和擦除操作的各种类型的电压。详细地，电压发生器130可以生成字线电压V_WL，例如，编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。此外，电压发生器130可以基于电压控制信号CTRL_vol生成串选择线电压V_SSL和地选择线电压V_GSL。
此外，电压发生器130可以基于电压控制信号CTRL_vol生成位线电压V_BL。例如，电压发生器130可以生成栅极诱导漏极泄漏(gate induced drain leakage，GIDL)电压和擦除电压作为位线电压V_BL。根据示例性实施例，电压发生器130可以生成具有不同电平的多个擦除电压。根据另一示例性实施例，电压发生器130可以生成具有不同施加时间的多个擦除电压。下面将描述其详细描述。
行译码器140可以响应于行地址X-ADDR选择存储器块BLK1至BLKz中的一个存储器块，并且可以选择所选存储器块的字线WL中的一个字线以及选择串选择线SSL中的一个串选择线。行译码器140还可以将用于执行存储器操作的电压发送到所选存储器块的字线。例如，在擦除操作中，行译码器140可以将擦除电压和验证电压发送到所选字线，并且将通过电压发送到未选字线。
页面缓冲器150可以用存储器器件100外部的器件发送和接收数据DT(data，DT)。页面缓冲器150可以响应于列地址Y-ADDR选择位线BL中的一些。页面缓冲器150可以作为写入驱动器或读出放大器来操作。
擦除控制电路160可以控制施加到位线BL的擦除电压。根据示例性实施例，擦除控制电路160可以生成多个组，每一组包括位线BL中的至少两条位线。例如，可以在擦除操作期间将相同的擦除电压施加到被包括在一个组中的位线。可以基于，例如分别电连接到位线BL的多个晶体管来生成组。
此外，根据示例性实施例，擦除控制电路160可以在存储器单元阵列110的擦除操作期间将不同的擦除电压施加到多个组当中的至少两个组。例如，擦除控制电路160可以将具有不同电平的、要被施加的擦除电压分别施加到不同的组。在另一示例中，擦除控制电路160可以将具有不同施加时间的擦除电压分别施加到不同的组。
图2是图1的存储器块当中的第一存储器块的实现示例的透视图。参考图2，第一存储器块BLK1可以沿垂直于衬底SUB(substrate，衬底)的方向(例如，第三方向)形成。尽管图2示出第一存储器块BLK1包括地选择线GSL、串选择线SSL、八条字线WL1至WL8以及三条位线BL1至BL3，但这仅仅是为了便于解释，并且线的数量可以大于或小于这些。此外，在另一示例中，第一存储器块BLK1可以包括在第一字线WL1和地选择线GSL之间和/或在第八字线WL8和串选择线SSL之间的一个或多个虚拟字线。
衬底SUB可以是掺杂成第一导电类型(例如，p型)的多晶硅膜。衬底SUB可以是体硅衬底、绝缘体上硅(silicon-on-insulator，SOI)衬底、锗衬底、绝缘体上锗(germanium-on-insulator，GOI)衬底、硅锗衬底或者通过执行选择性外延生长(selective epitaxialgrowth，SEG)获得的外延薄膜衬底。衬底SUB可以包括半导体材料。例如，衬底SUB可以包括硅(Si)、锗(Ge)，硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)中的至少一种，或者其混合物。
可以向衬底SUB提供在衬底SUB上沿第一方向延伸并且掺杂有第二导电类型(例如，n型)的杂质的公共源极线CSL(common source line，公共源极线)。在衬底SUB的彼此相邻的两条公共源极线CSL之间的区域上沿第三方向顺序提供沿第一方向延伸的多个绝缘层IL(insulation layer，绝缘层)，并且绝缘层IL可以沿第三方向彼此间隔一定距离。例如，绝缘层IL可以包括诸如氧化硅的绝缘材料。
可以提供在衬底SUB的区域上沿第一方向顺序布置且在其之间有公共源极线并且沿第三方向穿透绝缘层IL的多个支柱P。例如，支柱P可以通过穿透绝缘层IL接触衬底SUB。详细地，每一个支柱P的表面层S可以包括掺杂成第一导电类型的硅材料以及用作沟道区域。在本说明书中，支柱P也可以称为垂直沟道结构。另一方面，每一个支柱P的内层I可以包括诸如氧化硅的绝缘材料或空气间隙。例如，每一个支柱P中的沟道空穴的尺寸可以朝向衬底SUB减小。
可以在衬底SUB上沿着绝缘层IL、支柱P和衬底SUB的暴露表面经由其间的公共源极线CSL提供电荷存储层CS(charge storage layer，电荷存储层)。电荷存储层CS可以包括栅极绝缘层(或“隧穿绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构。此外，在彼此相邻的两个公共源极线CSL之间的区域中，可以在电荷存储层CS的暴露表面上提供诸如地选择线GSL、串选择线SSL和字线WL1至WL8的栅极电极GE(gate electrode，栅极电极)。
可以在支柱P上分别提供漏极或漏极接触DR(drain contact，漏极接触)。例如，漏极或漏极接触DR可以包括掺杂有第二导电类型的杂质的硅材料。在漏极接触DR上，可以提供沿第二方向延伸并且沿第一方向彼此隔开一定距离的位线BL1至BL3。位线BL1至BL3可以通过接触插塞(未示出)电连接到漏极接触DR。
在公共源极线CSL上，可以提供沿第一方向延伸的字线切割区域WLC(word linecut region，字线切割区域)。栅极电极GE可以由字线切割区域WLC分开。例如，字线切割区域WLC可以包括绝缘材料或者可以是空气间隙。
图3是示出图1的存储器块当中的第一存储器块BLK1的等效电路的电路图。参考图3，第一存储器块BLK1可以是垂直NAND快闪存储器，并且图1中所示的存储器块BLK1至BLKz中的每一个存储器块都可以如图3所示来实现。第一存储器块BLK1可以包括多条NAND单元串NS11至NS33、字线WL1至WL8、位线BL1至BL3、多条地选择线GSL1至GSL3、多条串选择线SSL1到SSL3以及公共源极线CSL。这里，NAND单元串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以根据实施例而变化。
NAND单元串NS11、NS21和NS31被提供在第一位线BL1和公共源极线CSL之间，NAND单元串NS12、NS22和NS32被提供在第二位线BL2和公共源极线CSL之间，并且NAND单元串NS13、NS23和NS33被提供在第三位线BL3和公共源极线CSL之间。每个NAND单元串(例如，NAND单元串NS11)可以包括串联连接的串选择晶体管SST(string select transistor，串选择晶体管)、多个存储器单元MC1至MC8和地选择晶体管GST(ground select transistor，地选择晶体管)。
共同连接到一条位线的NAND单元串可以构成一列。例如，共同连接到第一位线BL1的NAND单元串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线的NAND单元串NS12、NS22和NS32可以对应于第二列，以及共同连接到第三位线BL3的NAND单元串NS13、NS23和NS33可以对应于第三列。
连接到一条单元串选择线的NAND单元串可以构成一行。例如，连接到第一串选择线SSL1的NAND单元串NS11、NS12和NS13可以对应于第一行，连接到第二串选择线SSL2的NAND单元串NS21、NS22和NS23可以对应于第二行，以及连接到第三串选择线SSL3的NAND单元串NS31、NS32和NS33可以对应于第三行。
串选择晶体管SST可以分别连接到对应的串选择线SSL1至SSL3。存储器单元MC1至MC8可以分别连接到对应的字线WL1至WL8。地选择晶体管GST可以连接到对应的地选择线GSL1至GSL3，并且串选择晶体管SST可以连接到对应的位线BL1至BL3。地选择晶体管GST可以连接到公共源极线CSL。
在本实施例中，在相同高度的字线(例如，第一字线WL1)共同连接，串选择线SSL1至SSL3彼此分开，并且地选择线GSL1至GSL3也是彼此分开。例如，在编程连接到第一字线WL1并对应于第一行的NAND单元串NS11、NS12和NS13中的存储器单元的情况下，选择第一字线WL1和第一串选择线SSL1。然而，本发明构思不限于此。根据其他实施例，地选择线GSL1至GSL3可以共同连接。
图4A和图4B是用于描述根据示例性实施例的擦除操作的图。详细地，图4A示出了图3中的第一存储器块BLK1的擦除偏置条件的示例，并且图4B示出了指示图4A的擦除偏置条件的曲线图。参考图4A和图4B，为了对第一存储器块BLK1执行擦除操作，施加到位线BL的位线电压V_BL可以从第一时间点t1至第三时间点t3上升。在第二时间点t2，位线电压V_BL达到GIDL电压V_GIDL，并且串选择线电压V_SSL也可以上升。串选择线电压V_SSL可以从第二时间点t2至第三时间点t3上升。位线电压V_BL可以在第三时间点t3达到擦除电压V_ERS，并且串选择线电压V_SSL可以在第三时间点t3达到偏置电压Vbias。例如，偏置电压Vbias可以具有与通过从擦除电压V_ERS中减去GIDL电压V_GIDL而得到的值相同的电平。
位线电压V_BL然后可以从第三时间点t3至第四时间点t4保持擦除电压V_ERS。例如，从保持擦除电压V_ERS的第三时间点t3至第四时间点t4的时间间隔可以被称为擦除电压V_ERS的施加时间。在下文中，施加时间可以指保持和施加目标电压的时间段。
根据示例性实施例，从第三时间点t3至第四时间点t4，可以将具有不同电平的擦除电压施加到在擦除控制电路160中生成的组当中的第一组的位线和第二组的位线。例如，电连接到被包括在第一组中的位线的垂直沟道结构相比电连接到被包括在第二组中的位线的垂直沟道结构可以被放置得更靠近字线切割区域WLC。在这种情况下，施加到第一组的位线的擦除电压的电平可以低于施加到第二组的位线的擦除电压的电平。
随后，位线电压V_BL可以在第四时间点t4下降到第一时间点t1的初始电压。根据示例性实施例，当在第四时间点t4施加到在擦除控制电路160中生成的组当中的第二组的位线的擦除电压下降时，施加到第一组的位线的擦除电压可以在第四时间点t4之前下降。换句话说，关于第一组的位线的擦除电压的施加时间(或维持时间)可以短于关于第二组的位线的擦除电压的施加时间(或维持时间)。
当等于或高于GIDL电压V_GIDL的电压作为位线电压V_BL来施加时，在串选择晶体管SST的漏极边缘处生成空穴(hole)，因此沟道从NAND串NS11至NS33的位线BL的端子充电。沟道从位线BL的端子端连续充电，直到位线电压V_BL上升到擦除电压V_ERS。另一方面，串选择线电压V_SSL可以在第四时间点t4下降到第二时间点t2的初始电压。
从第二时间点t2至第三时间点t3，可以在位线BL的连接部分附近生成电子-空穴对。电子可以集中在高电压被施加到的位线BL的端子，并且空穴可以漂移到沟道并对沟道充电。因此，沟道可以被升压到接近GIDL电压V_GIDL。从第三时间点t3到第四时间点t4，位线电压V_BL可以保持擦除电压V_ERS，并且串选择线电压V_SSL可以保持偏置电压Vbias(例如，通过从擦除电压V_ERS中减去GIDL电压V_GIDL得到的值)。此时，电子-空穴对被连续生成，并且沟道可以被充电到更高的电位。
此外，施加到字线WL的电压V_WL可以是字线擦除电压Vwe，并且可以是，例如0V。此时，地选择线GSL和公共源极线CSL两者可以被浮置(floated)。如上所述，基于由施加到位线BL的电压引起的GIDL现象，可以对第一存储器块BLK1执行擦除操作。
图5A和图5B是用于描述根据示例性实施例形成的位线的组的图。详细地，图5A示出了连接到位线的擦除控制电路160的具体配置，以及图5B是存储器块(例如，图2中的第一存储器块BLK1)的一些组件的俯视图。现在参考图5A，擦除控制电路160可以包括多个第一晶体管162和多个第二晶体管164。第一晶体管162分别电连接在位线BL1至BLn和第二晶体管164之间，并且可以接收控制信号CTRL_1。例如，控制信号CTRL_1可以从控制逻辑120输出，并且第一晶体管162可以基于控制信号CTRL_1导通或截止。尽管图5A和图5B示出了第一晶体管162中的所有晶体管接收相同的控制信号CTRL_1，但是本发明构思不限于此。也就是说，可以将不同的控制信号CTRL_1施加到第一晶体管162。
第二晶体管164中的每一个晶体管可以包括擦除电压控制信号CTRL_HV施加到的第一端子和通过第一晶体管162电连接到位线BL1至BLn的第二端子。例如，第一端子可以是栅极端子，第二端子可以是漏极(或源极)端子。尽管图5A和图5B示出了相同的擦除电压控制信号CTRL_HV施加到第二晶体管164的第一端子，但是本发明构思不限于此。也就是说，可以将不同的擦除电压控制信号CTRL_HV施加到第二晶体管164的第一端子。
在示例性实施例中，第二晶体管164的第三端子中的至少两个可以彼此电连接，并且可以向其施加擦除电压。例如，电连接到第一位线BL1和第n-1位线BLn-1的第二晶体管164中的每一个晶体管的第三端子可以彼此电连接，并且可以向其施加第一擦除电压V_ERS1。此外，电连接到第二位线BL2和第n位线BLn的第二晶体管164中的每一个晶体管的第三端子可以彼此电连接，并且可以向其施加第n擦除电压V_ERSn。换句话说，在擦除操作中，第一位线BL1和第n-1位线BLn-1可以形成第一组GP1，并且第二位线BL2和第n位线BLn可以形成第二组GP2。
在一个示例性实施例中，第一擦除电压V_ERS1和第n擦除电压V_ERSn可以具有不同的电平。在另一示例性实施例中，第一擦除电压V_ERS1和第n擦除电压V_ERSn可以具有不同的施加时间(例如，相对于彼此不同的持续时间)。在另一示例性实施例中，第一擦除电压V_ERS1和第n擦除电压V_ERSn具有相同的电压电平(例如，幅度)，但是将第一擦除电压V_ERS1施加到的第二晶体管164的导通时间可以不同于将第n擦除电压V_ERSn施加到的第二晶体管164的导通时间。
参考图5B，第一存储器块BLK1可以包括沿第一方向延伸并且沿第二方向彼此隔开的字线切割区域WLC，以及在两个字线切割区域WLC之间的选择线切割区域SLC(selectline cut region，选择线切割区域)。例如，选择线切割区域SLC是第八字线WL8上的区域，并且串选择线SSL可以被选择线切割区域SLC分开。例如，选择线切割区域SLC可以包括绝缘材料或者可以是空气间隙。
由于选择线切割区域SLC，多个串选择线区域SSL0至SSL3可以彼此区分。例如，串选择线区域SSL0至SSL3可以包括彼此不同的串选择线，并且可以基于彼此不同的串选择线来选择。
第一存储器块BLK1可以包括在字线切割区域WLC和选择线切割区域SLC之间沿第一和第二方向布置的多个支柱P11至P38。位线BL1至BL12可以沿第一方向布置在第一存储器块BLK1上，并且支柱P11至P38中的每一个支柱可以通过接触插塞CP(contact plug，接触插塞)电连接到一条位线。
例如，第一位线BL1可以电连接到支柱P11、P14、P15和P18。第二位线BL2可以电连接到支柱P12、P13、P16和P17。第三位线BL3可以电连接到支柱P21、P24、P25和P28。第四位线BL4可以电连接到支柱P22、P23、P26和P27。在相同的图案中，可以在第五至第十二位线BL5至BL12和支柱之间建立电连接。
在示例性实施例中，第一位线BL1和第五位线BL5可以构成第一组GP1。此外，第二位线BL2和第六位线BL6可以构成第二组GP2。此外，第三位线BL3和第七位线BL7可以构成第三组GP3。此外，第四位线BL4和第八位线BL8可以构成第四组GP4。
因此，电连接到被包括在第一组GP1中的第一位线BL1和第五位线BL5的支柱相比电连接到被包括在第三组GP3中的第三位线BL3和第七位线BL7的支柱可以被定位得更靠近字线切割区域WLC。此外，电连接到被包括在第三组GP3中的第三位线BL3和第七位线BL7的支柱相比电连接到被包括在第二组GP2中的第二位线BL2和第六位线BL6的支柱可以被定位得更靠近字线切割区域WLC。此外，电连接到被包括在第二组GP2中的第二位线BL2和第六位线BL6的支柱相比电连接到被包括在第四组GP4中的第四位线BL4和第八位线BL8的支柱可以被定位得更靠近字线切割区域WLC。
在本实施例中，描述了两条位线构成一个组。然而，这仅仅是一个示例，并且本发明的概念不限于此。即，第一位线BL1、第五位线BL5和第九位线BL9可以构成第一组GP1。此外，第二位线BL2、第六位线BL6和第十位线BL10可以构成第二组GP2。或者，第一组GP1和第二组GP2可以各自包括更多数量的位线。
由于工艺特性，垂直沟道结构(或支柱P)可以是具有不同尺寸的沟道空穴，该尺寸取决于距字线切割区域WLC的距离。例如，在擦除操作中，当将相同的擦除电压施加到具有不同尺寸的沟道空穴的垂直沟道结构时，在相应的垂直沟道结构中的存储器单元的阈值电压分布彼此不同，从而危害数据的可靠性。在根据本发明构思的存储器器件中，可以向位线提供多个组，并且可以提供用于在擦除操作中向相应的组施加不同擦除电压的擦除控制电路。因此，例如，可以将不同的擦除电压施加到具有不同尺寸的沟道空穴的垂直结构，因此可以减小相应的垂直沟道结构中的存储器单元的阈值电压分布之间的差异。因此，可以改善存储在存储器器件中的数据的可靠性。
图6是示出根据示例性实施例施加到被包括在每个组中的位线的电压的曲线图。图6可以是示出施加到例如在图5B中示出的位线BL1至BL12的电压的曲线图。参考图6，在第二时间点t2，可以激活施加到第二晶体管164的擦除电压控制信号CTRL_HV。换句话说，擦除电压控制信号CTRL_HV可以导通第二晶体管164。在该曲线图中，擦除电压控制信号CTRL_HV的电平被示为第四擦除电压V_ERS 4和栅极电压(例如，第二晶体管164的栅极-源极电压)的和，但不限于此。因此，擦除电压可以在第二时间点t2施加到被包括在第一组GP1、第二组GP2、第三组GP3和第四组GP4中的位线。在示例性实施例中，第一擦除电压V_ERS1可以施加到被包括在第一组GP1中的第一位线BL1和第五位线BL5直到第四时间点t4。此外，第二擦除电压V_ERS2可以施加到被包括在第二组GP2中的第二位线BL2和第六位线BL6直到第四时间点t4。此外，第三擦除电压V_ERS3可以施加到被包括在第三组GP3中的第三位线BL3和第七位线BL7直到第四时间点t4。此外，第四擦除电压V_ERS4可以施加到被包括在第四组GP4中的第四位线BL4和第八位线BL8直到第四时间点t4。
在示例性实施例中，第三擦除电压V_ERS3可以具有高于第一擦除电压V_ERS1的电平的电平，并且可以具有低于第二擦除电压V_ERS2的电平的电平。此外，第二擦除电压V_ERS2可以具有低于第四擦除电压V_ERS4的电平的电平。因此，在擦除操作中，可以将相对低的擦除电压施加到相对接近字线切割区域WLC的支柱(例如，P11、P14等)并且可以将相对高的擦除电压施加到相对远离字线切割区域WLC的支柱(例如，P22、P23等)。
图7A是示出对被包括在根据示例性实施例形成的组中的存储器单元执行擦除操作之后的阈值电压分布的图，而图7B是示出根据比较示例的连接到位线的存储器单元的擦除操作之后的阈值电压分布的图。参考图7A，电连接到被包括在根据本实施例形成的组(例如，图5B的第一组GP1、第二组GP2、第三组GP3和第四组GP4)中的位线的存储器单元的阈值电压分布D_GP1至D_GPm(m是自然数)可以彼此近似(或基本上)相同。例如，由于用于形成构成存储器块的栅极导电层的工艺，沟道空穴的尺寸可以根据距字线切割区域WLC的距离而变化。参考图7B，当省略了根据本发明构思的擦除控制电路160时，在存储器单元的擦除操作之后，根据位线的阈值电压分布D_BL1至D_BLm之间可能存在偏差。在提供有根据本发明构思的擦除控制电路160的存储器器件中，由于所施加的擦除电压根据基于距字线切割区域WLC的距离形成的组而变化，所以可以增强擦除操作之后存储器单元的阈值电压分布之间的偏差。
图8是示出根据另一示例性实施例施加到被包括在每个组中的位线的电压的曲线图。图8可以是示出施加到例如在图5B中示出的位线BL1至BL12的电压的曲线图。参考图8，在第二时间点t2a，擦除电压V_ERSa可以施加到被包括在第一组GP1、第二组GP2、第三组GP3和第四组GP4中的位线。在示例性实施例中，具有彼此不同的施加时间(或保持时间)的擦除电压V_ERSa可以分别施加到第一组GP1、第二组GP2、第三组GP3和第四组GP4。
例如，擦除电压V_ERSa可以施加到被包括在第一组GP1中的第一位线BL1和第五位线BL5直到第四时间点t4a。此外，擦除电压V_ERSa可以施加到被包括在第三组GP3中的第三位线BL3和第七位线BL7直到第五时间点t5a。此外，擦除电压V_ERSa可以施加到被包括在第二组GP2中的第二位线BL2和第六位线BL6直到第六时间点t6a。此外，擦除电压V_ERSa可以施加到被包括在第四组GP4中的第四位线BL4和第八位线BL8直到第七时间点t7a。
在示例性实施例中，电压发生器130可以生成具有彼此不同的施加时间(例如，在擦除操作期间的不相等的施加持续时间)的多个擦除电压。此外，擦除控制电路160可以控制具有彼此不同的施加时间的擦除电压中的每一个擦除电压施加到相应的组。
图9是示出根据另一示例性实施例施加到被包括在每个组中的位线的电压的曲线图。图9的曲线图可以类似于图8的曲线图。然而，不同于图8，在图9中，擦除电压控制信号CTRL_HV可以分别在不同的施加时间施加到第二晶体管164。
例如，擦除电压控制信号CTRL_HV可以施加到被包括在第一组GP1中的第二晶体管直到第四时间t4b。此外，擦除电压控制信号CTRL_HV可以施加到被包括在第三组GP3中的第二晶体管直到第五时间t5b。此外，擦除电压控制信号CTRL_HV可以施加到被包括在第二组GP2中的第二晶体管直到第六时间t6b。此外，擦除电压控制信号CTRL_HV可以施加到被包括在第四组GP4中的第二晶体管直到第七时间t7b。
换句话说，擦除控制电路160可以基于第二晶体管164的操作将具有彼此不同的施加时间的擦除电压施加到相应的组(例如，第一组GP1、第二组GP2、第三组GP3和第四组GP4)。例如，擦除控制电路160可以控制已经接收到由电压发生器130生成的擦除电压V_ERSb的第二晶体管164中的每一个晶体管的导通时间，从而将不同的擦除电压施加到相应的组。
图10A至图10C是用于描述根据示例性实施例通过多个连续循环执行的擦除操作的图。具体地，图10A是擦除操作的流程图，并且图10B和图10C是在擦除操作期间相应循环的擦除电压以及基于该擦除电压的阈值电压分布的示例。下面将参考图5B描述图10A至图10C。
参考图10A和图10B，可以首先执行用于存储器单元的第一擦除循环LOOP1(操作S10)。在第一擦除循环LOOP1中，第一循环擦除电压可以施加到每一条位线。在示例性实施例中，不同的第一循环擦除电压可以施加到被包括在第一组GP1中的第一位线BL1和第五位线BL5以及被包括在第二组GP2中的第二位线BL2和第六位线BL6。施加到被包括在第一组GP1中的第一位线BL1和第五位线BL5的擦除电压如曲线图B所示，并且施加到被包括在第二组GP2中的第二位线BL2和第六位线BL6的擦除电压如曲线图A所示。
例如，施加到被包括在第一组GP1中的第一位线BL1和第五位线BL5的第一循环擦除电压V_ERS_L11可以具有低于施加到被包括在第二组GP2中的第二位线BL2和第六位线BL6的第一循环擦除电压V_ERS_L12的电平的电平。当第一擦除循环LOOP1完成时，可以形成连接到被包括在第一组GP1中的第一位线BL1和第五位线BL5的存储器单元的阈值电压分布D_B以及连接到被包括在第二组GP2中的第二位线BL2和第六位线BL6的存储器单元的阈值电压分布D_A。
接下来，可以执行关于擦除通过组的确定(操作S20)。例如，根据第一擦除循环LOOP1在低于验证电压Vvfy的电平处可以形成连接到被包括在第一组GP1中的第一位线BL1和第五位线BL5的存储器单元的阈值电压分布D_B，因此第一组GP1可以被确定为擦除通过组。另一方面，根据第一擦除循环LOOP1在高于验证电压Vvfy的电平处可以至少部分地形成连接到被包括在第二组GP2中的第二位线BL2和第六位线BL6的存储器单元的阈值电压分布D_A，因此第二组GP2可以不被确定为擦除通过组。
接下来，可以基于擦除通过组的确定来执行第二擦除循环LOOP2(操作S30)。在示例性实施例中，可以将低于施加到其他组的擦除电压的电平的擦除电压施加到连接到被确定为擦除通过组的组的位线。例如，在第二擦除循环LOOP2中，施加到连接到第一组GP1的第一位线BL1和第五位线BL5的第二循环擦除电压V_ERS_L21可以具有低于施加到被包括在第二组GP2中的第二位线BL2和第六位线BL6的第二循环擦除电压V_ERS_L22的电平的电平。此外，在示例性实施例中，第二循环擦除电压V_ERS_L21可以具有低于或等于第一循环擦除电压V_ERS_L11的电平的电平。因此，可以防止连接到第一组GP1的擦除通过的存储器单元的深度擦除。此外，可以增强连接到第一组GP1和第二组GP2的存储器单元的分布之间的偏差。
在该实施例中，尽管描述了通过第一擦除循环LOOP1和第二擦除循环LOOP2执行擦除操作，但是这仅仅是为了便于解释，并且可以通过更多次数的擦除循环来执行擦除操作。如上所述的通过多个擦除循环执行的这种擦除操作可以称为增量步进脉冲擦除(incremental step pulse erase，ISPE)。
参考图10C，不同于图10B，相同电平的第一循环擦除电压V_ERS_L11可以施加到第一擦除循环LOOP1中的第一组GP1和第二组GP2。例如，施加到第一组GP1的擦除电压可以表示为曲线图D，而施加到第二组GP2的擦除电压可以表示为曲线图C。
换句话说，在第一擦除循环LOOP1中，将相同的第一循环擦除电压V_ERS_L11施加到第一组GP1和第二组GP2，并且可以针对每个组确定是否通过擦除。例如，根据第一擦除循环LOOP1在低于验证电压Vvfy的电平处可以形成连接到被包括在第一组GP1中的第一位线BL1和第五位线BL5的存储器单元的阈值电压分布D_D，因此第一组GP1可以被确定为擦除通过组。另一方面，根据第一擦除循环LOOP1在高于验证电压Vvfy的电平处可以至少部分地形成连接到被包括在第二组GP2中的第二位线BL2和第六位线BL6的存储器单元的阈值电压分布D_C，因此第二组GP2可以不被确定为擦除通过组。接下来，可以基于擦除通过组的确定来执行第二擦除循环LOOP2，并且可以将低于施加到第二组GP2的位线的擦除电压的电平的电平的擦除电压施加到第一组GP1的位线。
图11是示出根据另一示例性实施例的存储器块的电路图。参考图11，第一存储器块BLKa和第二存储器块BLKb可以是垂直布置的存储器块。第一存储器块BLKa可以包括多个下部NAND串，该下部NAND串包括NAND串NS1a至NS4a、字线WL1a至WLna、第一至第四地选择线GSL1a至GSL4a、第一至第四下部串选择线SSL1da至SSL4da、第一至第四上部串选择线SSL1ua至SSL4ua以及公共源极线CSLa。这里，n可以是任何自然数并且可以根据实施例而变化。在示例性实施例中，第一至第四地选择线GSL1a至GSL4a可以以线性形状形成。在示例性实施例中，第一至第四地选择线GSL1a至GSL4a可以以板状形状形成。
在一些实施例中，在第一存储器块BLKa中，布置在相同电平处的第一至第四地选择线GSL1a至GSL4a可以彼此电连接。此外，在一些实施例中，第一存储器块BLKa可以包括第一至第四上部串选择线SSL1ua至SSL4ua或者第一至第四下部串选择线SSL1da至SSL4da中的一种。此外，在一些实施例中，第一存储器块BLKa可以进一步包括在第一至第四下部串选择线SSL1da至SSL4da下方的至少一个虚拟字线。
第二存储器块BLKb可以包括多个上部NAND串，该上部NAND串包括NAND串NS1b至NS4b、字线WL1b至WLmb、第一至第四地选择线GSL1b至GSL4b、第一至第四串选择线SSL1b至SSL4b以及公共源极线CSLb。这里，m可以是任何自然数并且可以根据实施例而变化。在示例性实施例中，第一至第四地选择线GSL1b至GSL4b可以以线性形状形成。在示例性实施例中，第一至第四地选择线GSL1b至GSL4b可以以板状形状形成。
在示例性实施例中，m可以小于n，因此，第二存储器块BLKb可以包括比第一存储器块BLKa更少数量的字线。然而，本发明构思不限于此。在一些实施例中，m可以等于n，因此，第一存储器块BLKa和第二存储器块BLKb可以包括相同数量的字线。在一些实施例中，在第二存储器块BLKb中，布置在相同电平处的第一至第四地选择线GSL1b至GSL4b可以彼此电连接。此外，在一些实施例中，第二存储器块BLKb还可以包括在第一至第四串选择线SSL1b至SSL4b下方的至少一个虚拟字线。
被包括在第一存储器块BLKa中的下部NAND串可以连接到第一位线BL1和第二位线BL2，并且被包括在第二存储器块BLKb中的上部NAND串也可以连接到第一位线BL1和第二位线BL2。因此，第一存储器块BLKa和第二存储器块BLKb可以共享第一位线BL1和第二位线BL2。详细地，NAND串NS1a的两端可以分别连接到第一位线BL1和公共源极线CSLa，并且NAND串NS1b的两端可以分别连接到公共源极线CSLb和第一位线BL1。
在擦除操作中，擦除电压可以经由第一位线BL1和第二位线BL2施加到第一存储器块BLKa和第二存储器块BLKb两者。根据示例性实施例，组可以形成在擦除控制电路(例如，图1中的擦除控制电路160)中的位线之间，并且可以将不同的擦除电压施加到相应的组。
图12是示意性示出根据另一示例性实施例的存储器器件的结构的图。例如，图12可以示出图1的存储器器件100的结构的示例。在下文中，将参考图1来描述图12。参考图12，存储器器件100可以包括第一半导体层L1和第二半导体层L2。第二半导体层L2可以沿第三方向堆叠在第一半导体层L1上。在示例性实施例中，控制逻辑120、电压发生器130、行译码器140、页面缓冲器150和擦除控制电路160中的至少一个可以在第一半导体层L1中，并且存储器单元阵列110可以在第二半导体层L2中。例如，第一半导体层L1可以包括下部衬底，并且第一半导体层L1可以通过在下部衬底上形成诸如晶体管的半导体器件和用于布线半导体器件的图案来提供各种电路。
在第一半导体层L1中形成了电路之后，可以形成包括存储器单元阵列110的第二半导体层L2。例如，第二半导体层L2可以包括衬底，并且通过形成堆叠在衬底上的多个栅极导电层和沿垂直于衬底顶表面的方向(例如，第三方向)延伸穿过栅极导电层的多个支柱，可以在第二半导体层L2中形成存储器单元阵列110。此外，用于电连接存储器单元阵列110的图案(即，字线WL和位线BL)和形成在第一半导体层L1中的电路可以形成在第二半导体层L2中。例如，字线WL可以沿第一方向延伸，并且可以沿第二方向布置。此外，位线BL可以沿第二方向延伸并沿第一方向布置。
因此，存储器器件100可具有其中控制逻辑120、行译码器140、页面缓冲器150或各种其它***电路和存储器单元阵列110沿堆叠方向(例如，第三方向)布置的结构，也就是说，***单元(cell-on-peri，COP)或者***单元(cell-over-peri，COP)结构。通过将除了存储器单元阵列110之外的电路设置在存储器单元阵列110下方，COP结构可以有效地减少在垂直于堆叠方向的表面上占据的面积，因此可以增加集成在存储器器件100中的存储器单元的数量。
尽管在图12中未示出，但是可以布置多个焊盘以用于与存储器器件100外部的器件电连接。例如，可以布置用于从存储器器件100外部的器件接收到的命令CMD、地址ADDR和控制信号CTRL的多个焊盘，并且可以设置用于输入/输出数据DT的多个焊盘。焊盘可以被布置得沿垂直方向(第三方向)或水平方向(第一方向或第二方向)靠近***电路，该***电路处理从存储器器件100外部的器件接收到的或发送到该存储器器件100外部的器件的信号。
图13是示出将根据示例性实施例的存储器器件应用于固态驱动器(SSD)***的示例的框图。参考图13，SSD***1000可以包括主机1100和SSD1200。SSD 1200可以通过信号连接器与主机1100交换信号，并通过电力连接器接收电力。SSD 1200可以包括SSD控制器1210、辅助电源1220以及存储器器件1230、1240和1250。此时，SSD 1200可以参考图1至图12根据以上描述的示例性实施例来实现。存储器器件1230、1240和1250中的每一个存储器器件可以包括擦除控制电路1232。因此，在擦除操作期间，可以在位线之间形成组，并且可以将彼此不同的擦除电压施加到相应的组。因此，可以增强在擦除操作之后阈值电压分布之间的偏差，并因此可以改善数据可靠性。
如上所述，在附图和说明书中已经公开了示例性实施例。尽管通过使用特定术语本文已经描述了实施例，但是应当理解，它们仅用于描述本发明构思的目的，而不是用于限制在权利要求中限定的本发明构思的范围。因此，本领域普通技术人员将理解，在不脱离本发明构思的范围的情况下，各种修改和等效实施例是可能的。因此，本公开的真正保护范围应当由所附权利要求的技术思想来确定。

Claims (25)

1.一种存储器器件，包括：
非易失性存储器单元阵列，其中具有多组非易失性存储器单元；
至少一条第一位线，其电耦合到所述多组非易失性存储器单元中的第一组，以及至少一条第二位线，其电耦合到所述多组非易失性存储器单元中的第二组；和
擦除控制电路，被配置为在分别擦除所述多组非易失性存储器单元中的第一组和所述多组非易失性存储器单元中的第二组的操作期间，用不相等的第一和第二擦除电压驱动所述至少一条第一位线和所述至少一条第二位线。
2.根据权利要求1所述的存储器器件，其中所述多组非易失性存储器单元中的第一组中的非易失性存储器单元相对于彼此垂直布置在下层衬底上。
3.根据权利要求2所述的存储器器件，其中所述非易失性存储器单元阵列包括存储器单元的多个垂直NAND串，所述多个垂直NAND串具有电耦合到对应位线的相应垂直沟道结构；并且其中所述擦除控制电路被配置为在擦除存储器单元的所述多个垂直NAND串的操作期间用不相等的擦除电压驱动多条位线。
4.根据权利要求3所述的存储器器件，其中所述不相等的擦除电压包括具有不相等幅度的第一擦除电压和第二擦除电压；并且其中所述擦除控制电路被配置为在擦除存储器单元的所述多个垂直NAND串的操作期间用所述第一擦除电压驱动所述多条位线中的第一位线达第一持续时间并且用所述第二擦除电压驱动所述多条位线中的第二位线达第二持续时间。
5.根据权利要求4所述的存储器器件，其中所述第一持续时间短于所述第二持续时间。
6.根据权利要求1所述的存储器器件，其中所述第一擦除电压的幅度小于所述第二擦除电压的幅度。
7.根据权利要求1所述的存储器器件，还包括所述半导体衬底上的字线切割区域；并且其中所述多组非易失性存储器单元中的第一组相对于所述多组非易失性存储器单元中的第二组延伸得更靠近所述字线切割区域。
8.一种非易失性存储器器件，包括：
衬底；
存储器单元阵列，其包括多个垂直沟道结构，所述多个垂直沟道结构沿第一方向和垂直于所述第一方向的第二方向彼此隔开地间隔布置，并且沿垂直于所述衬底的方向延伸；
多条位线，其沿第二方向延伸并且电连接到所述多个垂直沟道结构的相应一端；和
擦除控制电路，其被配置为在存储器单元阵列的擦除操作期间形成包括所述多条位线中的至少两条位线的多个组，并向所述多个组中的两组或更多组施加彼此不同的擦除电压。
9.根据权利要求8所述的非易失性存储器器件，
还包括一个或多个字线切割区域，其形成在所述衬底上并且沿所述第一方向延伸，
其中电连接到被包括在所述多个组当中的第一组中的位线的垂直沟道结构被布置成比电连接到被包括在所述多个组当中的第二组中的位线的垂直沟道结构更靠近一个或多个字线切割区域，并且
所述擦除控制电路向所述第一组施加第一擦除电压，并且向所述第二组施加不同于所述第一擦除电压的第二擦除电压。
10.根据权利要求9所述的非易失性存储器器件，
还包括输出所述具有不同电平的第一擦除电压和第二擦除电压的电压发生器。
11.根据权利要求9所述的非易失性存储器器件，
其中所述第一擦除电压具有低于所述第二擦除电压的电平的电平。
12.根据权利要求9所述的非易失性存储器器件，
其中所述第一擦除电压具有第一施加时间，并且
所述第二擦除电压具有不同于所述第一施加时间的第二施加时间。
13.根据权利要求12所述的非易失性存储器器件，
其中所述第一施加时间短于所述第二施加时间。
14.根据权利要求8所述的非易失性存储器器件，
其中所述擦除控制电路包括多个晶体管，每个晶体管包括第一至第三端子，
控制信号被施加到所述多个晶体管的第一端子，
所述多个晶体管的第二端子电连接到所述多条位线，并且
所述多个晶体管的第三端子中的至少两个端子彼此电连接，并且将擦除电压施加到其上。
15.根据权利要求14所述的非易失性存储器器件，
其中所述擦除控制电路基于相应晶体管的导通控制来控制施加到相应位线的擦除电压的施加时间。
16.根据权利要求8所述的非易失性存储器器件，
其中所述擦除操作包括第一擦除循环和第二擦除循环，并且
所述擦除控制电路基于所述第一擦除循环的结果向所述第二擦除循环中的所述多个组中的至少两个组施加不同的擦除电压。
17.根据权利要求16所述的非易失性存储器器件，
其中所述擦除控制电路向所述第一擦除循环中的所述至少两组施加不同的擦除电压。
18.根据权利要求16所述的非易失性存储器器件，
其中所述擦除控制电路向所述第一擦除循环中的所述至少两组施加相同的擦除电压。
19.一种非易失性存储器器件，包括：
多个存储器块，其沿第一方向和垂直于所述第一方向的第二方向设置，并且每个存储器块包括沿垂直于衬底的方向延伸的多个支柱；
多条位线，其在所述存储器块上沿所述第二方向延伸，并且分别电连接到所述多个支柱；
一个或多个字线切割区域，其形成在所述衬底上并且沿所述第一方向延伸；
控制逻辑，其用于在所述多个存储器块的擦除操作期间输出擦除电压控制信号；和
擦除控制电路，其被配置为形成第一组和第二组，每个组包括所述多条位线中的至少两条位线，并且基于所述擦除电压控制信号向所述第一组和第二组施加不同的擦除电压。
20.根据权利要求19所述的非易失性存储器器件，
其中连接到被包括在所述第一组中的位线的支柱比连接到被包括在所述第二组中的位线的支柱被设置成更靠近所述一个或多个字线切割区域。
21.根据权利要求19所述的非易失性存储器器件，
其中所述擦除控制电路包括多个晶体管，所述多个晶体管的一端电连接并且分别连接到所述多条位线，其中基于所述擦除电压控制信号来控制所述多个晶体管的导通/截止，并且，
在所述擦除操作期间，电连接到被包括在所述第一组中的所述至少两条位线的晶体管的导通时间不同于电连接到被包括在所述第二组中的所述至少两条位线的晶体管的导通时间。
22.根据权利要求21所述的非易失性存储器器件，
其中，电连接到被包括在所述第一组中的所述至少两条位线的所述晶体管的导通时间比电连接到被包括在所述第二组中的所述至少两条位线的所述晶体管的导通时间短。
23.根据权利要求19所述的非易失性存储器器件，
其中所述擦除操作包括第一擦除循环和第二擦除循环，并且
所述擦除控制电路基于所述第一擦除循环的执行确定是否通过擦除，并且基于所述是否通过擦除的确定，在所述第二擦除循环期间将不同的擦除电压施加到被包括在所述第一组中的所述至少两条位线和被包括在所述第二组中的所述至少两条位线。
24.根据权利要求23所述的非易失性存储器器件，
其中，当基于所述第一擦除循环的执行确定电连接到被包括在所述第一组中的所述至少两条位线的存储器单元为擦除通过时，所述擦除控制电路将低于要施加到被包括在所述第二组中的所述至少两条位线的擦除电压的电平的电平的擦除电压施加到被包括在所述第一组中的所述至少两条位线。
25.根据权利要求23所述的非易失性存储器器件，
其中所述擦除控制电路在所述第一擦除循环期间将第一电平的擦除电压施加到被包括在所述第一组中的所述至少两条位线，并且当基于所述第一擦除循环的执行确定电连接到被包括在所述第一组中的所述至少两条位线的存储器单元为擦除通过时，在所述第二擦除循环期间将低于或等于所述第一电平的电平的擦除电压施加到被包括在所述第一组中的所述至少两条位线。
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