CN110600371A - 多晶硅填充方法、半导体器件制作方法及半导体器件 - Google Patents

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Abstract

本发明提供了一种多晶硅填充方法、半导体器件制作方法及半导体器件，多晶硅沉积和多晶硅刻蚀在同一工艺腔中进行，可以避免在从刻蚀工艺腔转移到沉积工艺腔的过程中多晶硅发生自然氧化，进而避免该自然氧化层导致沟槽中前后两次沉积的多晶硅分层的问题；多晶硅沉积和多晶硅刻蚀在同一工艺腔中进行，还可以避免在从沉积工艺腔转移至刻蚀工艺腔的过程中多晶硅发生自然氧化，进而避免该自然氧化层导致的刻蚀不良问题。且采用含氟的气体刻蚀多晶硅，能使得刻蚀多晶硅后的产物为气体，避免沟槽中积聚不必要的刻蚀副产物而影响下次多晶硅沉积等后续工艺的效果，并避免前后两次沉积的多晶硅出现分层的问题。

Description

多晶硅填充方法、半导体器件制作方法及半导体器件
技术领域
本发明涉及半导体制造技术领域，特别涉及一种多晶硅填充方法、半导体器件制作方法及半导体器件。
背景技术
屏蔽栅沟槽(Shield Gate Trench，SGT)功率场效应晶体管(MOSFET)器件，是目前最先进的功率MOSFET器件技术，能够同时实现低导通电阻(Rdson)和低栅漏电容(Cgd)，从而同时降低了***的导通损耗和开关损耗，提高了***使用效率。
请参考图1，屏蔽栅沟槽功率MOSFET器件的单元结构包括：具有栅极沟槽104的衬底100，形成于栅极沟槽104两侧的衬底100顶层的源区102，形成于源区102下方的衬底100中的阱区101，栅极沟槽104侧壁和底壁长有氧化层105，栅极沟槽104中填充有屏蔽多晶硅(即屏蔽电极)106和栅极多晶硅107，屏蔽多晶硅106和栅极多晶硅107之间也有氧化层105隔离，源区102和栅极多晶硅107的表面上覆盖有层间介质层103，层间介质层103中可以形成有与源区102或栅极多晶硅107电接触的接触插塞(未图示)。
现有的屏蔽栅沟槽功率MOSFET器件中，屏蔽多晶硅106和栅极多晶硅107需要用氧化层105分隔起来，在其制造过程中，需要在栅极沟槽104中沉积屏蔽多晶硅层后，先回刻蚀该屏蔽多晶硅层至合适深度，以形成屏蔽多晶硅106，然后再形成屏蔽多晶硅106和栅极多晶硅107之间的氧化层105，之后再次沉积栅极多晶硅层，并通过化学机械平坦化(CMP)等工艺去除衬底100表面上多余的栅极多晶硅层，以形成栅极多晶硅107。这样就要求在刻蚀屏蔽多晶硅层之前，栅极沟槽104中填充的屏蔽多晶硅层中没有填充缝隙(或者说，空洞)，因为该缝隙，一方面会影响后续形成的屏蔽多晶硅106的形貌和屏蔽性能，影响器件的生产良率及可靠性，另一方面后续形成屏蔽多晶硅106和栅极多晶硅107之间的氧化层105时会由于氧化而挤压栅极沟槽104侧壁上的氧化层105，导致器件可靠性变差。
然而，当采用传统的多晶填充工艺来实现栅极沟槽104中填充的屏蔽多晶硅层没有填充缝隙这一目的时，就要求栅极沟槽104的侧壁做的向外侧倾斜一些，即栅极沟槽104呈上宽下窄的结构，栅极沟槽104的侧壁具有θ<90°的倾斜角度。但是，这种避免填充空洞的方案，会导致单个栅极沟槽104占用更多的芯片面积的问题，且当要求的栅极沟槽104比较深时，还会因栅极沟槽104的侧壁太倾斜而导致栅极沟槽104底部的屏蔽多晶硅106出现尖端的问题，进而导致栅极到源极的耐压Vgs降低以及尖端聚集的电荷造成过大的漏电流的问题。
发明内容
本发明的目的在于提供一种多晶硅填充方法、半导体器件制作方法及半导体器件，无需增大沟槽尺寸，并避免沟槽填充缝隙缺陷。
为实现上述目的，本发明提供了一种多晶硅填充方法，包括：
步骤S11，提供衬底，所述衬底上形成有沟槽；
步骤S12，沉积多晶硅于所述沟槽中，沉积的所述多晶硅将所述沟槽的顶部开口封闭；
步骤S13，采用刻蚀气体刻蚀所述多晶硅，以打开所述沟槽中的填充缝隙；
步骤S14，再次沉积多晶硅于所述沟槽中；
其中，所述步骤S12～步骤S14在同一工艺腔中进行。
可选地，所述步骤S14中，再次沉积多晶硅之后，循环执行步骤S13和步骤S12，直至消除所述沟槽中的多晶硅的填充缝隙且所述沟槽中填满多晶硅。
可选地，根据所述步骤S11中的所述沟槽的深宽比，预先设定好所述步骤S14中的循环次数。
可选地，所述刻蚀气体包括ClF3、SF6、NF6、SF4、CxFy以及CmHnFi中的至少一种，其中，x、y、m、n、i均为不小于1的整数。
可选地，在所述步骤S11中，所述沟槽为上窄下宽的沟槽或者为侧壁垂直于所述衬底的表面的竖直沟槽。
可选地，打开所述沟槽中的填充缝隙时形成的新沟槽为U型沟槽或V型沟槽或顶部开口面积小于底壁面积的沟槽。
可选地，在执行所述步骤S11之后且在第一次执行所述步骤S12之前，还在所述沟槽的内表面上形成屏蔽介质层。
可选地，在步骤S14之后，还包括：对所述多晶硅进行顶部平坦化，以形成栅极，和/或，回刻蚀所述多晶硅至所述沟槽中一定深度，以形成屏蔽栅。
基于同一发明构思，本发明还提供一种半导体器件的制作方法，包括：采用本发明所述多晶硅填充方法，在一衬底的相应沟槽中填充多晶硅。
可选地，所述衬底中的沟槽包括第一类沟槽和第二类沟槽；采用所述多晶硅填充方法在所述第一类沟槽的底部填充的多晶硅为位于所述第一类沟槽底部的屏蔽栅，所述第一类沟槽的顶部还填充有控制栅，所述控制栅和所述屏蔽栅之间夹有绝缘介质层；采用所述多晶硅填充方法在所述第二类沟槽中填充的多晶硅为连接多晶硅，所述第二类沟槽中的连接多晶硅的底部与所述第一类沟槽底部的屏蔽栅的底部齐平，所述第二类沟槽中的连接多晶硅的顶部与所述第一类沟槽中的控制栅的顶部齐平。
可选地，所述的半导体器件的制作方法，还包括：
对所述沟槽周围的衬底进行阱离子注入，以在所述衬底的顶部形成阱区；
对所述沟槽周围的阱区进行源极离子注入，以在所述阱区的表面形成源区；
形成层间介质层，所述层间介质层覆盖在所述沟槽的区域和所述源区的表面上；
形成穿过所述层间介质层的接触插塞，所述接触插塞的底部和所述多晶硅或者所述源区电接触；以及，
对所述衬底背向所述接触插塞的表面进行漏极离子注入，以形成漏区。
基于同一发明构思，本发明还提供一种半导体器件，采用本发明所述的半导体器件的制作方法制作，所述半导体器件包括：衬底，所述衬底中具有沟槽；以及，多晶硅，填充于所述沟槽中。
可选地，所述半导体器件为屏蔽栅沟槽功率MOSFET器件，所述多晶硅填充在所述沟槽的底部并作为屏蔽栅，所述半导体器件还包括：
控制栅，填充于所述沟槽顶部；
绝缘介质层，位于所述屏蔽栅和所述控制栅之间并包围所述控制栅的侧壁；
屏蔽介质层，包围所述屏蔽栅的侧壁和底壁；
源区，形成于所述沟槽两侧的衬底的表层中；以及，
漏区，形成在所述衬底背向所述源区的表面上。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、多晶硅沉积和多晶硅刻蚀在同一工艺腔中进行，可以避免在从刻蚀工艺腔转移到沉积工艺腔的过程中多晶硅发生自然氧化，进而避免该自然氧化层导致沟槽中前后两次沉积的多晶硅分层的问题；多晶硅沉积和多晶硅刻蚀在同一工艺腔中进行，还可以避免在从沉积工艺腔转移至刻蚀工艺腔的过程中多晶硅发生自然氧化，进而避免该自然氧化层导致的刻蚀不良问题。
2、采用含氟的气体刻蚀多晶硅，可以使得刻蚀多晶硅后的产物均为气体，避免沟槽中积聚不必要的刻蚀副产物而影响下次多晶硅沉积等后续工艺的效果，并避免前后两次沉积的多晶硅出现分层的问题。
3、通过循环执行多晶硅刻蚀和多晶硅沉积的方法，来逐渐把沟槽中填充的多晶硅缝隙的尺寸变小、位置抬高，直至消除掉沟槽中的多晶硅填充缝隙。
4、根据沟槽的深宽比预先设定循环执行多晶硅刻蚀和多晶硅沉积的次数，可以避免每次沉积后均需要检查沉积的多晶硅是否存在填充缝隙的操作，以及，能保证最终填充在沟槽中的多晶硅，不仅能够把沟槽填满，且不再有填充缝隙的问题。
5、允许沟槽为上窄下宽的沟槽或者为侧壁垂直于所述衬底的表面的竖直沟槽，由此避免上宽下窄的沟槽引起的单个沟槽占用更多的芯片面积以及沟槽底部填充的多晶硅出现尖端的问题，进而有利于器件进一步微缩以及避免尖端聚集的电荷造成过大的漏电流的问题。
附图说明
图1是屏蔽栅沟槽功率MOSFET器件的单元结构的一种典型结构的剖面示意图。
图2是本发明具体实施例的多晶硅填充方法的流程图。
图3A～图3G是本发明具体实施例的多晶硅填充方法中的器件剖面结构示意图。
图4是本发明具体实施例的半导体器件制作方法的流程图。
图5是本发明具体实施例的半导体器件的器件剖面结构示意图。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的技术方案作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图2，本发明一实施例提供了一种多晶硅填充方法，包括：
步骤S11，提供衬底，所述衬底上形成有沟槽；
步骤S12，沉积多晶硅于所述沟槽中，沉积的所述多晶硅将所述沟槽的顶部开口封闭；
步骤S13，采用刻蚀气体刻蚀所述多晶硅，以打开所述沟槽中的填充缝隙；
步骤S14，再次沉积多晶硅于所述沟槽中；
其中，所述步骤S12～步骤S14在同一工艺腔中进行。
请参考图3A，在步骤S11中，提供衬底300，所述衬底300上形成有沟槽302，所述沟槽302为顶部开口面积小于底壁面积的沟槽或者为侧壁垂直于所述衬底300的表面的竖直沟槽，但本发明的方案不限于上述两种形状的沟槽，而是适用于任何有填充缝隙问题的沟槽。步骤S11的具体过程包括：首先，提供衬底300，该衬底可以是本领域技术人员熟知的任意合适衬底，例如是硅衬底、锗衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底；然后，在所述衬底300的表面上形成硬掩模层301，并采用光刻结合干法刻蚀的工艺，刻蚀硬掩模层301，以图案化硬掩模层301，以在硬掩模层301中形成用于定义沟槽302的形成区域的图案，硬掩模层301的材质可以包括氧化硅、氮化硅和氮氧化硅中的至少一种，可以是单层结构，也可以是叠层结构；接着，以图案化后的所述硬掩模层301为掩模，对所述衬底300进行各向异性刻蚀，以形成沟槽302，刻蚀的深度(即刻蚀的停止点)取决于沟槽302的深度要求。形成的沟槽302为顶部开口面积小于底壁面积的沟槽，或者为侧壁垂直于所述衬底的表面的竖直沟槽(例如U形沟槽)，由此，可以避免沟槽302侧壁向外倾斜而导致沟槽302占用过多的芯片面积的问题，当要求的沟槽302比较深时，也不会因沟槽302的侧壁太向外倾斜而导致后续填充在沟槽302底部的多晶硅出现尖端的问题。
需要说明的是，在本发明的其他实施例中，沟槽302的具体形状，可以是规则的形状，也可以是不规则的形状，其他形状的沟槽302也适用于本发明实施例提供的多晶硅填充方法。且不规则形状的沟槽302，可以是侧壁凹凸不平的沟槽。另外，硬掩模层301可以在多晶硅填充好之前均被保留，以保护沟槽302周围的衬底。此外，图3A中仅仅示出了一个沟槽302，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，可以根据器件需要，同时形成两个及两个以上的沟槽302，且沟槽302的宽度可以相同，也可以不同，沟槽302的深度可以相同，也可以不同，沟槽302之间的间隔度可以相同，也可以不同。
在本发明的其他实施例中，衬底300可以包括基底(未图示)以及位于基底上的半导体外延层，沟槽302可以完全形成于半导体外延层中，从而通过半导体外延层的厚度来限定沟槽302的深度。
请继续参考图3A，在执行步骤S11之后，当需要后续填充的多晶硅和衬底300之间绝缘隔离时，可以采用热氧化工艺或者化学气相沉积工艺等，在沟槽302的侧壁和底壁上形成屏蔽介质层303，该屏蔽介质层303的材质可以包括氧化硅、氮化硅和氮氧化硅中的额至少一种，该屏蔽介质层303可以是单层结构，也可以是叠层结构，例如ONO叠层结构(即氧化硅-氮化硅-氧化硅叠层结构)。
请参考图3B，在步骤S12中，可以将形成有屏蔽介质层303和沟槽302的衬底放入到炉管设备的相应的工艺腔中，使用硅烷或含氯硅烷作为反应气体源，并进一步采用低压化学气相沉积(LP_CVD)工艺沉积多晶硅304a。工艺技术节点的降低，导致器件尺寸的进一步微缩，进而导致沟槽302的深宽比通常较大，当多晶硅304a沉积在沟槽302的底壁和侧壁上后，会逐渐对沟槽302进行封口，进而将沟槽302掩埋在内，至此，沉积的多晶硅304a不仅填充在沟槽302内，还覆盖在沟槽302周围的硬掩模层301的表面上，且沉积的多晶硅304a将沟槽302的顶部开口封闭。沟槽302的深宽比较大，会导致沟槽302中填充的多晶硅304a封口较早，进而在沟槽302内部形成填充缝隙305a，此时填充缝隙305a的高度相对较低，例如缝隙底部距离衬底300的底面的高度为h1。
需要说明的是，当需要在沟槽302中形成掺杂的多晶硅时，可以在步骤S12中，随着低压化学气相沉积反应而进行多晶硅的掺杂植入，例如需要填充P型掺杂的多晶硅时，可以使用硼乙烷作为掺杂气体源，一方面向多晶硅中掺入硼，另一方面利用硼乙烷做催化剂，来大幅度的提升沉积多晶硅的速率；再例如需要沉积N型掺杂的多晶硅时，可以使用磷化氢作为掺杂气体源，一方面向多晶硅中掺入磷，另一方面利用磷化氢做催化剂，来大幅度的提升沉积多晶硅的速率。
请参考图3B和3C，通常在第一次沉积多晶硅304a后，沟槽302中必然会存在填充缝隙305a，因此在步骤S13中，首先，继续保持填充有多晶硅304a的器件在步骤S12使用的工艺腔中，然后，改通含氟的刻蚀气体，来刻蚀多晶硅304a，以打开所述沟槽302中的填充缝隙305a，进而形成新的沟槽302a。其中，含氟的刻蚀气体包括ClF3、SF6、NF6、SF4、CxFy以及CmHnFi中的至少一种，其中，x、y、m、n、i均为不小于1的整数，例如当x＝1,F＝4时，CxFy为CF4(四氟化碳),当x＝4,F＝8时，CxFy为C4F8(八氟环丁烷)，再例如当m＝1，n＝1，F＝3时，CmHnFi为CHF3(三氟甲烷)。选用含氟的刻蚀气体刻蚀多晶硅304a的好处在于：在氟元素存在的情况下，氟元素较强的化学性能使得刻蚀多晶硅后的产物均为气体，从而避免了刻蚀沉积物的产生，由此避免沟槽中积聚不必要的刻蚀副产物而影响下次多晶硅沉积等后续工艺的效果，并避免前后两次沉积的多晶硅出现分层的问题。本实施例中，刻蚀气体为ClF3。步骤S13和步骤S12在同一个工艺腔中进行，可以避免器件在步骤S13后从炉管工艺腔中被带出来而发生多晶硅自然氧化的问题，进而避免该自然氧化层导致沟槽中前后两次沉积的多晶硅分层的问题，以及，可以避免器件在步骤S12后从炉管工艺腔中被带出来而发生自然氧化，由此避免沉积多晶硅后在多晶硅表面生长的自然氧化层妨碍步骤S13中的刻蚀效果的问题。
需要说明的是，在步骤S13中，刻蚀多晶硅的程度，取决于填充缝隙开口打开的程度，一般需要保证填充缝隙周边具有一定厚度的多晶硅304a且填充缝隙顶端开口足够宽，能够允许后续沉积的多晶硅能够填充进去，形成的新沟槽302a的深宽比能够相对沟槽302的深宽比小很多，因此，本发明的技术方案对打开所述沟槽302中的填充缝隙305a时形成的新沟槽302a的形状和深度不做具体限定，例如新沟槽302a可以是U型沟槽，也可以是V型沟槽，还可以是上宽下窄的倒梯形沟槽，甚至可以是顶部开口面积小于底壁面积的沟槽。新沟槽302a的底部相对于衬底300的底面的高度h2可以等于填充缝隙305a的高度h1，也可以略小于h1，由此可以减少后续沉积和刻蚀的循环次数，提高生产效率。
请参考图3B至图3E，在步骤S14中，可以采用与步骤S12相同的工艺参数再次沉积多晶硅至新沟槽302a中，再次沉积的所述多晶硅将新沟槽302a的顶部开口封闭，之后根据需要来循环执行步骤S13和步骤S12，且循环执行的次数取决于沟槽302的深宽比，具体地，可以通过生产线上的历史数据，确定填充缝隙305a的大小、高度和沟槽302的深宽比的关系，然后根据此关系预先设定循环执行的具体次数，由此可以直接在步骤S14中循环执行相应的次数，以保证最终沟槽中填充的多晶硅能够填满沟槽且填充的多晶硅中再无填充缝隙，同时还能避免每沉积一次多晶硅后需要将器件转移出来进行填充缝隙检测的操作。在步骤S14中，随着循环的进行，后一次执行步骤S12后的填充缝隙会相对前一次执行步骤S12后的填充缝隙，尺寸变小，位置上升，如图3B和图3D所示，在倒数第二次执行步骤S12后填充的多晶硅304b在沟槽中形成的填充缝隙305b，相对图3B所示的第一次执行步骤S12后填充的多晶硅304a在沟槽中形成的填充缝隙305a，宽度、体积都小很多，且填充缝隙305b的高度h3(即填充缝隙305b的底部到衬底300底面的垂直距离)大于填充缝隙305a的高度h1。如图3E，在最后一次执行步骤S12后，填充的多晶硅304c将沟槽302填满且在沟槽301的有效高度内(即在硬掩模层301顶面以下的高度区域内)再无缝隙。由此，经历步骤S14的循环次数后，消除了沟槽302中的多晶硅的填充缝隙，其中消除填充缝隙的含义是：检测不到超出规格的填充缝隙，或者说，沟槽302中填充的所有多晶硅中即使仍存在填充缝隙，但是该填充缝隙的尺寸非常小，位置较高，不会影响后续工艺的效果，符合器件制作要求。
需要说明的是，步骤S14中，循环执行步骤S13和步骤S12的含义是：第二次沉积多晶硅后，再根据需要依次执行步骤S13和步骤S12至少一次且以步骤S12作为整个循环过程的最终结束步骤，由此，能够在最后一次执行步骤S13后，再次向沟槽302中填充一次多晶硅，进而保证最终填充的多晶硅能够填满沟槽302且消除了沟槽302中填充的多晶硅的填充缝隙。
此外，在本发明的其他实施例中，当沟槽302的深宽比较小时，当在步骤S14中完成再次沉积多晶硅(即第二次向沟槽302中沉积多晶硅)后，已经消除了沟槽302中的多晶硅的填充缝隙，则无需再执行后续的步骤S13和步骤S12循环过程。也就是说，在此实施例中，仅需要执行两次多晶硅沉积的操作并在这两次多晶硅沉积的操作中间夹设一次多晶硅刻蚀的操作，就可以消除沟槽302中的多晶硅的填充缝隙并使得沟槽302中填满多晶硅。
在本发明的一个实施例中，在步骤S14之后，请参考图3E，可以对最后一次沉积的所述多晶硅304c进行顶部平坦化，以形成栅极304，多晶硅304c的顶部可以平坦化至硬掩模层301的上表面或者下表面。
在本发明的另一个实施例中，请参考图3F和3G，还可以在步骤S14之后，回刻蚀填充的所有多晶硅(包括多晶硅304a～304c)至所述沟槽302中一定深度，以形成屏蔽栅304’，此过程中，选用的刻蚀气体对多晶硅和屏蔽介质层具有降低的刻蚀选择比，由此可以同时去除硬掩模层301上表面上的多晶硅304c以及屏蔽栅304’上方的屏蔽介质层303，以暴露出屏蔽栅304’上方的沟槽302的侧壁；在其他实施例中，回刻蚀填充的多晶硅形成屏蔽栅304’,再刻蚀去除侧壁暴露的屏蔽介质层303。此外，当需要形成屏蔽栅沟槽功率MOSFET器件时，可以在形成屏蔽栅304’之后，进一步在所述沟槽302中形成绝缘介质层306于所述屏蔽栅304’的表面上和所述沟槽302被所述屏蔽栅304’暴露出的侧壁上，以及，再次填充多晶硅或者栅极金属于所述沟槽302中，且再次填充的多晶硅或者栅极金属填满所述沟槽，以形成控制栅307，此时，控制栅307和屏蔽栅304’之间所夹的绝缘介质层306用于使控制栅307和屏蔽栅304’绝缘，控制栅307的侧壁的绝缘介质层306用作栅介质层，控制栅307和屏蔽栅304’之间所夹的绝缘介质层306与控制栅307的侧壁和衬底300之间所夹的绝缘介质层306可以采用同一道膜层成型工艺制作，也可以采用两种不同的膜层工艺来分开制作。当在屏蔽栅304’上方的沟槽区域中再次填充多晶硅以形成控制栅307时，如果屏蔽栅304’上方的沟槽区域的深宽比较大且容易产生多晶硅填充缝隙问题，则可以再次采用本发明的多晶硅填充方法来形成控制栅307，以保证形成的控制栅307的电学性能，如果屏蔽栅304’上方的沟槽302的深宽比较小，不容易产生填充缝隙时，可以采用传统的多晶硅填充方法来形成控制栅307，以简化工艺。
综上所述，本实施例的多晶硅填充方法，通过在同一工艺腔中至少执行两次多晶硅沉积和一次多晶硅刻蚀(即多晶硅沉积和多晶硅刻蚀交替进行)，进而消除沟槽中填充的多晶硅的填充缝隙,由此，无需增大沟槽尺寸，就能避免沟槽填充缝隙缺陷。本实施例的多晶硅填充方法适用于任何需要在沟槽中填充多晶硅的半导体器件及其制作方法。下面以屏蔽栅沟槽功率MOSFET器件的制作为例，结合图2～图5来详细说明本实施例的多晶硅填充方法应用于半导体器件及其制作方法中的方案。
请参考图4，本实施例提供一种半导体器件的制作方法，包括：
S21，采用本实施例的多晶硅填充方法(即步骤S11～S14)，在一衬底的相应沟槽中填充多晶硅；
S22，对所述沟槽周围的衬底进行阱离子注入，以在所述衬底的顶部形成阱区；
S23，对所述沟槽周围的阱区进行源极离子注入，以在所述阱区的表面形成源区；
S24，形成层间介质层，所述层间介质层覆盖在所述沟槽的区域和所述源区的表面上；
S25，形成穿过所述层间介质层的接触插塞，所述接触插塞的底部和所述多晶硅或者所述源区电接触；以及，
S26，对所述衬底背向所述接触插塞的表面进行漏极离子注入，以形成漏区。
请参考图2至图5，步骤S21的具体过程包括：
首先，执行步骤S11，提供衬底300，并在衬底300中形成两个及两个以上的沟槽302，沟槽302的深度和宽度等可以根据器件要求设置为相同，也可以根据器件要求设置为不完全相同。本实施例中，请参考图5，形成的沟槽可以包括第一类沟槽M1和第二类沟槽M2，所述第一类沟槽M1在后续用于填充屏蔽栅(多晶硅材质)和控制栅(可以是多晶硅和/或栅极金属材质)，第一类沟槽M1中的所述控制栅和所述屏蔽栅之间夹有绝缘介质层，所述第二类沟槽M2在后续用于填充多晶硅以形成连接多晶硅，且所述第二类沟槽M2中的连接多晶硅的底部与所述第一类沟槽M1底部的屏蔽栅的底部齐平，所述第二类沟槽M2中的连接多晶硅的顶部与所述第一类沟槽M1中的控制栅的顶部齐平。在步骤S11中还进一步采用热氧化工艺或者化学气相沉积工艺等，在各个第一类沟槽M1和第二类沟槽M2的侧壁和底壁上形成屏蔽介质层303。该屏蔽介质层303的材质可以包括氧化硅、氮化硅和氮氧化硅中的额至少一种，该屏蔽介质层303可以是单层结构，也可以是叠层结构，例如ONO叠层结构(即氧化硅-氮化硅-氧化硅叠层结构)。需要说明的是，第一类沟槽M1和第二类沟槽M2的数量取决于器件制造要求，通常第一类沟槽M1的数量大于第二类沟槽M2，本发明的技术方案对此不作具体限定。
然后，执行步骤S12～S14，以向第一类沟槽M1和第二类沟槽M2中填满多晶硅304，具体的过程可以参考上文中对步骤S12～S14的描述，在此不再赘述。可以进一步地采用化学机械平坦化(CMP)对步骤S14后形成的多晶硅进行研磨，以提供平坦的工艺表面，并减小后续回刻蚀掉的多晶硅厚度。此时，第二类沟槽M2中填充的多晶硅304作为与后续形成的源区通过接触插塞等结构电连接在一起的连接多晶硅。
接着，可以通过在衬底300和多晶硅304上形成图案化的光刻胶等手段，暴露第一类沟槽M1的区域，并掩蔽包括第二类沟槽M2区域在内的其他区域，回刻蚀第一类沟槽M1中填充的多晶硅304(包括图3E中的多晶硅304a～304c)至所述第一类沟槽M1中预定深度，以在第一类沟槽M1中形成所需高度的屏蔽栅304’。
然后，在屏蔽栅304’上方的第一类沟槽M1的表面上形成绝缘介质层306，本实施例中，通过热氧化法或者化学气相沉积工艺形成绝缘介质层306，该绝缘介质层306覆盖屏蔽栅304’的上表面以及屏蔽栅304’上方的第一类沟槽M1的侧壁，其材质为氧化层，绝缘介质层306处于屏蔽栅304’以及后续填充的控制栅之间的部分(栅极层间绝缘层)用于使屏蔽栅304’以及后续填充的控制栅绝缘，绝缘介质层306处于屏蔽栅304’上方的沟槽侧壁上的部分作为后续填充的控制栅和衬底之间的栅氧化层。在本发明的其他实施例中，还可以采用不同的工艺来形成屏蔽栅304’和后续填充的控制栅之间的栅极层间介质层以及控制栅侧壁的栅极介质层，具体地，先通过化学气相淀积氧化硅，以填满所述第一类沟槽M1并覆盖其他区域的表面，然后运行CMP工艺将氧化硅磨平至衬底300上方的硬掩模层301的上表面，接着进行光刻和干法刻蚀氧化硅至目标深度形成栅极层间介质层，之后再用热氧化法在栅极层间介质层上方的第一类沟槽M1的侧壁上生长栅氧化层作为栅介质层，此时绝缘介质层306包括屏蔽栅304’上表面上的栅极层间介质层以及屏蔽栅304’上方的第一类沟槽M1侧壁上的栅氧化层，这种工艺相对复杂，但是可以单独形成屏蔽栅304’和控制栅307之间的栅极层间介质层以及控制栅307和衬底300之间的栅氧化层，由此，能使得屏蔽栅304’和控制栅307之间的绝缘材料的厚度均匀可调且一致性较好，使得控制栅307和衬底300之间的栅氧化层厚度均匀且一致性较好，进而能使得屏蔽栅304’和控制栅307及其之间的层间介质层组成的电容结构稳定且可控，以及保证了控制栅307和衬底300之间的栅氧化层的可靠性，降低器件的栅源漏电。
之后，可以根据需要选用传统的多晶硅填充方法或者金属栅极填充方法或者本实施例的多晶硅填充方法，在第一类沟槽M1中继续填充控制栅307。具体过程在此不再赘述。
最后，去除硬掩模层等，暴露出第二类沟槽M2中的控制栅307的上表面以及周围的衬底300的上表面。
请参考图5，在步骤S22中，进行阱离子注入，以第一类沟槽M1和第二类沟槽M2周围的衬底300的表层形成阱区308，此过程中，可以通过图案化的光刻胶等掩蔽结构(即图案化的掩模层)对各个第一类沟槽M1和第二类沟槽M2的区域进行掩蔽保护。
请参考图5，在步骤S23中，采用重掺杂的方式进行源极离子注入，以所述阱区308的表面形成源区309。重掺杂即是指源极离子注入的浓度大于阱离子注入的浓度。可以进一步地，对所述阱区308和所述源区309进行热退火处理，以消除离子注入缺陷并使得激活注入的离子。此外，需要说明的是，本实施例中，在向阱区308中进行源极离子注入时，可以使得相邻两个沟槽之间的阱区308的表面全部形成为源区309，但是本发明的技术方案并不仅仅限定于此，在本发明的其他实施例中，可以运用光刻工艺定义部分阱区308的表面为源区309，制作阻挡光刻胶(未图示)用于保护第一类沟槽M1和第二类沟槽M2区域以及阱区308的其他表面，然后进行源极离子注入，以在部分阱区308中形成源区309。
请参考图5，在步骤S24中，可以通过涂布、化学气相沉积等工艺在源区309和各个第一类沟槽M1和第二类沟槽M2的区域的表面上覆盖形成层间介质层310。层间介质层310的材质可以包括氧化硅、氮化硅和低介电常数介质(介电常数小于3.9)中的至少一种，可以是单层结构，也可以是叠层结构。
请参考图5，在步骤S25中，通过光刻结合刻蚀的工艺，形成穿过所述层间介质层310的接触孔(未图示)，并通过真空蒸镀、溅射或电镀等工艺，在接触孔中填充金属，以形成接触插塞(contact)311。进一步地，在层间介质层310和接触插塞311的表面上覆盖金属层，对所述金属层进行光刻、刻蚀，以形成源极金属层312b和栅极金属层312a，源极金属层312b通过相应的接触插塞311和所述源区309、第二类沟槽M2中的连接多晶硅电连接，以将源区309向外引出，所述栅极金属层312a通过相应的接触插塞311和第一类沟槽M1中的控制栅307电连接，以将第一类沟槽M1中的控制栅307向外引出。
请参考图5，在步骤S26中，对所述衬底300的背面进行减薄，并对减薄后的衬底300的背面进行漏极离子注入，以形成重掺杂的漏区313，进一步地，在所述漏区313的背面形成用于将漏区313向外引出的漏极金属层(未图示)。
需要说明的是，本实施例中，当需要制作的半导体器件为N型屏蔽栅沟槽MOSFET器件时，衬底300的导电类型为N型，阱区308的导电类型为P型，源区309和漏区313的导电类型为N型；当需要制作的半导体器件为P型屏蔽栅沟槽MOSFET器件时，衬底300的导电类型为P型，阱区308的导电类型为N型，源区309和漏区313的导电类型为P型。
请参考图5，本实施例还提供一种采用本实施例的半导体器件的制作方法制作出来的半导体器件，该半导体器件包括：衬底300，所述衬底中具有沟槽(M1和/或M2)；多晶硅304’(和/或304)，填充于所述沟槽中；源区309，形成于所述沟槽两侧的衬底300的表层中；以及，漏区313，形成于衬底300的背面(即衬底300背向源区309的表面)。
具体地，所述半导体器件为屏蔽栅沟槽功率MOSFET器件，所述沟槽包括第一类沟槽M1和第二类沟槽M2。所述第一类沟槽M1的底部填充的多晶硅栅作为屏蔽栅304’，所述第一类沟槽M1的顶部填充有控制栅307，所述第一类沟槽M1中的所述控制栅307和所述屏蔽栅304’之间夹有绝缘介质层306，绝缘介质层306包围所述控制栅307的侧壁，所述第一类沟槽M1的屏蔽栅304’和衬底300之间还夹有屏蔽介质层303，屏蔽介质层303包围所述屏蔽栅304’的侧壁和底壁。所述第二类沟槽M2中填充多晶硅材质的连接多晶硅304，且所述第二类沟槽M2中的连接多晶硅304的底部与所述第一类沟槽M1底部的屏蔽栅304’的底部齐平，所述第二类沟槽M2中的连接多晶硅304的顶部与所述第一类沟槽M1中的控制栅307的顶部齐平,所述第二类沟槽M2中还形成有屏蔽介质层303，所述第二类沟槽M2中的屏蔽介质层303包围所述连接多晶硅304的侧壁和底壁，用于隔离所述第二类沟槽M2中的所述连接多晶硅304和所述衬底300。
所述半导体器件还包括层间介质层310，层间介质层310形成于源区309和各个沟槽M1、M2区域的表面上，层间介质层310中形成有穿过所述层间介质层310的接触插塞311。在层间介质层310和接触插塞311的表面上还形成有源极金属层312b和栅极金属层312a，源极金属层312b通过相应的接触插塞311和所述源区309、第二类沟槽M2中的连接多晶硅304电连接，以将源区309向外引出，所述栅极金属层312a通过相应的接触插塞311和所述第一类沟槽M1中的控制栅307电连接，以将第一类沟槽M1中的控制栅307向外引出。
需要说明的是，两个相邻的第一类沟槽M1用于形成两个屏蔽栅沟槽功率MOSFET，两个相邻的屏蔽栅沟槽功率MOSFET之间的器件间距L、第一类沟槽M1底壁伸入到衬底300中的深度D1、第一类沟槽M1中的屏蔽栅304’的上表面在衬底300中的深度D3、第一类沟槽M1中的控制栅307的底部在衬底300中的深度D2、接触插塞311的底部伸入到衬底300的深度D4等关键尺寸参数均取决于器件性能要求。
综上所述，本发明的半导体器件及其制作方法，由于采用本发明的多晶硅填充方法形成相应的多晶硅栅，因此能够避免在形成多晶硅栅过程中出现填充缝隙，进而使得本发明实提供的半导体器件相对于现有技术，良率更高，电性能更好。且允许形成的沟槽为上窄下宽的沟槽或者为侧壁垂直于所述衬底的表面的竖直沟槽，由此避免上宽下窄的沟槽引起的单个沟槽占用更多的芯片面积以及沟槽底部填充的多晶硅出现尖端的问题，进而有利于器件进一步微缩以及避免尖端聚集的电荷造成过大的漏电流的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (13)

1.一种多晶硅填充方法，其特征在于，包括：
步骤S11，提供衬底，所述衬底上形成有沟槽；
步骤S12，沉积多晶硅于所述沟槽中，沉积的所述多晶硅将所述沟槽的顶部开口封闭；
步骤S13，采用刻蚀气体刻蚀所述多晶硅，以打开所述沟槽中的填充缝隙；
步骤S14，再次沉积多晶硅于所述沟槽中；
其中，所述步骤S12～步骤S14在同一工艺腔中进行。
2.如权利要求1所述的多晶硅填充方法，其特征在于，所述步骤S14中，再次沉积多晶硅之后，循环执行步骤S13和步骤S12，直至消除所述沟槽中的多晶硅的填充缝隙且所述沟槽中填满多晶硅。
3.如权利要求2所述的多晶硅填充方法，其特征在于，根据所述步骤S11中的所述沟槽的深宽比，预先设定好所述步骤S14中的循环次数。
4.如权利要求1所述的多晶硅填充方法，其特征在于，所述刻蚀气体包括ClF3、SF6、NF6、SF4、CxFy以及CmHnFi的至少一种，其中，x、y、m、n、i均为不小于1的整数。
5.如权利要求1所述的多晶硅填充方法，其特征在于，在所述步骤S11中，所述沟槽为上窄下宽的沟槽或者为侧壁垂直于所述衬底的表面的竖直沟槽。
6.如权利要求1所述的多晶硅填充方法，其特征在于，所述步骤S12中，打开所述沟槽中的填充缝隙时形成的新沟槽为U型沟槽或V型沟槽或顶部开口面积小于底壁面积的沟槽。
7.如权利要求1～6中任一项所述的多晶硅填充方法，其特征在于，在执行所述步骤S11之后且在第一次执行所述步骤S12之前，还在所述沟槽的内表面上形成屏蔽介质层。
8.如权利要求1～6中任一项所述的多晶硅填充方法，其特征在于，在步骤S14之后，还包括：对所述多晶硅进行顶部平坦化，以形成栅极，和/或，回刻蚀所述多晶硅至所述沟槽中一定深度，以形成屏蔽栅。
9.一种半导体器件的制作方法，其特征在于，包括：采用权利要求1～8中任一项所述多晶硅填充方法，在一衬底的相应沟槽中填充多晶硅。
10.如权利要求9所述的半导体器件的制作方法，其特征在于，所述衬底中的沟槽包括第一类沟槽和第二类沟槽；采用所述多晶硅填充方法在所述第一类沟槽的底部填充的多晶硅为位于所述第一类沟槽底部的屏蔽栅，所述第一类沟槽的顶部还填充有控制栅，所述控制栅和所述屏蔽栅之间夹有绝缘介质层；采用所述多晶硅填充方法在所述第二类沟槽中填充的多晶硅为连接多晶硅，所述第二类沟槽中的连接多晶硅的底部与所述第一类沟槽底部的屏蔽栅的底部齐平，所述第二类沟槽中的连接多晶硅的顶部与所述第一类沟槽中的控制栅的顶部齐平。
11.如权利要求9所述的半导体器件的制作方法，其特征在于，还包括：
对所述沟槽周围的衬底进行阱离子注入，以在所述衬底的顶部形成阱区；
对所述沟槽周围的阱区进行源极离子注入，以在所述阱区的表面形成源区；
形成层间介质层，所述层间介质层覆盖在所述沟槽的区域和所述源区的表面上；
形成穿过所述层间介质层的接触插塞，所述接触插塞的底部和所述多晶硅或者所述源区电接触；以及，
对所述衬底背向所述接触插塞的表面进行漏极离子注入，以形成漏区。
12.一种半导体器件，其特征在于，采用权利要求9～11中任一项所述的半导体器件的制作方法制作，所述半导体器件包括：衬底，所述衬底中具有沟槽；以及，多晶硅，填充于所述沟槽中。
13.如权利要求12所述的半导体器件，其特征在于，所述半导体器件为屏蔽栅沟槽功率MOSFET器件，所述多晶硅填充在所述沟槽的底部并作为屏蔽栅，所述半导体器件还包括：
控制栅，填充于所述沟槽顶部；
绝缘介质层，位于所述屏蔽栅和所述控制栅之间并包围所述控制栅的侧壁；
屏蔽介质层，包围所述屏蔽栅的侧壁和底壁；
源区，形成于所述沟槽两侧的衬底的表层中；以及，
漏区，形成在所述衬底背向所述源区的表面上。
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