CN110571275A - 氧化镓mosfet的制备方法 - Google Patents
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- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 title claims abstract description 164
- 229910001195 gallium oxide Inorganic materials 0.000 title claims abstract description 164
- 238000002360 preparation method Methods 0.000 title description 14
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 42
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 150000002739 metals Chemical class 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 24
- 230000008569 process Effects 0.000 description 11
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000005566 electron beam evaporation Methods 0.000 description 8
- 238000009616 inductively coupled plasma Methods 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 238000001755 magnetron sputter deposition Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002791 soaking Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Manufacturing & Machinery (AREA)
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Abstract
一种氧化镓MOSFET半导体器件，其中包括：氧化镓基衬底；设置于氧化镓基衬底上的漏极和源极；所述氧化镓基衬底中至少在漏极和源极的下方区域设置有高掺杂氧化镓，掺杂浓度为1017‑1020cm‑3；栅介质层，设置于氧化镓基衬底上未覆盖源极和漏极的区域；栅极，设置于所述栅介质层之上。相较于原有的使用低功函数金属做源漏电极MOSFET器件，使用本发明的器件可以有效的改善原器件存在的器件阈值电压过高或者开关比低的问题。
Description
技术领域
本发明涉及半导体领域，进一步涉及氧化镓MOSFET的制备方法。
背景技术
目前氧化镓材料还难以实现有效P型掺杂，导致增强型氧化镓MOSFET难以轻易的得到很高的开关比。而对于耗尽型的氧化镓MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)来说，虽然不需要使用复杂的结构或者工艺就能轻易实现，但是现有的器件也存在阈值电压过高(＞30V)的问题，严重影响了器件实际应用。氧化镓(Ga2O3)因其优良的特性，包括超宽的禁带宽度(4.8eV)、大的击穿电场(8MV/cm)，在大功率器件中有广泛应用前景，有望成为新一代半导体材料。
然而，氧化镓功率增强型MOSFET存在电流开关比不高，耗尽型MOSFET关断阈值电压过高的问题。这阻碍了氧化镓材料的有效利用，因此亟需要一种方法提高氧化镓器件的开关比。目前提出的提高增强型MOSFET开关比的方法是通过栅槽结构或者FinFET(FinField-effect transistor)结构实现。
目前氧化镓材料难以实现有效的P型掺杂，因此在制作增强型MOSFET时只能使用非故意掺杂的氧化镓作为沟道。非故意掺杂的氧化镓在材料制备过程中会无意的引入一些施主杂质，从而导致绝缘性能不佳。因此增强型氧化镓MOSFET在关态时漏电流较大，器件开关比不高。
栅槽结构及FinFET结构的MOSFET制备工艺复杂，增加了器件量产的难度及成本。同时两种方法都需要经过刻蚀过程，刻蚀将会引入大量缺陷和表面态，对于器件的性能有较大的影响。影响载流子的输运增大导通电阻的同时还使得栅介质与氧化镓的接触处更容易发生击穿。而对于本方法而言，制作器件的工艺简单，同时不需要经过刻蚀过程。
另外对于耗尽型的氧化镓MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor)来说，虽然不需要使用复杂的结构或者工艺就能轻易实现，但是现有的器件也存在阈值电压过高(＞30V)的问题，严重影响了器件实际应用。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的目的在于提供一种氧化镓MOSFET的制备方法，以至少部分解决上述技术问题。
(二)技术方案
根据本发明的一方面，提供一种氧化镓MOSFET半导体器件，其中包括：
氧化镓基衬底；
设置于氧化镓基衬底上的漏极和源极；
所述氧化镓基衬底中至少在漏极和源极的下方区域设置有高掺杂氧化镓，掺杂浓度为1017-1020cm-3；
栅介质层，设置于氧化镓基衬底上未覆盖源极和漏极的区域；
栅极，设置于所述栅介质层之上。
在进一步的实施方案中，氧化镓基衬底为用于制作增强型氧化镓MOSFET的衬底，包括：半绝缘β氧化镓层；非故意掺杂β氧化镓，设置于半绝缘β氧化镓层之上；掺杂氧化镓，设置于所述非故意掺杂β氧化镓的部分区域中，该区域位于源极和漏极的下方。
在进一步的实施方案中，氧化镓基衬底为用于制作耗尽型MOSFET的衬底，包括：半绝缘层β氧化镓；非故意掺杂β氧化镓，设置于半绝缘层β氧化镓之上；掺杂氧化镓，设置于所述非故意掺杂β氧化镓之上。
在进一步的实施方案中，源极和漏极金属为高功函数金属，可以为镍，铂或者钯或者其他功函数高于4.5eV的金属。
在进一步的实施方案中，掺杂氧化镓的掺杂元素为硅Si、锡Sn或者其他能使氧化镓表现出N型导电特性的元素。
根据本发明的另一方面，提供一种氧化镓增强型或者耗尽型MOSFET半导体器件的制备方法，其中包括：
制备氧化镓基衬底；
在氧化镓基衬底中至少部分区域设置有掺杂氧化镓，掺杂浓度在1017-1020cm-3，设置于氧化镓基衬底上的漏极和源极下方；
在氧化镓衬底的掺杂氧化镓之上形成漏极和源极，
在氧化镓基衬底上未覆盖源极和漏极的区域形成栅介质层；
在栅介质层上形成栅极。
在进一步的实施方案中，制备氧化镓基衬底，包括：形成半绝缘层β氧化镓；在半绝缘层β氧化镓之上形成非故意掺杂β氧化镓；所述非故意掺杂β氧化镓的部分区域中形成掺杂氧化镓，该区域位于源极和漏极的下方。
在进一步的实施方案中，制备氧化镓基衬底，包括：形成半绝缘层β氧化镓；在半绝缘层β氧化镓之上形成非故意掺杂β氧化镓；在所述非故意掺杂β氧化镓全部表面区域形成掺杂氧化镓。
在进一步的实施方案中，源极和漏极金属为功函数高于4.5eV的金属。
在进一步的实施方案中，掺杂氧化镓的掺杂元素为硅Si、锡Sn或者其他能使氧化镓表现出N型导电特性的元素。
(三)有益效果
本发明中将原来使用的低功函数源漏电极金属换成本方案中的高功函数金属，则可以提高器件的开关比，降低器件在关态时的泄漏电流。
相较于比较常见的栅槽结构和FinFET结构的器件，本发明在制备过程中不需要对氧化镓工作部分使用刻蚀工艺，因此刻蚀工艺对器件造成的如栅极漏电流大，栅极提前击穿，沟道迁移率降低等问题在新方案中不再存在。
相较于原有的使用低功函数金属做源漏电极的耗尽型MOSFET器件，若使用本发明则可以有效的改善原器件存在的器件阈值电压过高的问题。
器件制备工艺简单成熟，器件所使用的工艺步骤均为已经成熟的半导体器件制备工艺，同时具有与硅材料器件制备工艺兼容的优点。
附图说明
图1-6是本发明实施例增强型氧化镓MOSFET制备方法流程图。
图7-12是本发明实施例耗尽型氧化镓MOSFET制备方法流程图。
图13和14是本发明实施例的一种氧化镓MOSFET的制备方法中隔离形成方法示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
在本发明中，所涉及的技术术语具有如下含义：
MOSFET：金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。
功函数(work function)：又称功函、逸出功，在固体物理中被定义成：把一个电子从固体内部刚刚移到此物体表面所需的最少的能量。一般情况下功函数指的是金属的功函数。
相较于不使用栅槽结构和FinFET结构的器件而言，由于非故意掺杂的氧化镓在材料制备过程中会无意的引入一些施主杂质，从而导致绝缘性能不佳。因此增强型氧化镓MOSFET在关态时漏电流较大，器件开关比不高。若将原来使用的低功函数源漏电极金属换成本方案中的高功函数金属，则可以提高器件的开关比，降低器件在关态时的泄漏电流。
针对上述技术缺点，本发明提出了新的器件结构，通过使用高功函数金属与高掺杂的氧化镓形成隧穿型源漏接触来解决以上的问题。使用用于形成肖特基接触的高功函数金属作为源漏电极材料，同时对与电极接触的氧化镓进行较高浓度的掺杂，改变原有的源漏接触性质，以期望在源漏形成两个易发生隧穿的势垒，形成隧穿型源漏接触，从而达到提高增强型器件开关比和减少耗尽型器件阈值电压的目的。
本发明实施例提供一种氧化镓MOSFET半导体器件，其中包括：
氧化镓基衬底；
设置于氧化镓基衬底上的漏极和源极；
所述氧化镓基衬底中至少在漏极和源极的下方区域设置有掺杂氧化镓，掺杂浓度在1017-1020cm-3；
栅介质层，设置于氧化镓基衬底上未覆盖源极和漏极的区域；
栅极，设置于所述栅介质层之上。
其中，氧化镓衬底可以是基于增强型MOSFET或者耗尽型MOSFET的衬底，例如氧化镓基衬底为增强型氧化镓MOSFET衬底，包括：半绝缘层β氧化镓；非故意掺杂β氧化镓，设置于半绝缘层β氧化镓之上；掺杂氧化镓，设置于所述非故意掺杂β氧化镓的部分区域中，该区域位于源极和漏极的下方。其中，半绝缘衬底的制备工艺可以采用提拉发生长的β氧化镓单晶，非故意掺杂氧化镓缓冲层采用HVPE(氢化物气相外延)方法生长，生长厚度可以为1μm，生长于铁掺杂的β氧化镓半绝缘衬底的(010)面上，掺杂氧化镓通过图形化的离子注入将Si原子注入到氧化镓特定区域形成，注入深度至少100nm，注入后区域的掺杂浓度在1017-1020cm-3；源漏电极金属可以通过电子束蒸发沉积或者磁控溅射的方法生长；栅介质层可以通过原子层沉积(ALD)制备，厚度30nm；最后的栅极金属通过电子束蒸发沉积或者磁控溅射的方法生长。制备工艺中的刻蚀工艺采用电感耦合等离子体刻蚀(ICP)实施。
例如氧化镓基衬底为耗尽型MOSFET衬底，包括：半绝缘层β氧化镓；非故意掺杂β氧化镓，设置于半绝缘层β氧化镓之上；掺杂氧化镓，设置于所述非故意掺杂β氧化镓之上。其中，半绝缘衬底的制备工艺可以采用提拉发生长的β氧化镓单晶，非故意掺杂氧化镓缓冲层采用HVPE(氢化物气相外延)方法生长，生长厚度可以为1μm，生长于铁掺杂的β氧化镓半绝缘衬底的(010)面上，掺杂氧化镓通过离子注入的方法将Si原子注入到氧化镓内形成，或者可以直接通过MOCVD或MBE等外延方法外延生长得到高掺杂的氧化镓薄层，注入深度或者外延薄膜厚度至少为100nm；源漏电极金属可以通过电子束蒸发沉积或者磁控溅射的方法生长，栅介质层可以通过原子层沉积(ALD)制备，厚度30nm；最后的栅极金属通过电子束蒸发沉积或者磁控溅射的方法生长。制备工艺中的刻蚀工艺采用电感耦合等离子体刻蚀(ICP)实施。
在本发明实施例中，源极和漏极金属可以为镍，铂或者钯其中之一，或者其他功函数大于4.5eV的金属。
其中，对于掺杂氧化镓，掺杂氧化镓的掺杂元素为Si，若使用外延生长的掺杂氧化镓则为Sn或者Si，掺杂浓度为在1017-1020cm-3’范围内都可以实现本发明实施例的目的，即在源漏形成两个易发生隧穿的势垒，形成隧穿型源漏接触，从而达到提高增强型器件开关比和减少耗尽型器件阈值电压。
为更好的理解本发明，以下特例举具体实施例并结合附图进行具体阐述，但应理解的是，以下实施例的具体细节仅用于描述本发明的技术方案，不应理解为对本发明的限定。
附图1-6为一种增强型氧化镓MOSFET的制备方法，可以包括：对氧化镓基衬底进行电感耦合等离子体(ICP)刻蚀，以实现器件隔离，刻蚀气体为Cl2和Ar，气体流量分别为15sccm和5sccm，刻蚀过程中的射频(RF)功率为400W，刻蚀功率为60W，刻蚀深度＞300nm
局部离子注入并激活，通过光刻显影步骤制作出离子注入的窗口，即不做注入的地方用光刻胶掩盖，然后使用离子注入机向氧化镓内注入Si原子，注入深度至少100nm，注入的最高能量为95keV。注入完成后在950℃的N2氛围中热处理30mins，对注入到氧化镓中的原子进行激活。
生长高功函数金属源漏电极，并剥离；通过光刻显影步骤制作出金属电极生长的窗口，即不生长电极的地方用光刻胶掩盖。后使用电子束蒸发沉积或者磁控溅射的方法生长高功函数的金属镍Ni薄膜，然后将产品浸泡在丙酮中，于是多余的金属将会脱落，称为剥离。
生长栅介质；使用原子层沉积(ALD)的方法生长栅极介质Al2O3，薄膜厚度30nm
生长栅金属，并剥离；通过光刻显影步骤制作出金属电极生长的窗口，即不生长电极的地方用光刻胶掩盖。后使用电子束蒸发沉积或者磁控溅射的方法生长低功函数的金属钛Ti薄膜，然后将产品浸泡在丙酮中，于是多余的金属将会脱落，称为剥离。
刻蚀源漏金属上栅介质，该步骤可以使用电感耦合等离子体(ICP)进行制备。
附图7-12为一种耗尽型氧化镓MOSFET的制备方法，可以包括如下步骤：
刻蚀实现器件隔离对氧化镓基衬底进行电感耦合等离子体(ICP)刻蚀，以实现器件隔离，刻蚀气体为Cl2和Ar，气体流量分别为15sccm和5sccm，刻蚀过程中的射频(RF)功率为400W，刻蚀功率为60W，刻蚀深度＞300nm
离子注入并激活，使用离子注入机向氧化镓内注入Si原子，注入深度至少100nm，注入的最高能量为95keV。注入完成后在950℃的N2氛围中热处理30mins，对注入到氧化镓中的原子进行激活。
生长高功函数金属源漏电极，并剥离通过光刻显影步骤制作出金属电极生长的窗口，即不生长电极的地方用光刻胶掩盖。后使用电子束蒸发沉积或者磁控溅射的方法生长高功函数的金属镍Ni薄膜，然后将产品浸泡在丙酮中，于是多余的金属将会脱落，称为剥离。
生长栅介质使用原子层沉积(ALD)的方法生长栅极介质Al2O3，薄膜厚度30nm
生长栅金属，并剥离通过光刻显影步骤制作出金属电极生长的窗口，即不生长电极的地方用光刻胶掩盖。后使用电子束蒸发沉积或者磁控溅射的方法生长低功函数的金属钛Ti薄膜，然后将产品浸泡在丙酮中，于是多余的金属将会脱落，称为剥离。
刻蚀源漏金属上栅介质，该步骤可以使用电感耦合等离子体(ICP)刻蚀进行制备。
图13和图14为一种实施例制作耗尽型氧化镓衬底的方法，即在开始就用使用MOCVD或者MBE等外延方法在非故意掺杂氧化镓层上外延生长出高掺杂的氧化镓层，然后在进行刻蚀做器件隔离。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种氧化镓MOSFET半导体器件，其中包括：
氧化镓基衬底；
设置于氧化镓基衬底上的漏极和源极；
所述氧化镓基衬底中至少在漏极和源极的下方区域设置有高掺杂氧化镓，掺杂浓度为1017-1020cm-3；
栅介质层，设置于氧化镓基衬底上未覆盖源极和漏极的区域；
栅极，设置于所述栅介质层之上。
2.根据权利要求1所述的器件，其特征在于，
氧化镓基衬底为用于制作增强型氧化镓MOSFET的衬底，包括：
半绝缘β氧化镓层；
非故意掺杂β氧化镓，设置于半绝缘β氧化镓层之上；
掺杂氧化镓，设置于所述非故意掺杂β氧化镓的部分区域中，该区域位于源极和漏极的下方。
3.根据权利要求1所述的器件，其特征在于，
所述氧化镓基衬底为用于制作耗尽型MOSFET的衬底，包括：
半绝缘层β氧化镓；
非故意掺杂β氧化镓，设置于半绝缘层β氧化镓之上；
掺杂氧化镓，设置于所述非故意掺杂β氧化镓之上。
4.根据权利要求1所述的器件，其特征在于，所述源极和漏极金属为高功函数金属，可以为镍，铂或者钯或者其他功函数高于4.5eV的金属。
5.根据权利要求1所述的器件，其特征在于，所述掺杂氧化镓的掺杂元素为硅Si、锡Sn或者其他能使氧化镓表现出N型导电特性的元素。
6.一种氧化镓增强型或者耗尽型MOSFET半导体器件的制备方法，其中包括：
制备氧化镓基衬底；
在氧化镓基衬底中至少部分区域设置有掺杂氧化镓，掺杂浓度在1017-1020cm-3，设置于氧化镓基衬底上的漏极和源极下方；
在氧化镓衬底的掺杂氧化镓之上形成漏极和源极，
在氧化镓基衬底上未覆盖源极和漏极的区域形成栅介质层；
在栅介质层上形成栅极。
7.根据权利要求6所述的方法，其特征在于，
制备氧化镓基衬底，包括：
形成半绝缘层β氧化镓；
在半绝缘层β氧化镓之上形成非故意掺杂β氧化镓；
所述非故意掺杂β氧化镓的部分区域中形成掺杂氧化镓，该区域位于源极和漏极的下方。
8.根据权利要求6所述的方法，其特征在于，
制备氧化镓基衬底，包括：
形成半绝缘层β氧化镓；
在半绝缘层β氧化镓之上形成非故意掺杂β氧化镓；
在所述非故意掺杂β氧化镓全部表面区域形成掺杂氧化镓。
9.根据权利要求6所述的方法，其特征在于，所述源极和漏极金属为功函数高于4.5eV的金属。
10.根据权利要求6所述的方法，其特征在于，所述掺杂氧化镓的掺杂元素为硅Si、锡Sn或者其他能使氧化镓表现出N型导电特性的元素。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910879776.8A CN110571275A (zh) | 2019-09-17 | 2019-09-17 | 氧化镓mosfet的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910879776.8A CN110571275A (zh) | 2019-09-17 | 2019-09-17 | 氧化镓mosfet的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110571275A true CN110571275A (zh) | 2019-12-13 |
Family
ID=68780799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910879776.8A Pending CN110571275A (zh) | 2019-09-17 | 2019-09-17 | 氧化镓mosfet的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110571275A (zh) |
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2019
- 2019-09-17 CN CN201910879776.8A patent/CN110571275A/zh active Pending
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