CN110503998B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供能够提高性能的半导体存储装置。实施方式的半导体存储装置包括：第1面，包含多个存储单元；第2面，包含多个存储单元；多个第1位线，连接于上述第1面；多个第2位线，连接于上述第2面；多个第1读出放大器，分别对上述多个第1位线进行充电；以及多个第2读出放大器，分别对上述多个第2位线进行充电；在上述第1面以及上述第2面并行地动作的情况下，从上述多个第1读出放大器向上述多个第1位线供给的电流和、从上述多个第2读出放大器向上述多个第2位线供给的电流的总和，在达到第1电流值之后下降至第2电流值，然后上升至第3电流值。

Description

半导体存储装置
相关申请
本申请以日本专利申请2018－94551号(申请日：2018年5月16日)为基础申请享受优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置。
背景技术
作为半导体存储装置的一种，已知有NAND型闪存。此外，已知有具备以三维层叠的多个存储单元的NAND型闪存。
发明内容
实施方式提供能够提高性能的半导体存储装置。
实施方式的半导体存储装置具备：第1面(plane)，包含多个存储单元；第2面(plane)，包含多个存储单元；多个第1位线，连接于上述第1面；多个第2位线，连接于上述第2面；多个第1读出放大器，分别对上述多个第1位线进行充电；以及多个第2读出放大器，分别对上述多个第2位线进行充电；在上述第1面以及上述第2面并行地动作的情况下，从上述多个第1读出放大器向上述多个第1位线供给的电流和、从上述多个第2读出放大器向上述多个第2位线供给的电流的总和，在达到第1电流值之后下降至第2电流值，然后上升至第3电流值。
附图说明
图1是第1实施方式的存储***的框图。
图2是图1所示的NAND型闪存的框图。
图3是图2所示的面PB的框图。
图4是面PB所包含的一个块BLK的电路图。
图5是块BLK的一部分区域的截面图。
图6是表示存储单元晶体管的阈值分布的一例的示意图。
图7是图3所示的读出放大器单元以及数据寄存器的框图。
图8是说明读出放大器SA的电源电路的电路图。
图9是说明程序动作的时序图。
图10是说明第1实施方式的位线的充电动作的流程图。
图11是说明1面动作中的位线的充电动作的时序图。
图12是说明2面动作中的位线的充电动作的时序图。
图13是说明NAND型闪存整体的耗电流ICC的曲线图。
图14是说明NAND型闪存具备8个面的情况下的耗电流的曲线图。
图15是说明第2实施方式的读出放大器SA的电源电路的电路图。
图16是说明第2实施方式的位线的充电动作的流程图。
图17是说明第2实施方式的位线的充电动作的时序图。
图18是说明比较例的位线的充电动作的时序图。
图19是说明第3实施方式的位线的充电动作的时序图。
图20是说明读出动作的时序图。
图21是说明第4实施方式的位线的充电动作的时序图。
具体实施方式
以下，参照附图对实施方式进行说明。以下所示的几个实施方式例示了用于将本发明的技术思想具体化的装置以及方法，并不是通过结构部件的形状、构造、配置等来确定本发明的技术思想。各功能块能够作为将硬件以及软件中的某一个或两者组合的结构来实现。各功能块不一定如以下的例子那样被区分。例如，一部分功能也可以由与例示的功能块不同的功能块执行。进而，例示的功能块也可以被分割为更细分的功能子块。另外，以下的说明中，关于具有相同的功能以及结构的要素，赋予相同的标号，并且仅在必要时进行重复说明。
[1]第1实施方式
[1－1]存储***1的结构
图1是第1实施方式的存储***1的框图。存储***1具备NAND型闪存(半导体存储装置)2以及存储控制器3。
存储***1既可以在搭载了主机装置的母板上安装构成存储***1的多个芯片来构成，也可以构成为将存储***1用一个模块实现的***LSI(large-scale integratedcircuit)或SoC(system on chip)。作为存储***1的例子，可列举SDTM卡那样的存储卡、SSD(solid state drive)、以及eMMC(embedded multimedia card)等。
NAND型闪存2具备多个存储单元(也称为存储单元晶体管)，非易失性地存储数据。关于NAND型闪存2的具体结构留待后述。
存储控制器3响应来自主机装置4的指令，对NAND型闪存2指示写入(也称为程序)、读出以及删除等。此外，存储控制器3对NAND型闪存2的存储空间进行管理。存储控制器3具备主机接口电路(主机I/F)10、处理器11、RAM(Random Access Memory)12、缓冲存储器13、NAND接口电路(NAND I/F)14以及ECC(Error Checking and Correcting)电路15等。这些模块经由总线16相互连接。
主机接口电路10经由主机总线连接于主机装置4，在与主机装置4之间进行接口处理。此外，主机接口电路10在与主机装置4之间进行指令、地址以及数据的收发。
处理器11例如由CPU(CEntral Processing unit)构成。处理器11对存储控制器3整体的动作进行控制。例如，处理器11在从主机装置4接收到写入指令的情况下，对其响应，将基于NAND接口的写入指令发送给NAND型闪存2。读出以及删除的情况也同样。此外，处理器11执行损耗均衡(wear-leveling)等用于对NAND型闪存2进行管理的多种处理。
RAM12被用作处理器11的作业区，存放从NAND型闪存2加载的固件以及由处理器11制作的各种表等。RAM12由DRAM以及/或SRAM构成。缓冲存储器13暂时保持从主机装置4发送的数据，并且暂时保持从NAND型闪存2发送的数据。缓冲存储器13也可以包含于RAM12。
ECC电路15在写入动作时，对写入数据生成纠错码，将该纠错码附加到写入数据并发送给NAND接口电路14。此外，ECC电路15在读出动作时，相对于读出数据，使用读出数据中包含的纠错码，进行错误检测以及/或错误纠正。另外，ECC电路15也可以设置在NAND接口电路14内。
NAND接口电路14经由NAND总线连接于NAND型闪存2，在与NAND型闪存2之间进行接口处理。此外，NAND接口电路14在与NAND型闪存2之间进行指令、地址以及数据的收发。
[1－1－1]NAND型闪存2的结构
图2是图1所示的NAND型闪存2的框图。
NAND型闪存2具备存储单元阵列20、输入输出电路21、逻辑控制电路22、寄存器组(包括状态寄存器23A、地址寄存器23B以及指令寄存器23C)、序列发生器(控制电路)24、电压生成电路25、行解码器26、列解码器27、读出放大器元件28以及数据寄存器(数据缓存器)29。
存储单元阵列20具备多个面PB。图2中，作为一例表示了2个面PB0、PB1。多个面PB分别具备多个存储单元晶体管。为了对存储单元晶体管施加电压，存储单元阵列20中配设多个位线、多个字线以及源极线等。关于面PB的具体结构，留待后述。
输入输出电路21以及逻辑控制电路22经由NAND总线连接于存储控制器3。输入输出电路21在与存储控制器3之间经由NAND总线收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路22经由NAND总线从存储控制器3接收外部控制信号例如芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、以及写入保护信号WPn)。信号名上标注的“n”表示低电平有效。此外，逻辑控制电路22经由NAND总线向存储控制器3发送就绪/忙碌信号RBn。
信号CEn使得能够进行NAND型闪存2的选择，在选择该NAND型闪存2时使信号CEn有效。信号CLE使得能够将作为信号DQ发送的指令锁存到指令寄存器。信号ALE使得能够将作为信号DQ发送的地址锁存到地址寄存器。信号WEn使得能够写入。信号REn使得能够读出。信号在禁止写入以及删除时使WPn有效。信号RBn表示NAND型闪存2处于就绪状态(能够接受来自外部的指令的状态)还是忙碌状态(不能接受来自外部的指令的状态)。存储控制器3通过从NAND型闪存2接收信号RBn，能够知晓NAND型闪存2的状态。
状态寄存器23A暂时保持NAND型闪存2的动作所需要的数据。地址寄存器23B暂时保持地址。指令寄存器23C暂时保持指令。状态寄存器23A、地址寄存器23B以及指令寄存器23C例如由SRAM构成。
序列发生器24从指令寄存器23C接受指令，按照基于该指令的序列将NAND型闪存2统一地控制。
电压生成电路25从NAND型闪存2的外部接受电源电压，并使用该电源电压生成写入动作、读出动作以及删除动作所需的多个电压。电压生成电路25将所生成的电压提供给存储单元阵列20、行解码器26以及读出放大器元件28等。
行解码器26从地址寄存器23B接受行地址，将该行地址进行解码。行解码器26基于解码后的行地址，进行字线等的选择动作。并且，行解码器26向存储单元阵列20传送写入动作、读出动作以及删除动作所需的多个电压。
列解码器27从地址寄存器23B接受列地址，将该列地址进行解码。列解码器27基于解码后的列地址，进行位线的选择动作。
读出放大器元件28在读出动作时，将从存储单元晶体管读出到位线的数据进行检测以及放大。此外，读出放大器元件(unit)28在写入动作时将写入数据传送给位线。
数据寄存器29在读出动作时，暂时保持从读出放大器元件28传送的数据，并将其串行地传送给输入输出电路21。此外，数据寄存器29在写入动作时，暂时保持从输入输出电路21串行地传送的数据，并将其并行地传送给读出放大器元件28。数据寄存器29由SRAM等构成。
电源电压VCC以及接地电压VSS经由对应的端子被施加到NAND型闪存2。
[1－1－2]面PB的结构
图3是图2所示的面PB0、PB1的框图。
面PB0、PB1分别具备j个块BLK0～BLK(j－1)。j是1以上的整数。另外，面PB0、PB1所具备的块BLK的数量可以相互不同。
多个块BLK分别具备多个存储单元晶体管。存储单元晶体管由电气上能够改写的存储单元构成。关于块BLK的具体结构，留待后述。
行解码器26、读出放大器元件28以及数据寄存器29按每个面PB设置。即，在面PB0上连接有行解码器26－0以及读出放大器元件28－0。在读出放大器元件28－0上连接有数据寄存器29－0。在面PB1上连接有行解码器26－1以及读出放大器元件28－1。在读出放大器元件28－1上连接有数据寄存器29－1。
[1－1－3]块BLK的结构
图4是面PB中包含的一个块BLK的电路图。多个块BLK分别具备多个成串元件SU。图4中例示了4个成串元件SU0～SU3。一个块BLK中包含的成串元件SU的数量能够任意地设定。
多个成串元件SU分别具备多个NAND串(存储串)NS。一个成串元件SU中包含的NAND串NS的数量能够任意地设定。
多个NAND串NS分别具备多个存储单元晶体管MT以及2个选择晶体管ST1、ST2。多个存储单元晶体管MT串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。本说明书中，有时将存储单元晶体管称为存储单元或单元。图4中为了简化而表示了NAND串NS具备8个存储单元晶体管MT(MT0～MT7)的结构例，但NAND串NS所具备的存储单元晶体管MT的数量实际上比这个多，并且能够任意地设定。存储单元晶体管MT具备控制栅极电极和电荷蓄积层，非易失性地存储数据。存储单元晶体管MT能够存储1比特的数据或2比特以上的数据。
成串元件SU0中包含的多个选择晶体管ST1的栅极共同连接于选择栅极线SGD0，同样，成串元件SU1～SU3上分别连接着选择栅极线SGD1～SGD3。成串元件SU0中包含的多个选择晶体管ST2的栅极共同连接于选择栅极线SGS0，同样，成串元件SU1～SU3上分别连接着选择栅极线SGS1～SGS3。另外，各块BLK中包含的成串元件SU0～SU3上也可以连接共同的选择栅极线SGS。处于各块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。
在各块BLK内以矩阵状配置的NAND串NS之中的处于同一列的多个NAND串NS的选择晶体管ST1的漏极共同连接于位线BL0～BL(m－1)中的某一个。“m”为1以上的整数。进而，各位线BL共同连接于多个块BLK，并且与处于多个块BLK的每个块BLK中包含的各成串元件SU内的一个NAND串NS连接。各块BLK中包含的多个选择晶体管ST2的源极共同连接于源极线SL。源极线SL例如共同连接于多个块BLK。
处于各块BLK内的多个存储单元晶体管MT的数据例如统一被删除。读出以及写入对于共同连接于在一个成串元件SU中配设的1根字线WL的多个存储单元晶体管MT统一进行。将一个成串元件SU内共用字线WL的存储单元晶体管MT的组称为单元元件CU。将单元元件CU中包含的多个存储单元晶体管MT分别存储的1比特的数据的集合称为页。即，对单元元件CU的写入动作以及读出动作以页为单位执行。
另外，NAND串NS也可以具备虚拟单元晶体管。具体而言，在选择晶体管ST2与存储单元晶体管MT0之间，串联连接例如2个虚拟单元晶体管(未图示)。在存储单元晶体管MT7与选择晶体管ST1之间，串联连接例如2个虚拟单元晶体管(未图示)。多个虚拟单元晶体管的栅极上分别连接多个虚拟字线。虚拟单元晶体管的构造与存储单元晶体管相同。虚拟单元晶体管不是用于存储数据的机构，其具有在写入动作及删除动作中缓和存储单元晶体管及选择晶体管所受到的干扰的功能。
[1－1－4]块BLK的层叠构造
图5是块BLK的一部分区域的截面图。图5中，X方向是选择栅极线延伸的方向，在水面内与X方向正交的Y方向为位线延伸的方向，Z方向为层叠方向。
在半导体层内设有p型阱区域(p－well)30。在p型阱区域30上设有多个NAND串NS。即，在阱区域30上，作为选择栅极线SGS发挥功能的布线层31、作为字线WL0～WL7发挥功能的8层布线层32以及作为选择栅极线SGD发挥功能的布线层33分别按该顺序隔着多个绝缘层被层叠。为了避免附图变得复杂，省略了设置在被层叠的多个布线层之间的多个绝缘层的影线。
存储孔34贯通布线层31、32、33而达到阱区域30。在存储孔34内设有柱状的半导体层(半导体柱)35。在半导体柱35的侧面，依次设有栅极绝缘膜36、电荷蓄积层(绝缘膜)37以及块绝缘膜38。由它们构成存储单元晶体管M，以及选择晶体管ST1、ST2。半导体柱35作为NAND串NS的电流路径发挥功能，是形成各晶体管的沟道的区域。半导体柱35的上端经由接触插头39连接于作为位线BL发挥功能的金属布线层40。
在阱区域30的表面区域，设有被导入了高浓度的n型杂质的n+型扩散区域41。在扩散区域41上设有接触插头42，接触插头42连接于作为源极线SL发挥功能的金属布线层43。进而，在阱区域30的表面区域，设有被导入了高浓度的p型杂质的p+型扩散区域44。在扩散区域44上设有接触插头45，接触插头45连接于作为阱布线CPWELL发挥功能的金属布线层46。阱布线CPWELL是用于经由阱区域30向半导体柱35施加电压的布线。
以上的结构在图5的纸面的进深方向(X方向)上排列有多个，由在X方向上排列的多个NAND串NS的集合构成成串元件SU。
[1－1－5]存储单元晶体管的阈值分布
接着，对存储单元晶体管MT的可取的阈值电压Vth的分布进行说明。图6是表示存储单元晶体管MT的阈值分布的一例的示意图。存储单元晶体管MT能够存储2比特以上的数据。本实施方式中，在存储单元晶体管MT存储3比特的数据的情况下，以所谓TLC(triplelevel cell，三层单元)方式为例进行说明。
3比特的数据由下位(lower)比特、中位(middle)比特以及上位(upper)比特规定。在存储单元晶体管MT存储3比特的情况下，存储单元晶体管MT具有八个阈值电压之中的某一个。将八个阈值电压从低到高的顺序依次称为状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”以及“G”。属于状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”以及“G”各自的多个存储单元晶体管MT形成分布。
状态“Er”、“A”、“B”、“C”、“D”、“E”、“F”以及“G”例如分别被分配数据“111”、“110”、“100”、“000”、“010”、“011”、“001”以及“101”。如果设为上位比特“X”、中位比特“Y”、以及下位比特“Z”，则比特的排列为“X、Y、Z”。阈值分布和数据的分配能够任意地设计。
为了读出存储在读出对象的存储单元晶体管MT中的数据，判定该存储单元晶体管MT的阈值电压所属的状态。为了判定状态，使用读出电压VA、VB、VC、VD、VE、VF以及VG。
状态“Er”例如相当于数据被删除的状态(删除状态)。属于状态“Er”的存储单元晶体管MT的阈值电压比电压VA低，例如具有负的值。
状态“A”～“G”相当于向电荷蓄积层注入电荷而向存储单元晶体管MT写入了数据的状态，属于状态“A”～“G”的存储单元晶体管MT的阈值电压例如具有正的值。属于状态“A”的存储单元晶体管MT的阈值电压比读出电压VA高、并且为读出电压VB以下。属于状态“B”的存储单元晶体管MT的阈值电压比读出电压VB高、并且为读出电压VC以下。属于状态“C”的存储单元晶体管MT的阈值电压比读出电压VC高、并且为读出电压VD以下。属于状态“D”的存储单元晶体管MT的阈值电压比读出电压VD高、并且为读出电压VE以下。属于状态“E”的存储单元晶体管MT的阈值电压比读出电压VE高、并且为读出电压VF以下。属于状态“F”的存储单元晶体管MT的阈值电压比读出电压VF高、并且为读出电压VG以下。属于状态“G”的存储单元晶体管MT的阈值电压比读出电压VG高、并且比电压VREAD低。
电压VREAD是向与非读出对象的单元元件CU的存储单元晶体管MT连接的字线WL施加的电压，比处于任一状态的存储单元晶体管MT的阈值电压都高。也就是说，控制栅极电极上被施加了电压VREAD的存储单元晶体管MT与所保持的数据无关地成为导通状态。
如以上那样，各存储单元晶体管MT被设定为8个状态中的某一个，能够存储3比特数据。此外，写入以及读出以一个单元元件CU内的页为单位进行。在存储单元晶体管MT存储有3比特数据的情况下，一个单元元件CU内的3个页分别被分配下位比特、中位比特以及上位比特。将关于下位比特、中位比特以及上位比特统一地写入或读出的页分别称为下位(lower)页、中位(middle)页以及上位(upper)页。
[1－1－6]读出放大器元件28以及数据寄存器29的结构
图7是图3所示的读出放大器元件28－0、28－1、以及数据寄存器29－0、29－1的框图。图7中提取读出放大器元件28－0来进行表示，但读出放大器元件28－0、28－1为相同的结构。同样，图7中提取数据寄存器29－0来表示，但数据寄存器29－0、29－1为相同的结构。
读出放大器元件28－0具备与位线BL0～BL(m－1)对应的读出放大器元件SAU0～SAU(m－1)。各读出放大器元件SAU具备读出放大器SA以及数据锁存电路SDL、ADL、BDL、CDL。各读出放大器元件SAU中，读出放大器SA以及数据锁存电路SDL、ADL、BDL、CDL以能够相互传送数据的方式连接。
数据锁存电路SDL、ADL、BDL、CDL暂时保持数据。在写入动作时，读出放大器SA根据数据锁存电路SDL所保持的数据，对位线BL的电压进行控制。数据锁存电路ADL、BDL、CDL用于通过存储单元晶体管MT来保持2比特以上的数据的多值动作。即，数据锁存电路ADL为了保持下位页而被使用。数据锁存电路BDL为了保持中位页而被使用。数据锁存电路CDL为了保持上位页而被使用。读出放大器元件SAU所具备的数据锁存电路的数量能够根据一个存储单元晶体管MT所保持的比特数而任意地变更。
读出放大器SA在读出动作时，对读出到对应的位线BL的数据进行检测，判定是数据“0”以及数据“1”的哪一个。此外，读出放大器SA在写入动作时，基于写入数据向位线BL施加电压。
数据寄存器29－0具备与读出放大器元件SAU0～SAU(m－1)对应的数量的数据锁存电路XDL。数据锁存电路XDL连接于输入输出电路21。数据锁存电路XDL暂时保持从输入输出电路21发送的写入数据，并且，暂时保持从读出放大器元件SAU发送的读出数据。更具体地讲，输入输出电路21与读出放大器元件28－0之间的数据传送经由1页量的数据锁存电路XDL来进行。输入输出电路21接收到的写入数据经由数据锁存电路XDL被传送至数据锁存电路ADL、BDL、CDL中的某一个。由读出放大器SA读出的读出数据经由数据锁存电路XDL被传送至输入输出电路21。
(VHSASLOW设定电路)
图8是说明读出放大器SA的电源电路的电路图。
读出放大器元件28－0还具备调节器51－0、可变电流源53－0以及VHSASLOW设定电路52－0。同样，读出放大器元件28－1还具备调节器51－1、可变电流源53－1以及VHSASLOW设定电路52－1。序列发生器24对调节器51－0、51－1以及VHSASLOW设定电路52－0、52－1的动作进行控制。
调节器51－0连接于被供给电源电压VCC的电源端子。调节器51－0使用电源电压VCC生成电压VDDSA。
可变电流源53－0连接于被供给电压VDDSA的电源端子和读出放大器SA的VHSA端子。可变电流源53－0向对应的面PB0中包含的读出放大器SA0～SA(m－1)供给电流，将VHSA端子的电压设定为电压VDDSA。读出放大器SA0～SA(m－1)使用施加于VHSA端子的电压进行动作。
VHSASLOW设定电路52－0生成由可变的DAC值构成的信号VHSA_IREFP。该信号VHSA_IREFP被供给到可变电流源53－0。可变电流源53－0基于信号VHSA_IREFP，将规定的电流提供给VHSA端子。VHSASLOW设定电路52－0具有对流过对应的面PB0的耗电流ICC0进行限制的功能。
另外，调节器51－1、可变电流源53－1以及VHSASLOW设定电路52－1的结构与调节器51－0、可变电流源53－0以及VHSASLOW设定电路52－0的结构相同。
[1－2]动作
对如上述那样构成的存储***1的动作进行说明。
[1－2－1]程序动作
首先，对程序动作进行说明。图9是说明程序动作的时序图。
在时刻t10，开始位线BL的充电。即，读出放大器元件28向选择位线BL施加接地电压VSS(＝0V)，向非选择位线BL施加用于禁止写入的电压(例如电源电压VDD)。行解码器26向选择栅极线SGD施加电压Vsgdh，向选择栅极线SGS施加接地电压VSS。电压Vsgdh是使选择晶体管ST1成为导通状态的电压。源极线SL上被施加Vsrc。电压Vsrc是“VSS≤Vsrc＜VDD”。由此，选择晶体管ST1导通，选择晶体管ST2截止。其结果，在与非选择位线BL连接的NAND串中，沟道上被传送电源电压VDD。另一方面，在与选择位线BL连接的NAND串中，沟道上被传送接地电压VSS。
在时刻t11，行解码器26向选择栅极线SGD施加接地电压VSS。由此，选择晶体管ST1截止。
在时刻t12，行解码器26向选择栅极线SGD施加电压Vsgd，向全部字线WL施加电压Vpass。电压Vsgd是比电压Vsgdh低的电压，并且是使连接到选择位线BL(被施加了接地电压VSS的位线)的选择晶体管ST1导通、但使连接到非选择位线BL(被施加了电源电压VDD的位线BL)的选择晶体管ST1切断的电压。电压Vpass是与存储单元晶体管MT的阈值电压无关地使存储单元晶体管MT成为导通状态的电压。
在时刻t13，行解码器26向选择字线WL施加程序电压Vpgm。程序电压Vpgm是大于电压Vpass的电压。由此，在选择NAND串中，选择字线WL与沟道的电位差变大，选择存储单元晶体管MT的电荷蓄积层中被注入电子。另一方面，在非选择NAND串中，选择字线WL与沟道的电位差不变大，存储单元晶体管MT的阈值电压得以维持。
在时刻t14，选择字线WL被施加接地电压VSS。在时刻t15，非选择字线WL被施加接地电压VSS。在时刻t16，非选择位线BL以及源极线SL被施加接地电压VSS。在时刻t17，选择栅极线SGD被施加接地电压VSS。
[1－2－2]位线的充电动作
接着，对位线的充电动作进行说明。位线的充电动作对应于图9的时刻t10～t11的动作。
关于芯片(NAND型闪存2)，规定了规格书上的最大电流Imax′。规格书上的最大电流Imax′是芯片中能够流过的耗电流的最大值，是保证芯片的动作的耗电流。在本实施方式中，使用设计上的最大电流Imax(测定值)。NAND型闪存2以其耗电流不超过设计上的最大电流Imax的方式动作。例如，设计上的最大电流Imax被设定为相对于规格书上的最大电流Imax′具有裕度。或者，设计上的最大电流Imax也可以设定为与规格书上的最大电流Imax′相同。即，具有“设计上的最大电流Imax≤规格书上的最大电流Imax′”的关系。以下，将设计上的最大电流Imax还简单称为最大电流Imax。
图10是说明第1实施方式的位线的充电动作的流程图。
序列发生器24从存储控制器3接收写入指令(包含写入指令、地址以及写入数据)(步骤S100)。序列发生器24基于写入指令，判定是否为2面动作(步骤S101)。1面动作是指面PB0、PB1之中仅一方进行动作(例如程序动作)的方式。2面动作是指面PB0、PB1并行地进行动作(例如程序动作)的方式。例如，在从存储控制器3发送的写入指令中指定了面PB0、PB1各自的地址的情况，对应于2面动作。
当为1面动作的情况下(步骤S101＝否)，序列发生器24控制为向对应的面PB0或PB1供给最大电流Imax(步骤S102)。例如，当为仅面PB0动作的1面动作的情况下，序列发生器24通过控制VHSASLOW设定电路52－0来进行限制，以使从可变电流源53－0向面PB0中包含的读出放大器SA0～SA(m－1)供给的电流的最大值成为电流Imax。
另一方面，当为2面动作的情况下(步骤S101＝是)，序列发生器24控制为向两个面PB0以及PB1分别供给电流Imax/2(步骤S103)。例如，序列发生器24通过控制VHSASLOW设定电路52－0来进行限制，以使从可变电流源53－0向面PB0中包含的读出放大器SA0～SA(m－1)供给的电流的最大值成为电流Imax/2，并且通过控制VHSASLOW设定电路52－1来进行限制，以使从可变电流源53－1向面PB1中包含的读出放大器SA0～SA(m－1)供给的电流的最大值成为电流Imax/2。
然后，面PB的位线充电结束。
图11是说明1面动作中的位线的充电动作的时序图。图11中揭示了实施例(a)和比较例(b)的波形。例如，设为对于面PB0执行了程序动作，对于面PB1没有执行程序动作。
在时刻t0，序列发生器24开始面PB0中的位线BL的充电。在仅面PB0动作的情况下，VHSASLOW设定电路52－0控制可变电流源53－0，以使得对于面PB0流过最大电流Imax。在时刻t1，位线BL的充电结束。
另一方面，在比较例中，面PB0、PB1各自中流过的电流的最大值被设定为电流Imax/2。在比较例中，各面中流过的电流通过“最大电流Imax/面数”来计算。该条件在NAND型闪存2不超过电流Imax这一点上是有效的，但在仅1面(例如面PB0)动作的情况下，耗电流有富余。在比较例中，在时刻t2，位线BL的充电结束。
像这样，在实施例中，与比较例相比，能够缩短充电时间。进而，能够缩短程序动作所需的时间。
图12是说明2面动作中的位线的充电动作的时序图。图12中揭示了实施例(a)和比较例(b)的波形。2面动作中，对于面PB0和面PB1并行地执行程序动作。记为面PB0的耗电流ICC0、面PB1的耗电流ICC1。耗电流ICC0与耗电流ICC1的合计为芯片整体的耗电流ICC。
VHSASLOW设定电路52－0控制可变电流源53－0，以使得对于面PB0流过电流Imax/2。VHSASLOW设定电路52－1控制可变电流源53－1，以使得对于面PB1流过电流Imax/2。由此，2面动作中，能够防止芯片整体的耗电流ICC超过最大电流Imax。
比较例中，1面中流过的电流预先被决定为电流Imax/2。因此，比较例的动作与实施例的动作相同。
图13是说明NAND型闪存2整体的耗电流ICC的曲线图。图13表示NAND型闪存2具备2面的情况。图13的横轴为进行动作的面的数量(动作面数)，图13的纵轴为芯片整体的耗电流ICC。
1面动作中，与比较例相比能够使更大的电流流过1面。具体而言，能够使图13的影线部分的电流比比较例更多地流过。
[1－3]变形例
另外，NAND型闪存2也可以具备3个以上的面PB。图14是说明NAND型闪存2具备8面的(8面品)情况的耗电流ICC的曲线图。
比较例中，1面中流过的电流的最大值被决定为电流(1/8)Imax。在实施例中，在哪个动作面数下，都能够与比较例相比流过更多的电流。此外，实施例中，能够最多流过比比较例多图14的影线部分的电流。
[1－4]第1实施方式的效果
以上详细说明的第1实施方式中，NAND型闪存2具备能够并行地动作的2个面PB0、PB1。如果将最大电流(芯片中能够流过的电流的设计上的最大值)设为Imax，则序列发生器24在仅使面PB0动作的情况下，向面PB0供给比将最大电流Imax单纯地除以面数而得到的电流值即电流Imax/2大的电流。此外，序列发生器24在使面PB0、PB1并行地动作的情况下，向面PB0、PB1分别供给电流Imax/2。
因而，根据第1实施方式，能够实现可提高性能的半导体存储装置。即，能够缩短位线的充电时间，所以能够缩短例如程序动作所需的时间。
在上述的比较例中，每一个面中流过的电流被调整为不超过Imax/2。此外，位线的充电期间在2个的面中被设定为相同的定时。因此，在充电早结束的面中，产生向下一个动作转移之前的等待时间，性能下降。
相对于此，在本实施方式中，在仅使一个面动作的情况和使2个面并行地动作的情况下，能够使各面中流过的电流可变。由此，在仅使一个面动作的情况下，能够减少等待时间，能够实现性能的提高。
此外，能够控制为，NAND型闪存2的耗电流不超过最大电流Imax。
[2]第2实施方式
在第2实施方式中，将各面PB中流过的电流设定为电流Imax，并且控制为面PB0的BL充电动作与面PB1的BL充电动作局部重叠。
图15是说明第2实施方式的读出放大器SA的电源电路的电路图。读出放大器元件28－0、28－1分别还具备VHSA检测电路54－0、54－1。
VHSA检测电路54－0检测VHSA端子的电压电平。此外，VHSA检测电路54－0判定电压VHSA是否恢复到了规定电压Vdet以上。更具体地讲，VHSA检测电路54－0判定电压VHSA在暂时变得比规定电压Vdet低之后是否回到了规定电压Vdet以上。VHSA检测电路54－0的判定结果被提供给序列发生器24。规定电压Vdet是基于在各面中流过电流Imax时的电压VHSA的下降量而在经验上设定的值。VHSA检测电路54－1的结构也与VHSA检测电路54－0相同。
图16是说明第2实施方式的位线的充电动作的流程图。
序列发生器24从存储控制器3接收写入指令(步骤S200)。序列发生器24基于写入指令，判定是否为2面动作(步骤S201)。
当为1面动作的情况下(步骤S201＝否)，序列发生器24开始对应的面PB中的位线BL的充电(步骤S201)。1面动作与第1实施方式相同。然后，1面中的位线的充电结束。
另一方面，当为2面动作的情况下(步骤S201＝是)，序列发生器24开始例如面PB0中的位线BL的充电(步骤S203)。
接下来，VHSA检测电路54－0判定电压VHSA0在暂时变得比电压Vdet低之后是否回到了电压Vdet以上(步骤S204)。序列发生器24在电压VHSA0回到了电压Vdet以上的情况下，判定为面PB0中的位线的充电大致完成。
在电压VHSA0回到了电压Vdet以上的情况下，序列发生器24开始面PB1中的位线BL的充电(步骤S205)。
接下来，VHSA检测电路54－1判定电压VHSA1在暂时变得比电压Vdet低之后是否回到了电压Vdet以上(步骤S206)。序列发生器24在电压VHSA1回到了电压Vdet以上的情况下，判定为面PB1中的位线的充电大致完成。然后，面PB1中的位线的充电结束。
另外，将两个面进行充电的顺序也可以是面PB1、面PB0的顺序。此外，也可以通过设置特性(set feature)指令来设定优先进行充电的面。
图17是说明第2实施方式的位线的充电动作的时序图。图17中表示了(1)面PB0的电压VHSA0以及耗电流ICC0、(2)面PB1的电压VHSA1以及耗电流ICC1、(3)面PB0、PB1同时动作时的电压VHSA以及耗电流ICC。
电压VHSA0、VHSA1被设定为电压VDDSA。在时刻t0，序列发生器24开始面PB0中的位线BL的充电。此外，VHSASLOW设定电路52－0控制可变电流源53－0，以使得对于面PB0流过最大电流Imax。如果面PB0中的位线BL的充电开始，则耗电流ICC0逐渐上升，并且电压VHSA0逐渐下降。在时刻t1，电压VHSA0变得比电压Vdet低。VHSA检测电路54－0检测电压VHSA0变得比电压Vdet低的情况。然后，随着位线BL的充电进展，耗电流ICC0逐渐下降，并且电压VHSA0逐渐上升。
在时刻t2，电压VHSA0成为电压Vdet以上。VHSA检测电路54－0检测电压VHSA0成为电压Vdet以上的情况。如果由VHSA检测电路54检测到电压VHSA0暂时变得比电压Vdet低、然后回到了电压Vdet以上，则序列发生器24开始面PB1中的位线BL的充电。此外，VHSASLOW设定电路52－1控制可变电流源53－1，以使得对于面PB1流过最大电流Imax。如果面PB1中的位线BL的充电开始，则耗电流ICC1逐渐上升，并且电压VHSA1逐渐下降。在时刻t3，电压VHSA1变得比电压Vdet低。然后，随着位线BL的充电进展，耗电流ICC1逐渐下降，并且电压VHSA1逐渐上升。在时刻t4，电压VHSA1成为电压Vdet以上。
并且，按面PB0、面PB1的顺序，位线的充电结束。像这样，序列发生器24在面PB0中的位线BL的充电开始之后，检测电压VHSA0成为电压Vdet以下后再次成为电压Vdet以上的情况，由此检测面PB0中的位线BL的充电正在结束的情况，开始面PB1中的位线BL的充电。结果，如图17所示，随着面PB0的耗电流ICC0上升，面PB1的耗电流ICC1减少，所以芯片整体的耗电流ICC几乎不从最大电流Imax下降。另外，2面动作中的位线充电的顺序也可以是面PB1、面PB0的顺序。
(比较例)
图18是说明比较例的位线的充电动作的时序图。
在时刻t0，面PB0、PB1中的位线BL的充电同时开始。此外，在比较例中，面PB0、PB1中分别被设定为电流Imax/2。电压VHSA0下降电压Vd1的量，电压VHSA1下降电压Vd2的量。图18的电压下降Vd3大致为“Vd1+Vd2”。
由充电的位线BL的根数引起面PB0的BL充电时间和面PB1的BL充电时间不同。例如，在时刻t1，面PB0中的位线BL的充电结束，在时刻t2，面PB1中的位线BL的充电结束。
在比较例中，需要待机到面PB1的充电结束，在面PB1的充电结束之后才能开始下一个动作。在图18的例子中，待机时间为期间t1～t2。
另一方面，在图17的实施例中，在面PB0的BL充电结束之前，开始面PB1的BL充电。因此，在实施例中，与比较例相比，能够使BK充电时间缩短图17的时刻t2～t3的期间、即缩短面PB0的BL充电与面PB1的BL充电重叠的时间。
(第2实施方式的效果)
根据第2实施方式，在使面PB0、PB1并行地动作的情况下也能够缩短位线的充电时间。由此，能够缩短例如程序动作所需的时间。
[3]第3实施方式
第3实施方式中，将2个面PB中分别流过的电流设定为电流Imax/2，并且对2个面PB并行地开始位线的充电。并且，在一个面PB中的位线的充电大部分结束之后，将流过另一个面PB的电流切换为电流Imax。
图19是说明第3实施方式的位线的充电动作的时序图。图19是2面动作的实施例。
在时刻t0，序列发生器24将面PB0、PB1中的位线BL的充电并行地开始。此外，VHSASLOW设定电路52－0、52－1分别控制可变电流源53－0、53－1，以使对于面PB0、PB1流过的电流的最大值成为电流Imax/2。
如果面PB0中的位线BL的充电开始，则电压VHSA0逐渐下降。在时刻t1，电压VHSA0变得比电压Vdet低。另外，第3实施方式的电压Vdet不需要与第2实施方式的电压Vdet相同，可以将各个电压适当地设定。
然后，随着面PB0中包含的多个位线BL的充电依次结束，电压VHSA0逐渐上升。
在时刻t2，电压VHSA0成为电压Vdet以上。VHSA检测电路54－0检测电压VHSA0成为电压Vdet以上的情况。在电压VHSA0回到了电压Vdet以上的情况下，VHSASLOW设定电路52－1控制可变电流源53－1，以使得对于面PB1流过最大电流Imax。
然后，在时刻t3，面PB0中的位线的充电结束，在时刻t4，面PB1中的位线的充电结束。
另外，在面PB1的BL充电比面PB0的BL充电先结束的情况下，图19的面PB0和面PB1的波形更换。即，序列发生器24在电压VHSA1回到了电压Vdet以上的情况下，进行控制以使得面PB0中流过最大电流Imax。
根据第3实施方式，在使面PB0、PB1并行地动作的情况下也能够缩短位线的充电时间。由此，能够缩短例如程序动作所需的时间。
[4]第4实施方式
例如，读出动作中，用于对被施加电压VREAD的非选择字线WL进行充电的电流也成为耗电流变大的主要原因。如果程序动作中的位线BL的充电和读出动作中的非选择字线WL的充电重叠，则有可能会抵触设计上的最大电流Imax。第4实施方式中，例如在面PB0进行写入动作、面PB1进行读出动作的情况下，使面PB0的耗电流可变。
首先，对读出动作进行说明。图20是说明读出动作的时序图。
在时刻t20，源极线SL上被施加电压Vsrc。电压Vsrc为“VSS≤Vsrc＜VDD”。读出放大器元件28向位线BL施加电压Vsrc。行解码器26向选择字线WL施加读出电压Vcgrv，向非选择字线WL施加电压VREAD。读出电压Vcgrv是读出对象的存储单元的阈值、即是用于判定存储单元的数据的电压。此外，行解码器26向选择栅极线SGD、SGS施加电压Vsg。电压Vsg是使选择晶体管ST1、ST2成为导通状态的电压。
在时刻t21，读出放大器元件28向位线BL施加电压Vbl。电压Vbl是用于在从存储单元晶体管读出数据之前对位线BL进行预充电的电压，例如为“Vsrc+0.5V”左右。
然后，读出放大器元件28通过判定位线BL的电流，读出存储单元的数据。另外，在连续读出多个状态的情况下，使读出电压Vcgrv的电平根据读出状态依次变化。
在时刻t22，各种布线的电压被复位。
(位线的充电动作)
接着，对位线的充电动作进行说明。图21是说明第4实施方式的位线的充电动作的时序图。在本实施方式中，面PB0、PB1将不同的动作并行地执行。例如，假设面PB0进行程序动作，面PB1进行读出动作。图21中，“ICC”示意地表示面PB0、PB1合计的耗电流。
在时刻t0，序列发生器24开始面PB0中的位线BL的充电。VHSASLOW设定电路52－0控制可变电流源53－0，以使得对于面PB0流过最大电流Imax。
在时刻t1，序列发生器24控制VHSASLOW设定电路52－0，以使面PB0的耗电流成为电流I1(＜Imax)。VHSASLOW设定电路52－0将与电流I1对应的DAC值设定为信号VHSA_IREFP。时刻t1比开始非选择字线WL的充电的时刻(定时)靠前。
在时刻t2，序列发生器24开始面PB1中的非选择字线WL的充电。由此，面PB1的耗电流ICC1上升至电流I2。电流I2根据所充电的字线WL的根数而变化。在时刻t3，非选择字线WL的充电结束。
在时刻t4，序列发生器24控制VHSASLOW设定电路52－0，以使面PB0的耗电流成为电流Imax。VHSASLOW设定电路52－0将与电流Imax对应的DAC值设定为信号VHSA_IREFP。
在时刻t5，面PB0中的位线BL的充电结束。
另外，在上述实施方式中，对电压VREAD的充电动作进行了说明，但不限于此，也能够适用于其他充电电流。
此外，写入动作中，将程序循环反复多次，所述程序循环由向选择字线WL施加程序电压Vpgm而使存储单元晶体管的阈值电压上升的程序动作、和对存储单元晶体管的阈值电压进行确认的检验动作构成，最终，存储单元晶体管的阈值电压被设定为目标电平。根据循环次数，应充电的位线的根数不同。因此，也可以根据循环次数来切换是否执行上述功能(使位线的充电电流可变的功能)。例如，也可以在全部循环数中的中间部分执行上述功能。
(第4实施方式的效果)
根据第4实施方式，能够控制为，在面PB0、PB1并行地执行不同的动作的情况下，NAND型闪存2的耗电流也不超过最大电流Imax。
此外，能够缩短执行程序动作的面PB中的位线的充电时间。
[5]变形例
上述各实施方式中，以包含程序动作的对位线进行充电的动作为例进行了说明。但并不限定于此，只要是对位线的充电动作进行动作，也能够适用于程序动作以外的动作。
上述各实施方式以NAND型闪存为例进行了说明，但并不限定于此，也能够适用于NAND型闪存以外的存储器。
(1)变形例的半导体存储装置具备：
包含多个存储单元的第1面；
包含多个存储单元的第2面；
连接于上述第1面的多个第1位线；
连接于上述第2面的多个第2位线；
对上述多个第1位线分别进行充电的多个第1读出放大器；以及
对上述多个第2位线分别进行充电的多个第2读出放大器；
在上述第1及第2面并行地动作的情况下，从上述多个第1读出放大器向上述多个第1位线供给的电流和从上述多个第2读出放大器向上述多个第2位线供给的电流的总和，在达到第1电流值之后下降至第2电流值，然后上升至第3电流值。
(2)变形例的半导体存储装置具备：
被供给电源电压的电源电压端子；
分别包含多个存储单元的x个(x为2以上的整数)面；
分别连接于上述x个面的x根位线；以及
连接于上述电源电压端子并对上述x根位线分别进行充电的x个读出放大器；
在接收到使上述x个面并行地动作的第1指令时流过上述电源电压端子的电流的最大值Imax1、和在接收到使上述x个面中的y个(y为小于x的整数)面并行地动作的第2指令时流过上述电源电压端子的电流的最大值Imax2，满足Imax2＞(y/x)Imax1。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子来提示的，并没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，并且在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于权利要求书记载的发明及其等同的范围内。
附图标记说明
1……存储***，2……NAND型闪存，3……存储控制器，4……主机装置，10……主机接口电路，11……处理器，12……RAM、13……缓冲存储器，14……NAND接口电路，15……ECC电路，16……总线，20……存储单元阵列，21……输入输出电路，22……逻辑控制电路，23A……状态寄存器，23B……地址寄存器，23C……指令寄存器，24……序列发生器，25……电压生成电路，26……行解码器，27……列解码器，28……读出放大器元件，29……数据寄存器，30……阱区域，31～33……布线层，34……存储孔，35……半导体层，36……栅极绝缘膜，37……电荷蓄积层，38……块绝缘膜，39、42、45……接触插头，40、43、46……金属布线层，41、44……扩散区域，51……调节器，52……VHSASLOW设定电路，53……可变电流源，54……VHSA检测电路。

Claims (9)

1.一种半导体存储装置，其中，具备：
第1面，包含多个存储单元；
第2面，包含多个存储单元；
多个第1位线，连接于上述第1面；
多个第2位线，连接于上述第2面；
多个第1读出放大器，分别对上述多个第1位线进行充电；以及
多个第2读出放大器，分别对上述多个第2位线进行充电；
在上述第1面以及上述第2面并行地动作的情况下，从上述多个第1读出放大器向上述多个第1位线供给的电流和从上述多个第2读出放大器向上述多个第2位线供给的电流的总和，在达到第1电流值之后，下降至第2电流值，然后上升至第3电流值。
2.如权利要求1所述的半导体存储装置，其中，还具备：
第1可变电流源，对上述多个第1读出放大器供给电流；
第2可变电流源，对上述多个第2读出放大器供给电流；以及
检测电路，检测上述第1可变电流源的输出端子的电压，判定上述输出端子的电压是否为第1电压以上，
若设上述第1面以及上述第2面的合计的最大电流为Imax，则在上述第1面以及上述第2面并行地动作的情况下，
对上述第1面供给上述电流Imax而开始上述第1面的充电；
在上述输出端子的电压暂时变得比上述第1电压低之后回到了上述第1电压以上的情况下，对上述第2面供给上述电流Imax而开始上述第2面的充电。
3.如权利要求1所述的半导体存储装置，其中，还具备：
第1可变电流源，对上述多个第1读出放大器供给电流；
第2可变电流源，对上述多个第2读出放大器供给电流；以及
检测电路，检测上述第1可变电流源的输出端子的电压，判定上述输出端子的电压是否为第1电压以上，
若设上述第1面以及上述第2面的合计的最大电流为Imax，则在上述第1面以及上述第2面并行地动作的情况下，
对上述第1面以及上述第2面分别供给电流Imax/2而开始上述第1面以及上述第2面的充电；
在上述输出端子的电压暂时变得比上述第1电压低之后回到了上述第1电压以上的情况下，对上述第2面供给上述电流Imax。
4.一种半导体存储装置，其中，具备：
电源电压端子，被供给电源电压；
x个面，分别包含多个存储单元，其中x为2以上的整数；
x根位线，分别连接于上述x个面；以及
x个读出放大器，连接于上述电源电压端子，分别对上述x根位线进行充电，
最大值Imax1和最大值Imax2满足Imax2＞(y/x)Imax1，其中y为小于x的整数，
上述最大值Imax1为接收到使上述x个面并行地动作的第1指令时流过上述电源电压端子的电流的最大值，
上述最大值Imax2为接收到使上述x个面中的y个面并行地动作的第2指令时流过上述电源电压端子的电流的最大值。
5.如权利要求4所述的半导体存储装置，其中，
若设第1面以及第2面的合计的最大电流为Imax，则在上述第1面以及上述第2面并行地动作的情况下，对上述第1面以及上述第2面分别供给电流Imax/2。
6.如权利要求5所述的半导体存储装置，其中，
上述第1面以及上述第2面执行写入动作。
7.如权利要求4所述的半导体存储装置，其中，
还具备：
第1字线，连接于第1面；以及
第2字线，连接于第2面，
若设上述第1面以及上述第2面的合计的最大电流为Imax，则在上述第1面以及上述第2面并行地动作的情况下，
在第1时刻，对上述第1面供给上述电流Imax而开始与所述第1面连接的第1位线的充电；
在接续于上述第1时刻的第2时刻，对上述第1面供给小于上述电流Imax的电流；
在接续于上述第2时刻的第3时刻，开始上述第2字线的充电；
在接续于上述第3时刻的第4时刻，对上述第1面供给上述电流Imax。
8.如权利要求7所述的半导体存储装置，其中，
上述第1面执行写入动作，上述第2面执行读出动作。
9.如权利要求1至8中任一项所述的半导体存储装置，其中，
各面包含多个存储串；
上述多个存储串的每个存储串包含串联连接的多个存储单元；
上述存储串的一端连接于位线。
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