CN110473912A - 垂直型恒流二极管及其制造方法 - Google Patents
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Abstract
本发明提供一种垂直型恒流二极管及制造方法，包括衬底、第二导电类型第一外延层、第二导电类型第二外延层、第一导电类型阱区、第一导电类型阴极接触区、第二导电类型阴极接触区、第二导电类型沟道注入区、金属前介质、覆盖整个恒流二极管元胞表面的阴极金属接触、位于衬底下表面的阳极金属接触，本发明通过引入低掺杂浓度的第二导电类型第二外延层，降低沟道处掺杂浓度，从而避免恒流二极管在正向工作时提前击穿，提高器件正向击穿电压。
Description
技术领域
本发明属于半导体功率器件技术领域，涉及一种集垂直型恒流二极管及其制造方法。
背景技术
恒流源作为稳定电源的一个分支，在近年来得到了迅速的发展。构成恒流源的核心器件已经由早期的电真空结构的镇流管跨入到半导体集成电路阶段。恒流源的应用已从传统的稳定电磁场、校准电流表等扩展到传感技术等新兴科技领域。由于LED行业的影响和对恒流源的需求应用领域的高性能电压稳定的电源和设备限流保护，研究高性能、低成本的恒流驱动技术已成为行业竞争的焦点。恒流二极管(CRD，Current Regulative Diode)是一种半导体恒流器件，其用两端结型场效应管作为恒流源代替普通的由晶体管、稳压管和电阻等多个元件组成的恒流源，可以在一定的工作范围内保持一个恒定的电流值，其正向工作时为恒流输出，输出电流在几毫安到几十毫安之间，可直接驱动负载，实现了电路结构简单、器件体积小、器件可靠性高等目的。另外恒流器件的***电路非常简单，使用方便，经济可靠，已广泛应用于自动控制、仪表仪器、保护电路等领域。
公开号为CN105405873A的中国发明公开了一种纵向恒流器件及其制造方法，其器件结构如图1所示，包括多个结构相同并依次连接的元胞，所述元胞包括衬底00，位于衬底00之上的第二导电类型第一外延层21，位于第二导电类型第一外延层21之中的第一导电类型阱区11，位于第一导电类型阱区11中的第一导电类型阴极接触区12和第二导电类型阴极接触区24，位于第二导电类型阴极接触区24和第二导电类型第一外延层21之间且嵌入第一导电类型阱区11上表面的第二导电类型沟道注入区23，位于第二导电类型第二外延层22和第二导电类型沟道注入区23上表面的金属前介质31，覆盖整个恒流二极管元胞表面的阴极金属接触42，位于衬底00下表面的阳极金属接触41。
发明内容
本发明的目的是提供一种垂直型恒流二极管及其制造方法，提高恒流器件正向击穿电压，改善恒流二极管饱和区恒流特性。
为了实现正向恒流，本发明所述半导体恒流器件在传统IGBT结构基础上进行改良，在第一导电类型阱区11表面进行调沟注入，注入磷离子，使表面补偿形成第二导电类型沟道注入区23，再通过注入形成第一导电类型阴极接触区12和第二导电类型阴极接触区24，再通过背面注入形成第一导电类型阳极接触区。通过第二导电类型沟道注入区23掺杂浓度及第一导电类型阱区11注入窗口间距可使沟道区实现较小的夹断电压；耗尽型沟道夹断后，随着电压的增大，沟道内载流子速度达到饱和，电流不随电压增大而增大，可实现较好的恒流能力。该发明所述半导体器件实测所得正向IV特性如图2所示，夹断电压约为1.5V，正向工作电压<50V。
为实现上述发明目的，本发明技术方案如下：
一种垂直型恒流二极管，包括衬底00，位于衬底00之上的第二导电类型第一外延层21，位于第二导电类型第一外延层21之上的第二导电类型第二外延层22，位于第二导电类型第二外延层22之中的第一导电类型阱区11，位于第一导电类型阱区11中的第一导电类型阴极接触区12和第二导电类型阴极接触区24，位于第二导电类型阴极接触区24和第二导电类型第二外延层22之间且嵌入第一导电类型阱区11上表面的第二导电类型沟道注入区23，位于第二导电类型第二外延层22和第二导电类型沟道注入区23上表面的金属前介质31，覆盖整个恒流二极管元胞表面的阴极金属接触42，位于衬底00下表面的阳极金属接触41。
作为优选方式，所述第二导电类型沟道注入区23的结深小于第二导电类型阴极接触区24的结深。
作为优选方式，第二导电类型第二外延层22的掺杂浓度小于第二导电类型第一外延层21的掺杂浓度。
作为优选方式，所述衬底00为第一导电类型衬底，或第二导电类型衬底。
作为优选方式，第一导电类型阴极接触区12置于第一导电类型阱区11内，阴极金属接触42伸入到第一导电类型阴极接触区12上方并短接第一导电类型阴极接触区12与第二导电类型阴极接触区24。
本发明还提供一种上述垂直型恒流二极管的制造方法，包括以下步骤：
步骤1，采用衬底00；
步骤2，外延形成第二导电类型第一外延层21和第二导电类型第二外延层22；
步骤3，形成第一导电类型阱区11前预氧；
步骤4，注入第二导电类型离子后推结，减小第一导电类型阱区11之间的JFET电阻；
步骤5，光刻第一导电类型阱区11注入窗口，注入第一导电类型离子，扩散形成第一导电类型阱区11；
步骤6，在第一导电类型阱区11上表面进行第二导电类型杂质调沟注入，形成第二导电类型沟道注入区23；
步骤7，第二导电类型阴极接触区24注入前预氧，光刻第二导电类型阴极接触区24注入窗口，进行第二导电类型杂质注入，经过退火形成第二导电类型阴极接触区24；
步骤8，光刻第一导电类型阴极接触区12注入窗口，进行第一导电类型杂质注入，经过退火形成第一导电类型阴极接触区12；
步骤9，淀积金属前介质31；
步骤10，欧姆孔刻蚀，淀积金属；
步骤11，刻蚀金属，形成阴极金属接触42；
步骤12：淀积钝化层，刻阴极PAD孔；
步骤13：将硅片减薄，在衬底00下表面形成阳极金属接触41。
当垂直型恒流二极管为：第一导电类型阴极接触区12置于第一导电类型阱区11内，阴极金属接触42伸入到第一导电类型阴极接触区12上方并短接第一导电类型阴极接触区12与第二导电类型阴极接触区24时，所述的垂直型恒流二极管的制造方法，包括以下步骤：
步骤1，采用衬底00；
步骤2，外延形成第二导电类型第一外延层21和第二导电类型第二外延层22；
步骤3，形成第一导电类型阱区11前预氧；
步骤4，注入第二导电类型离子后推结，减小第一导电类型阱区11之间的JFET电阻；
步骤5，光刻第一导电类型阱区11注入窗口，注入第一导电类型离子，扩散形成第一导电类型阱区11；
步骤6，在第一导电类型阱区11上表面进行第二导电类型杂质调沟注入，形成第二导电类型沟道注入区23；
步骤7，第二导电类型阴极接触区24注入前预氧，光刻第二导电类型阴极接触区24注入窗口，进行第二导电类型杂质注入，经过退火形成第二导电类型阴极接触区24；
步骤8，淀积金属前介质31，刻蚀形成欧姆孔后注入第一导电类型杂质，经过退火形成第一导电类型阴极接触区12；
步骤9，淀积金属；
步骤10，刻蚀金属，形成阴极金属接触42；
步骤11：淀积钝化层，刻阴极PAD孔；
步骤12：将硅片减薄，在衬底00下表面形成阳极金属接触41。
本发明的有益效果为：本发明通过引入低掺杂浓度的第二导电类型第二外延层，降低沟道处掺杂浓度，从而避免恒流二极管在正向工作时提前击穿，提高器件正向击穿电压。
附图说明
图1为对比文件提供的一种恒流二极管的结构示意图；
图2为本发明实施例1提供的一种恒流二极管结构示意图；
图3为本发明实施例2提供的一种恒流二极管结构示意图；
图4为本发明与对比文件仿真正向IV特性曲线图；
图5(a)-5(e)为本发明实施例1提供的恒流二极管制造方法的工艺流程示意图。
00为衬底，11为第一导电类型阱区，12为第一导电类型阴极接触区，21为第二导电类型第一外延层，22为第二导电类型第二外延层，23为第二导电类型沟道注入区，24为第二导电类型阴极接触区，31为金属前介质，41为阳极金属接触，42为阴极金属接触。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，为传统的垂直型恒流二极管的结构示意图，所述元胞包括衬底00，位于衬底00之上的第二导电类型第一外延层21，位于第二导电类型第一外延层21之中的第一导电类型阱区11，位于第一导电类型阱区11中的第一导电类型阴极接触区12和第二导电类型阴极接触区24，位于第二导电类型阴极接触区24和第二导电类型第一外延层21之间且嵌入第一导电类型阱区11上表面的第二导电类型沟道注入区23，位于第二导电类型第二外延层22和第二导电类型沟道注入区23上表面的金属前介质31，覆盖整个恒流二极管元胞表面的阴极金属接触42，位于衬底00下表面的阳极金属接触41。
实施例1
如图2所示，一种垂直型恒流器件，包括衬底00，位于衬底00之上的第二导电类型第一外延层21，位于第二导电类型第一外延层21之上的第二导电类型第二外延层22，位于第二导电类型第二外延层22之中的第一导电类型阱区11，位于第一导电类型阱区11中的第一导电类型阴极接触区12和第二导电类型阴极接触区24，位于第二导电类型阴极接触区24和第二导电类型第二外延层22之间且嵌入第一导电类型阱区11上表面的第二导电类型沟道注入区23，位于第二导电类型第二外延层22和第二导电类型沟道注入区23上表面的金属前介质31，覆盖整个恒流二极管元胞表面的阴极金属接触42，位于衬底00下表面的阳极金属接触41。
进一步地，所述第二导电类型沟道注入区23的结深小于第二导电类型阴极接触区24的结深。
进一步地，第二导电类型第二外延层22的掺杂浓度小于第二导电类型第一外延层21的掺杂浓度。
进一步地，所述衬底00为第一导电类型衬底，或第二导电类型衬底。
本实施例还提供一种上述的恒流二极管的制造方法，包括以下步骤：
步骤1，采用衬底00；
步骤2，外延形成第二导电类型第一外延层21和第二导电类型第二外延层22；
步骤3，形成第一导电类型阱区11前预氧；
步骤4，注入第二导电类型离子后推结，减小第一导电类型阱区11之间的JFET电阻；
步骤5，光刻第一导电类型阱区11注入窗口，注入第一导电类型离子，扩散形成第一导电类型阱区11；
步骤6，在第一导电类型阱区11上表面进行第二导电类型杂质调沟注入，形成第二导电类型沟道注入区23；
步骤7，第二导电类型阴极接触区24注入前预氧，光刻第二导电类型阴极接触区24注入窗口，进行第二导电类型杂质注入，经过退火形成第二导电类型阴极接触区24；
步骤8，光刻第一导电类型阴极接触区12注入窗口，进行第一导电类型杂质注入，经过退火形成第一导电类型阴极接触区12；
步骤9，淀积金属前介质31；
步骤10，欧姆孔刻蚀，淀积金属；
步骤11，刻蚀金属，形成阴极金属接触42；
步骤12：淀积钝化层，刻阴极PAD孔；
步骤13：将硅片减薄，在衬底00下表面形成阳极金属接触41。
本发明的工作原理为：
以第一导电类型为P型为例，本发明所述恒流器件在第一导电类型阱区11表面进行调沟注入，注入磷离子，使表面补偿形成第二导电类型沟道注入区23，提供电子导通路径。通过调节调沟注入磷离子的剂量及第一导电类型阱区11注入窗口之间的距离可使沟道区实现较小的夹断电压；沟道夹断后，随着电压的增大，载流子速度达到饱和，到电流不随电压增大而增大，可实现较好的恒流能力。
本发明所述恒流器件的阳极金属接触41连接高电位，阴极金属接触42连接低电位，第一导电类型阱区11和N型外延层形成耗尽层，元胞两端的耗尽区之间形成垂直沟道，随着外加电压变大，耗尽层厚度不断加厚，耗尽层的扩展导致导电沟道变窄。当沟道尚未夹断时，沟道电阻为半导体电阻，电流随着电压的增大而增大，此时器件工作在线性区；当外加电压继续增大到两侧的耗尽层相接触时，沟道夹断，此时的阳极电压称为夹断电压，沟道夹断后，继续增加阳极电压，夹断点随阳极电压的增大变化缓慢，器件电流增大变缓，形成恒定电流功能，此时器件工作在恒流区。由于厄尔利效应，器件电流随阳极电压增加缓慢增加，故需要增大外延层掺杂浓度、增加外延层厚度，当增加外延层厚度时，器件饱和电流极速下降，同时使得外延层电阻增加，不利于实现低的夹断电压。当外延层浓度增加时，由于表面沟道区浓度增加，使得器件在沟道区提前击穿。通过引入低掺杂的N型第二外延层可增加正向击穿电压，同时通过高掺杂的N型第一外延层改善饱和区电流特性，实现动态阻抗高、恒流特性好，正向工作区大的恒流二极管。
借助Tsuprem4及Medici仿真软件对图1与图2所示的恒流器件进行仿真，正向I-V特性仿真结果如图4所示，可以看出，本发明显著提高了恒流二极管的正向工作电压范围，同时实现了好的恒流特性。
实施例2
图5实施例2提供的恒流二极管结构示意图，与实施例1的区别在于，第一导电类型阴极接触区12置于第一导电类型阱区11内，阴极金属接触42伸入到第一导电类型阴极接触区12上方并短接第一导电类型阴极接触区12与第二导电类型阴极接触区24。
本实施例还提供一种上述的垂直型恒流二极管的制造方法，包括以下步骤：
步骤1，采用衬底00；
步骤2，外延形成第二导电类型第一外延层21和第二导电类型第二外延层22；
步骤3，形成第一导电类型阱区11前预氧；
步骤4，注入第二导电类型离子后推结，减小第一导电类型阱区11之间的JFET电阻；
步骤5，光刻第一导电类型阱区11注入窗口，注入第一导电类型离子，扩散形成第一导电类型阱区11；
步骤6，在第一导电类型阱区11上表面进行第二导电类型杂质调沟注入，形成第二导电类型沟道注入区23；
步骤7，第二导电类型阴极接触区24注入前预氧，光刻第二导电类型阴极接触区24注入窗口，进行第二导电类型杂质注入，经过退火形成第二导电类型阴极接触区24；
步骤8，淀积金属前介质31，刻蚀形成欧姆孔后注入第一导电类型杂质，经过退火形成第一导电类型阴极接触区12；
步骤9，淀积金属；
步骤10，刻蚀金属，形成阴极金属接触42；
步骤11：淀积钝化层，刻阴极PAD孔；
步骤12：将硅片减薄，在衬底00下表面形成阳极金属接触41。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种垂直型恒流二极管，其特征在于：包括衬底(00)，位于衬底(00)之上的第二导电类型第一外延层(21)，位于第二导电类型第一外延层(21)之上的第二导电类型第二外延层(22)，位于第二导电类型第二外延层(22)之中的第一导电类型阱区(11)，位于第一导电类型阱区(11)中的第一导电类型阴极接触区(12)和第二导电类型阴极接触区(24)，位于第二导电类型阴极接触区(24)和第二导电类型第二外延层(22)之间且嵌入第一导电类型阱区(11)上表面的第二导电类型沟道注入区(23)，位于第二导电类型第二外延层(22)和第二导电类型沟道注入区(23)上表面的金属前介质(31)，覆盖整个恒流二极管元胞表面的阴极金属接触(42)，位于衬底(00)下表面的阳极金属接触(41)。
2.根据权利要求1所述的垂直型恒流二极管，其特征在于：所述第二导电类型沟道注入区(23)的结深小于第二导电类型阴极接触区(24)的结深。
3.根据权利要求1所述的垂直型恒流二极管，其特征在于：第二导电类型第二外延层(22)的掺杂浓度小于第二导电类型第一外延层(21)的掺杂浓度。
4.根据权利要求1-3任意一项所述的垂直型恒流二极管，其特征在于：所述衬底(00)为第一导电类型衬底，或第二导电类型衬底。
5.根据权利要求1所述的垂直型恒流二极管，其特征在于：第一导电类型阴极接触区(12)置于第一导电类型阱区(11)内，阴极金属接触(42)伸入到第一导电类型阴极接触区(12)上方并短接第一导电类型阴极接触区(12)与第二导电类型阴极接触区(24)。
6.权利要求1至4任意一项所述垂直型恒流二极管的制造方法，其特征在于包括以下步骤：
步骤1，采用衬底(00)；
步骤2，外延形成第二导电类型第一外延层(21)和第二导电类型第二外延层(22)；
步骤3，形成第一导电类型阱区(11)前预氧；
步骤4，注入第二导电类型离子后推结，减小第一导电类型阱区(11)之间的JFET电阻；
步骤5，光刻第一导电类型阱区(11)注入窗口，注入第一导电类型离子，扩散形成第一导电类型阱区(11)；
步骤6，在第一导电类型阱区(11)上表面进行第二导电类型杂质调沟注入，形成第二导电类型沟道注入区(23)；
步骤7，第二导电类型阴极接触区(24)注入前预氧，光刻第二导电类型阴极接触区(24)注入窗口，进行第二导电类型杂质注入，经过退火形成第二导电类型阴极接触区(24)；
步骤8，光刻第一导电类型阴极接触区(12)注入窗口，进行第一导电类型杂质注入，经过退火形成第一导电类型阴极接触区(12)；
步骤9，淀积金属前介质(31)；
步骤10，欧姆孔刻蚀，淀积金属；
步骤11，刻蚀金属，形成阴极金属接触(42)；
步骤12：淀积钝化层，刻阴极PAD孔；
步骤13：将硅片减薄，在衬底(00)下表面形成阳极金属接触(41)。
7.权利要求5所述的垂直型恒流二极管的制造方法，其特征在于包括以下步骤：
步骤1，采用衬底(00)；
步骤2，外延形成第二导电类型第一外延层(21)和第二导电类型第二外延层(22)；
步骤3，形成第一导电类型阱区(11)前预氧；
步骤4，注入第二导电类型离子后推结，减小第一导电类型阱区(11)之间的JFET电阻；
步骤5，光刻第一导电类型阱区(11)注入窗口，注入第一导电类型离子，扩散形成第一导电类型阱区(11)；
步骤6，在第一导电类型阱区(11)上表面进行第二导电类型杂质调沟注入，形成第二导电类型沟道注入区(23)；
步骤7，第二导电类型阴极接触区24注入前预氧，光刻第二导电类型阴极接触区(24)注入窗口，进行第二导电类型杂质注入，经过退火形成第二导电类型阴极接触区(24)；
步骤8，淀积金属前介质(31)，刻蚀形成欧姆孔后注入第一导电类型杂质，经过退火形成第一导电类型阴极接触区(12)；
步骤9，淀积金属；
步骤10，刻蚀金属，形成阴极金属接触(42)；
步骤11：淀积钝化层，刻阴极PAD孔；
步骤12：将硅片减薄，在衬底00下表面形成阳极金属接触(41)。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112928100A (zh) * | 2021-02-25 | 2021-06-08 | 扬州国宇电子有限公司 | 一种垂直型恒流二极管的测试结构及其制备方法和应用 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104638023A (zh) * | 2015-02-15 | 2015-05-20 | 电子科技大学 | 一种垂直型恒流二极管及其制造方法 |
| CN105845566A (zh) * | 2015-01-13 | 2016-08-10 | 北大方正集团有限公司 | 一种二极管及其制作方法 |
| CN106024912A (zh) * | 2016-07-27 | 2016-10-12 | 电子科技大学 | 三端自带防护功能的垂直型恒流器件及其制造方法 |
-
2019
- 2019-09-07 CN CN201910844938.4A patent/CN110473912A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105845566A (zh) * | 2015-01-13 | 2016-08-10 | 北大方正集团有限公司 | 一种二极管及其制作方法 |
| CN104638023A (zh) * | 2015-02-15 | 2015-05-20 | 电子科技大学 | 一种垂直型恒流二极管及其制造方法 |
| CN106024912A (zh) * | 2016-07-27 | 2016-10-12 | 电子科技大学 | 三端自带防护功能的垂直型恒流器件及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112928100A (zh) * | 2021-02-25 | 2021-06-08 | 扬州国宇电子有限公司 | 一种垂直型恒流二极管的测试结构及其制备方法和应用 |
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