CN108198851B - 一种具有载流子存储效应的超结igbt - Google Patents

一种具有载流子存储效应的超结igbt Download PDF

Info

Publication number
CN108198851B
CN108198851B CN201711445708.8A CN201711445708A CN108198851B CN 108198851 B CN108198851 B CN 108198851B CN 201711445708 A CN201711445708 A CN 201711445708A CN 108198851 B CN108198851 B CN 108198851B
Authority
CN
China
Prior art keywords
region
semiconductor region
type
voltage
conductivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711445708.8A
Other languages
English (en)
Other versions
CN108198851A (zh
Inventor
黄铭敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sichuan University
Original Assignee
Sichuan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sichuan University filed Critical Sichuan University
Priority to CN201711445708.8A priority Critical patent/CN108198851B/zh
Publication of CN108198851A publication Critical patent/CN108198851A/zh
Application granted granted Critical
Publication of CN108198851B publication Critical patent/CN108198851B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Thyristors (AREA)

Abstract

本发明提供了一种超结IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）器件，其耐压层中第二导电类型的半导体区通过一个基极开路的双极型晶体管与发射极相连接，所述基极开路的双极型晶体管以及所述耐压层中第二导电类型的半导体区通过一个槽型栅极结构与基区隔离，所述基极开路的双极型晶体管和所述槽型栅极结构也构成了一个衬底浮空的MISFET（Metal‑Insulator‑Semiconductor Field Effect Transistor，金属‑绝缘体‑半导体场效应晶体管），所述槽型栅极结构的电极可以与栅极或发射极相连。在正向导通时，所述基极开路的双极型晶体管可以帮助增强耐压区中的载流子存储效应，从而降低导通压降。

Description

一种具有载流子存储效应的超结IGBT
技术领域
本发明属于半导体器件，特别是功率半导体器件。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)是一种应用广泛的功率半导体器件。超结是n柱区/p柱区交替排列的耐压结构，它可以使n柱区与p柱区在较高的掺杂浓度情形下仍可获得较高的击穿电压。与普通IGBT相比，当超结应用到IGBT中时(即超结IGBT)，n柱区/p柱区形成的pn结可以在关断过程中更快速地耗尽，因而超结IGBT可获得更快的关断速度(或更低的关断功耗)。然而，在导通态下，从p型集电区注入到n柱区的少子空穴很容易被p柱区收集，进入p型基区，并流入发射极，因而少子空穴在耐压区中(特别是耐压区顶部)的存储效果比较弱，这会增加导通压降(或增加导通态功耗)。
发明内容
本发明的目的在于提供一种超结绝缘栅双极型晶体管器件，相比于传统超结IGBT，本发明提供的超结IGBT器件在耐压区中的少数载流子存储效应更强，导通压降更低。
本发明提供一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层(由31和41构成)，与所述耐压层(由31和41构成)的一面相接触的集电结构(由10和20构成)，与所述耐压层(由31和41构成)的另一面相接触的第二导电类型的基区50，与所述基区50至少有部分接触的重掺杂的第一导电类型的发射区51，与所述发射区51、所述基区50以及所述耐压层(由31和41构成)均接触的用于控制器件导通与关断的栅极结构(由53和60构成)，覆盖于所述集电结构(由10和20构成)的导体1形成的集电极C，覆盖于所述发射区51和所述基区50的导体2形成的发射极E，覆盖于所述用于控制器件导通与关断的栅极结构(由53和60构成)的导体3形成的栅极G，其特征在于：
所述被发射极E覆盖的基区50至少有部分是重掺杂的第二导电类型的半导体区52，以便形成欧姆接触；
所述集电结构(由10和20构成)由至少一个第二导电类型的集电区10与至少一个第一导电类型的缓冲区20构成，所述缓冲区20与所述耐压层(由31和41构成)相接触，所述集电区10与所述集电极C直接接触；
所述耐压层(由31和41构成)由至少一个第一导电类型的半导体区31与至少一个第二导电类型的半导体区41构成，所述耐压层中的第一导电类型的半导体区31与所述耐压层中的第二导电类型的半导体区41相互接触，其形成的接触面垂直或近似垂直于所述缓冲区20和所述基区50和/或所述栅极结构(由53和60构成)；
所述耐压层(由31和41构成)与所述缓冲区20可以是直接接触，也可以是通过一个第一导电类型的辅助层21间接接触；
所述用于控制器件导通与关断的栅极结构(由53和60构成)包括至少一个绝缘介质层60和至少一个导体区53，所述绝缘介质层60与所述发射区51、所述基区50以及所述耐压层(由31和41构成)均直接接触；所述导体区53与所述绝缘介质层60直接接触，并通过所述绝缘介质层60与其它半导体区相隔离，所述导体区53与所述栅极G直接接触；
所述耐压层中的第二导电类型的半导体区41不与所述基区50直接接触，而是通过所述用于控制器件导通与关断的栅极结构(由53和60构成)与所述基区50相隔离，或是通过所述用于控制器件导通与关断的栅极结构(由53和60构成)以及连接发射极的槽型栅极结构(由55和60构成)与所述基区50相隔离；
所述连接发射极的槽型栅极结构(由55和60构成)包括至少一个绝缘介质层60和至少一个导体区55，所述绝缘介质层60与所述基区50以及所述耐压层(由31和41构成)均直接接触，而与所述发射区51可以直接接触也可以不直接接触；所述导体区(53或55)与所述绝缘介质层60直接接触，并通过所述绝缘介质层60与其它半导体区相隔离，所述导体区55之上覆盖有一导体2，所述导体2通过导线与所述发射极E相连接；
所述绝缘介质层60是由绝缘介质材料构成，所述栅极结构中的导体区(53或55)是由重掺杂的多晶半导体材料或/和金属材料或/和其它导体材料构成；
所述耐压层中的第二导电类型的半导体区41与所述发射极E之间通过一个基极开路的双极型晶体管相连接；所述基极开路的双极型晶体管由所述耐压层中的第二导电类型的半导体区41，一个第一导电类型的半导体区43，以及一个重掺杂的第二导电类型的半导体区54构成；所述第一导电类型的半导体区43与所述耐压层中的第二导电类型的半导体区41和所述重掺杂的第二导电类型的半导体区54均直接接触，并将所述耐压层中的第二导电类型的半导体区41与所述重掺杂的第二导电类型的半导体区54相隔离；所述基极开路的双极型晶体管通过所述用于控制器件导通与关断的栅极结构(由53和60构成)与所述基区50相隔离，或通过用于控制器件导通与关断的栅极结构(由53和60构成)以及连接发射极的槽型栅极结构(由55和60构成)与所述基区50相隔离；所述连接发射极的槽型栅极结构(由55和60构成)以及所述用于控制器件导通与关断的栅极结构(由53和60构成)与所述耐压层中的第二导电类型的半导体区41、所述第一导电类型的半导体区43以及所述重掺杂的第二导电类型的半导体区54均直接接触，从而也构成了一个衬底43浮空的金属-绝缘体-半导体场效应晶体管结构；所述重掺杂的第二导电类型的半导体区54之上覆盖有一个导体2形成欧姆接触，所述导体2通过导线与所述发射极E相连；
所述超结绝缘栅双极型晶体管器件的元胞形状可以是条形、六角形、矩形等形状，所述耐压层中的第一导电类型的半导体区31和第二导电类型的半导体区41的排列方式可以是条形、六角形、圆形、矩形等方式；
所述第一导电类型为N型时，所述的第二导电类型为P型；所述第一导电类型为P型时，所述的第二导电类型为N型。
进一步，所述耐压层中的第一导电类型的半导体区31与所述基区50可以是直接接触，也可以是通过一个第一导电类型的载流子存储层32相接触；所述载流子存储层32的最高掺杂浓度高于所述耐压层中的第一导电类型的半导体区31的掺杂浓度。
进一步，所述用于控制器件导通与关断的栅极结构(由53和60构成)和所述连接发射极的槽型栅极结构(由55和60构成)的底部均被一个重掺杂的第二导电类型的半导体区42包围；所述重掺杂的第二导电类型的半导体区42与所述耐压层中的第二导电类型的半导体区41和所述耐压层中的第一导电类型的半导体区31均直接接触，并且不与所述基区50直接接触。
进一步，所述耐压层中的第一导电类型的半导体区31中含有至少一个轻掺杂的第一导电类型的半导体区33；所述轻掺杂的第一导电类型的半导体区33不与所述耐压层中的第二导电类型的半导体区41直接接触；所述轻掺杂的第一导电类型的半导体区33的底部与所述缓冲区20直接接触或与所述第一导电类型的辅助层21直接接触；所述轻掺杂的第一导电类型的半导体区33的顶部可以是与所述基区50或所述载流子存储层32直接接触，也可以是被所述耐压层中的第一导电类型的半导体区31包围。
进一步，所述第一导电类型为N型时，所述耐压层中的第一导电类型的半导体区31中的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区41中的有效受主杂质总电荷相对差别不超过70％；所述第一导电类型为P型时，所述耐压层中的第一导电类型的半导体区31中的有效受主杂质总电荷与所述耐压层中的第二导电类型的半导体区41中的有效施主杂质总电荷相对差别不超过70％。
进一步，所述第一导电类型为N型时，所述耐压层中的第一导电类型的半导体区31以及所述耐压层中的轻掺杂的第一导电类型的半导体区33的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区41的有效受主杂质总电荷相对差别不超过70％；所述第一导电类型为P型时，所述耐压层中的第一导电类型的半导体区31以及所述耐压层中的轻掺杂的第一导电类型的半导体区33的有效受主杂质总电荷与所述耐压层的第二导电类型的半导体区41中的有效施主杂质总电荷相对差别不超过70％。
进一步，在所述基极开路的双极型晶体管(由41、43和54构成)中的第一导电类型的半导体区43中具有合适的有效掺杂剂量；
所述合适的有效掺杂剂量可以使所述基极开路的双极型晶体管的第一导电类型的半导体区43能够在器件正向导通电压为1至20伏范围内发生穿通以形成第二导电类型的载流子的通路，或使所述衬底浮空的金属-绝缘体-半导体场效应晶体管(由41、43、54、60和55构成)能够在器件正向导通电压为1至20伏范围内导通以形成第二导电类型的载流子的通路；
所述第二导电类型为P型时，所述第二导电类型的载流子为空穴；所述第二导电类型为N型时，所述第二导电类型的载流子为电子；所述有效掺杂剂量指的是有效掺杂浓度沿着垂直方向上的积分，也即是单位面积的有效掺杂杂质总数。
进一步，在所述基极开路的双极型晶体管的第一导电类型的半导体区43中具有合适的有效掺杂剂量；所述合适的有效掺杂剂量在1×1011cm-2到1×1014cm-2范围之间；所述基极开路的双极型晶体管的第一导电类型的半导体区43的最高掺杂浓度在1×1014cm-3到1×1018cm-3范围之间。
附图说明
图1(a):传统超结IGBT结构示意图；
图1(b):传统半超结IGBT结构示意图；
图2:本发明的一种超结IGBT，其p柱区与基区p-base之间通过一个槽型栅极结构相隔离，p柱区与发射极E之间通过一个基极开路的pnp管(或衬底浮空的p-MISFET)相连接，槽型栅极结构连接栅极G；
图3:本发明的一种半超结IGBT，其p柱区与基区p-base之间通过一个槽型栅极结构相隔离，p柱区与发射极E之间通过一个基极开路的pnp管(或衬底浮空的p-MISFET)相连接，槽型栅极结构连接栅极G；
图4(a):本发明的又一种超结IGBT，其p柱区与基区p-base之间通过一个槽型栅极结构相隔离，p柱区与发射极E之间通过一个基极开路的pnp管(或衬底浮空的p-MISFET)相连接，有的槽型栅极结构连接栅极G，有的槽型栅极结构连接发射极E；
图4(b):本发明的又一种半超结IGBT，其p柱区与基区p-base之间通过一个槽型栅极结构相隔离，p柱区与发射极E之间通过一个基极开路的pnp管(或衬底浮空的p-MISFET)相连接，有的槽型栅极结构连接栅极G，有的槽型栅极结构连接发射极E；
图5(a):根据图2，本发明的又一种超结IGBT，其n柱区与基区p-base之间有一个较重掺杂的载流子存储层n-cs；
图5(b):根据图3，本发明的又一种半超结IGBT，其n柱区与基区p-base之间有一个较重掺杂的载流子存储层n-cs；
图6(a):根据图4(a)，本发明的又一种超结IGBT，其n柱区与基区p-base之间有一个较重掺杂的载流子存储层n-cs；
图6(b):根据图4(b)，本发明的又一种半超结IGBT，其n柱区与基区p-base之间有一个较重掺杂的载流子存储层n-cs；
图7(a):根据图2，本发明的又一种超结IGBT，其槽型栅极结构底部有一个p+区；
图7(b):根据图3，本发明的又一种半超结IGBT，其槽型栅极结构底部有一个p+区；
图8(a):根据图4(a)，本发明的又一种超结IGBT，其槽型栅极结构底部有一个p+区；
图8(b):根据图4(b)，本发明的又一种半超结IGBT，其槽型栅极结构底部有一个p+区；
图9(a):根据图5(a)，本发明的又一种超结IGBT，其槽型栅极结构底部有一个p+区；
图9(b):根据图5(b)，本发明的又一种半超结IGBT，其槽型栅极结构底部有一个p+区；
图10(a):根据图6(a)，本发明的又一种超结IGBT，其槽型栅极结构底部有一个p+区；
图10(b):根据图6(b)，本发明的又一种半超结IGBT，其槽型栅极结构底部有一个p+区；
图11(a):根据图2，本发明的又一种超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部与基区p-base直接接触；
图11(b):根据图3，本发明的又一种半超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部与基区p-base直接接触；
图12(a):根据图4(a)，本发明的又一种超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部与基区p-base直接接触；
图12(b):根据图4(b)，本发明的又一种半超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部与基区p-base直接接触；
图13(a):根据图2，本发明的又一种超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被n柱区包围；
图13(b):根据图3，本发明的又一种半超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被n柱区包围；
图14(a):根据图4(a)，本发明的又一种超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被n柱区包围；
图14(b):根据图4(b)，本发明的又一种半超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被n柱区包围；
图15(a):根据图5(a)，本发明的又一种超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被载流子存储层n-cs包围；
图15(b):根据图5(b)，本发明的又一种半超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被载流子存储层n-cs包围；
图16(a):根据图6(a)，本发明的又一种超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被载流子存储层n-cs包围；
图16(b):根据图6(b)，本发明的又一种半超结IGBT，其n柱区中有一个轻掺杂的n-区，n-区顶部被载流子存储层n-cs包围；
图17:图3中本发明的半超结IGBT和图1(b)中传统半超结IGBT的I-V曲线；
图18:图3中本发明的半超结IGBT和图1(b)中传统半超结IGBT体内载流子浓度分布。
具体实施方式
下面结合附图对本发明进行详细的描述。
图1(a)给出的是传统超结IGBT结构示意图，图1(b)给出的是传统半超结IGBT结构示意图。与超结IGBT相比，半超结IGBT在n柱区(n-pillar区31)及p柱区(p-pillar区41)与缓冲区(n区20)之间多了一个用于承受部分外加电压的辅助层(n-assist区21)，其中辅助层的掺杂浓度可以低于或等于n柱区(n-pillar区31)的掺杂浓度。当栅极(G)上施加一个超过阈值电压的栅压时，栅介质(60)下方的基区(p-base区50)表面反型，形成电子沟道，这个电子沟道将发射区(n+区51)与n柱区(n-pillar区31)连通；如果集电极(C)上施加一个超过0.7V的正电压，电子在电场的作用下从发射极(E)经过发射区(n+区51)、电子沟道进入n柱区(n-pillar区31)，再进入缓冲区(n区20)、集电区(p区10)；于是，空穴从集电极(C)进入集电区(p区10)，经过缓冲区(n区20)、n柱区(n-pillar区31)、p柱区(p-pillar区41)，最后进入发射极(E)，器件导通。由于p柱区(p-pillar区41)与n柱区(n-pillar区31)形成的PN结为反偏结，进入n柱区(n-pillar区31)的空穴很容易被p柱区(p-pillar区41)收集，因而n柱区(n-pillar区31)中空穴浓度会比较低，同样位置的电子浓度也会相应比较低，于是这一部分区域上的电压降比较高。本发明的主要目的是为了增强少数载流子在p柱区(p-pillar区41)和n柱区(n-pillar区31)的存储效果，从而降低导通压降。
本发明的技术适用于超结和半超结IGBT中的任何一种。
在图2中，p柱区(p-pillar区41)与基区(p-base区50)并不直接接触，而是通过一个槽型栅极结构(由53和60构成)与基区(p-base区50)相隔离，该槽型栅极结构(由53和60构成)既是用于隔离的槽型栅极结构也是用于控制导通与关断的槽型栅极结构，发射极(E)通过一个基极开路的pnp管与p柱区(p-pillar区41)相连接，其中pnp管由p柱区(p-pillar区41)、一个n区(n区43)和一个重掺杂的p+区(p+区54)构成，其中p柱区(p-pillar区41)、n区(n区43)和重掺杂的p+区(p+区53)均与槽型栅极结构(由53和60构成)直接接触，因而也构成了一个p-MISFET(Metal-Insulator-Semiconductor Field Effect Transistor，金属-绝缘体-半导体场效应晶体管)。在较低的正向导通电压下，基极开路的pnp管和p-MISFET均处于关断状态，因而当空穴进入p柱区(p-pillar区41)之后，空穴因没有通路而抬高p柱区(p-pillar区41)的电位，使p柱区(p-pillar区41)的电位会比基区(p-base区50)的电位高约0.7V。这样，p柱区(p-pillar区41)与n柱区(n-pillar区31)形成的PN结变成了正偏PN结，空穴跑到p柱区(p-pillar区41)附近也不易被收集，而只有跑到基区(p-base区50)附近才会被基区(p-base区50)收集。于是，空穴及电子在p柱区(p-pillar区41)和n柱区(n-pillar区31)的存储效果就得到增强，导通压降也就得以降低。当正向导通电压继续提高，p柱区(p-pillar区41)的电位也会随之提高，基极开路的pnp管的基区(n区43)的耗尽区不断往p柱区(p-pillar区41)扩展，并最终使pnp管发生穿通，一部分空穴将从pnp管通路流走。
在图3中，与图2的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p区-pillar41)之间有一个辅助层(n-asssit区21)，辅助层(n-asssit区21)可以承受一部分外加电压。辅助层(n-asssit区21)与n柱区(n-pillar区31)的掺杂浓度可以相同，也可以不同，甚至可以远低于n柱区(n-pillar区31)的掺杂浓度。辅助层(n-asssit区21)的厚度可以小于n柱区(n-pillar区31)的厚度，也可以与n柱区(n-pillar区31)的厚度相当，甚至可以比n柱区(n-pillar区31)的厚度更大。
在图4(a)中，与图2的结构的主要区别在于，用于隔离的槽型栅极结构(由53和60构成，由55和60构成)并不一定只能与栅极(G)相连，也可以与发射极(E)相连。在导通态下，随着正向导通电压的增加，p柱区(p-pillar区41)的电位不断提高，基极开路的pnp管的基区(n区43)与用于隔离的槽型栅极结构的绝缘层(60)的界面附近发生反型，p-MISFET导通以提供空穴通路，或基极开路的pnp管发生穿通以提供空穴通路。
在图4(b)中，与图4(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图5(a)中，与图2的结构的主要区别在于，基区(p-base区50)与n柱区(n-pillar区31)之间不是直接接触，而是通过一个载流子存储层(n-cs层32)间接接触。载流子存储层(n-cs层32)可以抑制空穴进入基区(p-base区50)，从而进一步增强体内的载流子存储效应。
在图5(b)中，与图5(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图6(a)中，与5(a)的结构的主要区别在于，用于隔离的槽型栅极结构(由53和60构成，由55和60构成)并不一定只能与栅极(G)相连，也可以与发射极(E)相连。
在图6(b)中，与图6(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图7(a)中，与2的结构的主要区别在于，槽型栅极结构(由53和60构成，由55和60构成)底部被一个重掺杂的p+区42包围。
在图7(b)中，与图7(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图8(a)中，与7(a)的结构的主要区别在于，用于隔离的槽型栅极结构(由53和60构成，由55和60构成)并不一定只能与栅极(G)相连，也可以与发射极(E)相连。
在图8(b)中，与图8(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图9(a)中，与5(a)的结构的主要区别在于，槽型栅极结构(由53和60构成，由55和60构成)底部被一个重掺杂的p+区42包围。
在图9(b)中，与图9(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图10(a)中，与9(a)的结构的主要区别在于，用于隔离的槽型栅极结构(由53和60构成，由55和60构成)并不一定只能与栅极(G)相连，也可以与发射极(E)相连。
在图10(b)中，与图10(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图11(a)中，与图2的结构的主要区别在于，其n柱区(n-pillar区31)中间有一个轻掺杂的n型漂移区(n-区33)。需补充说明的是，n型漂移区(n-区33)的掺杂浓度通常远小于n柱区(n-pillar区31)的掺杂浓度，形成该结构中的n柱区(n-pillar区31)的工艺可以是在一个以轻掺杂的n型漂移区(n-区33)为衬底材料上做深槽刻蚀和深槽侧墙离子注入。通常用这种工艺制作出来的n柱区(n-pillar区31)会有比较小的宽度和比较高的掺杂浓度。
在图11(b)中，与图11(a)的结构的主要区别在于，耐压层(由n-pillar区31和p-pillar区41构成)以及轻掺杂的n型漂移区(n-区33)与缓冲区(n区20)之间有一个辅助层(n-asssit区21)，而且p柱区(p-pillar区41)底部被n柱区(n-pillar区31)包围。需补充说明的是，在特别情形下，辅助层(n-asssit区21)的掺杂浓度可以与轻掺杂的n型漂移区(n-区33)的掺杂浓度相同，这时辅助层(n-asssit区21)实质上与轻掺杂的n型漂移区(n-区33)是同一块区域。
在图12(a)中，与11(a)的结构的主要区别在于，用于隔离的槽型栅极结构(由53和60构成，由55和60构成)并不一定只能与栅极(G)相连，也可以与发射极(E)相连。
在图12(b)中，与图12(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图13(a)中，与图11(a)的结构的主要区别在于，轻掺杂的n型漂移区(n-区33)的顶部被n柱区(n-pillar区31)包围。
在图13(b)中，与图13(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图14(a)中，与图13(a)的结构的主要区别在于，用于隔离的槽型栅极结构(由53和60构成，由55和60构成)并不一定都与栅极(G)相连，也可以与发射极(E)相连。
在图14(b)中，与图14(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图15(a)中，与图5(a)的结构的主要区别在于，其n柱区(n-pillar区31)中间有一个轻掺杂的n型漂移区(n-区33)。
在图15(b)中，与图15(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
在图16(a)中，与15(a)的结构的主要区别在于，用于隔离的槽型栅极结构(由53和60构成，由55和60构成)并不一定只能与栅极(G)相连，也可以与发射极(E)相连。
在图16(b)中，与图16(a)的结构的主要区别在于，缓冲区(n区20)与n柱区(n-pillar区31)及p柱区(p-pillar区41)之间有一个辅助层(n-asssit区21)。
为了说明本发明的超结IGBT相对于传统超结IGBT(图1(a)和图1(b))的优越性，这里以图3中的半超结IGBT结构为例与图1(b)中的传统半超结IGBT做数值仿真计算的对比。数值仿真采用的是MEDICI仿真软件。仿真中的设置如下，图1(b)和图3结构采用的都是Si材料，仿真采用的是半个元胞(图1(b)和图3的中心对称轴的右边部分)，电子和空穴的少子寿命均为5μs，半个元胞的宽度是4μm，导体区53采用的是n-poly，其厚度为2.4μm，绝缘层60采用的是SiO2，其厚度为0.1μm，基区(p-base区50)的厚度和掺杂浓度分别为1.5μm和3×1017cm-3，发射区(n+区51)的宽度、厚度和掺杂浓度分别为0.75μm、0.5μm和4×1019cm-3，n柱区(n-pillar区31)及p柱区(p-pillar区41)的厚度和掺杂浓度均分别为51μm和3×1015cm-3，辅助层(n-assist区21)的厚度和掺杂浓度分布为40μm和8×1013cm-3，缓冲区(n区20)的厚度和掺杂浓度峰值分别为2μm和5×1016cm-3，集电区(p区10)的厚度和掺杂浓度峰值分别为1μm和1×1018cm-3。图1(b)中的基区(p-base区50)的宽度是2.5μm，导体区53的宽度是1.4μm；图3中的基区(p-base区50)的宽度是1.75μm，导体区53的宽度是1.4μm。仿真得到，图1(b)和图3的半超结IGBT的击穿电压均为1415V。
图17是图3中本发明的半超结IGBT和图1(b)中传统半超结IGBT的正向导通I-V曲线，两者施加的栅压均为15V。从图中可以得到，在100A/cm2下，图3(b)中本发明的IGBT的导通压降为1.05V，比图1(b)中传统半超结IGBT的导通压降(1.90V)低约0.85V。
图18是图3中本发明的半超结IGBT和图1(b)中传统半超结IGBT在导通电压为1.2V情形下沿着x＝0μm(即中心对称轴)上的空穴浓度和电子浓度分布。从图中可以看出，图3中本发明的半超结IGBT的载流子在n柱区(n-pillar区31)中的存储效果明显比图1(b)中传统半超结IGBT中更强，这也是图3中本发明的半超结IGBT具有比图1(b)中传统半超结IGBT更低导通压降的原因。
以上对本发明许多实施例做了说明，所述的N型半导体材料可看作是第一导电类型的半导体材料，而P型半导体材料可看作是第二导电类型的半导体材料。显然，根据本发明的原理，实施例中的N型与P型可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可在本发明的思想下得到许多其它实施例而不超出本发明的权利要求。

Claims (10)

1.一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层，与所述耐压层的一面相接触的集电结构，与所述耐压层的另一面相接触的第二导电类型的基区，与所述基区至少有部分接触的重掺杂的第一导电类型的发射区，与所述发射区、所述基区以及所述耐压层均接触的用于控制器件导通与关断的栅极结构，覆盖于所述集电结构的导体形成的集电极，覆盖于所述发射区和所述基区的导体形成的发射极，覆盖于所述用于控制器件导通与关断的栅极结构的导体形成的栅极，其特征在于：
所述被发射极覆盖的基区至少有部分是重掺杂的第二导电类型的半导体区，以便形成欧姆接触；
所述集电结构由至少一个第二导电类型的集电区与至少一个第一导电类型的缓冲区构成，所述缓冲区与所述耐压层相接触，所述集电区与所述集电极直接接触；
所述耐压层由至少一个第一导电类型的半导体区与至少一个第二导电类型的半导体区构成，所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区相互接触，其形成的接触面垂直或近似垂直于所述缓冲区顶部平面，并垂直或近似垂直于所述基区和所述栅极结构的底部平面；
所述耐压层与所述缓冲区是直接接触，或是通过一个第一导电类型的辅助层间接接触；
所述用于控制器件导通与关断的栅极结构包括至少一个绝缘介质层和至少一个导体区，所述绝缘介质层与所述发射区、所述基区以及所述耐压层均直接接触；所述导体区与所述绝缘介质层直接接触，并通过所述绝缘介质层与所述发射区、所述基区以及所述耐压层相隔离，所述导体区与所述栅极直接接触；
所述耐压层中的第二导电类型的半导体区不与所述基区直接接触，而是通过所述用于控制器件导通与关断的栅极结构与所述基区相隔离，或是通过所述用于控制器件导通与关断的栅极结构以及连接发射极的槽型栅极结构与所述基区相隔离；
所述连接发射极的槽型栅极结构包括至少一个绝缘介质层和至少一个导体区，所述绝缘介质层与所述基区以及所述耐压层均直接接触，而与所述发射区直接接触或不直接接触；所述导体区与所述绝缘介质层直接接触，并通过所述绝缘介质层与所述基区以及所述耐压层相隔离，所述导体区之上覆盖有一导体，所述导体通过导线与所述发射极相连接；
所述绝缘介质层是由绝缘介质材料构成，所述栅极结构中的导体区是由重掺杂的多晶半导体材料或/和金属材料构成；
所述耐压层中的第二导电类型的半导体区与所述发射极之间通过一个基极开路的双极型晶体管相连接；所述基极开路的双极型晶体管由所述耐压层中的第二导电类型的半导体区，一个第一导电类型的半导体区，以及一个重掺杂的第二导电类型的半导体区构成；所述第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区和所述重掺杂的第二导电类型的半导体区均直接接触，并将所述耐压层中的第二导电类型的半导体区与所述重掺杂的第二导电类型的半导体区相隔离；所述基极开路的双极型晶体管通过所述用于控制器件导通与关断的栅极结构与所述基区相隔离，或通过所述用于控制器件导通与关断的栅极结构以及所述连接发射极的槽型栅极结构与所述基区相隔离；所述连接发射极的槽型栅极结构以及所述用于控制器件导通与关断的栅极结构与所述耐压层中的第二导电类型的半导体区、所述第一导电类型的半导体区以及所述重掺杂的第二导电类型的半导体区均直接接触，从而也构成了一个衬底浮空的金属-绝缘体-半导体场效应晶体管结构；所述重掺杂的第二导电类型的半导体区之上覆盖有一个导体形成欧姆接触，所述导体通过导线与所述发射极相连；
所述超结绝缘栅双极型晶体管器件的元胞形状是条形或六角形或矩形，所述耐压层中的第一导电类型的半导体区和第二导电类型的半导体区的排列方式是条形或六角形或圆形或矩形；所述第一导电类型为N型时，所述的第二导电类型为P型；所述第一导电类型为P型时，所述的第二导电类型为N型。
2.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第一导电类型的半导体区与所述基区是直接接触，或是通过一个第一导电类型的载流子存储层相接触；所述载流子存储层的最高掺杂浓度高于所述耐压层中的第一导电类型的半导体区的掺杂浓度。
3.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述用于控制器件导通与关断的栅极结构和所述连接发射极的槽型栅极结构的底部均被一个重掺杂的第二导电类型的半导体区包围；所述重掺杂的第二导电类型的半导体区与所述耐压层中的第二导电类型的半导体区和所述耐压层中的第一导电类型的半导体区均直接接触，并且不与所述基区直接接触。
4.如权利要求2所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述用于控制器件导通与关断的栅极结构和所述连接发射极的槽型栅极结构的底部均被一个重掺杂的第二导电类型的半导体区包围；所述重掺杂的第二导电类型的半导体区与所述耐压层中的第二导电类型的半导体区和所述耐压层中的第一导电类型的半导体区均直接接触，并且不与所述基区直接接触。
5.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第一导电类型的半导体区中含有至少一个轻掺杂的第一导电类型的半导体区；所述轻掺杂的第一导电类型的半导体区不与所述耐压层中的第二导电类型的半导体区直接接触；所述轻掺杂的第一导电类型的半导体区的底部与所述缓冲区直接接触或与所述第一导电类型的辅助层直接接触；所述轻掺杂的第一导电类型的半导体区的顶部是与所述基区直接接触，或是被所述耐压层中的第一导电类型的半导体区包围。
6.如权利要求2所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第一导电类型的半导体区中含有至少一个轻掺杂的第一导电类型的半导体区；所述轻掺杂的第一导电类型的半导体区不与所述耐压层中的第二导电类型的半导体区直接接触；所述轻掺杂的第一导电类型的半导体区的底部与所述缓冲区直接接触或与所述第一导电类型的辅助层直接接触；所述轻掺杂的第一导电类型的半导体区的顶部与所述载流子存储层直接接触。
7.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述第一导电类型为N型时，所述耐压层中的第一导电类型的半导体区中的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区中的有效受主杂质总电荷相对差别不超过70％；所述第一导电类型为P型时，所述耐压层中的第一导电类型的半导体区中的有效受主杂质总电荷与所述耐压层中的第二导电类型的半导体区中的有效施主杂质总电荷相对差别不超过70％。
8.如权利要求5所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述第一导电类型为N型时，所述耐压层中的第一导电类型的半导体区以及所述耐压层中的轻掺杂的第一导电类型的半导体区的有效施主杂质总电荷与所述耐压层中的第二导电类型的半导体区的有效受主杂质总电荷相对差别不超过70％；所述第一导电类型为P型时，所述耐压层中的第一导电类型的半导体区以及所述耐压层中的轻掺杂的第一导电类型的半导体区的有效受主杂质总电荷与所述耐压层的第二导电类型的半导体区中的有效施主杂质总电荷相对差别不超过70％。
9.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
在所述基极开路的双极型晶体管的第一导电类型的半导体区中具有合适的有效掺杂剂量；
所述合适的有效掺杂剂量使所述基极开路的双极型晶体管的第一导电类型的半导体区能够在器件正向导通电压为1至20伏范围内发生穿通以形成第二导电类型的载流子的通路，或使所述衬底浮空的金属-绝缘体-半导体场效应晶体管能够在器件正向导通电压为1至20伏范围内导通以形成第二导电类型的载流子的通路；
所述第二导电类型为P型时，所述第二导电类型的载流子为空穴；所述第二导电类型为N型时，所述第二导电类型的载流子为电子；所述有效掺杂剂量指的是有效掺杂浓度沿着垂直方向上的积分，也即是单位面积的有效掺杂杂质总数。
10.如权利要求9所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
在所述基极开路的双极型晶体管的第一导电类型的半导体区中具有合适的有效掺杂剂量；所述合适的有效掺杂剂量在1×1011cm-2到1×1014cm-2范围之间；所述基极开路的双极型晶体管的第一导电类型的半导体区的最高掺杂浓度在1×1014cm-3到1×1018cm-3范围之间。
CN201711445708.8A 2017-12-27 2017-12-27 一种具有载流子存储效应的超结igbt Active CN108198851B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711445708.8A CN108198851B (zh) 2017-12-27 2017-12-27 一种具有载流子存储效应的超结igbt

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711445708.8A CN108198851B (zh) 2017-12-27 2017-12-27 一种具有载流子存储效应的超结igbt

Publications (2)

Publication Number Publication Date
CN108198851A CN108198851A (zh) 2018-06-22
CN108198851B true CN108198851B (zh) 2020-10-02

Family

ID=62584614

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711445708.8A Active CN108198851B (zh) 2017-12-27 2017-12-27 一种具有载流子存储效应的超结igbt

Country Status (1)

Country Link
CN (1) CN108198851B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148572B (zh) * 2018-07-02 2021-04-20 四川大学 一种反向阻断型fs-igbt
CN108767000B (zh) * 2018-08-16 2024-04-09 无锡新洁能股份有限公司 一种绝缘栅双极型半导体器件及其制造方法
CN109904221B (zh) * 2019-02-18 2020-07-17 西南交通大学 一种超结双向开关
IT201900006709A1 (it) * 2019-05-10 2020-11-10 St Microelectronics Srl Dispositivo mosfet di potenza a super giunzione con affidabilita' migliorata, e metodo di fabbricazione
CN110491937B (zh) * 2019-08-22 2021-04-13 电子科技大学 一种具有自偏置分离栅结构igbt
CN110459596B (zh) * 2019-08-29 2023-02-07 电子科技大学 一种横向绝缘栅双极晶体管及其制备方法
CN110504313B (zh) * 2019-08-29 2023-02-03 电子科技大学 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN112864244A (zh) * 2019-11-12 2021-05-28 南通尚阳通集成电路有限公司 超结器件
CN111799334B (zh) * 2020-07-31 2021-06-11 四川大学 一种含有反向导电槽栅结构的超结mosfet
CN112635564A (zh) * 2020-12-18 2021-04-09 西安电子科技大学 一种基于柔性衬底的soi基ldmos器件及其制作方法
CN112652658B (zh) * 2021-01-28 2022-04-12 四川大学 一种含有隔离p-top区的槽栅超结IGBT
CN113035939B (zh) * 2021-03-17 2022-04-12 四川大学 一种含有隔离p-top区的逆导型超结IGBT
CN112951900B (zh) * 2021-03-25 2022-04-12 四川大学 一种含有高阻p-top区的槽栅超结IGBT
CN112928155B (zh) * 2021-04-01 2022-04-12 四川大学 一种浮空p柱的槽栅超结IGBT
CN112928156B (zh) * 2021-04-07 2022-04-12 四川大学 一种浮空p柱的逆导型槽栅超结IGBT
CN113964180B (zh) * 2021-09-03 2024-03-19 广州华浦电子科技有限公司 一种具有低损耗性能的超结igbt器件及其制备方法
CN113838922B (zh) * 2021-09-23 2023-04-28 电子科技大学 具有载流子浓度增强的分离栅超结igbt器件结构及方法
CN114937691A (zh) * 2022-07-22 2022-08-23 深圳市威兆半导体股份有限公司 一种绝缘栅双极型晶体管及制备方法
CN115241286B (zh) * 2022-09-21 2023-01-31 深圳平创半导体有限公司 一种SiC半超结结型栅双极型晶体管器件及其制作方法
CN115440589B (zh) * 2022-10-26 2023-03-24 深圳市美浦森半导体有限公司 一种igbt器件及其制造方法
CN117174757B (zh) * 2023-11-02 2024-03-26 深圳芯能半导体技术有限公司 一种超结槽栅碳化硅mosfet及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105103294A (zh) * 2012-11-26 2015-11-25 D3半导体有限公司 用于改进垂直场效应器件的封装的器件体系结构和方法
CN106104808A (zh) * 2014-03-20 2016-11-09 株式会社电装 半导体装置
CN107293579A (zh) * 2017-06-29 2017-10-24 四川大学 一种具有低导通压降的超结igbt

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070181927A1 (en) * 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
JP4748149B2 (ja) * 2007-12-24 2011-08-17 株式会社デンソー 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105103294A (zh) * 2012-11-26 2015-11-25 D3半导体有限公司 用于改进垂直场效应器件的封装的器件体系结构和方法
CN106104808A (zh) * 2014-03-20 2016-11-09 株式会社电装 半导体装置
CN107293579A (zh) * 2017-06-29 2017-10-24 四川大学 一种具有低导通压降的超结igbt

Also Published As

Publication number Publication date
CN108198851A (zh) 2018-06-22

Similar Documents

Publication Publication Date Title
CN108198851B (zh) 一种具有载流子存储效应的超结igbt
CN108389901B (zh) 一种载流子存储增强型超结igbt
US20180261666A1 (en) Vertical power mos-gated device with high dopant concentration n-well below p-well and with floating p-islands
US8592894B2 (en) Method of forming a power semiconductor device and power semiconductor device
US7999343B2 (en) Semiconductor component with a space-saving edge termination, and method for production of such component
CN107275383B (zh) 一种含有异质结的超结igbt
US8415747B2 (en) Semiconductor device including diode
CN111048585B (zh) 一种含有背面槽型介质及浮空区的逆导型igbt
US20150187877A1 (en) Power semiconductor device
CN109166917B (zh) 一种平面型绝缘栅双极晶体管及其制备方法
KR101422953B1 (ko) 전력 반도체 소자 및 그 제조 방법
CN109148572B (zh) 一种反向阻断型fs-igbt
KR101539880B1 (ko) 전력 반도체 소자
CN113066865A (zh) 降低开关损耗的半导体器件及其制作方法
KR20150061201A (ko) 전력 반도체 소자 및 그 제조 방법
CN108598152B (zh) 一种超结器件终端结构
CN110931556A (zh) 一种含有背面槽栅及浮空环的逆导型igbt
CN110911481A (zh) 一种含有浮空区及终止环的逆导型igbt
US20150171198A1 (en) Power semiconductor device
CN112928155B (zh) 一种浮空p柱的槽栅超结IGBT
US20150187922A1 (en) Power semiconductor device
CN105702720B (zh) 一种绝缘栅双极型晶体管的关断性能提升方法
CN110504315B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN108365006B (zh) 一种高速超结横向绝缘栅双极型晶体管
CN109994549B (zh) 半导体功率器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant