CN110413116B - 一种基于fpga的稳态视觉诱发电位脑-机接口***设计方法 - Google Patents

Abstract

一种基于FPGA的稳态视觉诱发电位脑‑机接口***设计方法，在使用者头部枕区放置脑电信号采集电极，将测得的脑电信号实时传输到FPGA电路板进行处理；通过FPGA电路板将视觉刺激单元显示在用户界面上，刺激过程中刺激矩形按照红‑黑两种颜色进行翻转，形成固定频率的闪烁刺激单元，其后使用者注视用户界面的任一刺激单元，计算机同步对使用者脑电信号进行采集、保存并实时发送到FPGA电路板，待FPGA接收到结束指令后，对获得的脑电信号进行快速傅里叶变换，分析与刺激范式相关的频率成分，计算出脑电信号频率域诱发峰值所在的刺激目标位置；本发明提高脑‑机接口***执行效率，降低稳态视觉诱发电位脑‑机接口实现成本。

Description

一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法

技术领域

本发明涉及生物医学工程中神经工程及脑-机接口技术及电子信息工程的数字IC设计领域，具体涉及一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法。

背景技术

脑-机接口是一种在人脑与外部设备之间建立非正常神经通路的技术，其通过测量和分析脑电信号，最终将其转化为设备的控制指令。由于脑电信号数据量大，处理算法较为复杂，所以常规的脑-机接口一般利用计算机进行脑电信号的处理及控制指令的生成，这种实现方式成本较高，不易于脑-机接口设备的广泛推广。

稳态视觉诱发电位(SSVEP)出现在特定的时间及大脑皮层的特定区域，与P300事件相关电位、事件相关同步电位(ERS)/事件相关去同步电位(ERD)等相比较，基于稳态视觉诱发电位的脑-机接口具有信息传输率高、抗干扰能力强等优点，且识别正确率较高，因而比较适合于脑-机交互应用。但是，稳态视觉诱发电位的诱发需要稳定频率的光闪烁进行刺激，普通计算机在此过程中容易出现“掉帧”等现象，所以需要性能较好的硬件设备来完成刺激生成的过程。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供了一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，结合FPGA可以实现并行运行的优势，将稳态视觉诱发电位脑-机接口不同的功能模块对应生成FPGA的并行模块，使之运行互不干扰，从而提高脑-机接口***执行效率，降低稳态视觉诱发电位脑-机接口实现成本。

为了达到上述目的，本发明采取的技术方案为：

一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，包括以下步骤：

步骤1，通过脑电帽将n个脑电信号测量电极安放到使用者头部视觉枕区，在前额位置安放地电极，在任一耳垂位置安放参考电极，测得的脑电信号经过采集设备进行放大、模数转换操作后发送到计算机，实现视觉区脑电信号的采集；

步骤2，将m个按照不同频率翻转的稳态刺激单元呈现在用户界面的相应位置上，m大于等于2，刺激单元为由FPGA电路板产生的红-黑闪烁矩形，使用者注视刺激单元时，其头部距离计算机屏幕50～80cm；

在此需要在屏幕上固定的m个位置显示以不同频率闪烁的刺激单元，显示频率根据屏幕刷新率确定，以获得好的显示效果；红-黑闪烁矩形的保持帧数由各刺激单元具体的设定频率决定，具体计算公式如下：

式中，i：代表刺激目标序号，取值为：1～m

R：为屏幕刷新率

f_i：为第i个刺激单元的闪烁频率

F_i：为第i个刺激单元中红色或黑色矩形持续的帧数

根据式(1)计算出四个刺激单元颜色翻转帧数，在刺激时间内按照翻转帧数进行刺激单元所在区域内颜色翻转以产生连续的刺激显示；

步骤3，产生m个刺激单元以后，计算机通过发送指令控制刺激单元开始显示由步骤2生成的视觉刺激单元，将采集的脑电信号实时发送到FPGA电路板，并在FPGA端中进行保存，开始刺激一定时间后，由计算机发送结束刺激指令，由FPGA电路板控制结束刺激单元的显示，在FPGA端通过快速傅里叶变换FFT对脑电信号进行处理，FFT变换后将刺激频率对应的频率域峰值进行比较，将其中最大值对应的闪烁频率所属的刺激单元判定为使用者所注视的刺激目标；

步骤4，完成步骤3刺激目标的判定后，将判定的结果显示在用户界面上，完成了一次稳态视觉诱发电位脑-机接口识别任务，在间隔若干秒后，返回步骤2进行下一次任务，直至完成所有设定的稳态视觉诱发电位脑-机接口任务后结束。

所述的步骤2刺激单元的实现方式为：通过FPGA编程语言实现基于FPGA的视频信号接口控制，将闪烁频率不同的刺激目标显示在用户界面，FPGA编程语言为Verilog HDL或VHDL，FPGA的视频信号接口为VGA、HDMI或DVI。

所述的步骤2刺激单元的实现方式为：采用VGA接口视频信号，选择显示屏型号，确定显示屏参数和对应的传输参数，在FPGA端编写相应的FPGA刺激生成模块，控制用户界面显示相应的刺激单元；显示屏参数为屏幕刷新率、分辨率和驱动时钟，传输参数为时序参数。

所述的FPGA刺激生成模块实现的功能为：生成分辨率和刷新率对应的视频驱动时钟，通过视频驱动时钟产生行方向和场方向扫描信号，其中行或场方向的扫描过程按照扫描时序分为：同步脉冲、后沿脉冲、显示脉冲和前沿脉冲四个阶段；在VGA扫描过程中，同步脉冲用于产生行和场同步信号，即在行的起始位置将行同步信号拉高行同步脉冲个扫描单位，产生行同步逻辑信号输出，同理可产生场同步逻辑信号输出，扫描单位在行方向为视频驱动时钟周期，在场方向为扫描一行所用的视频驱动时钟周期之和；产生同步信号后，延时后沿脉冲个扫描单位准备开始扫描；经过后沿脉冲阶段后，扫描进入行方向和场方向显示脉冲交叉区域组成的显示有效区域，其大小与屏幕分辨率对应；经过显示有效区域后，扫描前沿脉冲个扫描单位，以准备下一次同步；在显示有效区域中，要产生脑电信号刺激器需要的显示效果则只需要在确定的时间点将屏幕上确定位置的扫描点进行颜色翻转。

所述的步骤3的具体操作步骤如下：

步骤3-1，在计算机端和FPGA端约定开始指令和结束指令，然后在计算机端通过串口的形式发送开始指令，刺激单元开始呈现，使用者注视任一刺激单元，记该刺激单元为刺激目标，而其他刺激单元为非刺激目标；

步骤3-2，通过步骤3-1在用户界面开始显示刺激单元后，通过计算机采集脑电信号，进行脑电信号预处理后，将脑电信号实时发送到FPGA电路板；

步骤3-3，完成步骤3-2计算机端脑电信号发送后，将脑电信号保存到FPGA端，实现基于FPGA的FFT，包含FFT转换及转换后脑电信号特征识别；在FFT转换状态，FPGA开始从相应的RAM中读取脑电数据并按照连续的时钟上升沿传入FFT核中进行转换，并等待数据输出将转换后的结果保存在RAM中，数据保存结束后，通过FFT转换结束标志控制状态控制模块跳转到数据处理状态；在脑电信号特征识别状态，对FFT转换后的结果进行进一步处理，得到每个闪烁频率对应的脑电信号频率响应，将其中最大值对应的闪烁频率所属的刺激单元判定为使用者所注视的刺激目标。

所述的步骤3-2的具体流程为：在计算机端对脑电信号进行滤波和陷波操作，然后按照脑电采集设备寄存器读取方式将脑电信号读取并发送到FPGA端；

具体发送流程为：首先将数据进行预处理，以便数据传输和FPGA端的处理；其次在计算机端按照脑电采集设备数据采集规则，进行脑电信号的逐点发送或多点发送；然后在FPGA端按照计算机端数据发送协议进行数据的接收，考虑到脑电数据精度要求，发送的单点数据位数较宽，需要在FPGA端进行位拼接，在收发双方指定单个数据点结束标志；最后当FPGA端接收到结束标志时，将数据保存到FPGA内部RAM中；等到设定刺激时间结束后，计算机端发送停止指令，FPGA控制刺激单元停止显示，计算机端停止数据发送。

本发明的有益效果为：

(1)相比于通过计算机***产生稳态视觉诱发刺激，本发明依托FPGA产生刺激的方式，可以构建与其他模块并行运行的专用显示模块，因而可实现闪烁范式的稳定运行，以防止刺激呈现中的“掉帧”等问题，降低了对计算机软硬件的要求，从而可以节省脑-机接口设备开发成本；

(2)针对类似FFT等可并行运算的脑电信号处理算法，FPGA提供了一种实时高效的海量脑电数据并行处理解决方案，从而在一定程度上提高脑-机接口的运行效率。

附图说明

图1为本发明方法的示意图。

图2为本发明脑电信号采集电极安放位置图。

图3为本发明刺激单元分布图。

图4为本发明VGA视觉刺激模块的流程图。

图5为本发明VGA显示有效区域。

图6为本发明FPGA数据处理的流程图。

具体实施方式

下面结合附图及实施例对本发明作进一步的详细说明。

参照图1，一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，包括以下步骤：

步骤1，如图2所示，按照国际标准导联10-20***，通过脑电帽将脑电信号测量电极安放到使用者头部视觉枕区的PO₃、PO_z、PO₄、O₁、O_z和O₂位置，在前额的Fpz位置安放地电极，在任一耳垂位置A₁或A₂安放参考电极，测得的脑电信号经过专业采集设备进行放大、模数转换等操作后传送到计算机端；

步骤2，参照图3，将四个按照不同频率翻转的稳态刺激单元呈现在用户界面的相应位置上，刺激单元为由FPGA产生的红-黑闪烁矩形，使用者注视刺激单元时，其头部距离计算机屏幕约60cm，其中四个刺激单元按照图3所示的布局显示在用户界面上，屏幕分辨率选为1680×1050像素，每个刺激单元长210像素，宽158像素，刺激单元与左、右屏幕边界的距离为210像素，与上、下屏幕边界的距离为105像素；

刺激单元的实现方式为：通过FPGA编程语言Verilog HDL实现基于FPGA的VGA接口控制，将闪烁频率不同的刺激目标显示在用户界面，具体过程为：

首先选定显示屏型号，确定显示屏参数和对应的传输参数，在此采用VGA接口协议作为FPGA与显示器之间的传输协议，显示器选择联想LT2252wD型液晶显示器，主要参数如表1所示。

表1 LT2252wD型显示器参数

型号	屏幕尺寸	最佳分辨率	视频接口	刷新率
					LT2252wD	22英寸	1680×1050	D-Sub(VGA)、DVI-D	60Hz

对于显示屏参数，按照联想LT2252wD型显示屏的推荐参数：刷新率60Hz，分辨率1680×1050，选择视频显示时钟为147MHz，其计数脉冲参数如表2所示，其中行或场方向的扫描过程按照扫描时序分为：同步脉冲、后沿脉冲、显示脉冲和前沿脉冲；15针VGA接口通过模拟量传输信号，其显示接口包括三种传输信号：行同步信号HSYNC、场同步信号VSYNC和RGB三条色彩电压传输信号，色彩电压范围为0～0.7V，同步由HSYNC和VSYNC协调完成，HSYNC、VSYNC和色彩信号之间通过固定时钟节拍来确定状态。

表2驱动时序参数表

行/列	同步脉冲	后沿脉冲	显示脉冲	前沿脉冲	帧长
						列	3	33	1050	1	1087
行	184	288	1680	104	2256

然后在FPGA端编写相应的FPGA刺激单元生成模块，控制用户界面显示相应的刺激单元。

FPGA刺激生成模块产生刺激信号流程如图4所示，其实现的功能为：输入分辨率和刷新率对应的视频驱动时钟，即将显示分辨率对应的视频显示时钟引入刺激单元生成模块，添加输入的串口显示控制信号；

通过视频驱动时钟产生行方向和场方向扫描信号：在显示器的X和Y方向计数产生扫描信号，记X向计数为xcnt，Y向计数为ycnt，xcnt和ycnt通过视频驱动时钟上升沿驱动计数产生一个矩形区域，xcnt计数最大值为表2中行向帧长，在Y方向判断ycnt值在不超过列向帧长的情况下X方向计数每达到一个最大值则Y方向计数加一操作；

行、场同步信号的产生：在X方向计数过程中，在每行的起始位置将行同步信号拉高表2中行同步脉冲(HST)个扫描单位(扫描单位在行方向为视频驱动时钟周期，在场方向为扫描一行所用的视频驱动时钟周期之和)，产生行同步逻辑信号输出；通过同样的方式在Y方向计数过程中按照场同步脉冲(VST)产生场同步逻辑信号输出；

显示有效区域的产生：与行、场同步信号产生方式一致，如图5所示，当X、Y向完成同步信号生成后，xcnt或ycnt在行方向或场方向计数后沿脉冲个扫描单位HBP或VBP，进入有效显示区域(图中Valid区)，有效显示区域大小为1680×1050；当X、Y方向有效显示区域计数结束后，xcnt或ycnt计数前沿脉冲个扫描单位(图4中HFP和VFP)完成一帧显示数据的扫描；

最终刺激单元信号变换：在VGA扫描过程中，每个时钟上升沿扫描点的位置都是确定的，要产生脑电信号刺激器需要的显示效果则只需在确定的时间点将屏幕上确定位置的扫描点进行颜色翻转，在此需要在图3所示的4个位置显示以不同频率闪烁的矩形，其中显示频率以屏幕刷新帧为单位确定，以获得更好的显示效果；刺激单元红色-黑色的保持帧数由各刺激单元具体的设定频率决定，具体计算公式如下：

式中，i：代表刺激目标序号可取1、2、3和4

R：为屏幕刷新率

f_i：为第i个刺激目标的闪烁频率

F_i：为第i个刺激目标红色或黑色持续的帧数

根据式(1)可计算出四个刺激单元颜色翻转帧数，在刺激时间内按照翻转帧数进行屏幕范式所在区域内颜色翻转可以产生连续的刺激单元显示；在实验过程中，选用的LT2252wD型VGA显示屏刷新率为60Hz，视觉刺激频率选择7～15Hz时，基本能满足刺激单元显示要求，根据式(1)推算可知，可选的频率及刷新帧数等参数如表3所示，其中红-黑占空比为一次完整的翻转中，红色矩形块帧数占一次翻转总帧数的百分比。

表3刺激范式翻转频率及刷新帧数

刺激单元编号	刷新帧数(帧)	翻转频率(Hz)	红-黑占空比
				1	7	8.57	57.14％
2	6	10	50％
				3	5	12	60％
4	4	15	50％

为确定图形显示区域，在FPGA中通过四个并行运行的进程对xcnt或ycnt值进行判断，当扫描到显示区域时，确定的显示区域标志变为1(非范式显示区域标志为0)，从而得到位置开关信号；当xcnt或ycnt值完成一帧数据扫描后，按照每个刺激单元的刷新帧数判断是否进行颜色翻转，从而得到翻转开关信号；得到位置开关信号和翻转开关信号后，通过“与”运算确定显示屏上显示区域是否达到翻转要求，在位置开关信号和翻转开关信号满足的条件下判断UART显示控制信号也为高电平时，最终将该位置的颜色翻转持续到下一帧数据扫描到该位置；

步骤3，按照步骤2的方式产生四个刺激单元以后，计算机通过发送指令控制刺激单元开始刺激或结束刺激，具体操作步骤如下：

步骤3-1，在计算机端和FPGA端约定相对应的开始指令(如发送冒号“:”)和结束指令，在计算机端通过串口用ASCII码的方式发送和FPGA端约定的开始指令冒号“:”，刺激单元开始呈现，刺激总时长设置为4秒，使用者注视任一刺激单元，记该单元为刺激目标，而其他刺激单元为非刺激目标；

步骤3-2，通过计算机采集脑电信号，并实时将脑电信号发送到FPGA端，待刺激结束后在FPGA端进行快速傅里叶变换(FFT)，计算出脑电信号频率域诱发峰值所对应的刺激目标；

详细流程为：在计算机端使用放大器和脑电帽对脑电信号采集并进行0.5～100Hz的带通滤波，同时对50Hz的工频干扰进行48～52Hz的陷波操作，然后按照脑电采集设备寄存器读取方式将脑电信号读取并发送到FPGA端；具体发送流程为：首先在计算机端采用MTALAB编程将脑电数据圆整后转换为16位二进制补码形式，为节省发送时间，将数据最终转化为十六进制再进行发送，例如，脑电信号数据的-5.43，经过圆整后为-5，再经过转化后为FFFB，至此，完成数据预处理过程；其次在计算机端按照脑电采集设备数据采集规则，进行脑电信号的逐点发送或多点发送，脑电信号的发送通过UART传输协议完成，波特率为115200bps，数据帧格式为1位起始位、8位数据位、无数据校验位和1位停止位组成，在数据传输时，首先发送1位起始位，然后连续传输8个数据位和1位停止位，数据按照ASCII码的方式传输；

步骤3-3，在计算机端将脑电信号发送后，将脑电信号接收并保存到FPGA，实现基于FPGA的快速傅里叶变换(FFT)，其包含脑电信号数据的存取、FFT转换、转换后脑电信号的特征识别，如图6所示，为实现数据处理过程的有序进行增加一个状态机，主要实现数据保存、FFT运算状态和最后数据处理三个过程，详细过程介绍如下：

(1)当FPGA供电或复位后状态机控制当前状态为数据保存状态，并设置为只在发送刺激开始指令后进行数据保存操作；在接收到数据保存指令后，数据处理模块等待数据输入标志位(由FPGA接收到空格指令后产生)上升沿，每获得一个数据输入标志位上升沿后进行一次数据保存并在数据输入标志位下降沿实现对保存地址累加，直至所有数据全部保存完毕；数据保存过程为：在FPGA端按照ASCII码的方式将获得的数据位进行译码转换，即可得到16位脑电数据中的四位，按照顺序进行位拼接可将16位脑电数据还原，本实施例中以空格作为一个脑电信号传输完成的结束标志，所以在接收到空格后在数据接收模块上输出一位数据接收完毕标志，并输出脑电数据；考虑脑电信号数据量相对较小，在FPGA数据处理模块将数据保存在FPGA内部RAM中，在本设计中对脑电数据只在不同时间进行保存和读取，采用模式Simple Dual-port RAM即可；数据采集进行4秒后，在计算机端发送指定的结束指令分号“；”结束当前数据采集和发送操作；对数据保存结束标志置位并由数据处理模块传入到下一级的状态控制模块；

(2)状态控制模块接收到数据保存结束标志信号后，状态机将当前状态转换为FFT数据运算状态，开始从RAM中读取脑电数据并按照连续的时钟上升沿传入FFT核中进行转换，并等待数据输出将转换后的结果保存在RAM中，数据保存结束后，通过FFT转换结束标志控制状态控制模块跳转到数据处理状态；

(3)在脑电信号特征识别状态对FFT转换后的结果进行进一步处理，得到每个闪烁频率对应的脑电信号频率响应，考虑非整周期截断影响，将8.5Hz、8.75Hz、9.75Hz、10Hz、10.25Hz、11.75Hz、12Hz、12.25Hz、14.75Hz、15Hz和15.25Hz中各点频率域峰值进行比较，将其中最大值对应的闪烁频率所属的刺激单元判定为使用者所注视的刺激目标；

步骤4，在FPGA端完成位置判定后，FPGA将判定的目标显示在用户界面上，完成了一次稳态视觉诱发电位脑-机接口识别任务，在间隔若干秒后，返回步骤2进行下一次任务，直至完成所有设定的稳态视觉诱发电位脑-机接口任务后结束。

Claims (6)

1.一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，其特征在于，包括以下步骤：

步骤1，通过脑电帽将n个脑电信号测量电极安放到使用者头部视觉枕区，在前额位置安放地电极，在任一耳垂位置安放参考电极，测得的脑电信号经过采集设备进行放大、模数转换操作后发送到计算机端；

步骤2，将m个按照不同频率翻转的稳态刺激单元呈现在用户界面的相应位置上，m大于等于2，刺激单元为由FPGA产生的红-黑闪烁矩形，使用者注视刺激单元时，其头部距离计算机屏幕50～80cm；

在此需要在屏幕上固定的m个位置显示以不同频率闪烁的刺激单元，显示频率根据屏幕刷新率确定，以获得好的显示效果；红-黑闪烁矩形的保持帧数由各刺激单元具体的设定频率决定，具体计算公式如下：

式中，i：代表刺激目标序号，取值为：1～m

R：为屏幕刷新率

f_i：为第i个刺激单元的闪烁频率

F_i：为第i个刺激单元中红色或黑色矩形持续的帧数

根据式(1)计算出四个刺激单元颜色翻转帧数，在刺激时间内按照翻转帧数进行刺激单元所在区域内颜色翻转以产生连续的刺激显示；

步骤3，产生m个刺激单元以后，计算机通过发送指令控制刺激单元开始显示由步骤2生成的视觉刺激单元，将采集的脑电信号实时发送到FPGA电路板，并在FPGA端中进行保存，开始刺激一定时间后，由计算机发送结束刺激指令，由FPGA电路板控制结束刺激单元的显示，在FPGA端通过快速傅里叶变换FFT对脑电信号进行处理，FFT变换后将刺激频率对应的频率域峰值进行比较，将其中最大值对应的闪烁频率所属的刺激单元判定为使用者所注视的刺激目标；

步骤4，完成步骤3刺激目标的判定后，将判定的结果显示在用户界面上，完成了一次稳态视觉诱发电位脑-机接口识别任务，在间隔若干秒后，返回步骤2进行下一次任务，直至完成所有设定的稳态视觉诱发电位脑-机接口任务后结束。

2.根据权利要求1所述的一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，其特征在于，所述的步骤2刺激单元的实现方式为：通过FPGA编程语言实现基于FPGA的视频信号接口控制，将闪烁频率不同的刺激目标显示在用户界面，FPGA编程语言为Verilog HDL或VHDL，FPGA的视频信号接口为VGA、HDMI或DVI。

3.根据权利要求2所述的一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，其特征在于，所述的步骤2刺激单元的实现方式为：采用VGA接口视频信号，选择显示屏型号，确定显示屏参数和对应的传输参数，在FPGA端编写相应的FPGA刺激生成模块，控制用户界面显示相应的刺激单元；显示屏参数为屏幕刷新率、分辨率和驱动时钟，传输参数为时序参数。

4.根据权利要求3所述的一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，其特征在于，所述的FPGA刺激生成模块实现的功能为：生成分辨率和刷新率对应的视频驱动时钟，通过视频驱动时钟产生行方向和场方向扫描信号，其中行或场方向的扫描过程按照扫描时序分为：同步脉冲、后沿脉冲、显示脉冲和前沿脉冲四个阶段；在VGA扫描过程中，同步脉冲用于产生行和场同步信号，即在行的起始位置将行同步信号拉高行同步脉冲个扫描单位，产生行同步逻辑信号输出，同理可产生场同步逻辑信号输出；扫描单位在行方向为视频驱动时钟周期，在场方向为扫描一行所用的视频驱动时钟周期之和；产生同步信号后，延时后沿脉冲个扫描单位准备开始扫描；经过后沿脉冲阶段后，扫描进入行方向和场方向显示脉冲交叉区域组成的显示有效区域，其大小与屏幕分辨率对应；经过显示有效区域后，扫描前沿脉冲个扫描单位，以准备下一次同步；在显示有效区域中，要产生脑电信号刺激器需要的显示效果则只需要在确定的时间点将屏幕上确定位置的扫描点进行颜色翻转。

5.根据权利要求1所述的一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，其特征在于，所述的步骤3的具体操作步骤如下：

步骤3-1，在计算机端和FPGA端约定的开始指令和结束指令，然后在计算机端通过串口的形式发送开始指令，刺激单元开始呈现，使用者注视任一刺激单元，记该刺激单元为刺激目标，而其他刺激单元为非刺激目标；

步骤3-2，通过步骤3-1在用户界面开始显示刺激单元后，通过计算机采集脑电信号，进行脑电信号预处理后，将脑电信号实时发送到FPGA电路板；

步骤3-3，完成步骤3-2计算机端将脑电信号发送后，将脑电信号保存到FPGA，实现基于FPGA的快速傅里叶变换FFT，包含FFT转换及转换后脑电信号特征识别；在FFT转换状态，FPGA开始从相应的RAM中读取脑电数据并按照连续的时钟上升沿传入FFT核中进行转换，并等待数据输出将转换后的结果保存在RAM中，数据保存结束后，通过FFT转换结束标志控制状态控制模块跳转到数据处理状态；在脑电信号特征识别状态，对FFT转换后的结果进行进一步处理，得到每个闪烁频率对应的脑电信号频率响应，将其中最大值对应的闪烁频率所属的刺激单元判定为使用者所注视的刺激目标。

6.根据权利要求5所述的一种基于FPGA的稳态视觉诱发电位脑-机接口***设计方法，其特征在于，所述的步骤3-2的具体流程为：在计算机端对脑电信号进行滤波和陷波操作，然后按照脑电采集设备寄存器读取方式将脑电信号读取并发送到FPGA端；

具体发送流程为：首先将数据进行预处理，以便数据传输和FPGA端的处理；其次在计算机端按照脑电采集设备数据采集规则，进行脑电信号的逐点发送或多点发送；然后在FPGA端按照计算机端数据发送协议进行数据的接收，考虑到脑电数据精度要求，发送的单点数据位数较宽，需要在FPGA端进行位拼接，在收发双方指定单个数据点结束标志；最后当FPGA端接收到结束标志时，将数据保存到FPGA内部RAM中；等到设定刺激时间结束后，计算机端发送停止指令，FPGA控制刺激单元停止显示，计算机端停止数据发送。

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