CN110413041B - 一种芯片时钟电路及其控制方法 - Google Patents
一种芯片时钟电路及其控制方法 Download PDFInfo
- Publication number
- CN110413041B CN110413041B CN201910688603.8A CN201910688603A CN110413041B CN 110413041 B CN110413041 B CN 110413041B CN 201910688603 A CN201910688603 A CN 201910688603A CN 110413041 B CN110413041 B CN 110413041B
- Authority
- CN
- China
- Prior art keywords
- clock
- module
- chip
- clocks
- input end
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000013078 crystal Substances 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 7
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 description 7
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/14—Time supervision arrangements, e.g. real time clock
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明提供一种芯片时钟电路及其控制方法。其中，芯片时钟电路包括多个时钟、时钟切换模块和控制模块，时钟包括逻辑或模块、时钟产生模块和触发器模块，通过时钟切换模块的输入端获取各个时钟产生的时钟clk信号，并选择一个时钟作为主时钟输出；控制模块实现对各个时钟的状态监测，并控制每个时钟的关闭或开启。通过控制模块实时监测芯片时钟信号的状态，并根据实际监测的结果，对时钟信号进行及时切换，确保芯片时钟信号具有高可靠性，使芯片处于稳定可靠的工作状态，通过计算机可读存储程序，即能保证芯片***运行于较低功耗水平，又可选择给***多提供一路时钟信号，提高芯片***时钟的灵活性。
Description
技术领域
本发明涉及电子电路技术领域，具体涉及一种芯片时钟电路及其控制方法。
背景技术
时钟是电路的心脏，时钟的稳定可靠是电路能够稳定运行的基础，几乎所有的数字***在处理信号时都是根据时钟一个节拍一个节拍地进行，***各部分也是按节拍做的，要使电路的各部分统一节拍，就需要一个或多个时钟信号，很多电路最终功能失效或性能达不到最初的设计需求，都是因为时钟丢失或异常，给电路带来很大损失。
现有技术中常用的解决该问题的技术为时钟备份，即在一个通讯***中同时设置两个晶振，且两个晶振同时处于工作的状态，以同时产生两个时钟，外部选择电路自动选择其中工作状态正常的任意一路作为主时钟，以输出给负载芯片，而当检测电路检测到主时钟处于“不起振”的失效状态时，自动控制进行主备时钟的切换，将另一路备份时钟作为当前的输出时钟，以继续提供负载芯片正常的时钟信号，保证***的正常运行。
但是，这种时钟备份的方法需要一直保持两个时钟都处于工作状态，然而时钟的失效率较低，因此会有一个时钟会长时间处于无效工作的状态下，浪费大量功耗。
发明内容
本发明的目的在于克服现有技术中的不足之处而提供一种芯片时钟电路及其控制方法，通过软硬件的配合，确保芯片时钟信号具有高可靠性，使芯片处于稳定可靠的工作状态，又不会为此产生无效功耗，并可以给***多提供一路时钟信号，提高芯片***时钟的灵活性。
本发明的目的通过以下技术方案实现：
第一方面，本发明提供了一种芯片时钟电路，包括多个时钟、时钟切换模块和控制模块，所述时钟包括逻辑或模块、时钟产生模块和触发器模块，所述逻辑或模块的第一输入端连接触发器的输入端和控制模块的输出端，每个时钟的逻辑或模块第一输入端和触发器模块输入端的公共端分别连接所述控制模块的不同输出端，逻辑或模块的第二输入端连接触发器的输出端，且逻辑或模块第二输入端与触发器输出端的公共端连接控制模块的输入端和时钟切换模块的控制端，所述逻辑或模块的输出端连接时钟产生模块的使能端，所述时钟产生模块输出端连接触发器的clk控制端和时钟切换模块的输入端；所述时钟切换模块的输入端获取各个时钟产生的时钟clk信号，并选择一个时钟作为主时钟输出，并关闭其它时钟作为备用时钟；所述控制模块实现对各个时钟的状态监测，并控制每个时钟的关闭或开启。
可选地，所述时钟产生模块由有源晶振、无源晶振中的一种或多种实现。
可选地，所述时钟切换模块由数据选择器实现。
可选地，所述数据选择器具体为mux21a二一数据选择器。
可选地，所述时钟切换模块的切换模块为无缝切换或有缝切换的一种。
第二方面，本发明提供了一种第一方面所述的芯片时钟电路的控制方法，包括：
电路启动时通过控制模块进行初始化操作，同时运行所有时钟，选择一个时钟作为主时钟输出；
控制模块关闭主时钟以外的所有时钟，并将被关闭的时钟作为备用时钟；
运行过程中控制模块实时监测主时钟状态，主时钟出现故障时控制模块从其它时钟中选择一个启动作为主时钟。
可选地，所述备用时钟可以根据需求开启为电路多提供一路时钟。
可选地，所述主时钟故障时，延迟一个时钟周期后启用一个备份时钟作为主时钟。
本发明的有益效果是：通过控制模块实时监测芯片时钟信号的状态，并根据实际监测的结果，对时钟信号进行及时切换，确保芯片时钟信号具有高可靠性，使芯片处于稳定可靠的工作状态，通过控制每个时钟的开启或关闭，既能保证芯片***运行于较低功耗水平，又可选择给***多提供一路时钟信号，提高芯片***时钟的灵活性。
附图说明
利用附图对发明作进一步说明，但附图中的实施例不构成对本发明的任何限制，对于本领域的普通技术人员，在不付出创造性劳动的前提下，还可以根据以下附图获得其它的附图。
图1是本发明实施例的一种芯片时钟电路的拓扑结构图。
图2是本发明实施例的一种芯片时钟电路的改善方法的流程图。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅用于解释本发明，并不用于限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。在数字电路中，把电压的高低用逻辑电平来表示。逻辑电平包括高电平和低电平这两种。不同的元器件形成的数字电路，电压对应的逻辑电平也不同。逻辑电平通过阈值电平来定义，例如，在在TTL门电路中，把大于3 .5伏(阈值高电平)的电压定义为逻辑高电平，用数字1表示；把小于0 .3伏(阈值低电平)的电压定义为逻辑低电平，用数字0表示。因此，阈值高电平和阈值低电平(统称为阈值电平)定义了逻辑电平，调节逻辑电平是通过调节阈值电平实现的。
请参阅图1和图2，本实施例提供了一种芯片时钟电路，包括两个时钟、时钟切换模块7和控制模块8，所述第一时钟包括逻辑或模块1、时钟产生模块2和触发器模块3，第二时钟包括逻辑或模块4、时钟产生模块5和触发器模块6，下面连接关系以第一时钟作主时钟为例，第二时钟各模块连接方式与作用与第一时钟相同，其中，所述逻辑或模块1的第一输入端连接触发器3的输入端D和控制模块8的第一输出端，逻辑或模块1的第二输入端连接触发器3的输出端Q，且逻辑或模块1第二输入端连接触发器3输出端Q的公共端连接控制模块8的输入端和时钟切换模块7的控制端，所述逻辑或模块1的输出端连接时钟产生模块2的使能端，逻辑或模块1的两个输入端只要有一个输入端为高电平，则输出高电平，只有所有输入端均为低电平，输出端才输出低电平；所述时钟产生模块2输出端连接触发器3的控制端且公共端连接时钟切换模块7的输入端，时钟产生模块2受使能端控制，当使能端为高电平时，时钟产生模块2输出clk时钟，当使能端为低电平时，时钟产生模块2关闭，停止输出clk信号；所述触发器模块3在时钟clk信号驱动下，将输入信号D延迟一个时钟周期传输至输出端Q；所述时钟切换模块7的输入端获取各个时钟产生的时钟clk信号，并选择一个时钟作为主时钟输出；所述控制模块8实现对各个时钟的状态监测，并控制每个时钟的关闭或开启。
优选的，在本实施例的第一时钟和第二时钟中，所述时钟产生模块2和时钟产生模块5通过11.0592MHz无源晶振产生时钟信号clk1，所述时钟切换模块7通过简单的二一数据选择器mux21a实现时钟的有缝切换，由于串口通信的标准波特率常用9600或4800，因此11.0592MHz无源晶振作为时钟信号更有利于电路进行通讯，简单的二一数据选择器mux21a实现时钟的有缝切换，电路更简单，成本更低。
本实施例提供了一种芯片时钟电路的改善方法，包括：电路启动时通过控制模块进行初始化操作，同时运行所有时钟，选择一个时钟作为主时钟输出；控制模块关闭主时钟以外的所有 时钟，并将被关闭的时钟作为备用时钟，所述备用时钟可以根据电路需求开启；运行过程中控制模块实时监测主时钟状态，主时钟出现故障时控制模块从其它时钟中选择一个延迟一个时钟周期后启动作为主时钟。
本实施例的工作流程如下：
电路启动时，通过控制模块8进行初始化操作，控制模块8两个输出端的输出信号
clk1_gen_en和clk2_gen_en均为高电平；逻辑或模块1和逻辑或模块4都有一个输入端为高
电平，因此均输出高电平；时钟产生模块2和时钟产生模块5的使能端均为高电平，时钟产生
模块2输出时钟信号clk1，时钟产生模块5输出时钟信号clk2；触发器3和触发器6控制端均
有时钟信号clk输入，触发器3延迟一个时钟周期后输出端Q的输出信号clk1_gen_en_reg为
高电平，触发器6延迟一个时钟周期后输出端Q的输出信号clk2_gen_en_reg为高电平；时钟
切换模块7选择时钟一作为主时钟输出，主时钟选择方式如下表：
| clk1_gen_en_reg | clk2_gen_en_reg | clk1 | clk2 | clk |
| 0 | 0 | N | N | clk1 |
| 1 | 0 | Y | N | clk1 |
| 0 | 1 | N | Y | clk2 |
| 1 | 1 | Y | Y | clk1 |
其中，字母N表示时钟切换模块7没有接收到该时钟信号，Y表示时钟切换模块7接收到该时钟信号，由此可知，当两个时钟均无时钟信号输出时，电路没有主时钟；当时钟一有时钟信号输出时，无论时钟二有无时钟信号输出，均选择时钟一为主时钟；只有当时钟一无时钟信号输出且时钟二有时钟信号输出时，选择时钟二为主时钟输出；当时钟一正常工作时，控制模块8将第二输出端的输出信号clk2_gen_en_reg置为低电平，使触发器6输出信号clk2_gen_en_reg为低电平，逻辑或模块4的输出为低电平，时钟产生模块5停止运行，不再输出clk2时钟信号，以减少能耗；当作为主时钟的时钟1出现故障无法输出时钟信号clk1时，触发器3无法将输入信号clk1_gen_en延迟一个时钟周期后在输出端Q输出信号clk1_gen_en_reg，触发器3的输出信号clk1_gen_en_reg因此被拉为低电平，控制模块8接收到clk1_gen_en_reg为低电平后，将clk1_gen_en置为低电平，并将clk2_gen_en置为高电平，此时时钟二取代时钟一成为主时钟；根据电路需求，在时钟一作为主时钟的情况下，仍可通过控制模块8开启时钟二，为电路多提供一路时钟。
最后应当说明的是，以上实施例仅用以说明本发明的技术方案，而非对本发明保护范围的限制，尽管参照较佳实施例对本发明作了详细地说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的实质和范围。
Claims (9)
1.一种芯片时钟电路，其特征在于，包括多个时钟、时钟切换模块和控制模块，所述时钟包括逻辑或模块、时钟产生模块和触发器模块，所述逻辑或模块的第一输入端连接触发器的输入端和控制模块的输出端，每个时钟的逻辑或模块第一输入端和触发器模块输入端的公共端分别连接所述控制模块的不同输出端，逻辑或模块的第二输入端连接触发器的输出端，且逻辑或模块第二输入端与触发器输出端的公共端连接控制模块的输入端和时钟切换模块的控制端，所述逻辑或模块的输出端连接时钟产生模块的使能端，所述时钟产生模块输出端连接触发器的clk控制端和时钟切换模块的输入端；所述时钟切换模块的输入端获取各个时钟产生的时钟clk信号，并选择一个时钟作为主时钟输出，并关闭其它时钟作为备用时钟；所述控制模块实现对各个时钟的状态监测，并控制每个时钟的关闭或开启。
2.根据权利要求1所述的一种芯片时钟电路，其特征在于，所述时钟产生模块由有源晶振、无源晶振中的一种或多种实现。
3.根据权利要求2所述的一种芯片时钟电路，其特征在于，所述无源晶振为11.0592MHz晶振。
4.根据权利要求1所述的一种芯片时钟电路，其特征在于，所述时钟切换模块由数据选择器实现。
5.根据权利要求4所述的一种芯片时钟电路，其特征在于，所述数据选择器具体为mux21a二一数据选择器。
6.根据权利要求1所述的一种芯片时钟电路，其特征在于，所述时钟切换模块的切换模块为无缝切换或有缝切换的一种。
7.一种权利要求1至5任意一项所述的芯片时钟电路的控制方法，其特征在于，包括：
电路启动时通过控制模块进行初始化操作，同时运行所有时钟，选择一个时钟作为主时钟输出；
控制模块关闭主时钟以外的所有时钟，并将被关闭的时钟作为备用时钟；
运行过程中控制模块实时监测主时钟状态，主时钟出现故障时控制模块从其它时钟中选择一个启动作为主时钟。
8.根据权利要求7所述的一种芯片时钟电路的控制方法，其特征在于，所述备用时钟可以根据需求开启为电路多提供一路时钟。
9.根据权利要求7所述的一种芯片时钟电路的控制方法，其特征在于，所述主时钟故障时，延迟一个时钟周期后启用一个备份时钟作为主时钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910688603.8A CN110413041B (zh) | 2019-07-29 | 2019-07-29 | 一种芯片时钟电路及其控制方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910688603.8A CN110413041B (zh) | 2019-07-29 | 2019-07-29 | 一种芯片时钟电路及其控制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110413041A CN110413041A (zh) | 2019-11-05 |
| CN110413041B true CN110413041B (zh) | 2020-11-17 |
Family
ID=68363785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910688603.8A Active CN110413041B (zh) | 2019-07-29 | 2019-07-29 | 一种芯片时钟电路及其控制方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110413041B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112083755A (zh) * | 2020-08-10 | 2020-12-15 | 合肥市芯海电子科技有限公司 | 一种时钟控制电路、芯片及时钟控制方法 |
| CN112445269B (zh) * | 2020-11-02 | 2024-04-09 | 鹏城实验室 | 时钟切换方法、复杂可编程逻辑器件及fpga板卡 |
| CN113420301A (zh) * | 2021-06-22 | 2021-09-21 | 深圳市同泰怡信息技术有限公司 | 计算机主板芯片安全管理方法、装置、计算机设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601953A (zh) * | 2003-09-23 | 2005-03-30 | 华为技术有限公司 | 一种快速无毛刺的时钟倒换方法和装置 |
| CN109729235A (zh) * | 2019-01-03 | 2019-05-07 | 威创集团股份有限公司 | 一种视频处理器中的时钟备份电路及视频处理器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089442B2 (en) * | 2003-02-07 | 2006-08-08 | Rambus Inc. | Fault-tolerant clock generator |
| CN1329789C (zh) * | 2003-07-30 | 2007-08-01 | 华为技术有限公司 | 一种防止主备时钟切换时总时钟输出产生毛刺的方法 |
| CN100337404C (zh) * | 2004-06-24 | 2007-09-12 | 华为技术有限公司 | 一种晶振备份方法及电路 |
| CN101425892B (zh) * | 2007-10-31 | 2012-12-19 | 华为技术有限公司 | 一种***时钟的实现方法、***和时钟功能板 |
| CN101526829B (zh) * | 2008-03-06 | 2011-08-10 | 中兴通讯股份有限公司 | 无毛刺时钟切换电路 |
| CN101547053A (zh) * | 2008-03-28 | 2009-09-30 | 华为技术有限公司 | 时钟切换方法与时钟产生装置 |
| CN201196776Y (zh) * | 2008-05-27 | 2009-02-18 | 华为技术有限公司 | 具有时钟备份的单板及*** |
| JP2012515376A (ja) * | 2009-01-12 | 2012-07-05 | ラムバス・インコーポレーテッド | クロック転送低電力シグナリングシステム |
| JP5267218B2 (ja) * | 2009-03-05 | 2013-08-21 | 富士通株式会社 | クロック供給方法及び情報処理装置 |
| US8350596B1 (en) * | 2010-03-26 | 2013-01-08 | Altera Corporation | Clock loss detection circuit for PLL clock switchover |
| US8212601B2 (en) * | 2010-10-29 | 2012-07-03 | Netgear, Inc. | Method and apparatus for providing system clock failover |
| CN104779935A (zh) * | 2015-04-28 | 2015-07-15 | 杭州中天微***有限公司 | 一种时钟无毛刺动态切换电路 |
| US10312886B2 (en) * | 2015-06-16 | 2019-06-04 | Invecas Technologies Pvt. Ltd | Asynchronous clock gating circuit |
-
2019
- 2019-07-29 CN CN201910688603.8A patent/CN110413041B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601953A (zh) * | 2003-09-23 | 2005-03-30 | 华为技术有限公司 | 一种快速无毛刺的时钟倒换方法和装置 |
| CN109729235A (zh) * | 2019-01-03 | 2019-05-07 | 威创集团股份有限公司 | 一种视频处理器中的时钟备份电路及视频处理器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110413041A (zh) | 2019-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110413041B (zh) | 一种芯片时钟电路及其控制方法 | |
| US6975145B1 (en) | Glitchless dynamic multiplexer with synchronous and asynchronous controls | |
| US9223394B2 (en) | Rack and power control method thereof | |
| US8451039B2 (en) | Apparatus for storing a data value in a retention mode | |
| CN106940587B (zh) | 一种基于OpenPower平台的内存板上电方法及*** | |
| CN103809723A (zh) | 机柜与其电源控制方法 | |
| CN204009457U (zh) | 基于pmu的开关机电路及电子设备 | |
| CN111090325A (zh) | 一种基于存储***的热备电切换*** | |
| CN102445953B (zh) | 一种嵌入式设备时钟源的调整方法 | |
| CN109062392A (zh) | 一种自动切换服务器板卡供电的设备、方法及*** | |
| CN212112481U (zh) | 一种原型验证平台的电路结构 | |
| CN208316365U (zh) | 一种掉电时间延长电路以及电源控制电路 | |
| CN109818411B (zh) | 一种适用于电源突变的电源开关电路、芯片及供电*** | |
| CN102468650B (zh) | 多电源供电装置 | |
| CN110196678B (zh) | 资料储存决定装置 | |
| CN207926553U (zh) | 一种多功能开关控制器 | |
| CN107731260B (zh) | 一种ssd的供电方法、***及ssd | |
| CN108549279A (zh) | 一种防止服务器主板核心电压漏电的方法与装置 | |
| CN107908269A (zh) | 一种多pol并联组合供电***及供电方法 | |
| CN113158612A (zh) | 一种原型验证平台的电路结构 | |
| US10148192B1 (en) | Power supply system and control method using the same | |
| CN112953221A (zh) | 一种电压转换装置 | |
| JP2017017945A (ja) | 組電池監視装置及び組電池監視システム | |
| CN112002363A (zh) | 电压供应装置与其操作方法 | |
| KR102499010B1 (ko) | 로직 블록의 데이터를 유지시키기 위한 파워 게이팅 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200916 Address after: 519015 Room 1001, Lianshan Lane, Jida Jingshan Road, Xiangzhou District, Zhuhai City, Guangdong Province Applicant after: Zhuhai Zero Boundary Integrated Circuit Co.,Ltd. Applicant after: GREE ELECTRIC APPLIANCES,Inc.OF ZHUHAI Address before: 519070 Guangdong city of Zhuhai Province Qianshan Applicant before: GREE ELECTRIC APPLIANCES,Inc.OF ZHUHAI |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |