CN100337404C - 一种晶振备份方法及电路 - Google Patents
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Abstract
一种晶振备份电路，包括：晶振输出检测电路：利用互为备份的第一晶振和第二晶振的输出时钟检测所述两个晶振的工作状态是否正常，并输出第一晶振时钟检测状态信号和第二晶振时钟检测状态信号；时钟源切换电路：接收上述第一晶振时钟检测状态信号和第二晶振时钟检测状态信号，根据两个状态信号的变化情况自动切换时钟源，将工作状态正常的晶振作为当前时钟源。本发明还提供一种晶振备份的方法。通过本发明可以减少晶振故障对***的影响，提高了***的可靠性，并且避免了对整个模块进行备份，减少了成本；本发明进行时钟检测时，不引入第三个时钟，保证了检测的独立性和可靠性。
Description
技术领域
本发明涉及通信或电子领域的时钟技术，尤指一种晶振备份的方法及电路。
背景技术
在通信***中，时钟是至关重要的，各种控制、数据传输都离不开时钟。CPU的工作完全依赖时钟，如果没有时钟，它将停止工作。为CPU提供工作时钟源的晶振是一种高失效率器件(通常的失效率为100FIT左右，某些晶振的失效率甚至达到几百FIT)，它的故障不可避免的会造成控制***不工作。通信***的某些重要部分要求能够长期稳定工作，晶振的高失效率不能满足这个要求。因此，必须采取其它手段，避免晶振的故障对***造成重大影响。
通常可以对于重要的模块采用冗余设计的方法，避免一些故障对***造成重大影响。冗余设计的一般做法是：对重要模块采用完全相同的两个单元来实现，一个是主用模块，处于工作状态，另一个是备用模块，不参与实际工作，但是状态和主用模块保持一致，当主用模块故障时，备用模块马上接替工作，减小故障的影响。
通过这种冗余设计，可以避免晶振故障以及其他电路的故障导致***出现重大问题。
现有技术的缺点：采用两个完全相同的模块进行备份，两个模块只完成一个模块的功能，成本很高，而且技术复杂。对于某些除了晶振外，其它器件失效率不高的模块来说，采用这种方法是很浪费的。
另外，在模块的切换控制电路中需要对晶振的时钟进行检测，这种检测需要另外提供一个时钟，这个时钟的可靠性并不会比被检测的时钟高，有可能由于检测时钟的故障导致检测结果错误。
发明内容
本发明提供一种晶振备份方法及电路，以解决现有技术中存在的成本高且容易导致检测结果错误的问题。
一种晶振备份方法，包括下列步骤：
A)设计两个可互为备份的第一晶振和第二晶振；
B)利用第一晶振和第二晶振的输出时钟来相互检测所述第一晶振及第二晶振工作状态是否正常；
C)在所述第一晶振及第二晶振中选择一工作状态正常的晶振作为***时钟源。
所述步骤B中检测第一晶振工作状态是否正常的方法为：
将第一晶振的输出时钟输入到第一计数器的清零端，第二晶振的输出时钟经过第一非门反相后输入到第一计数器的时钟端，第一计数器的进位端连接到第一或门的一个输入端；
将第一晶振的输出时钟经过第二非门反相后输入到第二计数器的清零端，第二晶振的输出时钟输入到第二计数器的时钟端，第二计数器的进位端连接到第一或门的另一个输入端；
当第一或门的输出信号固定为低电平时，表示第一晶振工作正常；当第一或门的输出信号为脉冲信号时，表示第一晶振工作不正常。
所述步骤B中检测第二晶振工作状态是否正常的方法为：
将第二晶振的输出时钟输入到第三计数器的清零端，第一晶振的输出时钟经过第三非门反相后输入到第三计数器的时钟端，第三计数器的进位端连接到第二或门的一个输入端；
将第二晶振的输出时钟经过第四非门反相后输入到第四计数器的清零端，第一晶振的输出时钟输入到第四计数器的时钟端，第四计数器的进位端连接到第二或门的另一个输入端；
当第二或门的输出信号固定为低电平时，表示第二晶振工作正常；当第二或门的输出信号为脉冲信号时，表示第二晶振工作不正常。
一种晶振备份电路，包括：
晶振输出检测电路：利用互为备份的第一晶振和第二晶振的输出时钟相互检测所述第一晶振和第二晶振的工作状态是否正常，并输出第一晶振时钟检测状态信号和第二晶振时钟检测状态信号；
时钟源切换电路：接收上述第一晶振时钟检测状态信号和第二晶振时钟检测状态信号，根据两个状态信号的变化情况自动切换时钟源，将工作状态正常的晶振作为当前时钟源。
所述晶振备份电路还包括有一晶振状态指示电路，用以指示当前发生故障的晶振。
所述晶振输出检测电路包括第一晶振检测电路和第二晶振检测电路；
所述第一晶振检测电路包括第一和第二逻辑非门、第一和第二计数器和第一或门；其中
第一晶振的输出时钟输入到第一计数器的清零端，第二晶振的输出时钟经过第一非门反相后输入到第一计数器的时钟端，第一计数器的进位端连接到第一或门的一个输入端；
第一晶振的输出时钟经过第二非门反相后输入到第二计数器的清零端，第二晶振的输出时钟输入到第二计数器的时钟端，第二计数器的进位端连接到第一或门的另一个输入端；第一或门的输出信号即为第一晶振时钟检测状态信号；
所述第二晶振检测电路包括第三和第四逻辑非门、第三和第四计数器和第二或门；其中
第二晶振的输出时钟输入到第三计数器的清零端，第一晶振的输出时钟经过第三非门反相后输入到第三计数器的时钟端，第三计数器的进位端连接到第二或门的一个输入端；
第二晶振的输出时钟经过第四非门反相后输入到第四计数器的清零端，第一晶振的输出时钟输入到第四计数器的时钟端，第四计数器的进位端连接到第二或门的另一个输入端；第二或门的输出信号即为第二晶振时钟检测状态信号。
所述时钟源切换电路包括：
一个T触发器、一个第一与非门和两个二选一选择器；其中
第一晶振时钟检测状态信号和第二晶振时钟检测状态信号输入到所述第一与非门的两个输入端，所述第一与非门的输出端连接到T触发器的T端；
第一晶振时钟检测状态信号和第二晶振时钟检测状态信号输入到第一二选一选择器的两个输入端，T触发器的输出信号输入到第一二选一选择器的选择端，第一二选一选择器的输出端连接到T触发器的时钟端；
第一晶振的输出时钟和第二晶振的输出时钟输入到第二二选一选择器的两个输入端，T触发器的输出信号输入到第二二选一选择器的选择端，将该第二二选一选择器的输出信号为***时钟。
所述晶振状态指示电路包括：
两个D触发器和一个第二与非门；
***的复位信号和晶振故障清除信号输入到所述第二与非门的两个输入端，所述第二与非门的输出端连接到两个D触发器的清零端；
两个D触发器的时钟端分别接第一晶振和第二晶振的时钟检测状态信号；两个D触发器的D端分别接高电平，两个D触发器的输出“0”或“1”分别表示第一晶振和第二晶振工作正常或出现故障。
本发明采用直接的晶振备份方法，减小了晶振故障对***的影响，提高了***的可靠性，其可靠性指标和模块备份相当。并且避免了对整个模块进行备份，减少了成本。由于时钟检测部分不引入第三个时钟，保证了检测的独立性和可靠性。
附图说明
图1为本发明实施例中晶振A的输出时钟检测电路。
图2为本发明实施例中晶振B的输出时钟检测电路。
图3为本发明实施例中的时钟源切换电路。
图4为图3所示电路在发生时钟源切换时各信号的时序图。
图5为本发明实施例中的晶振状态指示电路。
具体实施方式
本发明采用型号相同的两个晶振(晶振A和晶振B)互为备份晶振，选择其中工作正常的晶振作为CPU(***)的时钟源。其具体电路可采用可编程逻辑器件来实现。可编程逻辑器件的失效率为40FIT左右，和71LS244等接口器件的失效率相当，所以采用这种晶振备份方式和采用模块备份所能够达到的可靠性指标基本相当(模块备份需要通过71LS244等接口器件进行通信，接口器件直接影响主/备模块的可靠性)。
本发明的晶振备份电路包括：晶振输出检测电路、时钟源切换电路以及晶振状态指示电路。晶振输出检测电路对两个晶振的输出时钟进行检测，输出两个晶振的时钟检测状态信号；时钟源切换电路根据检测电路输出的检测状态信号进行时钟源切换控制；晶振状态指示电路为CPU提供晶振状态指示，使***能及时准确的获取时钟和晶振的状态，便于故障的定位和***维护。
以下是各电路的具体说明：
参见图1，图1中
CLKA：晶振A输出的时钟；
CLKB：晶振B输出的时钟；
LOSSA：晶振A的时钟检测状态信号，低电平表示时钟正常，脉冲输出表示晶振A时钟故障。
图1中包括两个两位二进制计数器、两个非门和一个或门。
晶振A的输出时钟CLKA连接到一个两位二进制计数器的清零端(为描述方便称之为第一计数器)；晶振B的输出时钟CLKB经过非门反相后连接到该第一计数器的时钟端；该第一计数器的进位端连接到或门的一个输入端。
晶振A的输出时钟CLKA经过非门反相后连接到另一个两位二进制计数器的清零端(为描述方便称之为第二计数器)；晶振B的输出时钟CLKB连接到该第二计数器的时钟端；该第二计数器的进位端连接到或门的另一个输入端。
或门的输出信号为晶振A的时钟检测状态信号LOSSA。
由图1所示电路可知，当晶振A工作正常时，LOSSA为固定低电平；而当晶振A出现故障时，其表现是没有时钟输出，输出信号为固定的高电平或低电平，此时，电路中的两个计数器之一就不会被周期性清零或溢出，产生进位脉冲信号，LOSSA会输出脉冲信号。
另请参见图2，其中LOSSB是晶振B的时钟检测状态信号，低电平表示晶振B正常，脉冲输出表示晶振B时钟故障。其工作原理与前述相同，不再重述。
由上述图1和图2的晶振输出检测电路可知，本发明对晶振A和晶振B的输出时钟是否正常进行检测时，没有采用第三个时钟，因而可避免由于第三个时钟的故障导致检测的错误。本发明是采用CLKA和CLKB相互检测的方法，实现对时钟故障的检测。CLKA和CLKB同时故障的可能性极小，因此，在本发明中不考虑这种情况。
本发明的时钟源切换电路如图3所示。该部分包括两个二选一选择器、一个与非门和一个T触发器。
晶振A和晶振B的时钟检测状态信号LOSSA和LOSSB输入到与非门的两个输入端，与非门的输出连接到T触发器的T端。
T触发器的输出端就是用于选择时钟输出的选择信号SELECT。
LOSSA和LOSSB分别输入到一个二选一选择器的0和1输入端，SELECT信号接该选择器的S(选择)端，该选择器的输出接T触发器的时钟端。
CLKA和CLKB分别作为另一个二选一选择器的0和1输入端，SELECT信号接该选择器的S端，当SELECT为‘0’时选择CLKA输出，为‘1’时选择CLKB输出；并同时控制T触发器的输入时钟，为‘0’时选择LOSSA作为T触发器的时钟输入，为‘1’时选择LOSSB作为T触发器的时钟输入。电路中CLKOUT为输出给CPU的工作时钟。
根据该电路，当CLKA和CLKB都正常时，LOSSA和LOSSB都为“0”，，T触发器的T端为“1”，允许触发器输出跳变，即允许时钟源切换。假设Q端(即SELECT)输出为“0”，即选择CLKA输出，并选择LOSSA作为T触发器的时钟输入。当CLKA故障时，根据上述晶振A的检测电路结果，LOSSA会由原来的“0”变为周期性的脉冲信号；当LOSSA出现从“0”到“1”的跳变时，T触发器的输出端Q会从原来的“0”变为“1”，那么此时就选择了正常的CLKB作为时钟输出，并选择LOSSB作为T触发器的时钟输入。当T触发器的Q端(即SELECT)原来为“1”时，过程和上面描述类似。
因此，该时钟源切换电路能根据晶振A和晶振B的时钟检测状态信号LOSSA和LOSSB的变化，确定是否对输出时钟进行切换。切换的条件是CLKA和CLKB中有一个时钟正常，并且当前输出时钟故障。除了完成切换功能外，还要确保切换时输出时钟不产生小于半个时钟周期的窄脉冲。因为窄脉冲输出，相当于在CPU工作时钟上加入了一个毛刺，可能使一些寄存器发生错误，导致不可预知的后果。因此，该时钟源切换电路工作时应满足：当某路时钟输出固定的‘0’时，在另一路时钟的低电平处切换；当某路时钟输出固定的‘1’时，在另一路时钟的高电平处切换。这样就可避免窄脉冲的形成。切换时间由上述检测电路提供的LOSSA和LOSSB信号保证，本发明检测电路中的计数器清零信号和计数时钟边沿的配合达到了这个目的。当CLKA输出持续低电平时，CLKB对CLKA的检测只能用下降沿实现，上升沿检测部分不工作，因此只有当CLKB的下降沿检测到CLKA的故障后，立即切换到CLKB，而此时CLKB处于低电平状态，不会出现切换的窄脉冲。同理，CLKA持续高电平时，只有CLKB的上升沿对CLKA进行检测，并在CLKB的高电平时切换时钟。CLKB持续低电平或高电平时的检测和切换控制原理相同，不再赘述。CLKA持续低电平和高电平时的时钟源切换的仿真波形如图4所示。
图5为本发明的晶振状态指示电路。其中
STATEA：晶振A的状态指示信号，‘0’表示晶振A正常，‘1’表示晶振A故障；
STATEB：晶振B的状态指示信号，‘0’表示晶振B正常，‘1’表示晶振B故障；
RESET：***复位信号，低电平复位，将晶振A的状态指示信号STATEA和晶振B的状态指示信号STATEB置为‘0’；
CLEAR：晶振故障状态清除信号，低电平清除故障状态。
该电路包括两个带清零端的D触发器和一个与非门。
***复位信号和晶振故障清除信号输入到与非门的输入端，与非门的输出接到两个D触发器的清零端。
两个D触发器的D端接固定的高电平。
两个D触发器的时钟端分别接LOSSA和LOSSB信号，两个D触发器的Q端分别为晶振的状态指示信号STATEA和STATEB。
上述电路的工作过程为：当***复位或者外部通过CLEAR发出清除晶振故障状态时，STATEA和STATEB被置为‘0’；当CLKA发生故障时，LOSSA为脉冲信号，在它的上升沿使D触发器的D端信号传递到Q端，STATEA信号变为‘1’；当CLKB发生故障时，LOSSB为脉冲信号，在它的上升沿使D触发器的D端信号传递到Q端，STATEB信号变为‘1’；CPU可以通过读取STATEA和STATEB来获取时钟的状态，通过读取SELECT知道当前所选的工作时钟是哪一路。在STATEA、STATEB信号变为“1”后，如果需要清除这两个故障标志，只需要从外部输入信号使CLEAR端输入低电平。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (8)
1、一种晶振备份方法，包括下列步骤：
A)设计两个可互为备份的第一晶振和第二晶振；
B)利用第一晶振和第二晶振的输出时钟来相互检测所述第一晶振及第二晶振工作状态是否正常；
C)在所述第一晶振及第二晶振中选择一工作状态正常的晶振作为***时钟源。
2、如权利要求1所述的晶振备份方法，其特征在于：所述步骤B中检测第一晶振工作状态是否正常的方法为：
将第一晶振的输出时钟输入到第一计数器的清零端，第二晶振的输出时钟经过第一非门反相后输入到第一计数器的时钟端，第一计数器的进位端连接到第一或门的一个输入端；
将第一晶振的输出时钟经过第二非门反相后输入到第二计数器的清零端，第二晶振的输出时钟输入到第二计数器的时钟端，第二计数器的进位端连接到第一或门的另一个输入端；
当第一或门的输出信号固定为低电平时，表示第一晶振工作正常；当第一或门的输出信号为脉冲信号时，表示第一晶振工作不正常。
3、如权利要求1所述的晶振备份方法，其特征在于：所述步骤B中检测第二晶振工作状态是否正常的方法为：
将第二晶振的输出时钟输入到第三计数器的清零端，第一晶振的输出时钟经过第三非门反相后输入到第三计数器的时钟端，第三计数器的进位端连接到第二或门的一个输入端；
将第二晶振的输出时钟经过第四非门反相后输入到第四计数器的清零端，第一晶振的输出时钟输入到第四计数器的时钟端，第四计数器的进位端连接到第二或门的另一个输入端；
当第二或门的输出信号固定为低电平时，表示第二晶振工作正常；当第二或门的输出信号为脉冲信号时，表示第二晶振工作不正常。
4、一种晶振备份电路，其特征在于包括：
晶振输出检测电路：利用互为备份的第一晶振和第二晶振的输出时钟相互检测所述第一晶振和第二晶振的工作状态是否正常，并输出第一晶振时钟检测状态信号和第二晶振时钟检测状态信号；
时钟源切换电路：接收上述第一晶振时钟检测状态信号和第二晶振时钟检测状态信号，根据两个状态信号的变化情况自动切换时钟源，将工作状态正常的晶振作为当前时钟源。
5、如权利要求4所述的晶振备份电路，其特征在于：还包括有一晶振状态指示电路，用以指示当前发生故障的晶振。
6、如权利要求4或5所述的晶振备份电路，其特征在于：所述晶振输出检测电路包括第一晶振检测电路和第二晶振检测电路；
所述第一晶振检测电路包括第一和第二逻辑非门、第一和第二计数器和第一或门；其中
第一晶振的输出时钟输入到第一计数器的清零端，第二晶振的输出时钟经过第一非门反相后输入到第一计数器的时钟端，第一计数器的进位端连接到第一或门的一个输入端；
第一晶振的输出时钟经过第二非门反相后输入到第二计数器的清零端，第二晶振的输出时钟输入到第二计数器的时钟端，第二计数器的进位端连接到第一或门的另一个输入端；第一或门的输出信号即为第一晶振时钟检测状态信号；
所述第二晶振检测电路包括第三和第四逻辑非门、第三和第四计数器和第二或门；其中
第二晶振的输出时钟输入到第三计数器的清零端，第一晶振的输出时钟经过第三非门反相后输入到第三计数器的时钟端，第三计数器的进位端连接到第二或门的一个输入端；
第二晶振的输出时钟经过第四非门反相后输入到第四计数器的清零端，第一晶振的输出时钟输入到第四计数器的时钟端，第四计数器的进位端连接到第二或门的另一个输入端；第二或门的输出信号即为第二晶振时钟检测状态信号。
7、如权利要求6所述的晶振备份电路，其特征在于：所述时钟源切换电路包括：
一个T触发器、一个第一与非门和两个二选一选择器；其中
第一晶振时钟检测状态信号和第二晶振时钟检测状态信号输入到所述第一与非门的两个输入端，所述第一与非门的输出端连接到T触发器的T端；
第一晶振时钟检测状态信号和第二晶振时钟检测状态信号输入到第一二选一选择器的两个输入端，T触发器的输出信号输入到第一二选一选择器的选择端，第一二选一选择器的输出端连接到T触发器的时钟端；
第一晶振的输出时钟和第二晶振的输出时钟输入到第二二选一选择器的两个输入端，T触发器的输出信号输入到第二二选一选择器的选择端，将该第二二选一选择器的输出信号为***时钟。
8、如权利要求7所述的晶振备份电路，其特征在于：所述晶振状态指示电路包括：
两个D触发器和一个第二与非门；
***的复位信号和晶振故障清除信号输入到所述第二与非门的两个输入端，所述第二与非门的输出端连接到两个D触发器的清零端；
两个D触发器的时钟端分别接第一晶振和第二晶振的时钟检测状态信号；两个D触发器的D端分别接高电平，两个D触发器的输出“0”或“1”分别表示第一晶振和第二晶振工作正常或出现故障。
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Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103399808B (zh) * | 2013-06-06 | 2016-05-04 | 北京航天自动控制研究所 | 一种在飞控计算机内实现晶振双冗余的方法 |
| CN103973996B (zh) * | 2014-05-05 | 2017-06-23 | 中国科学院长春光学精密机械与物理研究所 | 一种空间相机多成像通道***的时钟电路备份*** |
| WO2016119139A1 (en) * | 2015-01-28 | 2016-08-04 | Texas Instruments Incorporated | Fault detection and self-recovery method for crystal oscillator |
| CN107390045B (zh) * | 2017-06-16 | 2023-03-14 | 宗仁科技(平潭)有限公司 | 一种晶振检测电路及晶振检测方法 |
| CN108563283B (zh) * | 2017-12-25 | 2021-05-18 | 中国航空工业集团公司洛阳电光设备研究所 | 一种实时时钟监控和***唤醒的装置 |
| CN109729235B (zh) * | 2019-01-03 | 2021-05-14 | 威创集团股份有限公司 | 一种视频处理器中的时钟备份电路及视频处理器 |
| CN111833799B (zh) * | 2019-04-15 | 2022-04-05 | 杭州海康威视数字技术股份有限公司 | 一种led接收组件及接收卡切换方法 |
| CN110413041B (zh) * | 2019-07-29 | 2020-11-17 | 珠海零边界集成电路有限公司 | 一种芯片时钟电路及其控制方法 |
| CN111614319A (zh) * | 2020-04-29 | 2020-09-01 | 杭州拓深科技有限公司 | 一种适用于潮湿环境的结合式晶振切换方法 |
| CN113448381B (zh) * | 2021-05-28 | 2023-02-28 | 山东英信计算机技术有限公司 | 一种cpld工作时钟保持方法、***、存储介质及设备 |
| CN114629603A (zh) * | 2022-03-14 | 2022-06-14 | 上海航天测控通信研究所 | 综合测控设备可靠性提升方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2109195A (en) * | 1981-10-13 | 1983-05-25 | Standard Telephones Cables Ltd | Clock pulse generator |
| JPH02278401A (ja) * | 1989-04-20 | 1990-11-14 | Toyota Motor Corp | 車載用電子制御装置 |
| US5416443A (en) * | 1993-12-22 | 1995-05-16 | International Business Machines Corporation | Reliable clock source having a plurality of redundant oscillators |
| CN2582276Y (zh) * | 2002-07-24 | 2003-10-22 | 深圳市中兴通讯股份有限公司 | 锁相环电路 |
-
2004
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2109195A (en) * | 1981-10-13 | 1983-05-25 | Standard Telephones Cables Ltd | Clock pulse generator |
| JPH02278401A (ja) * | 1989-04-20 | 1990-11-14 | Toyota Motor Corp | 車載用電子制御装置 |
| US5416443A (en) * | 1993-12-22 | 1995-05-16 | International Business Machines Corporation | Reliable clock source having a plurality of redundant oscillators |
| CN2582276Y (zh) * | 2002-07-24 | 2003-10-22 | 深圳市中兴通讯股份有限公司 | 锁相环电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1713527A (zh) | 2005-12-28 |
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| Date | Code | Title | Description |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20070912 Termination date: 20200624 |