CN1103985A - 测试静态ram的方法和装置 - Google Patents

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Abstract

用于测试静态RAM的一种方法和装置，包括 一个字线电压控制电路(42)和一个阵列电源电压控 制电路(46)。根据从一个测试器接收到的一个第一 控制信号，字线电压控制电路(42)用于给存储器阵列 (31)的每个字线提供字线电压。所述阵列电源电压 控制电路(46)根据从所述测试器接收的一个第二控 制信号，给阵列(31)提供一个电源电压。在存储器 (30)的测试过程中，阵列电源电压和字线电压独立于所述存储器的电源电压VDD来被提供。

Description

一般地说本发明涉及集成电路存储器，更具体地说，涉及用于测试静态随机存取存储器（SRAM）的方法和装置。
静态随机存取存储器一般应用在需要高速度的应用领域，例如应用在数据处理***中作为超高速缓冲存储器，一个SRAM一般都是以行和列构成的存储器单元阵列来实现的。每个SRAM单元存储一比特数据，并表现为一对反相器，这一对反相器在差分存储节点上其输入和输出是交叉耦合的。所述SRAM单元是“双稳”的，即它在两个可能的逻辑电平中的一个电平上是稳定的，所述单元的所述逻辑状态由两个反相器输出端中无论哪个输出端为一个逻辑高电平来确定，并且通过在合适的单元输入端上施加一个足够强度和宽度的电压可以使所述逻辑状态发生变化。
图1以示意图的形式说明了现有技术中四晶体管存储器单元10。四晶体管存储器单元10包括多晶硅负载电阻11和12，N-沟道晶体管13-16，电阻11有一个第一端子接到以“VDD”标示出的电源电压上，以及一个第二端子。电阻12有一个与VDD相连接的第一端子及一个第二端子，N-沟道晶体管13有一个在存储节点101处与电阻11的第二端子相连接的漏极，一个与电阻12的第二端子相连接的栅极，以及一个与以“VSS”标志出的电源电压端相连接的源极。N-沟道晶体管14有一个在存储节点102处与电阻12的第二端子相连接的漏极，一个与电阻11的第二端子相连接的栅极，以及与VSS相连接的源极。N-沟道晶体管15有一个与比特线（以“BL”标示）相连的第一漏/源极端，一个在存储节点101处与电阻11的第二端子相连接的第二漏/源极端，以及一个与以“WL”标示的字线相连接的栅极，N-沟道晶体管16有一个与以“BL＊”标示的比特线相连接的第一漏/源极端，一个在存储节点102处与电阻12的第二端子相连接的第二漏/源极端，以及一个与字线WL相连接的栅极。（注意：在信号名或线名之后的“＊”号表示该信号或该线是与同名但无“＊”号的信号或线逻辑互补的。）。
为了在单元10中写入一个数据比特，字线WL被提供以逻辑高电压，以使耦合晶体管15和16被导通，一个逻辑高电压一般来说约等于电源电压，逻辑低电压等于零伏特。通过施加一个大得足以使存储节点101和102改变其逻辑状态的差分电压到比特线对BL/BL＊上，（如果必要的话），那么可以使存储在单地10中的数据被重写。例如，假定一个逻辑1被写入到单元10中，比特线BL被提供有逻辑高电压，比特线BL＊被提供有逻辑低电压。比特线BL的逻辑高电压被提供到在节点101处的下拉（pull  down）晶体管13的漏极上，以及下拉晶体管14的栅极上。比特线BL＊的逻辑低电压被提供到下拉晶体管14的漏极上及下拉晶体管13的栅极上。下拉晶体管14是导通的，可使存储节点102耦合到VSS上，下拉晶体管13基本上是不导通的，可以使逻辑节点101处于逻辑高电压。在存储节点101上的逻辑高电压可使下拉晶体管14的栅极保持在逻辑高电压，于是使单元10锁定在较稳定状态直到在另一个写周期中被重写。
为了读单元10，比特线对BL/BL＊通过比特线加载（未示出）被预先充电，并使电压大致等于VDD，或VDD减去阈值电压（VT）那么低。字线WL是逻辑高电压，当字线WL是逻辑高电压时，耦合晶体管15和16是导通的，这使得存储节点101和102被耦合到比特线对BL/BL＊上。在存储节点101是逻辑高电压且存储节点102是逻辑低电压的情况下，比特线BL保持在逻辑高电压，比特线BL＊经耦合晶体管16被拉低于是使得与逻辑1相对应的一个小的差分电压从单元10读出。
SRAM单元10应该是足够稳定的，以防止在单元10的读操作期间，或当单元10处于是存储模式时所存储的数据比特的逻辑状态发生变化。如果该单元有不足够的噪声容限，那么，存储在单元10中的逻辑状态可能会被无意地改变，例如当单元10在读操作中被访问时。
单元10的稳定性可以依据三种稳定性模式来加以说明：存储模式、工作模式以及过渡模式。一个SRAM当它在读或写周期期间没正被访问时，它就运行在存储模式下。反之，当一个SRAM在读或写周期期间正在被访问时，它就工作在工作模式下。一个单元当它从工作模式转变到存储模式，或从存储模式转变到工作模式时，它就运行在过渡模式下。有若干个静态噪声容限与这些运行模式中的每一种相关，它们确定着该单元的稳定性。
当单元10处于存储模式下时，字线WL上的电压是逻辑低，使得耦合晶体管15和16基本不导通，于是使存储节点101和102不受比特线对BL/BL＊的影响。在存储模式期间静态噪声容限取决于电源电压、下拉晶体管13和14之间阈值电压（VT）的变化、以及多晶硅负载电阻11和12之间电阻的变化。另外，如果例如该单元有些缺陷致使在该单元中形成过量的漏电流，那么存储模式下的静态噪声容限会随时间而下降。
当单元10处于工作模式下时，字线电压是逻辑高，使得耦合晶体管15和16被导通。存储节点101和102分别耦合到比特线BL和BL＊上，SRAM单元10要么进行读操作要么进行写操作。在工作模式期间静态噪声容限是电源电压、耦合晶体管15和下拉晶体管13的传导比值（下拉晶体管13的最大栅极电压由耦合晶体管15的VT所设置）、耦合晶体管16对下拉晶体管14的传导比值（下拉晶体管14最大栅极电压由耦合晶体管16的VT所设置）、以及VT与下拉晶体管13和14的传导率之间的不匹配量的函数，这里所述的不匹配量受加工和布局考虑的控制。
当单元10在存储模式和工作模式之间过渡时，字线电压大于VSS，但小于VDD。随着字线电压的增加，与存储模式相关的静态噪声容限下降，当字线电压持续增加时，存储模式的静态噪声容限开始变为负的。当存储模式的静态噪声容限变为负的时，工作模式的静态噪声容限应该为正的，以防止该单元变得不稳定以及无意地改变逻辑状态。换句话说，工作模式的静态噪声容限应该“覆盖”存储模式的静态噪声容限。一般来说，当字线电压小于或等于3.0伏特，并假定电源电压近似等于5.0伏特时，存储模式的静态噪声容限应该保持为正的。在每种模式中都应该有足够的静态噪声容限以允许诸如非准直性的加工变化、VT变化，WEFF及有效沟道长度（LEFF）限制，以及为了所有设计电源的接头位置。
在制备过程中，通常通过写入一个预定格式的数据，然后读出该数据来对SRAM单元加以测试。如果该预定格式有变化，则该存储器就有有缺陷的单元。探针测试仪通常被用来检测存储器阵列中的有缺陷的单元。例如在单元中开路或短路这样的缺陷是比较容易检测到的。但是，当使用标准测试技术时，某些缺陷不会形成易检测的故障。这些缺陷通常被称为“软缺陷”。这些所谓的软缺陷难于检测，这时因为它们可能不会引起单元的失灵，并且仅仅在某些条件下出现。另外，由于软缺陷的存在会引起单元出错的那些条件在测试过程中难以再现。例如，一个软缺陷可能引起漏电流流过该单元，如果该单元在一定时间长度内处于存储模式下时，这个漏电流可能导致该单元失灵。过去，这种软缺陷是这样来被检测的，即首先写一个预定格式（的数据）到该存储器阵列中，等待一定时间，然后检测该预定格式是否已变化。但是，可能要求长至30秒这样的等待时间，一个需30秒等待周期的探针测试过程会实质上增加了测试存储器所需的时间。
某些软缺陷可能仅仅出现在操作过程的过渡模式期间，即当字线电压为VSS和VDD之间的一个中间电压时。例如，在存储器的常规工作期间，由于不正确定时，高速操作或这二者皆存在这些原因，地址信号可能变得失真。如果某些行地址信号变得失真，则内部行地址信号可能重叠，这可能会导致低幅值“脉冲”出现在某些字线上。这些低幅值脉冲可能能有效地使这些单元在一个较长时间内处于过渡模式下。其功能在工作模式和存储模式的操作下都是正常的那些不良的或有缺陷的单元由于地址信号的失真会导致在过渡模式下失灵。使用标准的探针测试过程来检测这些缺陷是困难且费时的。
因此，本发明提供了一种测试静态随机存取存储器阵列中有缺陷的存储器单元的方法，被测试的阵列的每个存储器单元被耦合到一个比特线对上及一个字线上。当访问一个存储器单元时，字线传导一字线电压。每个存储器单元也被耦合到电源电压端子上。一个第一电源电压被提供到电源电压端子上，具有一个第一逻辑状态的一个数据比特被写入到该阵列的一个存储单元之中。一个第二电源电压被提供到电源电压端子上，该第二电源电压具有比所述第一电源电压更低的电势，在该存储器阵列正被加上所述第二电源电压时，具有第二逻辑状态的一个数据比特被写入到该存储器单元中。所述字线电压被加在字线上。该字线电压具有比所述第一电源电压更低的电势。所述数据比特的逻辑状态被检测以确定它是否已经变成与所述第二逻辑状态不同的一个逻辑状态。另外，本发明提供了用于测试静态随机存取存储器的装置。从下面参照附图对本发明的详细说明中可以更清楚地了解本发明的上述特点及其它特点和优点。
图1以示意图方式说明了现有技术中的SRAM单元。
图2以示意图方式说明了本发明中的SRAM单元。
图3以框图的方式说明了本发明的存储器。
图4以示意图的方式说明了图3中字线电压控制电路的一个实施例。
图5以示意图的方式说明了图3中所述存储器的所述存储器阵列电源电压控制电路的一个实施例。
图6以示意图的方式说明了图3中所述存储器的字线驱动电路的一个实施例。
图2以示意图的方式说明了本发明的四晶体管存储器单元20。四晶体管存储器单元20包括多晶硅负载电阻（polysilicon load resistor）21和22，以及M-沟道晶体管23-26。电阻21具有一个第一端子，连接到以“V阵列”标志出的存储器阵列电源电压上，以及一个第二端子。电阻22有一个连接到V阵列上的一个第一端子，以及一个第二端子。N-沟道晶体管23有一个在节点103处与电阻21的第二端子相连接的漏极，一个与电阻22的第二端相连接的栅极，以及与VSS相连接的一个源极。N-沟道晶体管24有一个在节点104处与电阻22的第二端子相连接的漏极，一个与电阻21的第二端子相连接的栅极，以及与VSS相连接的一个源极。N-沟道晶体管25有一个第一漏/源极端子，与以“BL”标出的比特线相连接，一个第二漏/源极端子，在节点103处与电阻21的第二端子相连接，以及一个与以“WL”标示出的字线相连接的栅极。字线WL接受以“VWL”标示出的字线电压。N-沟道晶体管26有一个第一漏/源极端子，与以“BL＊”标示的比特线相连接，一个第二漏/源极端，在节点104处与电阻22的第二端相连接，以及一个与字线WL相连接的栅极。
在常规的读和写操作中，存储器单元20象先有技术中的存储器单元10那样工作，V阵列和VWL的电压约等于VDD。但是，在存储器30的探针测试过程中，字线电压和存储器阵列电源电压由探针测试器提供到所述存储器阵列上，并且能在不影响***电路的工作的情况下被改变。所述***电路包括地址缓冲器、地址解码器，及数据输入和输出电路。通过利用探针测试器独立地给阵列和字线提供电压，在测试过程中会取得更大的灵活性。由于所使用的是被降低或被减少的电压电平，所以测试所需的时间会被减少。通过在测试期间使用降低了的电压电平，用于检测由软缺陷所形成的有缺陷单元所需的等待时间会被减少。另外，字线电压WWL可以以减少的或降低的电平来提供，以模拟不希望的地址信号失真从而检测出导致过渡模式静态噪声容限不足的缺陷。
图3是以框图的方式说明了本发明的存储器30，存储器30包括存储器阵列31，列解码器/读出放大器34，数据输入/输出电路36，行解码器38，字线驱动器40，字线电压控制电路42，以及存储器阵列电源电压控制电路46。存储器单元位于字线和比特线对的相交处。代表性的存储器单元20（图2）被示意为耦合到以“WL”标示出的字线上，及耦合到具有以“BL”标示出的比特线和以“BL＊”标志出的比特线的比特线对上。行解码器38接收一个行地址，接着据此提供一个行选择信号去选择存储器阵列31的一个字线。字线驱动器40包括多个字线驱动器电路;每个字线驱动器电路包括一个第一输入端，用于从行解码器38接收一个行选择信号，以及一个第二输入端，用于接收以“VWL”标志出的字线电源电压。示于图6中的字线驱动电路的一个实施例将在后面加以讨论。列解码器/读出放大器34接收以“列地址”标志出的多个列地址信号，并据此选择一个比特线对，用于在存储器30的读操作期间从所选择的比特线对读数据，或者用于在存储器30的写操作期间将数据写到所选择的比特线对。当从存储器30读数据时，列解码器/读出放大器34的所述读出放大器从所选择的比特线对中检测并放大相对较小的差分信号。比特线均衡和预充电电路（未示出）也包括在存储器30中。注意，由行解码器38和列解码器/读出放大器34所执行的地址解码和/或预解码的数量是不重要的，它们在其它的实施例中可以不同。
字线电压控制电路42包括一个第一输入端，它耦合到测试点43上用于接收以“V测试1”标志出的一个第一控制信号;一个第二输入端，它耦合到测试点44上用于接收以“Vλ1”标志出的一个第一电压;一个用“VDD”标出的电源电压端子，用于接收电源电压;以及一个输出端用于给字线提供电源电压VWL。存储器阵列电源电压控制电路46包括一个第一输入端，它耦合到测试点47上用于接收以“V测试2”标示出的一个第二控制信号;一个第二输入端，它耦合到测试点48上用于接收以“Vλ2”标示出的一个第二电压;电源电压端VDD，用于接收电源电压;以及一个输出端，用于提供存储器阵列电源电压V阵列。
在制造过程中，使用一个探针测试器来测试存储器30以检测出有缺陷的单元。探针测试在集成电路存储器的制造过程中通常在“圆片级”（wafer  level）上进行。圆片级探针测试的目的在于要在制造过程中尽可能早地确定各个单独的“模片”（die）是否有有缺陷的单元。越早检测出有缺陷的模片，花费在进一步工序上的时间和费用就越少。目前可得到的探针测试设备，对模片上的每个焊点（pad）使用一个单独的探针触针，以接触园片的每个模片上的焊点。测试点43、44、47和48在存储器30的探针测试期间与存储器30的其它测试点（未示出）一起被接触。字线电压控制电路42用来在探针测试过程中从存储器30的字线提供可变电压。提供到字线上的电压可随特定的测试步骤的需要而变化。同样地，存储器阵列电源电压控制电路46用于在探针测试过程中给存储器阵列提供一个可变电源电压。
在圆片被定位在探针测试仪上之后，测试探针接触模片上的测试点。所述测试点提供所述地址信号，控制信号及测试所需数据，并且包括测试点43、44、47和48。控制信号V测试1和V测试2由探针测试仪提供到测试点43和47上。当控制信号V测试1是逻辑低电平时，字线电压WL就近似地等于提供到由电源电压端VDD的电源电压。当控制信号V测试1是逻辑高电子时，字线电压VWL近似等于电压Vλ1。电压Vλ1由探针测试器提供到测试点44上。当控制信号V测试2等于逻辑低电压时，阵列电源电压V阵列近似等于提供到电源电压端VDD的电源电压。当控制信号V测试2被作为逻辑高电压提供时，阵列电源电压V阵列等于电压Vλ2。电压Vλ2由探针测试器提供到测试点48上。
根据本发明优选实施例，为了对存储器阵列31进行测试，控制信号V测试1和V测试2被作为逻辑低电压提供，使正常电压电平提供到字线和阵列上。当控制信号V测试1和V测试2为逻辑低电压时，一个第一预定逻辑状态被写入到存储器阵列31的每个存储单元中。所述第一预定逻辑状态可能是包括有全部为逻辑“1”，或全部为逻辑“零”或它们的任一组合的测试格式。在所述第一预定逻辑状态当阵列和字线为正常电压电平时被写入到存储阵列31的每个单元中之后，控制信号V测试2被提供为逻辑高电平，电压Vλ2被提供到测试点48上。电压Vλ2相对于VDD被减少，或为中等电压。当电压Vλ2为中等电压电平时，存储器阵列31的每个单元被重写成一个第二预定逻辑状态。该第二预定逻辑状态与所述第一预定逻辑状态相反。控制信号V测试1然后被提供为逻辑高电压。当控制信号V测试1是逻辑高电压时，电压Vλ2由探针测试器提供到测试点44上。电压Vλ1被提供在中等的或减少的电压电平上。当电压Vλ1和Vλ2为中等电平时，存储器阵列31的每个单元都被读取。控制信号V测试1和V测试2然后返回到逻辑低电压，这样可以给字线驱动器40和存储器阵列31提供近似等于VDD的电源电压。存储器阵列31的每个存储单元第二次被读取以检测所述第二预定逻辑格式是否已经改变。如果所述第二预定格式已变化，那么在存储器阵列31中有有缺陷的单元。
电压Vλ1被以中等的或减少的电压电平被提供，以模拟所述减少的或降低的字线电压，这种减少的或降低的字线电压可能作为地址信号失真的结果而出现，电压Vλ2为相于对VDD减小了的电平，以便通过在所述阵列的每个单元中保持降低的电压电平来减少失效的时间，其结果，减少了测试所述阵列中有缺陷单元所需的时间。在字线电压VWL为中等电压电平时读取阵列的内容，很可能使具有软缺陷的那些单元由于过渡模式静态噪声容限不足而产生故障。
在存储器30的正常操作中，不使用测试点43、44、47和48，存储器30如同一个具有写周期和读周期的普通的静态随机存取存储器那样工作。
图4以示意图的方式说明了图3中字线电源电压控制电路的一个实施例。字线电源电压控制电路42包括测试点43和44，P-沟道晶体管51，以及电阻52。P-沟道晶体管51有一个与VDD相连接的源极，一个与测试焊点43相连接用于接收第一控制信号V测试1的栅极，以及一个与测试点44相连接用于提供Vλ1的漏极。电阻52有一个与P-沟道晶体管51的控制电极相连接的第一端子，以及一个与VSS相连接的第二端子。
当一个逻辑低的控制电压V测试1被提供到测试点43上时，字线电源电压控制电路42的P-沟道晶体管51被导通。测试点44保持浮空，因此，提供在电源电压端VDD上的电源电压被提供来作为Vλ1。当控制信号V测试1是逻辑高电压时，P-沟道晶体管51基本上不导通。电压Vλ1等于由探针测试仪所提供的电压。电压Vλ1然后被提供到字线驱动电路60（图6）上。测试点43和44仅仅在探针测试期间被使用。在完成了探针测试之后，字线电压控制电路42不再被使用，所以测试点43和44保持着不端接。电阻52被提供来用于确保P-沟道的晶体管51保持导通状态，以便在存储器30的正常操作期间给字线驱动器40提供近似等于VDD的电压。
图5以示意图的方式说明了图3的存储器30的存储器阵列电源电压控制电路46的一个实施例。存储器阵列电源电压控制电路46包括测试点47和48，P-沟道晶体管55，以及电阻56。P-沟道晶体管55有一个与VDD相连接的源极，一个与测试焊点47相连接用于接收第二控制信号V测试2的栅极，以及一个与测试焊点48相连接用于提供Vλ2的漏极。电阻56有一个与P-沟道晶体管55的控制电极相连接的第一端，一个与VSS相连接的第二端。
当一个逻辑低的控制电压V测试2被提供在测试点47上时，存储器阵列电源电压控制电路46的P-沟道的晶体管55是导通的。测试点48保持浮空。所以，提供在电源电压端VDD上的电源电压被提供来作为存储器阵列电源电压V阵列。
当控制信号V测试2是逻辑高电压时，P-沟道晶体管55基本不导通。阵列电源电压V阵列等于电压Vλ2。当测试完成之后测试点47和48保持不端接时，电阻56确保了P-沟道晶体管55总是导通的。注意：电压Vλ2和电压Vλ2是由探针测试仪提供的，并可以是任何电压。但是，在一个优选实施例中，对于电源电压大约为5.0伏特而言，电压Vλ1被选择成大约在2.9到3.1之间的一个中间电压。
图6以示意图的方式说明了字线驱动电路60的一个实施例。字线驱动电路包括P-沟道晶体管61，N-沟道晶体管62以及一个反相器63。P-沟道晶体管61有一个与VDD相连接的源极，一个与VSS相连接的栅极，以及一个漏极。N-沟道晶体管62有一个与P-沟道晶体管61的漏极相连接的漏极，一个用于接收用“RS”标出的行选择信号的栅极，以及一个用于接收用“BS”标出的地址信号的源极。反相器63有一个与P-沟道晶体管61的漏极相连接的输入端，以及一个输出端用于提供字线电压VWL。
反相器63包括P-沟道晶体管64和N-沟道晶体管65。P-沟道晶体管64有一个与字线电压控制电路42（图4）的P-沟道晶体管51的漏相连接的源极，一个与P-沟道晶体管61的漏相连接的栅极，以及一个用于提供字线电压VWL的漏极。N-沟道晶体管65有一个与P-沟道晶体管64的漏极相连接的漏极，一个与P-沟道晶体管64的栅相连接的栅极，以及与VSS相连接的源极。
字线驱动电路60接收从行地址预解码器（未示出）中来的选择信号RS，一个块选择地址信号BS＊，并提供字线电压VWL。字线电压VWL的电势与来自字线电压控制电路42（图4）的电压Vλ1有关。在存储器30的探针测试过程中，当连接到字线驱动电路60的字线被选择时，行选择信号RS和地址信号BS＊被提供到字行驱动电路60上。注意：在一个优选实施例中，地址信号BS＊是一个块选择信号，用于选择一个块或被访问的存储器阵列的一部分。当字线电压VWL等于逻辑高电压时，与字线WL相连接的存储器单元被访问，这样导致了该单元的所访问的晶体管被导通。在操作过程中，当P沟道晶体管61的栅-源极电压（VGS）大于阈值电压（VT）或大约为1.0V时，P-沟道晶体管61导通。当行选择信号RS是逻辑高电压时，且地址信号BS＊是逻辑低电压时，N-沟道晶体管62的VGS大于VT，导致N-沟道晶体管62导通。N-沟道晶体管62的沟道宽度大于P-沟道晶体管61的沟道宽度，因此，当行选择信号RS是逻辑高时，N-沟道晶体管62的传导性比P-沟道晶体管61的传导性强，这导致了一个逻辑低电压被提供到反相器63的输入端，一个逻辑高的字线电压VWL被提供到所述字线上。
如上面所讨论的，加在字线上的一串低幅值脉冲由所述单元转换成中等的DC电压电平，这里，该中等的DC电压电平可以使该单元在过渡模式下有效地工作。通过时刻提供一个逻辑高的行选择信号RS和一个逻辑低的地址信号BS＊，可以在反相器63的输出端产生一个低幅值脉冲，如所看到的那样，如果行选择信号RS和地址信号BS＊被不经意地改变，那么在存储器30的正常工作期间能出现这些低幅值脉冲。所提供的处于减少的或中等的电压电平的电压VWL能被用于模拟失真的地址信号，并且很可能使具有软缺陷的那些单元由于过渡模式静态噪声容限的不足，而发生故障。
总之，在探针测试期间，阵列电源电压和字线电压以相对于VDD为减小了的电平来被提供。该减少的电压降低了存储单元的静态噪声容限，使得测试过程中有软缺陷的单元更可能失灵。另外，通过使用相对于VDD减小了的字线电压和减小了的电源电压，测试所需时间减少，这是由于降低了的电平被写并被保持在单元中，而且，与用于检测软缺陷的标准探针测试技术有关的等待时间减小了。另外，字线电源电压VWL和阵列电源电压V阵列能被改变而不影响所述存储器***电路的工作。在另一个实施例中，字线电源电压VWL和阵列电源电压V阵列可以以其值大于VDD的电压来被提供，以用于可靠性测试。
在对本发明实施例的内容进行说明的同时，对于本领域专业人员来说显然本发明可以有多种改型，并设计许多除上述实施例以外的实施例。例如，本发明测试方法可以在最终测试期间完成，即在包装之后，通过使用外部探针触针而不是模片上的测试点。因此，后面附上的权利要求覆盖了本发明的所有改型，它们均在本发明的精神和范围之中。

Claims (10)

1、在一个有一个静态随机存取存储单元阵列的存储器中，每个存储单元被耦合到一个比特线对和一个字线上，所述字线用于传导字线电压以访问耦合到该字线上的存储单元，每个存储单元耦合到一个电源电压端上，一种用于测试所述阵列以检测有缺陷的存储单元的方法，其特征在于包括以下步骤：
提供一个第一电源电压到所述电源电压端上；
将具有第一逻辑状态的一个数据比特写入到一个存储单元中；
提供一个第二电源电压所述电源电压端上，该第二电源电压具有比所述第一电源电压更低的电势；
在该存储器阵列正被施加所述第二电源电压的同时，将具有第二逻辑状态的一个数据比特写入到该存储单元之中；
提供所述字线电压到所述字线上，该字线电压具有比所述第一电源电压更低的电势；以及
检测该数据比特的逻辑状态是否已经变成与所述第二逻辑状态不同的一种逻辑状态。
2、在一个具有一个静态随机存取存储单元阵列的存储器中，该阵列的每个存储单元耦合到一个比特线对和一个字线上，该字线用于传导一个字线电压以访问耦合到其上的存储单元，以及每个存储单元耦合到一个阵列电源电压端上，一种用于测试该阵列以检测出有缺陷的存储单元的方法，其特征在于包括以下步骤：
提供一个第一电源电压到该阵列电源电压端上;
将一个第一预定测试格式写入到该阵列中;
提供一个第二电源电压到该阵列电源电压端，该第二电源电压具有比所述第一电源电压更低的电势;
在该阵列正被施加上所述第二电源电压的同时，将一个第二预定测试格式写入到该阵列中;
提供所述字线电压到每个字线上，该字线电压具有比所述第一电源电压更低的电势;以及
检测该第二预定格式是否已经变化。
3、根据权利要求2的方法，其特征在于提供字线电压的步骤进一步包括在所述字线为较低电势时在一个读周期中访问所述阵列的步骤。
4、根据权利要求2的方法，其特征在于所述第二预定格式是与所述第一预定格式逻辑互补的。
5、一种集成电路存储器，具有多个耦合到比特线和耦合到字线上的存储单元，其特征在于：
一个电源电压端，用于给所述存储器提供一个工作电压;
一个阵列电源电压端，用于给所述多个存储单元提供一个阵列电源电压;
一个字线电源电压端，用于给所述字线提供一个字线电源电压;
多个字线驱动器电路，耦合到所述字线上，耦合到所述字线电源电压端，以及耦合到所述电源电压端，所述字线驱动电路用于根据所接收的一个地址信号给所述字线提供一字线电压;
一个电源电压控制电路，用于根据所接收的一个第一控制信号将所述阵列电源电压端和所述电源电压端中的一个耦合到所述多个存储单元上;以及
一个字线驱动电压控制电路，用于根据所接收的一个第二控制信号，耦合所述字线电源电压端和所述电源电压端中的一个。
6、根据权利要求5的存储器，其特征在于所述阵列电源电压端和字线电源电压端的每一个都是可接到一个探针测试器上的测试点。
7、根据权利要求5的存储器，其特征在于所述多个存储单元包括多个静态随机存取存储单元。
8、根据权利要求5的存储器，其特征在于所述阵列电源电压和所述字线电源电压以比存储器的工作电压更低的电势来提供。
9、一个静态随机存取存储器，具有一个存储单元阵列，每个存储单元耦合到一个字线和一个比特线对上，该存储器的特征在于：
一个电源电压端，用于接收一个电源电压;
一个第一控制电路，具有一个耦合到所述存储器阵列上的输出端，一个耦合到所述电源电压端上的第一输入端，一个用于接收一个第一测试电压的第二输入端，所述第一控制电路根据处于第一逻辑状态的一个第一控制信号给存储器阵列提供所述的电源电压，并且根据处于第二逻辑状态的所述第一控制信号给存储器阵列提供所述第一测试电压，
一个字线驱动电路，用于根据所接收的一个地址信号给所述字线提供一个字线电压;以及
一个第二控制电路，具有一个耦合到所述字线驱动电路上的输出端，一个耦合到所述电源电压端上的第一输入端，一个用于接收一个第二测试电压的第二输入端，所述第二控制电路用于根据处于所述第一逻辑状态的一个第二控制信号给所述字线驱动电路提供所述电源电压，并且根据处于所述第二逻辑状态的所述第二控制信号给所述字线驱动电路提供所述第二测试电压。
10、根据权利要求9的存储器，其特征在于进一步包括耦合到所述第一和第二控制电路上的多个测试点，用于接收所述第一和第二测试电压和所述第一和第二控制信号。
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