JP2001195893A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JP2001195893A JP2001195893A JP2000004492A JP2000004492A JP2001195893A JP 2001195893 A JP2001195893 A JP 2001195893A JP 2000004492 A JP2000004492 A JP 2000004492A JP 2000004492 A JP2000004492 A JP 2000004492A JP 2001195893 A JP2001195893 A JP 2001195893A
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- power supply
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 歩留りよく、スタンバイ電流が規格値以下と
なるスタティック型半導体記憶装置を提供する。 【解決手段】 正規メモリセルアレイの各列に対応し
て、接地電位を供給するためのメモリセル電源配線ＬＭ
Ｇ１１〜ＬＭＧ２４が設けられる。ヒューズ素子Ｆcｓ
１１〜Ｆcｓ２４のうち、冗長置換をされるメモリセル
列に対応するヒューズ素子は切断され、置換される正規
メモリセル列への接地電位の供給が停止される。
なるスタティック型半導体記憶装置を提供する。 【解決手段】 正規メモリセルアレイの各列に対応し
て、接地電位を供給するためのメモリセル電源配線ＬＭ
Ｇ１１〜ＬＭＧ２４が設けられる。ヒューズ素子Ｆcｓ
１１〜Ｆcｓ２４のうち、冗長置換をされるメモリセル
列に対応するヒューズ素子は切断され、置換される正規
メモリセル列への接地電位の供給が停止される。
Description
【０００１】
【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、不良なメモリセル行または
不良なメモリセル列と置換するためのスペア列またはス
ペア行を備えたスタティック型半導体記憶装置に関す
る。
導体記憶装置に関し、特に、不良なメモリセル行または
不良なメモリセル列と置換するためのスペア列またはス
ペア行を備えたスタティック型半導体記憶装置に関す
る。
【０００２】
【従来の技術】図３９は、従来のＭＯＳトランジスタに
より構成されるスタティック型ランダムアクセスメモリ
（以下、ＳＲＡＭと呼ぶ）のメモリセルの構成を示す回
路図である。
より構成されるスタティック型ランダムアクセスメモリ
（以下、ＳＲＡＭと呼ぶ）のメモリセルの構成を示す回
路図である。
【０００３】図３９を参照して、従来のメモリセルは、
電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続さ
れるＰチャネルＭＯＳ負荷トランジスタＰ１１およびＮ
チャネルＭＯＳドライバトランジスタＮ１１と、電源電
位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ
チャネルＭＯＳ負荷トランジスタＰ１２およびＮチャネ
ルＭＯＳドライバトランジスタＮ１２とを含む。Ｐチャ
ネルＭＯＳ負荷トランジスタＰ１１とＮチャネルＭＯＳ
ドライバトランジスタＮ１１との接続ノードを記憶ノー
ドｎｍ１と呼び、ＰチャネルＭＯＳ負荷トランジスタＰ
１２とＮチャネルＭＯＳドライバトランジスタＮ１２と
の接続ノードを記憶ノードｎｍ２と呼ぶ。
電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続さ
れるＰチャネルＭＯＳ負荷トランジスタＰ１１およびＮ
チャネルＭＯＳドライバトランジスタＮ１１と、電源電
位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰ
チャネルＭＯＳ負荷トランジスタＰ１２およびＮチャネ
ルＭＯＳドライバトランジスタＮ１２とを含む。Ｐチャ
ネルＭＯＳ負荷トランジスタＰ１１とＮチャネルＭＯＳ
ドライバトランジスタＮ１１との接続ノードを記憶ノー
ドｎｍ１と呼び、ＰチャネルＭＯＳ負荷トランジスタＰ
１２とＮチャネルＭＯＳドライバトランジスタＮ１２と
の接続ノードを記憶ノードｎｍ２と呼ぶ。
【０００４】トランジスタＰ１１およびＮ１１のゲート
は、記憶ノードｎｍ２と接続し、トランジスタＰ１２お
よびＮ１２のゲートは、記憶ノードｎｍ１と接続する。
は、記憶ノードｎｍ２と接続し、トランジスタＰ１２お
よびＮ１２のゲートは、記憶ノードｎｍ１と接続する。
【０００５】従来のメモリセルは、さらに、ビット線Ｂ
Ｌと記憶ノードｎｍ１との間に設けられ、ゲート電位が
ワード線ＷＬにより制御されるＮチャンネルＭＯＳアク
セストランジスタＴｒａ１と、記憶ノードｎｍ２とをビ
ット線／ＢＬとの間に設けられ、ゲート電位がワード線
ＷＬにより制御されるＮチャンネルＭＯＳアクセストラ
ンジスタＴｒａ２とを含む。
Ｌと記憶ノードｎｍ１との間に設けられ、ゲート電位が
ワード線ＷＬにより制御されるＮチャンネルＭＯＳアク
セストランジスタＴｒａ１と、記憶ノードｎｍ２とをビ
ット線／ＢＬとの間に設けられ、ゲート電位がワード線
ＷＬにより制御されるＮチャンネルＭＯＳアクセストラ
ンジスタＴｒａ２とを含む。
【０００６】図４０は、ＳＲＡＭメモリセルの記憶ノー
ド間ショートを示す概念図である。図４０に示すよう
に、配線形成プロセスやコンタクト形成プロセスにおけ
る異物や写真製版のデフォーカスにより、ＳＲＡＭ内の
２つの記憶ノードがショートする場合がある。
ド間ショートを示す概念図である。図４０に示すよう
に、配線形成プロセスやコンタクト形成プロセスにおけ
る異物や写真製版のデフォーカスにより、ＳＲＡＭ内の
２つの記憶ノードがショートする場合がある。
【０００７】このようなチップはビット不良となるが、
通常これを良品として出荷するために冗長カラムや冗長
ロウとの置換えが行なわれている。
通常これを良品として出荷するために冗長カラムや冗長
ロウとの置換えが行なわれている。
【０００８】しかしながら、このような冗長置換により
メモリ動作として良品となったとしても、フルＣＭＯＳ
ＳＲＡＭセルの場合、記憶ノードがショートしていると
図４０に示すように電源電位Ｖｃｃから接地電位ＧＮＤ
に電流が流れ続けるパスは依然として残っていることに
なる。
メモリ動作として良品となったとしても、フルＣＭＯＳ
ＳＲＡＭセルの場合、記憶ノードがショートしていると
図４０に示すように電源電位Ｖｃｃから接地電位ＧＮＤ
に電流が流れ続けるパスは依然として残っていることに
なる。
【０００９】このような不良メモリセルにおける電流パ
スの存在は、特に低消費ＳＲＡＭにおいては、これがス
タンバイ電流不良の原因となるので、このようなチップ
はたとえ冗長置換を行なったとしても最終的な良品とし
て出荷することができないという問題があった。
スの存在は、特に低消費ＳＲＡＭにおいては、これがス
タンバイ電流不良の原因となるので、このようなチップ
はたとえ冗長置換を行なったとしても最終的な良品とし
て出荷することができないという問題があった。
【００１０】
【発明が解決しようとする課題】本発明は上記のような
問題点を解決するためになされたものであって、その目
的は、歩留りよく、スタンバイ電流が規格値以下となる
スタティック型半導体記憶装置を提供することである。
問題点を解決するためになされたものであって、その目
的は、歩留りよく、スタンバイ電流が規格値以下となる
スタティック型半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】請求項１記載のスタティ
ック型半導体記憶装置は、各々が第１および第２のレベ
ルを保持することが可能な複数のメモリセルが行列状に
配列される正規メモリセルアレイを備え、正規メモリセ
ルアレイは、複数のメモリセル置換単位に分割され、正
規メモリセルアレイ中のメモリセル置換単位ごとに冗長
救済をするための冗長メモリセルアレイと、第１のレベ
ルに対応する第１の電位の供給される第１の電源ノード
と、メモリセル置換単位ごとに対応して設けられ、対応
するメモリセル置換単位内のメモリセルに電源ノードか
ら第１の電位を供給するための複数の第１の配線と、電
源ノードから複数の第１の配線への第１の電位の供給を
それぞれ独立に停止することが可能な電位供給制御回路
とをさらに備える。
ック型半導体記憶装置は、各々が第１および第２のレベ
ルを保持することが可能な複数のメモリセルが行列状に
配列される正規メモリセルアレイを備え、正規メモリセ
ルアレイは、複数のメモリセル置換単位に分割され、正
規メモリセルアレイ中のメモリセル置換単位ごとに冗長
救済をするための冗長メモリセルアレイと、第１のレベ
ルに対応する第１の電位の供給される第１の電源ノード
と、メモリセル置換単位ごとに対応して設けられ、対応
するメモリセル置換単位内のメモリセルに電源ノードか
ら第１の電位を供給するための複数の第１の配線と、電
源ノードから複数の第１の配線への第１の電位の供給を
それぞれ独立に停止することが可能な電位供給制御回路
とをさらに備える。
【００１２】請求項２記載のスタティック型半導体記憶
装置は、請求項１記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、第１の電源ノー
ドと複数の第１の配線との結合をそれぞれ独立に、かつ
不揮発的に遮断可能な複数の分離手段を含む。
装置は、請求項１記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、第１の電源ノー
ドと複数の第１の配線との結合をそれぞれ独立に、かつ
不揮発的に遮断可能な複数の分離手段を含む。
【００１３】請求項３記載のスタティック型半導体記憶
装置は、請求項１記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、複数の第１の配
線に供給される電位を、それぞれ独立にかつ不揮発的に
第１の電位から第２のレベルに対応する第２の電位に変
更することが可能な電位変更手段を含む。
装置は、請求項１記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、複数の第１の配
線に供給される電位を、それぞれ独立にかつ不揮発的に
第１の電位から第２のレベルに対応する第２の電位に変
更することが可能な電位変更手段を含む。
【００１４】請求項４記載のスタティック型半導体記憶
装置は、請求項３記載のスタティック型半導体記憶装置
の構成に加えて、冗長メモリセルアレイは、各々がメモ
リセル置換単位と同数のメモリセルを含む冗長置換単位
に分割され、電位変更手段は、メモリセル置換単位にそ
れぞれ対応して設けられ、対応するメモリセル置換単位
が冗長置換されることを設定するための複数の不揮発性
記憶手段と、不揮発性記憶手段にそれぞれ対応して設け
られ、不揮発性記憶手段の記憶情報に応じて、複数の第
１の配線のうち対応する第１の配線に対して供給する電
位を、それぞれ第１の電位から第２の電位に変更する複
数の電位設定手段を含み、スタティック型半導体記憶装
置は、外部からのアドレス信号に応じて、冗長置換され
るメモリセル置換単位が選択された場合に、不揮発性記
憶手段の記憶情報に応じて、冗長置換されるメモリセル
置換単位の代わりに冗長置換単位を選択する冗長選択手
段とをさらに備える。
装置は、請求項３記載のスタティック型半導体記憶装置
の構成に加えて、冗長メモリセルアレイは、各々がメモ
リセル置換単位と同数のメモリセルを含む冗長置換単位
に分割され、電位変更手段は、メモリセル置換単位にそ
れぞれ対応して設けられ、対応するメモリセル置換単位
が冗長置換されることを設定するための複数の不揮発性
記憶手段と、不揮発性記憶手段にそれぞれ対応して設け
られ、不揮発性記憶手段の記憶情報に応じて、複数の第
１の配線のうち対応する第１の配線に対して供給する電
位を、それぞれ第１の電位から第２の電位に変更する複
数の電位設定手段を含み、スタティック型半導体記憶装
置は、外部からのアドレス信号に応じて、冗長置換され
るメモリセル置換単位が選択された場合に、不揮発性記
憶手段の記憶情報に応じて、冗長置換されるメモリセル
置換単位の代わりに冗長置換単位を選択する冗長選択手
段とをさらに備える。
【００１５】請求項５記載のスタティック型半導体記憶
装置は、請求項４記載のスタティック型半導体記憶装置
の構成に加えて、不揮発性記憶手段の各々は、対応する
メモリセル置換単位が冗長置換されることを設定するた
めに切断され得るヒューズ素子を含み、電位設定手段の
各々は、不揮発性記憶手段のうちの対応する不揮発性記
憶手段に含まれるヒューズ素子が切断されているか否か
に応じて、第１の配線に対して供給する電位を変更す
る。
装置は、請求項４記載のスタティック型半導体記憶装置
の構成に加えて、不揮発性記憶手段の各々は、対応する
メモリセル置換単位が冗長置換されることを設定するた
めに切断され得るヒューズ素子を含み、電位設定手段の
各々は、不揮発性記憶手段のうちの対応する不揮発性記
憶手段に含まれるヒューズ素子が切断されているか否か
に応じて、第１の配線に対して供給する電位を変更す
る。
【００１６】請求項６記載のスタティック型半導体記憶
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第１の電位は、第
２の電位よりも低く、各メモリセル置換単位は、１行分
のメモリセル行を含む。
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第１の電位は、第
２の電位よりも低く、各メモリセル置換単位は、１行分
のメモリセル行を含む。
【００１７】請求項７記載のスタティック型半導体記憶
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第１の電位は、第
２の電位よりも低く、各メモリセル置換単位は、１列分
のメモリセル列を含む。
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第１の電位は、第
２の電位よりも低く、各メモリセル置換単位は、１列分
のメモリセル列を含む。
【００１８】請求項８記載のスタティック型半導体記憶
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数行分のメモリセル行を含む。
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数行分のメモリセル行を含む。
【００１９】請求項９記載のスタティック型半導体記憶
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数列分のメモリセル列を含む。
装置は、請求項１〜５いずれか１項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数列分のメモリセル列を含む。
【００２０】請求項１０記載のスタティック型半導体記
憶装置は、請求項８または９に記載のスタティック型半
導体記憶装置の構成に加えて、メモリセルアレイの列に
対応して設けられる複数のビット線対と、各ビット線対
に対応して設けられる複数のビット線負荷回路とをさら
に備え、不揮発性記憶手段の記憶情報に応じて、電位設
定手段が、対応する第１の配線に対して供給する電位
を、それぞれ第１の電位から第２の電位に変更するのに
応じて、置換されるメモリセル置換単位に対応するビッ
ト線負荷回路に供給される電位も不活性電位とされる。
憶装置は、請求項８または９に記載のスタティック型半
導体記憶装置の構成に加えて、メモリセルアレイの列に
対応して設けられる複数のビット線対と、各ビット線対
に対応して設けられる複数のビット線負荷回路とをさら
に備え、不揮発性記憶手段の記憶情報に応じて、電位設
定手段が、対応する第１の配線に対して供給する電位
を、それぞれ第１の電位から第２の電位に変更するのに
応じて、置換されるメモリセル置換単位に対応するビッ
ト線負荷回路に供給される電位も不活性電位とされる。
【００２１】請求項１１記載のスタティック型半導体記
憶装置は、各々が第１および第２のレベルを保持するこ
とが可能な複数のメモリセルが行列状に配列される正規
メモリセルアレイを備え、正規メモリセルアレイは、複
数のメモリセル置換単位に分割され、正規メモリセルア
レイ中のメモリセル置換単位ごとに冗長救済をするため
の冗長メモリセルアレイと、メモリセル置換単位ごとに
対応して設けられ、対応するメモリセル置換単位内のメ
モリセルに通常動作において電源ノードから第１の電位
を供給するための複数の第１の配線と、複数の第１の配
線にそれぞれ対応して設けられ、スタティック型半導体
記憶装置に対する電源供給開始後において、対応する第
１の配線の電位を第２のレベルに対応する第２の電位に
プリチャージし、対応するメモリセル置換単位がアクセ
スされることに応じて、対応する第１の配線に第１の電
位の供給を行なう複数の電位保持回路とをさらに備え
る。
憶装置は、各々が第１および第２のレベルを保持するこ
とが可能な複数のメモリセルが行列状に配列される正規
メモリセルアレイを備え、正規メモリセルアレイは、複
数のメモリセル置換単位に分割され、正規メモリセルア
レイ中のメモリセル置換単位ごとに冗長救済をするため
の冗長メモリセルアレイと、メモリセル置換単位ごとに
対応して設けられ、対応するメモリセル置換単位内のメ
モリセルに通常動作において電源ノードから第１の電位
を供給するための複数の第１の配線と、複数の第１の配
線にそれぞれ対応して設けられ、スタティック型半導体
記憶装置に対する電源供給開始後において、対応する第
１の配線の電位を第２のレベルに対応する第２の電位に
プリチャージし、対応するメモリセル置換単位がアクセ
スされることに応じて、対応する第１の配線に第１の電
位の供給を行なう複数の電位保持回路とをさらに備え
る。
【００２２】請求項１２記載のスタティック型半導体記
憶装置は、請求項１１記載のスタティック型半導体記憶
装置の構成に加えて、正規メモリセルアレイのうち、冗
長メモリセル置換単位により置換されるべきメモリセル
置換単位に対応するアドレスを不揮発的に記憶するため
の不揮発性記憶手段と、アドレス信号に応じて、置換さ
れるべきメモリセル置換単位の選択が指定されると、置
換されるべきメモリセル置換単位の代わりに冗長メモリ
セルアレイをアクセスする手段とをさらに備える。
憶装置は、請求項１１記載のスタティック型半導体記憶
装置の構成に加えて、正規メモリセルアレイのうち、冗
長メモリセル置換単位により置換されるべきメモリセル
置換単位に対応するアドレスを不揮発的に記憶するため
の不揮発性記憶手段と、アドレス信号に応じて、置換さ
れるべきメモリセル置換単位の選択が指定されると、置
換されるべきメモリセル置換単位の代わりに冗長メモリ
セルアレイをアクセスする手段とをさらに備える。
【００２３】請求項１３記載のスタティック型半導体記
憶装置は、請求項１１記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第１の電位または第２の電位レベル
を保持するラッチ回路と、スタティック型半導体記憶装
置に対する電源供給開始後において、ラッチ回路に第２
の電位を保持させるプリチャージ手段と、対応するメモ
リセル置換単位がアクセスされることに応じて、ラッチ
回路に保持される電位レベルを第２の電位から第１の電
位とする電位転換手段とを含み、対応する第１の配線に
は、ラッチ回路の保持する電位レベルが与えられる。
憶装置は、請求項１１記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第１の電位または第２の電位レベル
を保持するラッチ回路と、スタティック型半導体記憶装
置に対する電源供給開始後において、ラッチ回路に第２
の電位を保持させるプリチャージ手段と、対応するメモ
リセル置換単位がアクセスされることに応じて、ラッチ
回路に保持される電位レベルを第２の電位から第１の電
位とする電位転換手段とを含み、対応する第１の配線に
は、ラッチ回路の保持する電位レベルが与えられる。
【００２４】請求項１４記載のスタティック型半導体記
憶装置は、請求項１１記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第１の電位または第２の電位レベル
を保持するラッチ回路を含み、ラッチ回路は、互いに入
力ノードおよび出力ノードが接続される第１および第２
の反転回路を有し、第１および第２の反転回路の論理し
きい値は、スタティック型半導体記憶装置に対する電源
供給開始後において、ラッチ回路に第２の電位を保持さ
せるように設定され、対応するメモリセル置換単位がア
クセスされることに応じて、ラッチ回路に保持される電
位レベルを第２の電位から第１の電位とする電位転換手
段をさらに含み、対応する第１の配線には、ラッチ回路
の保持する電位レベルが与えられる。
憶装置は、請求項１１記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第１の電位または第２の電位レベル
を保持するラッチ回路を含み、ラッチ回路は、互いに入
力ノードおよび出力ノードが接続される第１および第２
の反転回路を有し、第１および第２の反転回路の論理し
きい値は、スタティック型半導体記憶装置に対する電源
供給開始後において、ラッチ回路に第２の電位を保持さ
せるように設定され、対応するメモリセル置換単位がア
クセスされることに応じて、ラッチ回路に保持される電
位レベルを第２の電位から第１の電位とする電位転換手
段をさらに含み、対応する第１の配線には、ラッチ回路
の保持する電位レベルが与えられる。
【００２５】請求項１５記載のスタティック型半導体記
憶装置は、請求項１３または１４記載のスタティック型
半導体記憶装置の構成に加えて、スタティック型半導体
記憶装置に対する電源供給開始後において、メモリセル
置換単位をスキャンしつつアクセスする手段をさらに備
える。
憶装置は、請求項１３または１４記載のスタティック型
半導体記憶装置の構成に加えて、スタティック型半導体
記憶装置に対する電源供給開始後において、メモリセル
置換単位をスキャンしつつアクセスする手段をさらに備
える。
【００２６】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１のスタティック型半導体記憶装置１００
０の構成を説明するための概略ブロック図である。
の実施の形態１のスタティック型半導体記憶装置１００
０の構成を説明するための概略ブロック図である。
【００２７】図１においては、説明の簡単のために二語
構成のＳＲＡＭ、すなわちデータ入出力が２つのデータ
入出力端子ＤＱ１およびＤＱ２で行われ、データＩ／Ｏ
が２系統の構成を有するＳＲＡＭを示している。
構成のＳＲＡＭ、すなわちデータ入出力が２つのデータ
入出力端子ＤＱ１およびＤＱ２で行われ、データＩ／Ｏ
が２系統の構成を有するＳＲＡＭを示している。
【００２８】図１を参照して、ＳＲＡＭ１０００は、メ
モリブロック１０１〜１０２と、外部アドレス信号を受
けて相補な内部アドレス信号を出力するアドレスバッフ
ァ１０３と、外部からの制御信号に応じてＳＲＡＭ１０
００の動作を制御するためのコントロール回路１０４
と、アドレス信号Ｚ０〜Ｚ１に応じてアクセスされるべ
きメモリブロックを選択するためのブロックセレクタ回
路１０５と、選択されたメモリブロック内においてアド
レス信号Ｘ０〜Ｘ８に応じてアクセスされるべきメモリ
セル行（ワード線）を選択するための行デコーダ１０９
と、選択されたメモリブロック内においてアドレス信号
Ｙ０〜Ｙ８に応じてアクセスされるべきメモリセル列
（ビット線対）を選択するための列デコーダ１０８と、
選択されたメモリセルにデータを書込むための書込ドラ
イバ１０６と、データ読出のためのセンスアンプ１０７
と、データ入出力端子ＤＱ１またはＤＱ２へ読み出され
たデータを出力するためのデータ出力バッファ１１０
と、データ入出力端子ＤＱ１またはＤＱ２に与えられた
書込みデータを入力するためのデータ入力バッファ１１
１と、データ出力バッファ１１０とセンスアンプ１０７
との間またはデータ入力バッファ１１１と書込みドライ
バ１０６との間でデータの授受を行うためのデータバス
１１２とを備える。データ入力バッファ１１１は、入力
保護回路を含み、外部から与えられる入力信号を内部論
理レベルに変換する。
モリブロック１０１〜１０２と、外部アドレス信号を受
けて相補な内部アドレス信号を出力するアドレスバッフ
ァ１０３と、外部からの制御信号に応じてＳＲＡＭ１０
００の動作を制御するためのコントロール回路１０４
と、アドレス信号Ｚ０〜Ｚ１に応じてアクセスされるべ
きメモリブロックを選択するためのブロックセレクタ回
路１０５と、選択されたメモリブロック内においてアド
レス信号Ｘ０〜Ｘ８に応じてアクセスされるべきメモリ
セル行（ワード線）を選択するための行デコーダ１０９
と、選択されたメモリブロック内においてアドレス信号
Ｙ０〜Ｙ８に応じてアクセスされるべきメモリセル列
（ビット線対）を選択するための列デコーダ１０８と、
選択されたメモリセルにデータを書込むための書込ドラ
イバ１０６と、データ読出のためのセンスアンプ１０７
と、データ入出力端子ＤＱ１またはＤＱ２へ読み出され
たデータを出力するためのデータ出力バッファ１１０
と、データ入出力端子ＤＱ１またはＤＱ２に与えられた
書込みデータを入力するためのデータ入力バッファ１１
１と、データ出力バッファ１１０とセンスアンプ１０７
との間またはデータ入力バッファ１１１と書込みドライ
バ１０６との間でデータの授受を行うためのデータバス
１１２とを備える。データ入力バッファ１１１は、入力
保護回路を含み、外部から与えられる入力信号を内部論
理レベルに変換する。
【００２９】なお、メモリブロック１０１に対応して、
メモリブロック１０１内のメモリセルに欠陥がある場合
に、冗長置換による救済を行なうために、冗長メモリセ
ル行１０１ＲＲおよび冗長メモリセル列１０１ＲＣが設
けられる。
メモリブロック１０１内のメモリセルに欠陥がある場合
に、冗長置換による救済を行なうために、冗長メモリセ
ル行１０１ＲＲおよび冗長メモリセル列１０１ＲＣが設
けられる。
【００３０】同様にして、メモリブロック１０２に対応
して、メモリブロック１０２内のメモリセルに欠陥があ
る場合に、冗長置換による救済を行なうために、冗長メ
モリセル行１０２ＲＲおよび冗長メモリセル列１０２Ｒ
Ｃが設けられる。
して、メモリブロック１０２内のメモリセルに欠陥があ
る場合に、冗長置換による救済を行なうために、冗長メ
モリセル行１０２ＲＲおよび冗長メモリセル列１０２Ｒ
Ｃが設けられる。
【００３１】図２は、図１に示したメモリブロック１０
１の構成をより詳細に説明するためのブロック図であ
る。メモリブロック１０２もメモリブロック１０１と同
様の構成を有する。
１の構成をより詳細に説明するためのブロック図であ
る。メモリブロック１０２もメモリブロック１０１と同
様の構成を有する。
【００３２】図２を参照して、メモリブロック１０１
は、行および列に配置されたメモリセルを備えるメモリ
セルアレイ２０１を備える。
は、行および列に配置されたメモリセルを備えるメモリ
セルアレイ２０１を備える。
【００３３】メモリブロック１０１は、さらにデータ入
出力端子ＤＱ１に対応するサブブロック１０１ａと、デ
ータ入出力端子ＤＱ２に対応するサブブロック１０１ｂ
とを含む。
出力端子ＤＱ１に対応するサブブロック１０１ａと、デ
ータ入出力端子ＤＱ２に対応するサブブロック１０１ｂ
とを含む。
【００３４】サブブロック１０１ａおよび１０１ｂの各
々は、ビット線対ごとに設けられるビット線負荷回路２
０２と、列デコーダ１０８から出力される内部列アドレ
ス信号Ｙ１および／Ｙ１、Ｙ２および／Ｙ２により制御
されて選択されたメモリセル列（ビット線対）を書込ド
ライバ１０６またはセンスアンプ１０７と選択的に接続
するマルチプレクサ２０３とを含む。なお、図２におい
ては、メモリセル列ごとに設けられる書込ドライバ１０
６およびセンスアンプ１０７は、図示省略している。
々は、ビット線対ごとに設けられるビット線負荷回路２
０２と、列デコーダ１０８から出力される内部列アドレ
ス信号Ｙ１および／Ｙ１、Ｙ２および／Ｙ２により制御
されて選択されたメモリセル列（ビット線対）を書込ド
ライバ１０６またはセンスアンプ１０７と選択的に接続
するマルチプレクサ２０３とを含む。なお、図２におい
ては、メモリセル列ごとに設けられる書込ドライバ１０
６およびセンスアンプ１０７は、図示省略している。
【００３５】ビット線負荷回路２０２は、メモリセル電
源とは別系統の電源から対応するビット線対に電流を供
給するために設けられ、各々がダイオード接続されてい
るビット線負荷トランジスタＴＬ１およびＴＬ２を含
む。
源とは別系統の電源から対応するビット線対に電流を供
給するために設けられ、各々がダイオード接続されてい
るビット線負荷トランジスタＴＬ１およびＴＬ２を含
む。
【００３６】メモリブロック１０１は、さらに、各ビッ
ト線対に対応して設けられ、メモリセル電源とは別系統
の電源から電位を供給し、ビット線対を“Ｈ”レベルに
プリチャージするためのプリチャージ電源２１０を含
む。
ト線対に対応して設けられ、メモリセル電源とは別系統
の電源から電位を供給し、ビット線対を“Ｈ”レベルに
プリチャージするためのプリチャージ電源２１０を含
む。
【００３７】プリチャージ電源２１０は、信号ＳＥＱに
より制御されてメモリセル電源とは別系統の電源からの
電位をビット線対に供給するためのＰチャンネルＭＯＳ
トランジスタＴＰ１およびＴＰ２と、信号ＳＥＱにより
制御されてビット線対の電位をイコライズするためのＰ
チャンネルＭＯＳトランジスタＴＥ１とを含む。
より制御されてメモリセル電源とは別系統の電源からの
電位をビット線対に供給するためのＰチャンネルＭＯＳ
トランジスタＴＰ１およびＴＰ２と、信号ＳＥＱにより
制御されてビット線対の電位をイコライズするためのＰ
チャンネルＭＯＳトランジスタＴＥ１とを含む。
【００３８】図３は、図１に示したＳＲＡＭ１０００の
メモリセルからの読出動作を説明するためのタイミング
チャートである。
メモリセルからの読出動作を説明するためのタイミング
チャートである。
【００３９】図２のメモリセルＭＣ１１〜ＭＣ２２は、
図３９に示した従来のメモリセルと同様の構成を有し、
トランジスタＰ１１、Ｎ１１、Ｐ１２およびＮ１２によ
り構成されるラッチによりデータが格納されている。
図３９に示した従来のメモリセルと同様の構成を有し、
トランジスタＰ１１、Ｎ１１、Ｐ１２およびＮ１２によ
り構成されるラッチによりデータが格納されている。
【００４０】図３を参照して、時刻ｔ０において外部ア
ドレスが与えられると、まず、時刻ｔ１において、プリ
チャージトランジスタＴＰ１およびＴＰ２によって、ビ
ット線は“Ｈ”レベルにプリチャージされる。さらに、
アドレス信号が行デコーダ１０９によりデコードされて
アクセスされるワード線ＷＬが活性化される。
ドレスが与えられると、まず、時刻ｔ１において、プリ
チャージトランジスタＴＰ１およびＴＰ２によって、ビ
ット線は“Ｈ”レベルにプリチャージされる。さらに、
アドレス信号が行デコーダ１０９によりデコードされて
アクセスされるワード線ＷＬが活性化される。
【００４１】選択された行のメモリセルはアクセストラ
ンジスタＴｒａ１およびＴｒａ２が導通状態となり、ビ
ット線にカラム電流が流れる。
ンジスタＴｒａ１およびＴｒａ２が導通状態となり、ビ
ット線にカラム電流が流れる。
【００４２】これにより、記憶ノードの電位が“Ｌ”レ
ベルである側のビット線／ＢＬの電位が低下していく。
ベルである側のビット線／ＢＬの電位が低下していく。
【００４３】時刻ｔ２において、列アドレス信号に応じ
て列デコーダ１０８から選択信号がマルチプレクサ２０
３に入力され、アクセスされる列のビット線対が活性化
されるとともに、センスアンプ制御信号が活性化し、セ
ンスアンプ１０７がビット線ＢＬと／ＢＬとの間に生じ
た電位差を増幅する。
て列デコーダ１０８から選択信号がマルチプレクサ２０
３に入力され、アクセスされる列のビット線対が活性化
されるとともに、センスアンプ制御信号が活性化し、セ
ンスアンプ１０７がビット線ＢＬと／ＢＬとの間に生じ
た電位差を増幅する。
【００４４】ブロックセレクタ回路１０５には、アクセ
スさせるメモリブロックを指定するためのブロックアド
レス信号が与えられ、これをデコードしてブロック選択
信号が発生される。センスアンプ１０７には、ブロック
選択信号に応じて選択的に活性化されたセンスアンプ制
御信号が入力し、選択されたブロックのデータのみがデ
ータバス１１２を介してデータ出力バッファ１１０に入
力される。
スさせるメモリブロックを指定するためのブロックアド
レス信号が与えられ、これをデコードしてブロック選択
信号が発生される。センスアンプ１０７には、ブロック
選択信号に応じて選択的に活性化されたセンスアンプ制
御信号が入力し、選択されたブロックのデータのみがデ
ータバス１１２を介してデータ出力バッファ１１０に入
力される。
【００４５】データ出力バッファ１１０では、出力イネ
ーブル信号ＯＥが“Ｈ”レベルのとき、データが出力さ
れ、信号ＯＥが“Ｌ”レベルのときは、入出力パッドは
ハイインピーダンス状態となっている。
ーブル信号ＯＥが“Ｈ”レベルのとき、データが出力さ
れ、信号ＯＥが“Ｌ”レベルのときは、入出力パッドは
ハイインピーダンス状態となっている。
【００４６】図４は、ＳＲＡＭ１０００のメモリセルへ
の書込動作を説明するためのタイミングチャートであ
る。
の書込動作を説明するためのタイミングチャートであ
る。
【００４７】時刻ｔ０において、ＳＲＡＭ１０００に外
部アドレスが与えられる。入出力パッドＤＱ１およびＤ
Ｑ２に入力した外部データは、データ入力バッファ１１
１で内部データレベルに変換される。
部アドレスが与えられる。入出力パッドＤＱ１およびＤ
Ｑ２に入力した外部データは、データ入力バッファ１１
１で内部データレベルに変換される。
【００４８】時刻ｔ１において、データ入力バッファ１
１１では書込イネーブル信号／ＷＥが“Ｌ”レベルのと
なったときデータがデータバス１１２に出力される。
１１では書込イネーブル信号／ＷＥが“Ｌ”レベルのと
なったときデータがデータバス１１２に出力される。
【００４９】時刻ｔ３において、書込ドライバ１０６に
は、ブロックセレクタ回路１０５により発生したブロッ
ク選択信号に応じて選択的に活性化される書込みドライ
バ制御信号が入力し、選択されたブロックのみの書込ド
ライバ１０６が活性化される。
は、ブロックセレクタ回路１０５により発生したブロッ
ク選択信号に応じて選択的に活性化される書込みドライ
バ制御信号が入力し、選択されたブロックのみの書込ド
ライバ１０６が活性化される。
【００５０】２本のビット線ＢＬおよび／ＢＬは、時刻
ｔ２〜ｔ４の期間、プリチャージトランジスタＴＰ１お
よびＴＰ２によって“Ｈ”レベルにプリチャージされて
いる。
ｔ２〜ｔ４の期間、プリチャージトランジスタＴＰ１お
よびＴＰ２によって“Ｈ”レベルにプリチャージされて
いる。
【００５１】時刻ｔ４において、列デコーダ１０８から
の選択信号によりマルチプレクサ２０３によりメモリセ
ル列が選択される。そして、書込バッファにより片方の
ビット線／ＢＬは“Ｌ”レベルに引下げることによっ
て、ビット線対ＢＬおよび／ＢＬにデータが書込まれ
る。一方、行デコーダにより１本のワード線ＷＬのみが
活性化され、アクセストランジスタＴｒａ１およびＴｒ
ａ２が導通状態となって、１つのメモリセルにデータが
書込まれる。
の選択信号によりマルチプレクサ２０３によりメモリセ
ル列が選択される。そして、書込バッファにより片方の
ビット線／ＢＬは“Ｌ”レベルに引下げることによっ
て、ビット線対ＢＬおよび／ＢＬにデータが書込まれ
る。一方、行デコーダにより１本のワード線ＷＬのみが
活性化され、アクセストランジスタＴｒａ１およびＴｒ
ａ２が導通状態となって、１つのメモリセルにデータが
書込まれる。
【００５２】［メモリセル電源線の構成］実施の形態１
のＳＲＡＭ１０００においては、メモリセル行の１行こ
と（またはメモリセル列の１列ごと）にメモリセル電源
線をフローティング状態とすることを可能な構成として
いる。
のＳＲＡＭ１０００においては、メモリセル行の１行こ
と（またはメモリセル列の１列ごと）にメモリセル電源
線をフローティング状態とすることを可能な構成として
いる。
【００５３】図５は、ＳＲＡＭ１０００において、複数
個のメモリセルがアレイ状に配置されたメモリセルアレ
イ中の各メモリセルへ電源電位Ｖｃｃを供給するための
メモリセル電源線の構成を説明するための概略ブロック
図である。
個のメモリセルがアレイ状に配置されたメモリセルアレ
イ中の各メモリセルへ電源電位Ｖｃｃを供給するための
メモリセル電源線の構成を説明するための概略ブロック
図である。
【００５４】図５においては、説明の簡単のために、メ
モリセルアレイ２０１は、６行８列の構成を有し、メモ
リブロック１０１および１０２は、各々６行４列のメモ
リセルを含むものとしている。
モリセルアレイ２０１は、６行８列の構成を有し、メモ
リブロック１０１および１０２は、各々６行４列のメモ
リセルを含むものとしている。
【００５５】図５に示した構成においては、メモリブロ
ック１０１内には、メモリセルに電源電位Ｖｃｓを供給
するセル電源配線ＬＭＳ１１〜ＬＭＳ１６がそれぞれメ
モリセルアレイの行方向に延在し、メモリブロック１０
２内には、メモリセルに電源電位Ｖｃｓを供給するセル
電源配線ＬＭＳ２１〜ＬＭＳ２６がそれぞれメモリセル
アレイの行方向に延在するように配置されている。
ック１０１内には、メモリセルに電源電位Ｖｃｓを供給
するセル電源配線ＬＭＳ１１〜ＬＭＳ１６がそれぞれメ
モリセルアレイの行方向に延在し、メモリブロック１０
２内には、メモリセルに電源電位Ｖｃｓを供給するセル
電源配線ＬＭＳ２１〜ＬＭＳ２６がそれぞれメモリセル
アレイの行方向に延在するように配置されている。
【００５６】この場合、メモリセル電源配線ＬＭＳ１１
〜ＬＭＳ２６のそれぞれに対応してヒューズ素子Ｆｓ１
１〜Ｆｓ２６が配置される。
〜ＬＭＳ２６のそれぞれに対応してヒューズ素子Ｆｓ１
１〜Ｆｓ２６が配置される。
【００５７】これらセル電源配線ＬＭＳ１１〜ＬＭＳ２
６には、ヒューズ素子Ｆｓ１１〜Ｆｓ２６をそれぞれ介
して、電源電位Ｖｃｃが供給されている。
６には、ヒューズ素子Ｆｓ１１〜Ｆｓ２６をそれぞれ介
して、電源電位Ｖｃｃが供給されている。
【００５８】すなわち、図５に示すように、行方向の複
数のメモリセルには共通に接続され、カラム方向には共
有されていないメモリセル電源線にヒューズ素子を取付
け、不良ビットの存在によりロウ冗長置換するときはこ
のヒューズ素子も切断する。
数のメモリセルには共通に接続され、カラム方向には共
有されていないメモリセル電源線にヒューズ素子を取付
け、不良ビットの存在によりロウ冗長置換するときはこ
のヒューズ素子も切断する。
【００５９】このようなメモリセル電源線の構成によ
り、冗長置換後、ヒューズ素子が切断された部分のメモ
リセル電源線から接地電位への電流パスが切断され、ス
タンバイ電流を完全にカットすることができる。
り、冗長置換後、ヒューズ素子が切断された部分のメモ
リセル電源線から接地電位への電流パスが切断され、ス
タンバイ電流を完全にカットすることができる。
【００６０】冗長行と冗長列がともにある場合の冗長置
換の順番は、必ずロウ（行）置換をした後、カラム
（列）置換をすることとする。
換の順番は、必ずロウ（行）置換をした後、カラム
（列）置換をすることとする。
【００６１】カラム方向にメモリセル電源線が走ってい
る場合も、同様の方法によりスタンバイ電流をカットで
きる。この場合、冗長ロウと冗長カラムがともにある場
合の冗長置換の順番は、必ずカラム置換をした後ロウ置
換をすることとする。
る場合も、同様の方法によりスタンバイ電流をカットで
きる。この場合、冗長ロウと冗長カラムがともにある場
合の冗長置換の順番は、必ずカラム置換をした後ロウ置
換をすることとする。
【００６２】［実施の形態２］実施の形態２のＳＲＡＭ
においては、メモリセル列の１列ごと（またはメモリセ
ル行の１行ごと）にメモリセル接地線をフローティング
とすることが可能な構成となっている。その他の構成は
実施の形態１のＳＲＡＭ１０００の構成と同様であるの
でその説明は繰り返さない。
においては、メモリセル列の１列ごと（またはメモリセ
ル行の１行ごと）にメモリセル接地線をフローティング
とすることが可能な構成となっている。その他の構成は
実施の形態１のＳＲＡＭ１０００の構成と同様であるの
でその説明は繰り返さない。
【００６３】図６は、実施の形態２のＳＲＡＭにおい
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位ＧＮＤを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位ＧＮＤを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
【００６４】図６においても、説明の簡単のために、メ
モリセルアレイ１０１は、６行８列の構成を有し、メモ
リブロック１０１および１０２は、各々６行４列のメモ
リセルを含むものとしている。
モリセルアレイ１０１は、６行８列の構成を有し、メモ
リブロック１０１および１０２は、各々６行４列のメモ
リセルを含むものとしている。
【００６５】図６に示した構成においては、メモリブロ
ック１０１内には、メモリセルに接地電位ＧＮＤを供給
するメモリセル接地配線ＬＭＧ１１〜ＬＭＧ１４がそれ
ぞれメモリセルアレイの列方向に延在し、メモリブロッ
ク１０２内には、メモリセルに接地電位ＧＮＤを供給す
るメモリセル接地配線ＬＭＧ２１〜ＬＭＧ２４がそれぞ
れメモリセルアレイの列方向に延在するように配置され
ている。
ック１０１内には、メモリセルに接地電位ＧＮＤを供給
するメモリセル接地配線ＬＭＧ１１〜ＬＭＧ１４がそれ
ぞれメモリセルアレイの列方向に延在し、メモリブロッ
ク１０２内には、メモリセルに接地電位ＧＮＤを供給す
るメモリセル接地配線ＬＭＧ２１〜ＬＭＧ２４がそれぞ
れメモリセルアレイの列方向に延在するように配置され
ている。
【００６６】この場合、メモリセル接地配線ＬＭＧ１１
〜ＬＭＧ２４のそれぞれに対応してヒューズ素子Ｆｃｓ
１１〜Ｆｃｓ２４が配置される。
〜ＬＭＧ２４のそれぞれに対応してヒューズ素子Ｆｃｓ
１１〜Ｆｃｓ２４が配置される。
【００６７】これらセル電源配線ＬＭＧ１１〜ＬＭＧ２
４には、ヒューズ素子Ｆｃｓ１１〜Ｆｃｓ２４をそれぞ
れ介して、電源電位Ｖｃｃが供給されている。
４には、ヒューズ素子Ｆｃｓ１１〜Ｆｃｓ２４をそれぞ
れ介して、電源電位Ｖｃｃが供給されている。
【００６８】すなわち、図６に示すように、列方向の複
数のメモリセルに共通に接続されているが、行方向には
共有されていないセル接地線にヒューズを取付け、不良
ビットの存在によりカラム冗長置換するときはこのヒュ
ーズも切断する。これにより、冗長置換後、この部分の
メモリセル電源電位からメモリセル接地線への電流パス
が切断され、スタンバイ電流を完全にカットすることか
できる。
数のメモリセルに共通に接続されているが、行方向には
共有されていないセル接地線にヒューズを取付け、不良
ビットの存在によりカラム冗長置換するときはこのヒュ
ーズも切断する。これにより、冗長置換後、この部分の
メモリセル電源電位からメモリセル接地線への電流パス
が切断され、スタンバイ電流を完全にカットすることか
できる。
【００６９】冗長行と冗長列がともにある場合の冗長置
換の順番は、まずカラム（列）置換をした後、ロウ
（行）置換をすることとする。
換の順番は、まずカラム（列）置換をした後、ロウ
（行）置換をすることとする。
【００７０】ロウ方向に接地線が走っている場合も、同
様の方法によりスタンバイ電流をカットできる。この場
合、冗長ロウと冗長カラムがともにある場合の冗長置換
の順番は、まずロウ置換をした後、カラム置換をするこ
ととする。
様の方法によりスタンバイ電流をカットできる。この場
合、冗長ロウと冗長カラムがともにある場合の冗長置換
の順番は、まずロウ置換をした後、カラム置換をするこ
ととする。
【００７１】また、カラム方向にメモリセル接地線が走
るレイアウトの場合、同時にビット線接地線ショートが
原因で流れるスタンバイ電流も削減することができると
いう効果もある。
るレイアウトの場合、同時にビット線接地線ショートが
原因で流れるスタンバイ電流も削減することができると
いう効果もある。
【００７２】［実施の形態３］実施の形態３のＳＲＡＭ
は、実施の形態１と同様に、メモリセル行の１行ごと
（またはメモリセル列の１列ごと）にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態３のＳＲＡＭでは、さらに、欠陥メモリ
セルを含むメモリセル行（またはメモリセル列）ごと
に、対応するメモリセル電源線の電位レベルを接地電位
レベルに固定することが可能である。
は、実施の形態１と同様に、メモリセル行の１行ごと
（またはメモリセル列の１列ごと）にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態３のＳＲＡＭでは、さらに、欠陥メモリ
セルを含むメモリセル行（またはメモリセル列）ごと
に、対応するメモリセル電源線の電位レベルを接地電位
レベルに固定することが可能である。
【００７３】すなわち、メモリセルＰＭＯＳトランジス
タのＮウェルの電位を供給する配線がメモリセル電源線
と共有されている場合、実施の形態１に示したようにヒ
ューズを切断してしまうことによって、メモリセル電源
線がフローティングとなってしまうと、Ｎウェルの電位
が不定となりラッチアップやリーク電流の原因となる。
タのＮウェルの電位を供給する配線がメモリセル電源線
と共有されている場合、実施の形態１に示したようにヒ
ューズを切断してしまうことによって、メモリセル電源
線がフローティングとなってしまうと、Ｎウェルの電位
が不定となりラッチアップやリーク電流の原因となる。
【００７４】図７は、実施の形態３のＳＲＡＭにおい
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ電源電位Ｖｃｃを供給す
るためのメモリセル電源線の構成を説明するための概略
ブロック図である。
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ電源電位Ｖｃｃを供給す
るためのメモリセル電源線の構成を説明するための概略
ブロック図である。
【００７５】図７を参照して、メモリブロック１０１お
よび１０２の各々において、Ｎウェルは、メモリセルの
行ごとに分離されている。
よび１０２の各々において、Ｎウェルは、メモリセルの
行ごとに分離されている。
【００７６】さらに、メモリセル電源線ＬＭＳ１１〜Ｌ
ＭＳ２６には、セル電源設定回路３００から電源電位が
供給される。
ＭＳ２６には、セル電源設定回路３００から電源電位が
供給される。
【００７７】図８は、図７に示したセル電源設定回路３
００の構成のうち、メモリセル電源線ＬＭＳ２１に関す
る部分を抜き出して示す部分ブロック図である。
００の構成のうち、メモリセル電源線ＬＭＳ２１に関す
る部分を抜き出して示す部分ブロック図である。
【００７８】他のメモリセル電源線ＬＭＳ１１〜ＬＭＳ
１６およびＬＭＳ２２〜ＬＭＳ２６に対応しても同様の
構成が設けられている。
１６およびＬＭＳ２２〜ＬＭＳ２６に対応しても同様の
構成が設けられている。
【００７９】図８において、メモリセルＭＣの構成は、
図３９に示した従来のメモリセルの構成と同様であるの
で同一部分には同一符号を付して、その説明は繰り返さ
ない。
図３９に示した従来のメモリセルの構成と同様であるの
で同一部分には同一符号を付して、その説明は繰り返さ
ない。
【００８０】図８を参照して、メモリセルＭＣを構成す
るトランジスタのうち、ＰチャネルＭＯＳ負荷トランジ
スタＰ１１およびＰ１２は、セル電源設定回路３００の
電位供給ノードｎｓｐからセル電源配線ＬＭＳ２１を介
して電源電位Ｖｃｃの供給を受ける。また、Ｐチャネル
ＭＯＳ負荷トランジスタＰ１１およびＰ１２の設けられ
るＮウェルも、セル電源配線ＬＭＳ２１を介して電源電
位Ｖｃｃの供給を受ける。
るトランジスタのうち、ＰチャネルＭＯＳ負荷トランジ
スタＰ１１およびＰ１２は、セル電源設定回路３００の
電位供給ノードｎｓｐからセル電源配線ＬＭＳ２１を介
して電源電位Ｖｃｃの供給を受ける。また、Ｐチャネル
ＭＯＳ負荷トランジスタＰ１１およびＰ１２の設けられ
るＮウェルも、セル電源配線ＬＭＳ２１を介して電源電
位Ｖｃｃの供給を受ける。
【００８１】セル電源設定回路３００は、電源電位Ｖｃ
ｃと接地電位との間に直列に接続されるキャパシタＣ２
１およびヒューズ素子Ｆｓ２２１と、キャパシタＣ２１
およびヒューズ素子Ｆｓ２２１との接続ノードｎ２１と
電源電位Ｖｃｃとの間に設けられるＰチャネルＭＯＳト
ランジスタＰ２１と、ノードｎ２１の電位を入力ノード
に受け反転した電位をノードｎｓｐに与えるインバータ
ＩＮＶ２１と、インバータＩＮＶ２１の出力ノード（ノ
ードｎｓｐ）と接地電位ＧＮＤとの間に設けられるキャ
パシタＣ２２とを備える。インバータＩＮＶ２１の出力
ノードとトランジスタＰ２１のゲートとが結合される。
ｃと接地電位との間に直列に接続されるキャパシタＣ２
１およびヒューズ素子Ｆｓ２２１と、キャパシタＣ２１
およびヒューズ素子Ｆｓ２２１との接続ノードｎ２１と
電源電位Ｖｃｃとの間に設けられるＰチャネルＭＯＳト
ランジスタＰ２１と、ノードｎ２１の電位を入力ノード
に受け反転した電位をノードｎｓｐに与えるインバータ
ＩＮＶ２１と、インバータＩＮＶ２１の出力ノード（ノ
ードｎｓｐ）と接地電位ＧＮＤとの間に設けられるキャ
パシタＣ２２とを備える。インバータＩＮＶ２１の出力
ノードとトランジスタＰ２１のゲートとが結合される。
【００８２】ここで、電源電圧Ｖｃｃとしては、外部か
ら供給される電圧レベルが用いられるか、外部電源レベ
ルを内部電源レベルに変換する内部電源回路（図示せ
ず）からの出力を用いることができる。
ら供給される電圧レベルが用いられるか、外部電源レベ
ルを内部電源レベルに変換する内部電源回路（図示せ
ず）からの出力を用いることができる。
【００８３】図８に示したセル電源設定回路３００にお
いて、不良ビットの存在により冗長置換するときは、こ
のヒューズＦｓ２２１も同時に切断することにより、行
方向の複数のメモリセルに共通に接続されているメモリ
セル電源線ＬＭＳ２１を接地レベルに固定する。
いて、不良ビットの存在により冗長置換するときは、こ
のヒューズＦｓ２２１も同時に切断することにより、行
方向の複数のメモリセルに共通に接続されているメモリ
セル電源線ＬＭＳ２１を接地レベルに固定する。
【００８４】これにより、冗長置換後、この部分のメモ
リセル電源線から接地線への電流パスは、インバータＩ
ＮＶ２１中のＰチャネルＭＯＳトランジスタがオフ状態
となることにより切断され、スタンバイ電流をカットす
ることができる。しかも、Ｎウェルの電位を接地電位に
固定することが可能となる。
リセル電源線から接地線への電流パスは、インバータＩ
ＮＶ２１中のＰチャネルＭＯＳトランジスタがオフ状態
となることにより切断され、スタンバイ電流をカットす
ることができる。しかも、Ｎウェルの電位を接地電位に
固定することが可能となる。
【００８５】以上の説明では、Ｎウェルはメモリセル行
ごとに分離され、メモリセル電源線もメモリセル行ごと
に設けられる構成について説明したが、本発明はこのよ
うな構成に限定されることなく、Ｎウェルはメモリセル
列ごとに分離され、メモリセル電源線もメモリセル列ご
とに設けられる構成としてもよい。
ごとに分離され、メモリセル電源線もメモリセル行ごと
に設けられる構成について説明したが、本発明はこのよ
うな構成に限定されることなく、Ｎウェルはメモリセル
列ごとに分離され、メモリセル電源線もメモリセル列ご
とに設けられる構成としてもよい。
【００８６】なお、セル電源設定回路３００に電源電位
を供給する電源配線と、ビット線負荷回路２０２および
プリチャージ回路２０３に電源電位を供給する電源配線
とは、別系統の電源配線としてもよい。
を供給する電源配線と、ビット線負荷回路２０２および
プリチャージ回路２０３に電源電位を供給する電源配線
とは、別系統の電源配線としてもよい。
【００８７】［実施の形態４］実施の形態４のＳＲＡＭ
は、実施の形態２と同様に、メモリセル列の１列ごと
（またはメモリセル行の１行ごと）にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態４のＳＲＡＭでは、さらに、欠陥メモリ
セルを含むメモリセル列（またはメモリセル行）ごと
に、対応するメモリセル接地線を電源電位Ｖｃｃレベル
に固定することが可能な構成となっている。
は、実施の形態２と同様に、メモリセル列の１列ごと
（またはメモリセル行の１行ごと）にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態４のＳＲＡＭでは、さらに、欠陥メモリ
セルを含むメモリセル列（またはメモリセル行）ごと
に、対応するメモリセル接地線を電源電位Ｖｃｃレベル
に固定することが可能な構成となっている。
【００８８】すなわち、メモリセルＮＭＯＳトランジス
タのＰウェルの電位を供給する配線が、メモリセル接地
線と共有されている場合、実施の形態２のようにヒュー
ズを切断することによって、メモリセル接地線をフロー
ティング状態としてしまうと、Ｐウェル電位が不定とな
りラッチアップやリーク電流の原因となる。
タのＰウェルの電位を供給する配線が、メモリセル接地
線と共有されている場合、実施の形態２のようにヒュー
ズを切断することによって、メモリセル接地線をフロー
ティング状態としてしまうと、Ｐウェル電位が不定とな
りラッチアップやリーク電流の原因となる。
【００８９】図９は、実施の形態４のＳＲＡＭにおい
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位ＧＮＤを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位ＧＮＤを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
【００９０】図９を参照して、メモリブロック１０１お
よび１０２の各々において、Ｐウェルは、メモリセルの
列ごとに分離されている。
よび１０２の各々において、Ｐウェルは、メモリセルの
列ごとに分離されている。
【００９１】さらに、メモリセル接地線ＬＭＧ１１〜Ｌ
ＭＧ２４には、セル接地設定回路３１０から接地電位が
供給される。
ＭＧ２４には、セル接地設定回路３１０から接地電位が
供給される。
【００９２】図１０は、図９に示したセル接地設定回路
３１０の構成のうち、メモリセル接地線ＬＭＧ２１に関
する部分を抜き出して示す部分ブロック図である。
３１０の構成のうち、メモリセル接地線ＬＭＧ２１に関
する部分を抜き出して示す部分ブロック図である。
【００９３】他のメモリセル接地線ＬＭＧ１１〜ＬＭＧ
１４およびＬＭＧ２２〜ＬＭＧ２４に対応しても同様の
構成が設けられている。
１４およびＬＭＧ２２〜ＬＭＧ２４に対応しても同様の
構成が設けられている。
【００９４】図１０においても、メモリセルＭＣの構成
は、図３９に示した従来のメモリセルの構成と同様であ
るので同一部分には同一符号を付して、その説明は繰り
返さない。
は、図３９に示した従来のメモリセルの構成と同様であ
るので同一部分には同一符号を付して、その説明は繰り
返さない。
【００９５】図１０を参照して、メモリセルＭＣを構成
するトランジスタのうち、ＮチャネルＭＯＳドライバト
ランジスタＮ１１およびＮ１２は、セル接地設定回路３
１０の電位供給ノードｎｇｐからセル接地配線ＬＭＧ２
１を介して接地電位ＧＮＤの供給を受ける。また、Ｎチ
ャネルＭＯＳドライバトランジスタＮ１１およびＮ１２
ならびにＮチャンネルアクセストランジスタＴｒａ１お
よびＴｒａ２の設けられるＰウェルも、セル接地配線Ｌ
ＭＧ２１を介して接地電位ＧＮＤの供給を受ける。
するトランジスタのうち、ＮチャネルＭＯＳドライバト
ランジスタＮ１１およびＮ１２は、セル接地設定回路３
１０の電位供給ノードｎｇｐからセル接地配線ＬＭＧ２
１を介して接地電位ＧＮＤの供給を受ける。また、Ｎチ
ャネルＭＯＳドライバトランジスタＮ１１およびＮ１２
ならびにＮチャンネルアクセストランジスタＴｒａ１お
よびＴｒａ２の設けられるＰウェルも、セル接地配線Ｌ
ＭＧ２１を介して接地電位ＧＮＤの供給を受ける。
【００９６】セル接地設定回路３１０は、電源電位Ｖｃ
ｃと接地電位との間に直列に接続されるヒューズ素子Ｆ
ｓ３２１およびキャパシタＣ３１と、ヒューズ素子Ｆｓ
３２１およびキャパシタＣ３１との接続ノードｎ３１と
接地電位ＧＮＤとの間に設けられるＮチャネルＭＯＳト
ランジスタＮ３１と、ノードｎ３１の電位を入力ノード
に受け反転した電位をノードｎｇｐに与えるインバータ
ＩＮＶ３１と、インバータＩＮＶ３１の出力ノード（ノ
ードｎｇｐ）と電源電位Ｖｃｃとの間に設けられるキャ
パシタＣ３２とを備える。インバータＩＮＶ３１の出力
ノードとトランジスタＮ３１のゲートとが結合される。
ｃと接地電位との間に直列に接続されるヒューズ素子Ｆ
ｓ３２１およびキャパシタＣ３１と、ヒューズ素子Ｆｓ
３２１およびキャパシタＣ３１との接続ノードｎ３１と
接地電位ＧＮＤとの間に設けられるＮチャネルＭＯＳト
ランジスタＮ３１と、ノードｎ３１の電位を入力ノード
に受け反転した電位をノードｎｇｐに与えるインバータ
ＩＮＶ３１と、インバータＩＮＶ３１の出力ノード（ノ
ードｎｇｐ）と電源電位Ｖｃｃとの間に設けられるキャ
パシタＣ３２とを備える。インバータＩＮＶ３１の出力
ノードとトランジスタＮ３１のゲートとが結合される。
【００９７】図１０に示したセル接地設定回路３１０に
おいて、不良ビットの存在により冗長置換するときは、
このヒューズＦｓ３２１も同時に切断することにより、
列方向の複数のメモリセルに共通に接続されているメモ
リセル接地線ＬＭＧ２１を電源電位レベルＶｃｃに固定
する。
おいて、不良ビットの存在により冗長置換するときは、
このヒューズＦｓ３２１も同時に切断することにより、
列方向の複数のメモリセルに共通に接続されているメモ
リセル接地線ＬＭＧ２１を電源電位レベルＶｃｃに固定
する。
【００９８】これにより、冗長置換後、この部分のメモ
リセル電源線から接地線への電流パスはインバータＩＮ
Ｖ３１中のＮチャネルＭＯＳトランジスタがオフ状態と
なることにより切断され、スタンバイ電流をカットする
ことができる。しかも、Ｐウェルの電位を電源電位Ｖｃ
ｃレベルに固定することができる以上の説明では、Ｐウ
ェルはメモリセル列ごとに分離され、メモリセル接地線
もメモリセル列ごとに設けられる構成について説明した
が、本発明はこのような構成に限定されることなく、Ｐ
ウェルはメモリセル行ごとに分離され、メモリセル接地
線もメモリセル行ごとに設けられる構成としてもよい。
リセル電源線から接地線への電流パスはインバータＩＮ
Ｖ３１中のＮチャネルＭＯＳトランジスタがオフ状態と
なることにより切断され、スタンバイ電流をカットする
ことができる。しかも、Ｐウェルの電位を電源電位Ｖｃ
ｃレベルに固定することができる以上の説明では、Ｐウ
ェルはメモリセル列ごとに分離され、メモリセル接地線
もメモリセル列ごとに設けられる構成について説明した
が、本発明はこのような構成に限定されることなく、Ｐ
ウェルはメモリセル行ごとに分離され、メモリセル接地
線もメモリセル行ごとに設けられる構成としてもよい。
【００９９】また、列方向にメモリセル接地線が走るレ
イアウトの場合、同時にビット線―メモリセル接地線間
のショートが原因で流れるスタンバイ電流も削減するこ
とができるという効果もある。
イアウトの場合、同時にビット線―メモリセル接地線間
のショートが原因で流れるスタンバイ電流も削減するこ
とができるという効果もある。
【０１００】［実施の形態５］実施の形態５のＳＲＡＭ
においては、複数行の一括置換でメモリセル電源線をフ
ローティング（または接地電位レベル）とする場合、ま
たはメモリセル接地線をフローティング（または電源電
位Ｖｃｃレベル）とする場合に、欠陥メモリセルにおけ
るリーク電流を抑制可能な構成を設ける。
においては、複数行の一括置換でメモリセル電源線をフ
ローティング（または接地電位レベル）とする場合、ま
たはメモリセル接地線をフローティング（または電源電
位Ｖｃｃレベル）とする場合に、欠陥メモリセルにおけ
るリーク電流を抑制可能な構成を設ける。
【０１０１】すなわち、分割ワード線方式が用いられて
いる場合、しばしばメインデコーダ１０９が発生するロ
ウ選択信号ＭＡＩＮＷＬにより選択される複数のメモリ
セル行単位ＲＵ１〜ＲＵ３で、複数行一括の冗長置換が
行なわれる。
いる場合、しばしばメインデコーダ１０９が発生するロ
ウ選択信号ＭＡＩＮＷＬにより選択される複数のメモリ
セル行単位ＲＵ１〜ＲＵ３で、複数行一括の冗長置換が
行なわれる。
【０１０２】図１１は、複数個のメモリセルがアレイ状
に配置されたメモリセルアレイ中の各メモリセルへ、メ
モリセル行単位ＲＵ１〜ＲＵ３ごとに電源電位Ｖｃｃを
供給するためのメモリセル電源線の構成を説明するため
の概略ブロック図である。
に配置されたメモリセルアレイ中の各メモリセルへ、メ
モリセル行単位ＲＵ１〜ＲＵ３ごとに電源電位Ｖｃｃを
供給するためのメモリセル電源線の構成を説明するため
の概略ブロック図である。
【０１０３】図１１を参照して、メモリセル行単位ＲＵ
１〜ＲＵ３の各々は、メモリブロック１０１および１０
２にわたる２つのメモリセル行を含む。メモリセル行単
位ＲＵ１〜ＲＵ３に対応して、それぞれセル電源配線Ｌ
ＭＳ１〜ＬＭＳ３が設けられる。ヒューズ素子Ｆｓ１〜
Ｆｓ３は、冗長行一括置換単位に相当するメモリセル行
単位ＲＵ１〜ＲＵ３ごとに設けられる。セル電源配線Ｌ
ＭＳ１〜ＬＭＳ３には、ヒューズ素子Ｆｓ１〜Ｆｓ３を
それぞれ介して、電源電位Ｖｃｃが供給されている。
１〜ＲＵ３の各々は、メモリブロック１０１および１０
２にわたる２つのメモリセル行を含む。メモリセル行単
位ＲＵ１〜ＲＵ３に対応して、それぞれセル電源配線Ｌ
ＭＳ１〜ＬＭＳ３が設けられる。ヒューズ素子Ｆｓ１〜
Ｆｓ３は、冗長行一括置換単位に相当するメモリセル行
単位ＲＵ１〜ＲＵ３ごとに設けられる。セル電源配線Ｌ
ＭＳ１〜ＬＭＳ３には、ヒューズ素子Ｆｓ１〜Ｆｓ３を
それぞれ介して、電源電位Ｖｃｃが供給されている。
【０１０４】このような構成により、ヒューズの数を減
少させることが可能となり、レイアウト面積を削減でき
る。
少させることが可能となり、レイアウト面積を削減でき
る。
【０１０５】なお、図１１の構成においても、実施の形
態２と同様に、各セル電源配線ＬＭＳ１〜ＬＭＳ３に
は、セル電源設定回路３００から電源電位Ｖｃｃが供給
される構成としてもよい。
態２と同様に、各セル電源配線ＬＭＳ１〜ＬＭＳ３に
は、セル電源設定回路３００から電源電位Ｖｃｃが供給
される構成としてもよい。
【０１０６】また、メモリセル行単位ＲＵ１〜ＲＵ３ご
とに、セル接地配線が設けられ、ヒューズ素子Ｆｓ１〜
Ｆｓ３をそれぞれ介して、接地電位が供給される構成と
してもよい。この場合、さらに実施の形態４と同様に、
メモリセル行単位ＲＵ１〜ＲＵ３ごとに設けられるセル
接地配線には、セル接地設定回路３１０から接地電位が
供給される構成としてもよい。
とに、セル接地配線が設けられ、ヒューズ素子Ｆｓ１〜
Ｆｓ３をそれぞれ介して、接地電位が供給される構成と
してもよい。この場合、さらに実施の形態４と同様に、
メモリセル行単位ＲＵ１〜ＲＵ３ごとに設けられるセル
接地配線には、セル接地設定回路３１０から接地電位が
供給される構成としてもよい。
【０１０７】さらに、以上の説明では、複数のメモリセ
ル行を含むメモリセル行単位ＲＵ１〜ＲＵ３ごとに、一
括して冗長置換が行なわれるものとしたが、本発明はこ
のような場合に限定されず、複数のメモリセル列を含む
メモリセル列単位ごとに、一括して冗長置換が行なわれ
る構成としてもよい。
ル行を含むメモリセル行単位ＲＵ１〜ＲＵ３ごとに、一
括して冗長置換が行なわれるものとしたが、本発明はこ
のような場合に限定されず、複数のメモリセル列を含む
メモリセル列単位ごとに、一括して冗長置換が行なわれ
る構成としてもよい。
【０１０８】この場合、メモリセル列単位ごとにセル電
源配線が設けられ、セル電源配線にはそれぞれヒューズ
素子を介して電源電位が供給される。さらに、各セル電
源配線には、実施の形態３と同様にセル電源設定回路３
００から電源電位Ｖｃｃが供給される構成としてもよ
い。
源配線が設けられ、セル電源配線にはそれぞれヒューズ
素子を介して電源電位が供給される。さらに、各セル電
源配線には、実施の形態３と同様にセル電源設定回路３
００から電源電位Ｖｃｃが供給される構成としてもよ
い。
【０１０９】また、メモリセル列単位ごとに、セル接地
配線が設けられ、ヒューズ素子をそれぞれ介して、接地
電位が供給される構成としてもよい。この場合、さらに
実施の形態４と同様に、メモリセル列単位ごとに設けら
れるセル接地配線には、セル接地設定回路３１０から接
地電位が供給される構成としてもよい。
配線が設けられ、ヒューズ素子をそれぞれ介して、接地
電位が供給される構成としてもよい。この場合、さらに
実施の形態４と同様に、メモリセル列単位ごとに設けら
れるセル接地配線には、セル接地設定回路３１０から接
地電位が供給される構成としてもよい。
【０１１０】言いかえると、メモリセル電源線またはメ
モリセル接地線を隣接する複数のメモリセル間で共有す
るレイアウトである場合、冗長一括置換単位ごとにメモ
リセル電源線またはメモリセル接地線が独立したレイア
ウトとしている。
モリセル接地線を隣接する複数のメモリセル間で共有す
るレイアウトである場合、冗長一括置換単位ごとにメモ
リセル電源線またはメモリセル接地線が独立したレイア
ウトとしている。
【０１１１】また、カラム方向にメモリセル接地線が走
るレイアウトでメモリセル接地線をフローティングまた
は電源電位レベルにする場合、同時にビット線接地線シ
ョートが原因で流れるスタンバイ電流も削減することが
できるという効果もある。
るレイアウトでメモリセル接地線をフローティングまた
は電源電位レベルにする場合、同時にビット線接地線シ
ョートが原因で流れるスタンバイ電流も削減することが
できるという効果もある。
【０１１２】［実施の形態６］実施の形態６のＳＲＡＭ
は、メモリセル列方向にメモリセル電源線ＬＭＳ１１〜
ＬＭＳ１４およびＬＭＳ２１〜ＬＭＳ２４が配置される
レイアウトを有する。さらに、実施の形態６のＳＲＡＭ
においては、メモリセル電源線をフローティング（また
は接地レベル）にするヒューズによって、同時にビット
線負荷回路２０２に電源電位を供給するビット線負荷電
源配線もフローティング（または接地レベル）にする構
成となっている。
は、メモリセル列方向にメモリセル電源線ＬＭＳ１１〜
ＬＭＳ１４およびＬＭＳ２１〜ＬＭＳ２４が配置される
レイアウトを有する。さらに、実施の形態６のＳＲＡＭ
においては、メモリセル電源線をフローティング（また
は接地レベル）にするヒューズによって、同時にビット
線負荷回路２０２に電源電位を供給するビット線負荷電
源配線もフローティング（または接地レベル）にする構
成となっている。
【０１１３】図１２は、実施の形態６の冗長置換を説明
するためのブロック図である。すなわち、図１２に示す
ように、メモリセル列方向にメモリセル電源線ＬＭＳ１
１〜ＬＭＳ２４が走っているレイアウトの場合、メモリ
セル電源線ＬＭＳ１１〜ＬＭＳ２４とビット線負荷回路
２０２に電源電位Ｖｃｃを供給するビット線負荷電源配
線ＬＢＬ１１〜ＬＢＬ２４との組ごとに共通に、それぞ
れヒューズ素子Ｆｃｓ１１〜Ｆｃｓ２４を配置する。
するためのブロック図である。すなわち、図１２に示す
ように、メモリセル列方向にメモリセル電源線ＬＭＳ１
１〜ＬＭＳ２４が走っているレイアウトの場合、メモリ
セル電源線ＬＭＳ１１〜ＬＭＳ２４とビット線負荷回路
２０２に電源電位Ｖｃｃを供給するビット線負荷電源配
線ＬＢＬ１１〜ＬＢＬ２４との組ごとに共通に、それぞ
れヒューズ素子Ｆｃｓ１１〜Ｆｃｓ２４を配置する。
【０１１４】これにより、メモリセルの記憶ノード間の
ショートによるスタンバイ電流の増加だけでなく、ビッ
ト線と接地線との間のショートが原因で流れるスタンバ
イ電流の増加も抑制することが可能となる。
ショートによるスタンバイ電流の増加だけでなく、ビッ
ト線と接地線との間のショートが原因で流れるスタンバ
イ電流の増加も抑制することが可能となる。
【０１１５】また、図１２に示した構成においても、実
施の形態３と同様に、セル電源配線ＬＭＳ１１〜ＬＭＳ
２４の各々には、セル電源設定回路３００から電源電位
Ｖｃｃが供給される構成としてもよい。
施の形態３と同様に、セル電源配線ＬＭＳ１１〜ＬＭＳ
２４の各々には、セル電源設定回路３００から電源電位
Ｖｃｃが供給される構成としてもよい。
【０１１６】［実施の形態７］実施の形態７のＳＲＡＭ
では、１行ごとの冗長置換を行う場合であって、メモリ
セル電源線ＬＭＳを接地レベルにするヒューズ素子（ま
たはメモリセル接地線ＬＭＧを電源電位Ｖｃｃレベルに
するヒューズ素子）を冗長置換アドレスを指定するため
のヒューズ素子としても用いる構成となっている。
では、１行ごとの冗長置換を行う場合であって、メモリ
セル電源線ＬＭＳを接地レベルにするヒューズ素子（ま
たはメモリセル接地線ＬＭＧを電源電位Ｖｃｃレベルに
するヒューズ素子）を冗長置換アドレスを指定するため
のヒューズ素子としても用いる構成となっている。
【０１１７】図１３は、実施の形態７のメモリセルアレ
イ、行デコーダ、列デコーダの構成を説明するための概
略ブロック図である。
イ、行デコーダ、列デコーダの構成を説明するための概
略ブロック図である。
【０１１８】図１３に示すように、実施の形態７のＳＲ
ＡＭでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。
ＡＭでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。
【０１１９】すなわち、行デコーダ１０９は、メインワ
ード線ＭＷＬを選択的に駆動するためのメイン行デコー
ダ１０９ａと、メモリセルアレイ１０１および１０２に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部１０９ｂ１および１０９ｂ２と
を含む構成となっている。
ード線ＭＷＬを選択的に駆動するためのメイン行デコー
ダ１０９ａと、メモリセルアレイ１０１および１０２に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部１０９ｂ１および１０９ｂ２と
を含む構成となっている。
【０１２０】１本のメインワード線ＭＷＬに対応して、
ローカルデコーダ部１０９ｂ１および１０９ｂ２のそれ
ぞれには、ローカルデコーダＬＷＤが設けられ、ローカ
ルデコーダＬＷＤは、サブデコード信号１／４ＳＥＬＥ
ＣＴ０〜３により、サブワード線ＷＬ０〜ＷＬ３のいず
れか１つを選択的に活性化する。
ローカルデコーダ部１０９ｂ１および１０９ｂ２のそれ
ぞれには、ローカルデコーダＬＷＤが設けられ、ローカ
ルデコーダＬＷＤは、サブデコード信号１／４ＳＥＬＥ
ＣＴ０〜３により、サブワード線ＷＬ０〜ＷＬ３のいず
れか１つを選択的に活性化する。
【０１２１】また、図１に示した構成と同様に、メモリ
ブロック１０１に対応して、メモリブロック１０１内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行１０１ＲＲが設けられ
る。また、メモリブロック１０２に対応して、メモリブ
ロック１０２内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行１０
２ＲＲが設けられる。
ブロック１０１に対応して、メモリブロック１０１内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行１０１ＲＲが設けられ
る。また、メモリブロック１０２に対応して、メモリブ
ロック１０２内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行１０
２ＲＲが設けられる。
【０１２２】冗長メモリセル行１０１ＲＲおよび１０２
ＲＲには、１本の冗長メインワード線ＲＭＷＬに対応し
て、ローカルデコーダ部１０９ｂ１および１０９ｂ２の
それぞれに、ローカルデコーダＲＬＷＤが設けられ、ロ
ーカルデコーダＲＬＷＤは、スペアワード線ＳＷＬを選
択的に活性化する。
ＲＲには、１本の冗長メインワード線ＲＭＷＬに対応し
て、ローカルデコーダ部１０９ｂ１および１０９ｂ２の
それぞれに、ローカルデコーダＲＬＷＤが設けられ、ロ
ーカルデコーダＲＬＷＤは、スペアワード線ＳＷＬを選
択的に活性化する。
【０１２３】また、図７に示したのと同様に、メモリセ
ル電源配線ＬＭＳに供給される電位を制御するためにセ
ル電源設定回路３００が設けられる。
ル電源配線ＬＭＳに供給される電位を制御するためにセ
ル電源設定回路３００が設けられる。
【０１２４】図１４は、図１３に示した構成のうち、１
つのサブワード線ＷＬ０と、このサブワード線ＷＬ０に
接続されるメモリセルＭＣに欠陥がある場合に置換され
る冗長行に対応するスペアワード線ＳＷＬを抜き出して
しめすブロック図である。
つのサブワード線ＷＬ０と、このサブワード線ＷＬ０に
接続されるメモリセルＭＣに欠陥がある場合に置換され
る冗長行に対応するスペアワード線ＳＷＬを抜き出して
しめすブロック図である。
【０１２５】図１４を参照して、正規メモリセルＭＣお
よびそのＮウェルには、通常は、セル電源設定回路３０
０からのメモリセル電源配線ＬＭＳにより電源電位Ｖｃ
ｃが供給される。一方、冗長メモリセルＲＭＣおよびそ
のＮウェルには、冗長セルメモリセル電源配線ＲＬＭＳ
により電源電位Ｖｃｃが供給される。
よびそのＮウェルには、通常は、セル電源設定回路３０
０からのメモリセル電源配線ＬＭＳにより電源電位Ｖｃ
ｃが供給される。一方、冗長メモリセルＲＭＣおよびそ
のＮウェルには、冗長セルメモリセル電源配線ＲＬＭＳ
により電源電位Ｖｃｃが供給される。
【０１２６】冗長置換を行う際には、セル電源設定回路
３００中のヒューズ素子Ｆｓ２２１が切断され、メモリ
セル電源配線ＬＭＳの電位は接地電位に固定される。
３００中のヒューズ素子Ｆｓ２２１が切断され、メモリ
セル電源配線ＬＭＳの電位は接地電位に固定される。
【０１２７】ローカルデコーダＬＷＤは、メインワード
線ＭＷＬの活性化に応じて、“Ｌ”レベルとなる信号／
ＭＡＩＮＷＬによりゲート電位が制御され、メモリセル
電源配線ＬＭＳとソースが接続するＰチャネルＭＯＳト
ランジスタＰＬ１１と、トランジスタＰＬ１１のドレイ
ンとサブワード線ＷＬ０との間に設けられ、活性状態で
“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ０
によりゲート電位が制御されるＰチャネルＭＯＳトラン
ジスタＰＬ１２と、サブワード線ＷＬ０と接地電位との
間に設けられ、信号／ＭＡＩＮＷＬによりゲート電位が
制御されるＮチャネルＭＯＳトランジスタＮＬ１１と、
サブワード線ＷＬ０と接地電位との間に設けられ、サブ
デコード信号／１／４ＳＥＬＥＣＴ０によりゲート電位
が制御されるＮチャネルＭＯＳトランジスタＮＬ１２と
を含む。なお、図１４では、図示省略しているが、ロー
カルデコーダＬＷＤは、サブデコード信号／１／４ＳＥ
ＬＥＣＴ０の代わりに、サブデコード信号／１／４ＳＥ
ＬＥＣＴ１〜３をそれぞれ受けて、サブワード線ＷＬ１
〜ＷＬ３を駆動するための構成を含んでいる。
線ＭＷＬの活性化に応じて、“Ｌ”レベルとなる信号／
ＭＡＩＮＷＬによりゲート電位が制御され、メモリセル
電源配線ＬＭＳとソースが接続するＰチャネルＭＯＳト
ランジスタＰＬ１１と、トランジスタＰＬ１１のドレイ
ンとサブワード線ＷＬ０との間に設けられ、活性状態で
“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ０
によりゲート電位が制御されるＰチャネルＭＯＳトラン
ジスタＰＬ１２と、サブワード線ＷＬ０と接地電位との
間に設けられ、信号／ＭＡＩＮＷＬによりゲート電位が
制御されるＮチャネルＭＯＳトランジスタＮＬ１１と、
サブワード線ＷＬ０と接地電位との間に設けられ、サブ
デコード信号／１／４ＳＥＬＥＣＴ０によりゲート電位
が制御されるＮチャネルＭＯＳトランジスタＮＬ１２と
を含む。なお、図１４では、図示省略しているが、ロー
カルデコーダＬＷＤは、サブデコード信号／１／４ＳＥ
ＬＥＣＴ０の代わりに、サブデコード信号／１／４ＳＥ
ＬＥＣＴ１〜３をそれぞれ受けて、サブワード線ＷＬ１
〜ＷＬ３を駆動するための構成を含んでいる。
【０１２８】さらに、冗長置換を行う場合にスペアワー
ド線ＳＷＬを駆動するための冗長ローカルデコーダＲＬ
ＷＤには、メモリセル電源配線ＬＭＳの電位レベルと信
号／ＭＡＩＮＷＬとサブデコード信号／１／４ＳＥＬＥ
ＣＴ０とを受ける３入力ＮＯＲゲートＲＮＧ１１と、Ｎ
ＯＲゲートＲＮＧ１１の出力を受けて反転してスペアワ
ード線選択信号ＳＷＳＬを生成するためのインバータＲ
ＩＮＶ１１と、電源電位Ｖｃｃとスペアワード線ＳＷＬ
との間に設けられ、ゲートに信号ＳＷＳＬを受けるＰチ
ャネルＭＯＳトランジスタＰＳ１１と、スペアワード線
ＳＷＬと接地電位との間に設けられ、冗長メインワード
線ＲＭＷＬが活性化するのに応じて“Ｌ”レベルとなる
信号／ＷＬＥをゲートに受けるＮチャンネルＭＯＳトラ
ンジスタＮＳ１１とが設けられる。
ド線ＳＷＬを駆動するための冗長ローカルデコーダＲＬ
ＷＤには、メモリセル電源配線ＬＭＳの電位レベルと信
号／ＭＡＩＮＷＬとサブデコード信号／１／４ＳＥＬＥ
ＣＴ０とを受ける３入力ＮＯＲゲートＲＮＧ１１と、Ｎ
ＯＲゲートＲＮＧ１１の出力を受けて反転してスペアワ
ード線選択信号ＳＷＳＬを生成するためのインバータＲ
ＩＮＶ１１と、電源電位Ｖｃｃとスペアワード線ＳＷＬ
との間に設けられ、ゲートに信号ＳＷＳＬを受けるＰチ
ャネルＭＯＳトランジスタＰＳ１１と、スペアワード線
ＳＷＬと接地電位との間に設けられ、冗長メインワード
線ＲＭＷＬが活性化するのに応じて“Ｌ”レベルとなる
信号／ＷＬＥをゲートに受けるＮチャンネルＭＯＳトラ
ンジスタＮＳ１１とが設けられる。
【０１２９】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、かつ、サブワード線ＷＬ０を選択する
ために信号／ＭＡＩＮＷＬとサブデコード信号／１／４
ＳＥＬＥＣＴ０とがともに“Ｌ”レベルとなると、信号
ＳＷＳＬが“Ｌ”レベルとなり、ＰチャンネルＭＯＳト
ランジスタＰＳ１１が導通状態となって、スペアワード
線ＳＷＬが活性化される。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、かつ、サブワード線ＷＬ０を選択する
ために信号／ＭＡＩＮＷＬとサブデコード信号／１／４
ＳＥＬＥＣＴ０とがともに“Ｌ”レベルとなると、信号
ＳＷＳＬが“Ｌ”レベルとなり、ＰチャンネルＭＯＳト
ランジスタＰＳ１１が導通状態となって、スペアワード
線ＳＷＬが活性化される。
【０１３０】すなわち、実施の形態１〜６では、冗長置
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図１４に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Ｆｓ
２２１を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図１４に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Ｆｓ
２２１を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
【０１３１】つまり、メモリセル電源配線を接地レベル
にするヒューズ素子を切ることにより、正規のワード線
に対する選択信号が到達しても、正規ワード線が活性化
されなくなり、代わりにスペアワード線が活性化される
ようになる。これにより、メモリセル冗長置換用ヒュー
ズやプログラム回路を省略し、レイアウト面積を低減す
ることが可能となる。
にするヒューズ素子を切ることにより、正規のワード線
に対する選択信号が到達しても、正規ワード線が活性化
されなくなり、代わりにスペアワード線が活性化される
ようになる。これにより、メモリセル冗長置換用ヒュー
ズやプログラム回路を省略し、レイアウト面積を低減す
ることが可能となる。
【０１３２】なお、以上の説明では、１行ごとのロウ冗
長置換を行う構成において、メモリセル電源配線を接地
レベルにするヒューズ素子を冗長置換アドレスを指定す
るためのヒューズ素子と共用する構成について説明した
が、１行ごとのロウ冗長置換を行う構成において、メモ
リセル接地配線を電源電位Ｖｃｃレベルにするヒューズ
素子を冗長置換アドレスを指定するためのヒューズ素子
としても用いる構成とすることも可能である。
長置換を行う構成において、メモリセル電源配線を接地
レベルにするヒューズ素子を冗長置換アドレスを指定す
るためのヒューズ素子と共用する構成について説明した
が、１行ごとのロウ冗長置換を行う構成において、メモ
リセル接地配線を電源電位Ｖｃｃレベルにするヒューズ
素子を冗長置換アドレスを指定するためのヒューズ素子
としても用いる構成とすることも可能である。
【０１３３】つまり、メモリセル接地配線を電源電位Ｖ
ｃｃレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図１４の回路構成
のうち、セル電源設定回路３００の部分を図１０に示し
たようなセル接地設定回路３１０のように変更し、論理
回路ＲＮＧ１１への入力信号のうち、メモリセル電源配
線ＬＭＳの電位が入力される代わりにインバータＩＮＶ
３１の入力ノードの電位に置き換えることにより実現が
可能である。
ｃｃレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図１４の回路構成
のうち、セル電源設定回路３００の部分を図１０に示し
たようなセル接地設定回路３１０のように変更し、論理
回路ＲＮＧ１１への入力信号のうち、メモリセル電源配
線ＬＭＳの電位が入力される代わりにインバータＩＮＶ
３１の入力ノードの電位に置き換えることにより実現が
可能である。
【０１３４】また、“Ｈ”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したワード線の
電位をカラム選択信号とみなすことで、カラム冗長に適
用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したワード線の
電位をカラム選択信号とみなすことで、カラム冗長に適
用する構成とすることも可能である。
【０１３５】なお、不良ロウの非選択用のヒューズ素子
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図１４の冗長ローカルデコーダ
ＲＬＷＤは必要なくなる。
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図１４の冗長ローカルデコーダ
ＲＬＷＤは必要なくなる。
【０１３６】［実施の形態７の変形例１］図１５は、図
１４に示した実施の形態７の構成の第１の変形例を示す
概略ブロック図である。
１４に示した実施の形態７の構成の第１の変形例を示す
概略ブロック図である。
【０１３７】図１５で示した構成は、図１４に示した構
成と比べて、ローカルデコーダＬＷＤの構成が異なる。
成と比べて、ローカルデコーダＬＷＤの構成が異なる。
【０１３８】すなわち、図１５を参照して、ローカルデ
コーダＬＷＤは、セル電源設定回路３００の内部ノード
ｎ２１によりゲート電位が制御され、電源電位Ｖｃｃを
ソースに受けるＰチャンネルＭＯＳトランジスタＰＬ１
３と、信号／ＭＡＩＮＷＬによりゲート電位が制御さ
れ、トランジスタＰＬ１３のドレインとソースが接続す
るＰチャネルＭＯＳトランジスタＰＬ１１と、トランジ
スタＰＬ１１のドレインとサブワード線ＷＬ０との間に
設けられ、信号／１／４ＳＥＬＥＣＴ０によりゲート電
位が制御されるＰチャネルＭＯＳトランジスタＰＬ１２
と、サブワード線ＷＬ０と接地電位との間に設けられ、
信号／ＭＡＩＮＷＬによりゲート電位が制御されるＮチ
ャネルＭＯＳトランジスタＮＬ１１と、サブワード線Ｗ
Ｌ０と接地電位との間に設けられ、サブデコード信号／
１／４ＳＥＬＥＣＴ０によりゲート電位が制御されるＮ
チャネルＭＯＳトランジスタＮＬ１２と、サブワード線
ＷＬ０と接地電位との間に設けられ、内部ノードｎ２１
の電位によりゲート電位が制御されるＮチャネルＭＯＳ
トランジスタＮＬ１３とを含む。なお、図１５でも、図
示省略しているが、ローカルデコーダＬＷＤは、サブデ
コード信号／１／４ＳＥＬＥＣＴ０の代わりに、サブデ
コード信号／１／４ＳＥＬＥＣＴ１〜３をそれぞれ受け
て、サブワード線ＷＬ１〜ＷＬ３を駆動するための構成
を含んでいる。
コーダＬＷＤは、セル電源設定回路３００の内部ノード
ｎ２１によりゲート電位が制御され、電源電位Ｖｃｃを
ソースに受けるＰチャンネルＭＯＳトランジスタＰＬ１
３と、信号／ＭＡＩＮＷＬによりゲート電位が制御さ
れ、トランジスタＰＬ１３のドレインとソースが接続す
るＰチャネルＭＯＳトランジスタＰＬ１１と、トランジ
スタＰＬ１１のドレインとサブワード線ＷＬ０との間に
設けられ、信号／１／４ＳＥＬＥＣＴ０によりゲート電
位が制御されるＰチャネルＭＯＳトランジスタＰＬ１２
と、サブワード線ＷＬ０と接地電位との間に設けられ、
信号／ＭＡＩＮＷＬによりゲート電位が制御されるＮチ
ャネルＭＯＳトランジスタＮＬ１１と、サブワード線Ｗ
Ｌ０と接地電位との間に設けられ、サブデコード信号／
１／４ＳＥＬＥＣＴ０によりゲート電位が制御されるＮ
チャネルＭＯＳトランジスタＮＬ１２と、サブワード線
ＷＬ０と接地電位との間に設けられ、内部ノードｎ２１
の電位によりゲート電位が制御されるＮチャネルＭＯＳ
トランジスタＮＬ１３とを含む。なお、図１５でも、図
示省略しているが、ローカルデコーダＬＷＤは、サブデ
コード信号／１／４ＳＥＬＥＣＴ０の代わりに、サブデ
コード信号／１／４ＳＥＬＥＣＴ１〜３をそれぞれ受け
て、サブワード線ＷＬ１〜ＷＬ３を駆動するための構成
を含んでいる。
【０１３９】その他の点は、図１４に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【０１４０】図１５に示した構成でも、図１４示した実
施の形態７と同様の効果を奏することが可能である。
施の形態７と同様の効果を奏することが可能である。
【０１４１】［実施の形態７の変形例２］図１６は、図
１４に示した実施の形態７の構成の第２の変形例を示す
概略ブロック図である。
１４に示した実施の形態７の構成の第２の変形例を示す
概略ブロック図である。
【０１４２】図１６で示した構成は、図１４と示した構
成と比べて、ローカルデコーダＬＷＤおよび冗長ローカ
ルデコーダＲＬＷＤの構成が異なる。
成と比べて、ローカルデコーダＬＷＤおよび冗長ローカ
ルデコーダＲＬＷＤの構成が異なる。
【０１４３】すなわち、図１６を参照して、ローカルデ
コーダＬＷＤは、信号／ＭＡＩＮＷＬによりゲート電位
が制御され、電源電位Ｖｃｃとソースが結合するＰチャ
ネルＭＯＳトランジスタＰＬ１１と、トランジスタＰＬ
１１のドレインとサブワード線ＷＬ０との間に設けら
れ、信号／１／４ＳＥＬＥＣＴ０によりゲート電位が制
御されるＰチャネルＭＯＳトランジスタＰＬ１２と、サ
ブワード線ＷＬ０と接地電位との間に設けられ、セル電
源設定回路３００の内部ノードｎ２１の電位によりゲー
ト電位が制御されるＮチャネルＭＯＳトランジスタＮＬ
１３と、サブワード線ＷＬ０と内部ノードｎｗ１１との
間に設けられ、メモリセル電源配線ＬＭＳの電位および
内部ノードｎ２１の電位により制御され、メモリセル電
源配線ＬＭＳの電位が“Ｈ”レベルのときに導通状態と
なるトランスミッションゲートＴＭＧ１１と、内部ノー
ドｎｗ１１と接地電位との間に設けられ、信号／ＭＡＩ
ＮＷＬによりゲート電位が制御されるＮチャネルＭＯＳ
トランジスタＮＬ１１と、内部ノードｎｗ１１と接地電
位との間に設けられ、サブデコード信号／１／４ＳＥＬ
ＥＣＴ０によりゲート電位が制御されるＮチャネルＭＯ
ＳトランジスタＮＬ１２と、を含む。なお、図１６で
も、図示省略しているが、ローカルデコーダＬＷＤは、
サブデコード信号／１／４ＳＥＬＥＣＴ０の代わりに、
サブデコード信号／１／４ＳＥＬＥＣＴ１〜３をそれぞ
れ受けて、サブワード線ＷＬ１〜ＷＬ３を駆動するため
の構成を含んでいる。
コーダＬＷＤは、信号／ＭＡＩＮＷＬによりゲート電位
が制御され、電源電位Ｖｃｃとソースが結合するＰチャ
ネルＭＯＳトランジスタＰＬ１１と、トランジスタＰＬ
１１のドレインとサブワード線ＷＬ０との間に設けら
れ、信号／１／４ＳＥＬＥＣＴ０によりゲート電位が制
御されるＰチャネルＭＯＳトランジスタＰＬ１２と、サ
ブワード線ＷＬ０と接地電位との間に設けられ、セル電
源設定回路３００の内部ノードｎ２１の電位によりゲー
ト電位が制御されるＮチャネルＭＯＳトランジスタＮＬ
１３と、サブワード線ＷＬ０と内部ノードｎｗ１１との
間に設けられ、メモリセル電源配線ＬＭＳの電位および
内部ノードｎ２１の電位により制御され、メモリセル電
源配線ＬＭＳの電位が“Ｈ”レベルのときに導通状態と
なるトランスミッションゲートＴＭＧ１１と、内部ノー
ドｎｗ１１と接地電位との間に設けられ、信号／ＭＡＩ
ＮＷＬによりゲート電位が制御されるＮチャネルＭＯＳ
トランジスタＮＬ１１と、内部ノードｎｗ１１と接地電
位との間に設けられ、サブデコード信号／１／４ＳＥＬ
ＥＣＴ０によりゲート電位が制御されるＮチャネルＭＯ
ＳトランジスタＮＬ１２と、を含む。なお、図１６で
も、図示省略しているが、ローカルデコーダＬＷＤは、
サブデコード信号／１／４ＳＥＬＥＣＴ０の代わりに、
サブデコード信号／１／４ＳＥＬＥＣＴ１〜３をそれぞ
れ受けて、サブワード線ＷＬ１〜ＷＬ３を駆動するため
の構成を含んでいる。
【０１４４】さらに、冗長置換を行う場合にスペアワー
ド線ＳＷＬを駆動するための冗長ローカルデコーダＲＬ
ＷＤには、セル電源設定回路の３００の内部ノードｎ２
１の電位レベルとローカルデコーダＬＷＤの内部ノード
ｎｗ１１の電位とを受けてスペアワード線選択信号ＳＷ
ＳＬを生成するためのるＮＡＮＤゲートＲＮＧ１２と、
電源電位Ｖｃｃとスペアワード線ＳＷＬとの間に設けら
れ、ゲートに信号ＳＷＳＬを受けるＰチャネルＭＯＳト
ランジスタＰＳ１１と、スペアワード線ＳＷＬと接地電
位との間に設けられ、冗長メインワード線ＲＭＷＬが活
性化するのに応じて“Ｌ”レベルとなる信号／ＷＬＥを
ゲートに受けるＮチャンネルＭＯＳトランジスタＮＳ１
１とが設けられる。
ド線ＳＷＬを駆動するための冗長ローカルデコーダＲＬ
ＷＤには、セル電源設定回路の３００の内部ノードｎ２
１の電位レベルとローカルデコーダＬＷＤの内部ノード
ｎｗ１１の電位とを受けてスペアワード線選択信号ＳＷ
ＳＬを生成するためのるＮＡＮＤゲートＲＮＧ１２と、
電源電位Ｖｃｃとスペアワード線ＳＷＬとの間に設けら
れ、ゲートに信号ＳＷＳＬを受けるＰチャネルＭＯＳト
ランジスタＰＳ１１と、スペアワード線ＳＷＬと接地電
位との間に設けられ、冗長メインワード線ＲＭＷＬが活
性化するのに応じて“Ｌ”レベルとなる信号／ＷＬＥを
ゲートに受けるＮチャンネルＭＯＳトランジスタＮＳ１
１とが設けられる。
【０１４５】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、内部ノードｎ２１の電位は“Ｈ”レベルと
なり、かつ、サブワード線ＷＬ０を選択するために信号
／ＭＡＩＮＷＬとサブデコード信号／１／４ＳＥＬＥＣ
Ｔ０とがともに“Ｌ”レベルとなると、内部ノードｎｗ
１１の電位レベルも“Ｈ”レベルとなって、信号ＳＷＳ
Ｌが“Ｌ”レベルとなるので、ＰチャンネルＭＯＳトラ
ンジスタＰＳ１１が導通状態となって、スペアワード線
ＳＷＬが活性化される。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、内部ノードｎ２１の電位は“Ｈ”レベルと
なり、かつ、サブワード線ＷＬ０を選択するために信号
／ＭＡＩＮＷＬとサブデコード信号／１／４ＳＥＬＥＣ
Ｔ０とがともに“Ｌ”レベルとなると、内部ノードｎｗ
１１の電位レベルも“Ｈ”レベルとなって、信号ＳＷＳ
Ｌが“Ｌ”レベルとなるので、ＰチャンネルＭＯＳトラ
ンジスタＰＳ１１が導通状態となって、スペアワード線
ＳＷＬが活性化される。
【０１４６】その他の点は、図１４に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【０１４７】図１６に示した構成でも、図１４示した実
施の形態７と同様の効果を奏することが可能である。
施の形態７と同様の効果を奏することが可能である。
【０１４８】［実施の形態７の変形例３］図１７は、図
１４に示した実施の形態７の構成の第３の変形例を示す
概略ブロック図である。
１４に示した実施の形態７の構成の第３の変形例を示す
概略ブロック図である。
【０１４９】図１７で示した構成は、図１４と示した構
成と比べて、ローカルデコーダＬＷＤおよび冗長ローカ
ルデコーダＲＬＷＤの構成が異なる。
成と比べて、ローカルデコーダＬＷＤおよび冗長ローカ
ルデコーダＲＬＷＤの構成が異なる。
【０１５０】すなわち、図１７を参照して、ローカルデ
コーダＬＷＤは、メインワード線ＭＷＬの活性化に応じ
て、“Ｈ”レベルとなる信号ＭＡＩＮＷＬによりゲート
電位が制御され、電源電位Ｖｃｃとソースが結合し、ド
レインが内部ノードｎｗ１２と接続するＰチャネルＭＯ
ＳトランジスタＰＬ１１と、活性状態で“Ｈ”となるサ
ブデコード信号１／４ＳＥＬＥＣＴ０によりゲート電位
が制御され、電源電位Ｖｃｃとソースが結合し、ドレイ
ンが内部ノードｎｗ１２と接続するＰチャネルＭＯＳト
ランジスタＰＬ１２と、ソースが接地電位と結合し、信
号ＭＡＩＮＷＬによりゲート電位が制御されるＮチャネ
ルＭＯＳトランジスタＮＬ１１と、トランジスタＮＬ１
１のドレインと内部ノードｎｗ１２との間に設けられ、
サブデコード信号１／４ＳＥＬＥＣＴ０によりゲート電
位が制御されるＮチャネルＭＯＳトランジスタＮＬ１２
と、セル電源設定回路３００の内部ノードｎ２１の電位
とローカルデコーダＬＷＤの内部ノードｎｗ１２の電位
とを受け、出力ノードがサブワード線ＷＬ０と結合する
ＮＯＲゲートＮＧ１１とを含む。なお、図１４では、図
示省略しているが、ローカルデコーダＬＷＤは、サブデ
コード信号１／４ＳＥＬＥＣＴ０の代わりに、サブデコ
ード信号１／４ＳＥＬＥＣＴ１〜３をそれぞれ受けて、
サブワード線ＷＬ１〜ＷＬ３を駆動するための構成を含
んでいる。
コーダＬＷＤは、メインワード線ＭＷＬの活性化に応じ
て、“Ｈ”レベルとなる信号ＭＡＩＮＷＬによりゲート
電位が制御され、電源電位Ｖｃｃとソースが結合し、ド
レインが内部ノードｎｗ１２と接続するＰチャネルＭＯ
ＳトランジスタＰＬ１１と、活性状態で“Ｈ”となるサ
ブデコード信号１／４ＳＥＬＥＣＴ０によりゲート電位
が制御され、電源電位Ｖｃｃとソースが結合し、ドレイ
ンが内部ノードｎｗ１２と接続するＰチャネルＭＯＳト
ランジスタＰＬ１２と、ソースが接地電位と結合し、信
号ＭＡＩＮＷＬによりゲート電位が制御されるＮチャネ
ルＭＯＳトランジスタＮＬ１１と、トランジスタＮＬ１
１のドレインと内部ノードｎｗ１２との間に設けられ、
サブデコード信号１／４ＳＥＬＥＣＴ０によりゲート電
位が制御されるＮチャネルＭＯＳトランジスタＮＬ１２
と、セル電源設定回路３００の内部ノードｎ２１の電位
とローカルデコーダＬＷＤの内部ノードｎｗ１２の電位
とを受け、出力ノードがサブワード線ＷＬ０と結合する
ＮＯＲゲートＮＧ１１とを含む。なお、図１４では、図
示省略しているが、ローカルデコーダＬＷＤは、サブデ
コード信号１／４ＳＥＬＥＣＴ０の代わりに、サブデコ
ード信号１／４ＳＥＬＥＣＴ１〜３をそれぞれ受けて、
サブワード線ＷＬ１〜ＷＬ３を駆動するための構成を含
んでいる。
【０１５１】さらに、冗長置換を行う場合にスペアワー
ド線ＳＷＬを駆動するための冗長ローカルデコーダＲＬ
ＷＤには、メモリセル電源配線ＬＭＳの電位と内部ノー
ドｎｗ１２の電位とを受けるＮＯＲゲートＲＮＧ１３
と、ＮＯＲゲートＲＮＧ１３の出力を受けて反転してス
ペアワード線選択信号ＳＷＳＬを生成するためのインバ
ータＲＩＮＶ１１と、電源電位Ｖｃｃとスペアワード線
ＳＷＬとの間に設けられ、ゲートに信号ＳＷＳＬを受け
るＰチャネルＭＯＳトランジスタＰＳ１１と、スペアワ
ード線ＳＷＬと接地電位との間に設けられ、冗長メイン
ワード線ＲＭＷＬが活性化するのに応じて“Ｌ”レベル
となる信号／ＷＬＥをゲートに受けるＮチャンネルＭＯ
ＳトランジスタＮＳ１１とが設けられる。
ド線ＳＷＬを駆動するための冗長ローカルデコーダＲＬ
ＷＤには、メモリセル電源配線ＬＭＳの電位と内部ノー
ドｎｗ１２の電位とを受けるＮＯＲゲートＲＮＧ１３
と、ＮＯＲゲートＲＮＧ１３の出力を受けて反転してス
ペアワード線選択信号ＳＷＳＬを生成するためのインバ
ータＲＩＮＶ１１と、電源電位Ｖｃｃとスペアワード線
ＳＷＬとの間に設けられ、ゲートに信号ＳＷＳＬを受け
るＰチャネルＭＯＳトランジスタＰＳ１１と、スペアワ
ード線ＳＷＬと接地電位との間に設けられ、冗長メイン
ワード線ＲＭＷＬが活性化するのに応じて“Ｌ”レベル
となる信号／ＷＬＥをゲートに受けるＮチャンネルＭＯ
ＳトランジスタＮＳ１１とが設けられる。
【０１５２】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、かつ、サブワード線ＷＬ０を選択する
ために信号ＭＡＩＮＷＬとサブデコード信号１／４ＳＥ
ＬＥＣＴ０とがともに“Ｈ”レベルとなると内部ノード
ｎｗ１２の電位が“Ｌ”レベルとなるので、信号ＳＷＳ
Ｌが“Ｌ”レベルとなって、ＰチャンネルＭＯＳトラン
ジスタＰＳ１１が導通状態となり、スペアワード線ＳＷ
Ｌが活性化される。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、かつ、サブワード線ＷＬ０を選択する
ために信号ＭＡＩＮＷＬとサブデコード信号１／４ＳＥ
ＬＥＣＴ０とがともに“Ｈ”レベルとなると内部ノード
ｎｗ１２の電位が“Ｌ”レベルとなるので、信号ＳＷＳ
Ｌが“Ｌ”レベルとなって、ＰチャンネルＭＯＳトラン
ジスタＰＳ１１が導通状態となり、スペアワード線ＳＷ
Ｌが活性化される。
【０１５３】その他の点は、図１４に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【０１５４】図１７に示した構成でも、図１４示した実
施の形態７と同様の効果を奏することが可能である。
施の形態７と同様の効果を奏することが可能である。
【０１５５】［実施の形態７の変形例４］図１８は、ス
ペアワード線が複数本存在する場合において、冗長ロー
カルデコーダＲＬＷＤでスペアワード線選択信号を受け
てスペアワード線を駆動する部分の変形例を示す回路図
である。
ペアワード線が複数本存在する場合において、冗長ロー
カルデコーダＲＬＷＤでスペアワード線選択信号を受け
てスペアワード線を駆動する部分の変形例を示す回路図
である。
【０１５６】複数のスペアワード線が存在する場合は、
図１８のようにいずれのスペアワード線を選択するかを
決めるためのヒューズ素子ＲＦ１１〜ＲＦ４２を併設
し、置換される行のヒューズのうち必要でないスペアワ
ード線に接続されるヒューズ素子を切断する構成とすれ
ばよい。
図１８のようにいずれのスペアワード線を選択するかを
決めるためのヒューズ素子ＲＦ１１〜ＲＦ４２を併設
し、置換される行のヒューズのうち必要でないスペアワ
ード線に接続されるヒューズ素子を切断する構成とすれ
ばよい。
【０１５７】つまり、異なったローカルデコーダＬＷＤ
からの信号に応じて、それぞれに対応するスペアワード
線選択信号ＳＷＳＬ０〜ＳＷＳＬ３が生成されうる構成
となっている場合、例えば、信号ＳＷＳＬ０に応じてス
ペアワード線ＳＷＬ１を選択するように設定したいとき
は、ヒューズ素子ＲＦ１１を残し、ヒューズ素子ＲＦ１
２を切断すればよい。
からの信号に応じて、それぞれに対応するスペアワード
線選択信号ＳＷＳＬ０〜ＳＷＳＬ３が生成されうる構成
となっている場合、例えば、信号ＳＷＳＬ０に応じてス
ペアワード線ＳＷＬ１を選択するように設定したいとき
は、ヒューズ素子ＲＦ１１を残し、ヒューズ素子ＲＦ１
２を切断すればよい。
【０１５８】［実施の形態８］実施の形態８のＳＲＡＭ
では、複数行ごとの冗長置換を行う場合であって、メモ
リセル電源線ＬＭＳを接地レベルにするヒューズ素子
（またはメモリセル接地線ＬＭＧを電源電位Ｖｃｃレベ
ルにするヒューズ素子）を冗長置換アドレスを指定する
ためのヒューズ素子としても用いる構成となっている。
では、複数行ごとの冗長置換を行う場合であって、メモ
リセル電源線ＬＭＳを接地レベルにするヒューズ素子
（またはメモリセル接地線ＬＭＧを電源電位Ｖｃｃレベ
ルにするヒューズ素子）を冗長置換アドレスを指定する
ためのヒューズ素子としても用いる構成となっている。
【０１５９】実施の形態８のＳＲＡＭでも、図１３に示
した実施の形態７のＳＲＡＭと同様に、行選択を行う行
デコーダおよびワード線の構成がいわゆる分割ワード線
方式となっている。
した実施の形態７のＳＲＡＭと同様に、行選択を行う行
デコーダおよびワード線の構成がいわゆる分割ワード線
方式となっている。
【０１６０】図１９は、サブワード線ＷＬ０〜ＷＬ３を
駆動するローカルデコーダＬＷＤと、このサブワード線
ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣに欠陥があ
る場合に置換される複数の冗長行に対応する冗長メイン
ワード線ＲＭＷＬを駆動するための信号／ＳＭＷＬを生
成する冗長グローバルデコーダＲＧＷＤの構成を抜き出
して示すブロック図である。
駆動するローカルデコーダＬＷＤと、このサブワード線
ＷＬ０〜ＷＬ３に接続されるメモリセルＭＣに欠陥があ
る場合に置換される複数の冗長行に対応する冗長メイン
ワード線ＲＭＷＬを駆動するための信号／ＳＭＷＬを生
成する冗長グローバルデコーダＲＧＷＤの構成を抜き出
して示すブロック図である。
【０１６１】図１９を参照して、正規メモリセルＭＣお
よびそのＮウェルには、通常は、セル電源設定回路３０
０からのメモリセル電源配線ＬＭＳにより電源電位Ｖｃ
ｃが供給される。一方、冗長メモリセルＲＭＣおよびそ
のＮウェルには、冗長セルメモリセル電源配線ＲＬＭＳ
（図示せず）により電源電位Ｖｃｃが供給される。
よびそのＮウェルには、通常は、セル電源設定回路３０
０からのメモリセル電源配線ＬＭＳにより電源電位Ｖｃ
ｃが供給される。一方、冗長メモリセルＲＭＣおよびそ
のＮウェルには、冗長セルメモリセル電源配線ＲＬＭＳ
（図示せず）により電源電位Ｖｃｃが供給される。
【０１６２】冗長置換を行う際には、セル電源設定回路
３００中のヒューズ素子Ｆｓ２２１が切断され、メモリ
セル電源配線ＬＭＳの電位は接地電位に固定される。
３００中のヒューズ素子Ｆｓ２２１が切断され、メモリ
セル電源配線ＬＭＳの電位は接地電位に固定される。
【０１６３】ローカルデコーダＬＷＤは、メインワード
線ＭＷＬの活性化に応じて、“Ｌ”レベルとなる信号／
ＭＡＩＮＷＬによりゲート電位が制御され、メモリセル
電源配線ＬＭＳとソースが接続するＰチャネルＭＯＳト
ランジスタＰＬ１１と、トランジスタＰＬ１１のドレイ
ンとサブワード線ＷＬ０との間に設けられ、活性状態で
“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ０
によりゲート電位が制御されるＰチャネルＭＯＳトラン
ジスタＰＬ１２と、サブワード線ＷＬ０と接地電位との
間に設けられ、信号／ＭＡＩＮＷＬによりゲート電位が
制御されるＮチャネルＭＯＳトランジスタＮＬ１１と、
サブワード線ＷＬ０と接地電位との間に設けられ、サブ
デコード信号／１／４ＳＥＬＥＣＴ０によりゲート電位
が制御されるＮチャネルＭＯＳトランジスタＮＬ１２と
を含む。さらに、ローカルデコーダＬＷＤは、サブデコ
ード信号／１／４ＳＥＬＥＣＴ０の代わりに、サブデコ
ード信号／１／４ＳＥＬＥＣＴ１〜３をそれぞれ受け
て、サブワード線ＷＬ１〜ＷＬ３を駆動するための構成
を含んでいる。
線ＭＷＬの活性化に応じて、“Ｌ”レベルとなる信号／
ＭＡＩＮＷＬによりゲート電位が制御され、メモリセル
電源配線ＬＭＳとソースが接続するＰチャネルＭＯＳト
ランジスタＰＬ１１と、トランジスタＰＬ１１のドレイ
ンとサブワード線ＷＬ０との間に設けられ、活性状態で
“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ０
によりゲート電位が制御されるＰチャネルＭＯＳトラン
ジスタＰＬ１２と、サブワード線ＷＬ０と接地電位との
間に設けられ、信号／ＭＡＩＮＷＬによりゲート電位が
制御されるＮチャネルＭＯＳトランジスタＮＬ１１と、
サブワード線ＷＬ０と接地電位との間に設けられ、サブ
デコード信号／１／４ＳＥＬＥＣＴ０によりゲート電位
が制御されるＮチャネルＭＯＳトランジスタＮＬ１２と
を含む。さらに、ローカルデコーダＬＷＤは、サブデコ
ード信号／１／４ＳＥＬＥＣＴ０の代わりに、サブデコ
ード信号／１／４ＳＥＬＥＣＴ１〜３をそれぞれ受け
て、サブワード線ＷＬ１〜ＷＬ３を駆動するための構成
を含んでいる。
【０１６４】さらに、冗長グローバルデコーダＲＧＷＤ
には、メモリセル電源配線ＬＭＳの電位レベルと信号／
ＭＡＩＮＷＬとを受け、スペアメインワード線選択信号
ＭＳＷＳＬを生成するためのＮＯＲゲートＲＮＧ１１
と、信号／ＳＭＷＬを出力するノードｒｎ１１と電源電
位Ｖｃｃとの間に設けられ、冗長メインワード線ＲＭＷ
Ｌを活性化する際に“Ｈ”レベルとなる信号ＷＬＥをゲ
ートに受けるＰチャネルＭＯＳトランジスタＰＳ１１
と、ノードｒｎ１１と接地電位との間に設けられ、ゲー
トに信号ＭＳＷＳＬを受けるＮチャンネルＭＯＳトラン
ジスタＮＳ１１とが設けられる。
には、メモリセル電源配線ＬＭＳの電位レベルと信号／
ＭＡＩＮＷＬとを受け、スペアメインワード線選択信号
ＭＳＷＳＬを生成するためのＮＯＲゲートＲＮＧ１１
と、信号／ＳＭＷＬを出力するノードｒｎ１１と電源電
位Ｖｃｃとの間に設けられ、冗長メインワード線ＲＭＷ
Ｌを活性化する際に“Ｈ”レベルとなる信号ＷＬＥをゲ
ートに受けるＰチャネルＭＯＳトランジスタＰＳ１１
と、ノードｒｎ１１と接地電位との間に設けられ、ゲー
トに信号ＭＳＷＳＬを受けるＮチャンネルＭＯＳトラン
ジスタＮＳ１１とが設けられる。
【０１６５】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、かつ、サブワード線ＷＬ０を選択する
ために信号／ＭＡＩＮＷＬが“Ｌ”レベルとなると、信
号ＭＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯ
ＳトランジスタＮＳ１１が導通状態となって、信号／Ｓ
ＭＷＬが“Ｌ”レベルとなる。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、かつ、サブワード線ＷＬ０を選択する
ために信号／ＭＡＩＮＷＬが“Ｌ”レベルとなると、信
号ＭＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯ
ＳトランジスタＮＳ１１が導通状態となって、信号／Ｓ
ＭＷＬが“Ｌ”レベルとなる。
【０１６６】すなわち、実施の形態１〜６では、冗長置
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図１９に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Ｆｓ
２２１を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図１９に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Ｆｓ
２２１を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
【０１６７】つまり、メモリセル電源配線を接地レベル
にするヒューズ素子を切ることにより、正規のメインワ
ード線に対する選択信号が到達しても、正規メインワー
ド線が活性化されなくなり、代わりに冗長メインワード
線が活性化されるようになる。これにより、メモリセル
冗長置換用ヒューズやプログラム回路を省略し、レイア
ウト面積を低減することが可能となる。
にするヒューズ素子を切ることにより、正規のメインワ
ード線に対する選択信号が到達しても、正規メインワー
ド線が活性化されなくなり、代わりに冗長メインワード
線が活性化されるようになる。これにより、メモリセル
冗長置換用ヒューズやプログラム回路を省略し、レイア
ウト面積を低減することが可能となる。
【０１６８】なお、以上の説明では、複数行ごとのロウ
冗長置換を行う構成において、メモリセル電源配線を接
地レベルにするヒューズ素子を冗長置換アドレスを指定
するためのヒューズ素子と共用する構成について説明し
たが、複数行ごとのロウ冗長置換を行う構成において、
メモリセル接地配線を電源電位Ｖｃｃレベルにするヒュ
ーズ素子を冗長置換アドレスを指定するためのヒューズ
素子としても用いる構成とすることも可能である。
冗長置換を行う構成において、メモリセル電源配線を接
地レベルにするヒューズ素子を冗長置換アドレスを指定
するためのヒューズ素子と共用する構成について説明し
たが、複数行ごとのロウ冗長置換を行う構成において、
メモリセル接地配線を電源電位Ｖｃｃレベルにするヒュ
ーズ素子を冗長置換アドレスを指定するためのヒューズ
素子としても用いる構成とすることも可能である。
【０１６９】つまり、メモリセル接地配線を電源電位Ｖ
ｃｃレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図１９の回路構成
のうち、セル電源設定回路３００の部分を図１０に示し
たようなセル接地設定回路３１０のように変更し、論理
回路ＲＮＧ１１への入力信号のうち、メモリセル電源配
線ＬＭＳの電位が入力される代わりにインバータＩＮＶ
３１の入力ノードの電位に置き換えることにより実現が
可能である。
ｃｃレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図１９の回路構成
のうち、セル電源設定回路３００の部分を図１０に示し
たようなセル接地設定回路３１０のように変更し、論理
回路ＲＮＧ１１への入力信号のうち、メモリセル電源配
線ＬＭＳの電位が入力される代わりにインバータＩＮＶ
３１の入力ノードの電位に置き換えることにより実現が
可能である。
【０１７０】なお、不良ロウの非選択用のヒューズ素子
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図１９の冗長グローバルデコー
ダＲＧＷＤは必要なくなる。
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図１９の冗長グローバルデコー
ダＲＧＷＤは必要なくなる。
【０１７１】［実施の形態８の変形例１］図２０は、図
１９に示した実施の形態８の構成の第１の変形例を示す
概略ブロック図である。
１９に示した実施の形態８の構成の第１の変形例を示す
概略ブロック図である。
【０１７２】図２０で示した構成は、図１９に示した構
成と比べて、冗長グローバルデコーダＲＧＷＤへの信号
を生成するのがローカルデコーダＬＷＤの代わりにメイ
ン行デコーダ１０９ａ中のグローバルデコーダＧＷＤと
なっている点および冗長グローバルデコーダＲＧＷＤの
構成が異なる。
成と比べて、冗長グローバルデコーダＲＧＷＤへの信号
を生成するのがローカルデコーダＬＷＤの代わりにメイ
ン行デコーダ１０９ａ中のグローバルデコーダＧＷＤと
なっている点および冗長グローバルデコーダＲＧＷＤの
構成が異なる。
【０１７３】すなわち、図２０を参照して、グローバル
デコーダＧＷＤは、プリデコード信号の内の信号ＡＸ０
によりゲート電位が制御され、電源電位Ｖｃｃとソース
が結合し、ドレインが内部ノードｎｗ１４と接続するＰ
チャネルＭＯＳトランジスタＰＬ１１と、プリデコード
信号の内の信号ＡＸ１によりゲート電位が制御され、電
源電位Ｖｃｃとソースが結合し、ドレインが内部ノード
ｎｗ１４と接続するＰチャネルＭＯＳトランジスタＰＬ
１２と、ソースがセル電源設定回路３００の内部ノード
ｎ２１と結合し、信号ＡＸ０によりゲート電位が制御さ
れるＮチャネルＭＯＳトランジスタＮＬ１１と、トラン
ジスタＮＬ１１のドレインと内部ノードｎｗ１４との間
に設けられ、信号ＡＸ１によりゲート電位が制御される
ＮチャネルＭＯＳトランジスタＮＬ１２とを含む。内部
ノードｎｗ１４からメインワード線を駆動するための信
号／ＭＡＩＮＷＬが出力される。なお、図２０では、図
示省略しているが、メイン行デコーダ１０９ａは、他の
プリデコード信号の組合せに応じて他のメインワード線
を駆動するための構成を含んでいる。
デコーダＧＷＤは、プリデコード信号の内の信号ＡＸ０
によりゲート電位が制御され、電源電位Ｖｃｃとソース
が結合し、ドレインが内部ノードｎｗ１４と接続するＰ
チャネルＭＯＳトランジスタＰＬ１１と、プリデコード
信号の内の信号ＡＸ１によりゲート電位が制御され、電
源電位Ｖｃｃとソースが結合し、ドレインが内部ノード
ｎｗ１４と接続するＰチャネルＭＯＳトランジスタＰＬ
１２と、ソースがセル電源設定回路３００の内部ノード
ｎ２１と結合し、信号ＡＸ０によりゲート電位が制御さ
れるＮチャネルＭＯＳトランジスタＮＬ１１と、トラン
ジスタＮＬ１１のドレインと内部ノードｎｗ１４との間
に設けられ、信号ＡＸ１によりゲート電位が制御される
ＮチャネルＭＯＳトランジスタＮＬ１２とを含む。内部
ノードｎｗ１４からメインワード線を駆動するための信
号／ＭＡＩＮＷＬが出力される。なお、図２０では、図
示省略しているが、メイン行デコーダ１０９ａは、他の
プリデコード信号の組合せに応じて他のメインワード線
を駆動するための構成を含んでいる。
【０１７４】さらに、冗長グローバルデコーダＲＧＷＤ
には、セル電源設定回路３００の内部ノードｎ２１の電
位レベルと信号ＡＸ０と信号ＡＸ１とを受けるＮＡＮＤ
ゲートＲＮＧ１２と、ＮＡＮＤゲートＲＮＧ１２の出力
を受けスペアメインワード線選択信号ＭＳＷＳＬを生成
するためのインバータＲＩＮＶ１２と、信号／ＳＭＷＬ
を出力するノードｒｎ１１と電源電位Ｖｃｃとの間に設
けられ、冗長メインワード線ＲＭＷＬを活性化する際に
“Ｈ”レベルとなる信号ＷＬＥをゲートに受けるＰチャ
ネルＭＯＳトランジスタＰＳ１１と、ノードｒｎ１１と
接地電位との間に設けられ、ゲートに信号ＭＳＷＳＬを
受けるＮチャンネルＭＯＳトランジスタＮＳ１１とが設
けられる。
には、セル電源設定回路３００の内部ノードｎ２１の電
位レベルと信号ＡＸ０と信号ＡＸ１とを受けるＮＡＮＤ
ゲートＲＮＧ１２と、ＮＡＮＤゲートＲＮＧ１２の出力
を受けスペアメインワード線選択信号ＭＳＷＳＬを生成
するためのインバータＲＩＮＶ１２と、信号／ＳＭＷＬ
を出力するノードｒｎ１１と電源電位Ｖｃｃとの間に設
けられ、冗長メインワード線ＲＭＷＬを活性化する際に
“Ｈ”レベルとなる信号ＷＬＥをゲートに受けるＰチャ
ネルＭＯＳトランジスタＰＳ１１と、ノードｒｎ１１と
接地電位との間に設けられ、ゲートに信号ＭＳＷＳＬを
受けるＮチャンネルＭＯＳトランジスタＮＳ１１とが設
けられる。
【０１７５】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、内部ノードｎ２１は“Ｈ”となり、かつ、
メインワード線を選択するためにプリデコード信号ＡＸ
０およびＡＸ１がともに“Ｈ”レベルとなると、信号Ｍ
ＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯＳト
ランジスタＮＳ１１が導通状態となって、信号／ＳＭＷ
Ｌが“Ｌ”レベルとなる。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、内部ノードｎ２１は“Ｈ”となり、かつ、
メインワード線を選択するためにプリデコード信号ＡＸ
０およびＡＸ１がともに“Ｈ”レベルとなると、信号Ｍ
ＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯＳト
ランジスタＮＳ１１が導通状態となって、信号／ＳＭＷ
Ｌが“Ｌ”レベルとなる。
【０１７６】その他の点は、図１９に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【０１７７】図２０に示した構成でも、図１９示した実
施の形態８と同様の効果を奏することが可能である。
施の形態８と同様の効果を奏することが可能である。
【０１７８】また、“Ｌ”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【０１７９】［実施の形態８の変形例２］図２１は、図
１９に示した実施の形態８の構成の第２の変形例を示す
概略ブロック図である。
１９に示した実施の形態８の構成の第２の変形例を示す
概略ブロック図である。
【０１８０】図２１で示した構成は、図１９に示した構
成と比べて、冗長グローバルデコーダＲＧＷＤへの信号
を生成するのがローカルデコーダＬＷＤの代わりにメイ
ン行デコーダ１０９ａ中のグローバルデコーダＧＷＤと
なっている点が異なる。
成と比べて、冗長グローバルデコーダＲＧＷＤへの信号
を生成するのがローカルデコーダＬＷＤの代わりにメイ
ン行デコーダ１０９ａ中のグローバルデコーダＧＷＤと
なっている点が異なる。
【０１８１】すなわち、図２１を参照して、グローバル
デコーダＧＷＤは、メモセル電源線ＬＭＳの電位をゲー
トに受け、電源電位Ｖｃｃとソースが結合し、ドレイン
が内部ノードｎｗ１４と接続するＰチャネルＭＯＳトラ
ンジスタＰＬ１３と、プリデコード信号のうちの信号Ａ
Ｘ０によりゲート電位が制御され、電源電位Ｖｃｃとソ
ースが結合し、ドレインが内部ノードｎｗ１４と接続す
るＰチャネルＭＯＳトランジスタＰＬ１１と、プリデコ
ード信号の内の信号ＡＸ１によりゲート電位が制御さ
れ、電源電位Ｖｃｃとソースが結合し、ドレインが内部
ノードｎｗ１４と接続するＰチャネルＭＯＳトランジス
タＰＬ１２と、メモセル電源線ＬＭＳの電位をゲートに
受け、接地電位ＧＮＤとソースが結合するＮチャネルＭ
ＯＳトランジスタＮＬ１３と、ソースがトランジスタＮ
Ｌ１３のドレインと結合し、信号ＡＸ０によりゲート電
位が制御されるＮチャネルＭＯＳトランジスタＮＬ１１
と、トランジスタＮＬ１１のドレインと内部ノードｎｗ
１４との間に設けられ、信号ＡＸ１によりゲート電位が
制御されるＮチャネルＭＯＳトランジスタＮＬ１２とを
含む。内部ノードｎｗ１４からメインワード線を駆動す
るための信号／ＭＡＩＮＷＬが出力される。なお、図２
１では、図示省略しているが、メイン行デコーダ１０９
ａは、他のプリデコード信号の組合せに応じて他のメイ
ンワード線を駆動するための構成を含んでいる。
デコーダＧＷＤは、メモセル電源線ＬＭＳの電位をゲー
トに受け、電源電位Ｖｃｃとソースが結合し、ドレイン
が内部ノードｎｗ１４と接続するＰチャネルＭＯＳトラ
ンジスタＰＬ１３と、プリデコード信号のうちの信号Ａ
Ｘ０によりゲート電位が制御され、電源電位Ｖｃｃとソ
ースが結合し、ドレインが内部ノードｎｗ１４と接続す
るＰチャネルＭＯＳトランジスタＰＬ１１と、プリデコ
ード信号の内の信号ＡＸ１によりゲート電位が制御さ
れ、電源電位Ｖｃｃとソースが結合し、ドレインが内部
ノードｎｗ１４と接続するＰチャネルＭＯＳトランジス
タＰＬ１２と、メモセル電源線ＬＭＳの電位をゲートに
受け、接地電位ＧＮＤとソースが結合するＮチャネルＭ
ＯＳトランジスタＮＬ１３と、ソースがトランジスタＮ
Ｌ１３のドレインと結合し、信号ＡＸ０によりゲート電
位が制御されるＮチャネルＭＯＳトランジスタＮＬ１１
と、トランジスタＮＬ１１のドレインと内部ノードｎｗ
１４との間に設けられ、信号ＡＸ１によりゲート電位が
制御されるＮチャネルＭＯＳトランジスタＮＬ１２とを
含む。内部ノードｎｗ１４からメインワード線を駆動す
るための信号／ＭＡＩＮＷＬが出力される。なお、図２
１では、図示省略しているが、メイン行デコーダ１０９
ａは、他のプリデコード信号の組合せに応じて他のメイ
ンワード線を駆動するための構成を含んでいる。
【０１８２】さらに、冗長グローバルデコーダＲＧＷＤ
には、セル電源設定回路３００の内部ノードｎ２１の電
位レベルと信号ＡＸ０と信号ＡＸ１とを受けるＮＡＮＤ
ゲートＲＮＧ１２と、ＮＡＮＤゲートＲＮＧ１２の出力
を受けスペアメインワード線選択信号ＭＳＷＳＬを生成
するためのインバータＲＩＮＶ１２と、信号／ＳＭＷＬ
を出力するノードｒｎ１１と電源電位Ｖｃｃとの間に設
けられ、冗長メインワード線ＲＭＷＬを活性化する際に
“Ｈ”レベルとなる信号ＷＬＥをゲートに受けるＰチャ
ネルＭＯＳトランジスタＰＳ１１と、ノードｒｎ１１と
接地電位との間に設けられ、ゲートに信号ＭＳＷＳＬを
受けるＮチャンネルＭＯＳトランジスタＮＳ１１とが設
けられる。
には、セル電源設定回路３００の内部ノードｎ２１の電
位レベルと信号ＡＸ０と信号ＡＸ１とを受けるＮＡＮＤ
ゲートＲＮＧ１２と、ＮＡＮＤゲートＲＮＧ１２の出力
を受けスペアメインワード線選択信号ＭＳＷＳＬを生成
するためのインバータＲＩＮＶ１２と、信号／ＳＭＷＬ
を出力するノードｒｎ１１と電源電位Ｖｃｃとの間に設
けられ、冗長メインワード線ＲＭＷＬを活性化する際に
“Ｈ”レベルとなる信号ＷＬＥをゲートに受けるＰチャ
ネルＭＯＳトランジスタＰＳ１１と、ノードｒｎ１１と
接地電位との間に設けられ、ゲートに信号ＭＳＷＳＬを
受けるＮチャンネルＭＯＳトランジスタＮＳ１１とが設
けられる。
【０１８３】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、内部ノードｎ２１は“Ｈ”となり、かつ、
メインワード線を選択するためにプリデコード信号ＡＸ
０およびＡＸ１がともに“Ｈ”レベルとなると、信号Ｍ
ＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯＳト
ランジスタＮＳ１１が導通状態となって、信号／ＳＭＷ
Ｌが“Ｌ”レベルとなる。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、内部ノードｎ２１は“Ｈ”となり、かつ、
メインワード線を選択するためにプリデコード信号ＡＸ
０およびＡＸ１がともに“Ｈ”レベルとなると、信号Ｍ
ＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯＳト
ランジスタＮＳ１１が導通状態となって、信号／ＳＭＷ
Ｌが“Ｌ”レベルとなる。
【０１８４】その他の点は、図１９に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【０１８５】図２１に示した構成でも、図１９示した実
施の形態８と同様の効果を奏することが可能である。
施の形態８と同様の効果を奏することが可能である。
【０１８６】また、“Ｌ”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【０１８７】［実施の形態８の変形例３］図２２は、図
１９に示した実施の形態８の構成の第３の変形例を示す
概略ブロック図である。
１９に示した実施の形態８の構成の第３の変形例を示す
概略ブロック図である。
【０１８８】図２２で示した構成は、図１９に示した構
成と比べて、ローカルデコーダＬＷＤの構成が異なる。
成と比べて、ローカルデコーダＬＷＤの構成が異なる。
【０１８９】すなわち、図２２を参照して、ローカルデ
コーダＬＷＤは、メインワード線ＭＷＬの活性化に応じ
て、“Ｌ”レベルとなる信号／ＭＡＩＮＷＬを受け、セ
ル電源設定回路３００の内部ノードｎ２１の電位レベル
が“Ｌ”レベルであるときに導通状態となるトランスミ
ッションゲートＴＭＧ２１と、トランスミッションゲー
トの出力ノードｎｔ１１と電源電位Ｖｃｃとの間に設け
られ、セル電源配線ＬＭＳの電位をゲートに受けるＰチ
ャネルＭＯＳトランジスタＰＬ２０と、活性状態で
“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ０
と出力ノードｎｔ１１の電位とを受けサブワード線ＷＬ
０の電位を駆動するＮＯＲゲートＬＧ１０と、活性状態
で“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ
１と出力ノードｎｔ１１の電位とを受けサブワード線Ｗ
Ｌ１の電位を駆動するＮＯＲゲートＬＧ１１と、活性状
態で“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣ
Ｔ２と出力ノードｎｔ１１の電位とを受けサブワード線
ＷＬ２の電位を駆動するＮＯＲゲートＬＧ１２と、活性
状態で“Ｌ”となるサブデコード信号／１／４ＳＥＬＥ
ＣＴ３と出力ノードｎｔ１１の電位とを受けサブワード
線ＷＬ３の電位を駆動するＮＯＲゲートＬＧ１３とを含
む。
コーダＬＷＤは、メインワード線ＭＷＬの活性化に応じ
て、“Ｌ”レベルとなる信号／ＭＡＩＮＷＬを受け、セ
ル電源設定回路３００の内部ノードｎ２１の電位レベル
が“Ｌ”レベルであるときに導通状態となるトランスミ
ッションゲートＴＭＧ２１と、トランスミッションゲー
トの出力ノードｎｔ１１と電源電位Ｖｃｃとの間に設け
られ、セル電源配線ＬＭＳの電位をゲートに受けるＰチ
ャネルＭＯＳトランジスタＰＬ２０と、活性状態で
“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ０
と出力ノードｎｔ１１の電位とを受けサブワード線ＷＬ
０の電位を駆動するＮＯＲゲートＬＧ１０と、活性状態
で“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣＴ
１と出力ノードｎｔ１１の電位とを受けサブワード線Ｗ
Ｌ１の電位を駆動するＮＯＲゲートＬＧ１１と、活性状
態で“Ｌ”となるサブデコード信号／１／４ＳＥＬＥＣ
Ｔ２と出力ノードｎｔ１１の電位とを受けサブワード線
ＷＬ２の電位を駆動するＮＯＲゲートＬＧ１２と、活性
状態で“Ｌ”となるサブデコード信号／１／４ＳＥＬＥ
ＣＴ３と出力ノードｎｔ１１の電位とを受けサブワード
線ＷＬ３の電位を駆動するＮＯＲゲートＬＧ１３とを含
む。
【０１９０】冗長グローバルデコーダＲＧＷＤの構成
は、図１９の構成と同様であるので、その説明は繰り返
さない。
は、図１９の構成と同様であるので、その説明は繰り返
さない。
【０１９１】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、ノードｎ２１の電位は“Ｈ”レベルと
なるのでトランスミッションゲートＴＭＧ２１は遮断状
態となる。さらに、たとえば、サブワード線ＷＬ０を選
択するために信号／ＭＡＩＮＷＬが“Ｌ”レベルとなる
と、信号ＭＳＷＳＬが“Ｈ”レベルとなり、Ｎチャンネ
ルＭＯＳトランジスタＮＳ１１が導通状態となって、信
号／ＳＭＷＬが“Ｌ”レベルとなる。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、ノードｎ２１の電位は“Ｈ”レベルと
なるのでトランスミッションゲートＴＭＧ２１は遮断状
態となる。さらに、たとえば、サブワード線ＷＬ０を選
択するために信号／ＭＡＩＮＷＬが“Ｌ”レベルとなる
と、信号ＭＳＷＳＬが“Ｈ”レベルとなり、Ｎチャンネ
ルＭＯＳトランジスタＮＳ１１が導通状態となって、信
号／ＳＭＷＬが“Ｌ”レベルとなる。
【０１９２】また、“Ｌ”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【０１９３】［実施の形態８の変形例４］図２３は、図
１９に示した実施の形態８の構成の第４の変形例を示す
概略ブロック図である。
１９に示した実施の形態８の構成の第４の変形例を示す
概略ブロック図である。
【０１９４】図２３で示した構成は、図１９に示した構
成と比べて、ローカルデコーダＬＷＤおよび冗長グロー
バルデコーダＲＧＷＤの構成が異なる。
成と比べて、ローカルデコーダＬＷＤおよび冗長グロー
バルデコーダＲＧＷＤの構成が異なる。
【０１９５】すなわち、図２３を参照して、ローカルデ
コーダＬＷＤは、メインワード線ＭＷＬの活性化に応じ
て、“Ｈ”レベルとなる信号ＭＡＩＮＷＬとセル電源配
線ＬＭＳの電位を受けるＮＡＮＤゲートＬＧ０１と、活
性状態で“Ｌ”となるサブデコード信号／１／４ＳＥＬ
ＥＣＴ０とＮＡＮＤゲートＬＧ０１の出力とを受けサブ
ワード線ＷＬ０の電位を駆動するＮＯＲゲートＬＧ１０
と、活性状態で“Ｌ”となるサブデコード信号／１／４
ＳＥＬＥＣＴ１とＮＡＮＤゲートＬＧ０１の出力とを受
けサブワード線ＷＬ１の電位を駆動するＮＯＲゲートＬ
Ｇ１１と、活性状態で“Ｌ”となるサブデコード信号／
１／４ＳＥＬＥＣＴ２とＮＡＮＤゲートＬＧ０１の出力
とを受けサブワード線ＷＬ２の電位を駆動するＮＯＲゲ
ートＬＧ１２と、活性状態で“Ｌ”となるサブデコード
信号／１／４ＳＥＬＥＣＴ３とＮＡＮＤゲートＬＧ０１
の出力とを受けサブワード線ＷＬ３の電位を駆動するＮ
ＯＲゲートＬＧ１３とを含む。
コーダＬＷＤは、メインワード線ＭＷＬの活性化に応じ
て、“Ｈ”レベルとなる信号ＭＡＩＮＷＬとセル電源配
線ＬＭＳの電位を受けるＮＡＮＤゲートＬＧ０１と、活
性状態で“Ｌ”となるサブデコード信号／１／４ＳＥＬ
ＥＣＴ０とＮＡＮＤゲートＬＧ０１の出力とを受けサブ
ワード線ＷＬ０の電位を駆動するＮＯＲゲートＬＧ１０
と、活性状態で“Ｌ”となるサブデコード信号／１／４
ＳＥＬＥＣＴ１とＮＡＮＤゲートＬＧ０１の出力とを受
けサブワード線ＷＬ１の電位を駆動するＮＯＲゲートＬ
Ｇ１１と、活性状態で“Ｌ”となるサブデコード信号／
１／４ＳＥＬＥＣＴ２とＮＡＮＤゲートＬＧ０１の出力
とを受けサブワード線ＷＬ２の電位を駆動するＮＯＲゲ
ートＬＧ１２と、活性状態で“Ｌ”となるサブデコード
信号／１／４ＳＥＬＥＣＴ３とＮＡＮＤゲートＬＧ０１
の出力とを受けサブワード線ＷＬ３の電位を駆動するＮ
ＯＲゲートＬＧ１３とを含む。
【０１９６】さらに、冗長グローバルデコーダＲＧＷＤ
には、セル電源設定回路３００の内部ノードｎ２１の電
位レベルと信号ＭＡＩＮＷＬとを受けるＮＡＮＤゲート
ＲＮＧ１２と、ＮＡＮＤゲートＲＮＧ１２の出力を受け
スペアメインワード線選択信号ＭＳＷＳＬを生成するた
めのインバータＲＩＮＶ１２と、信号／ＳＭＷＬを出力
するノードｒｎ１１と電源電位Ｖｃｃとの間に設けら
れ、冗長メインワード線ＲＭＷＬを活性化する際に
“Ｈ”レベルとなる信号ＷＬＥをゲートに受けるＰチャ
ネルＭＯＳトランジスタＰＳ１１と、ノードｒｎ１１と
接地電位との間に設けられ、ゲートに信号ＭＳＷＳＬを
受けるＮチャンネルＭＯＳトランジスタＮＳ１１とが設
けられる。
には、セル電源設定回路３００の内部ノードｎ２１の電
位レベルと信号ＭＡＩＮＷＬとを受けるＮＡＮＤゲート
ＲＮＧ１２と、ＮＡＮＤゲートＲＮＧ１２の出力を受け
スペアメインワード線選択信号ＭＳＷＳＬを生成するた
めのインバータＲＩＮＶ１２と、信号／ＳＭＷＬを出力
するノードｒｎ１１と電源電位Ｖｃｃとの間に設けら
れ、冗長メインワード線ＲＭＷＬを活性化する際に
“Ｈ”レベルとなる信号ＷＬＥをゲートに受けるＰチャ
ネルＭＯＳトランジスタＰＳ１１と、ノードｒｎ１１と
接地電位との間に設けられ、ゲートに信号ＭＳＷＳＬを
受けるＮチャンネルＭＯＳトランジスタＮＳ１１とが設
けられる。
【０１９７】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、ノードｎ２１の電位は“Ｈ”レベルと
なるので、たとえば、サブワード線ＷＬ０を選択するた
めに信号ＭＡＩＮＷＬが“Ｈ”レベルとなると、信号Ｍ
ＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯＳト
ランジスタＮＳ１１が導通状態となって、信号／ＳＭＷ
Ｌが“Ｌ”レベルとなる。
ル電源設定回路３００中のヒューズ素子Ｆｓ２２１が切
断されると、メモリセル電源配線ＬＭＳの電位レベルは
接地電位となり、ノードｎ２１の電位は“Ｈ”レベルと
なるので、たとえば、サブワード線ＷＬ０を選択するた
めに信号ＭＡＩＮＷＬが“Ｈ”レベルとなると、信号Ｍ
ＳＷＳＬが“Ｈ”レベルとなり、ＮチャンネルＭＯＳト
ランジスタＮＳ１１が導通状態となって、信号／ＳＭＷ
Ｌが“Ｌ”レベルとなる。
【０１９８】また、“Ｌ”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【０１９９】［実施の形態８の変形例５］図２４は、複
数のスペアＭＡＩＮワード線が存在する場合において、
冗長グローバルデコーダＲＧＷＤでスペアメインワード
線選択信号を受けてスペアメインワード線を駆動する部
分の変形例を示す回路図である。
数のスペアＭＡＩＮワード線が存在する場合において、
冗長グローバルデコーダＲＧＷＤでスペアメインワード
線選択信号を受けてスペアメインワード線を駆動する部
分の変形例を示す回路図である。
【０２００】複数のスペアワード線が存在する場合は、
図２４のようにいずれのスペアメインワード線を選択す
るかを決めるためのヒューズ素子ＲＦ１１〜ＲＦ４２を
併設し、置換される行のヒューズのうち必要でないスペ
アメインワード線に接続されるヒューズ素子を切断する
構成とすればよい。
図２４のようにいずれのスペアメインワード線を選択す
るかを決めるためのヒューズ素子ＲＦ１１〜ＲＦ４２を
併設し、置換される行のヒューズのうち必要でないスペ
アメインワード線に接続されるヒューズ素子を切断する
構成とすればよい。
【０２０１】つまり、異なったローカルデコーダＬＷＤ
またはグローバルデコーダＧＷＤからの信号に応じて、
それぞれに対応するスペアワード線選択信号ＳＷＳＬ０
〜ＳＷＳＬ３が生成されうる構成となっている場合、例
えば、信号ＳＷＳＬ０に応じてスペアメインワード線Ｓ
ＷＬ１を選択するために信号／ＳＭＷＬ１が活性化する
ように設定したいときは、ヒューズ素子ＲＦ１１を残
し、ヒューズ素子ＲＦ１２を切断すればよい。
またはグローバルデコーダＧＷＤからの信号に応じて、
それぞれに対応するスペアワード線選択信号ＳＷＳＬ０
〜ＳＷＳＬ３が生成されうる構成となっている場合、例
えば、信号ＳＷＳＬ０に応じてスペアメインワード線Ｓ
ＷＬ１を選択するために信号／ＳＭＷＬ１が活性化する
ように設定したいときは、ヒューズ素子ＲＦ１１を残
し、ヒューズ素子ＲＦ１２を切断すればよい。
【０２０２】［実施の形態９］実施の形態９のＳＲＡＭ
は、１行ごとのロウ冗長置換が可能な構成において、冗
長置換のためのアドレスを指定するヒューズ素子を、メ
モリセル電源線を接地レベルにするヒューズ素子（また
はメモリセル接地線を電源レベルにするヒューズ素子）
としても用いる構成である。
は、１行ごとのロウ冗長置換が可能な構成において、冗
長置換のためのアドレスを指定するヒューズ素子を、メ
モリセル電源線を接地レベルにするヒューズ素子（また
はメモリセル接地線を電源レベルにするヒューズ素子）
としても用いる構成である。
【０２０３】なお、以下の説明で明らかとなるように、
１列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
１列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
【０２０４】すなわち、以上説明した実施の形態１〜８
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
【０２０５】図２５は、実施の形態９のメモリセルアレ
イ、行デコーダ、列デコーダの構成の一例を説明するた
めの概略ブロック図であり、図１３と対比される図であ
る。
イ、行デコーダ、列デコーダの構成の一例を説明するた
めの概略ブロック図であり、図１３と対比される図であ
る。
【０２０６】図２５に示すように、実施の形態９のＳＲ
ＡＭでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。ただし、
実施の形態９の本発明は必ずしもこのような構成には限
定されず、分割ワード線方式以外の構成にも適用可能で
ある。
ＡＭでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。ただし、
実施の形態９の本発明は必ずしもこのような構成には限
定されず、分割ワード線方式以外の構成にも適用可能で
ある。
【０２０７】すなわち、行デコーダ１０９は、メインワ
ード線ＭＷＬを選択的に駆動するためのメイン行デコー
ダ１０９ａと、メモリセルアレイ１０１および１０２に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部１０９ｂ１および１０９ｂ２と
を含む構成となっている。
ード線ＭＷＬを選択的に駆動するためのメイン行デコー
ダ１０９ａと、メモリセルアレイ１０１および１０２に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部１０９ｂ１および１０９ｂ２と
を含む構成となっている。
【０２０８】１本のメインワード線ＭＷＬに対応して、
ローカルデコーダ部１０９ｂ１および１０９ｂ２のそれ
ぞれには、ローカルデコーダＬＷＤが設けられ、ローカ
ルデコーダＬＷＤは、サブデコード信号１／４ＳＥＬＥ
ＣＴ０〜３により、サブワード線ＷＬ０〜ＷＬ３のいず
れか１つを選択的に活性化する。
ローカルデコーダ部１０９ｂ１および１０９ｂ２のそれ
ぞれには、ローカルデコーダＬＷＤが設けられ、ローカ
ルデコーダＬＷＤは、サブデコード信号１／４ＳＥＬＥ
ＣＴ０〜３により、サブワード線ＷＬ０〜ＷＬ３のいず
れか１つを選択的に活性化する。
【０２０９】また、図１に示した構成と同様に、メモリ
ブロック１０１に対応して、メモリブロック１０１内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行１０１ＲＲが設けられ
る。また、メモリブロック１０２に対応して、メモリブ
ロック１０２内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行１０
２ＲＲが設けられる。
ブロック１０１に対応して、メモリブロック１０１内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行１０１ＲＲが設けられ
る。また、メモリブロック１０２に対応して、メモリブ
ロック１０２内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行１０
２ＲＲが設けられる。
【０２１０】冗長メモリセル行１０１ＲＲおよび１０２
ＲＲには、１本の冗長メインワード線ＲＭＷＬに対応し
て、ローカルデコーダ部１０９ｂ１および１０９ｂ２の
それぞれに、ローカルデコーダＲＬＷＤが設けられ、ロ
ーカルデコーダＲＬＷＤは、スペアワード線ＳＷＬを選
択的に活性化する。
ＲＲには、１本の冗長メインワード線ＲＭＷＬに対応し
て、ローカルデコーダ部１０９ｂ１および１０９ｂ２の
それぞれに、ローカルデコーダＲＬＷＤが設けられ、ロ
ーカルデコーダＲＬＷＤは、スペアワード線ＳＷＬを選
択的に活性化する。
【０２１１】さらに、冗長置換を行なうために欠陥行ア
ドレスをヒューズ素子により不揮発的に記憶し、外部か
らのアドレス信号と欠陥行アドレスとの比較を行なう冗
長判定回路１０９ｃと、冗長判定回路１０９ｃの判定結
果に応じて、冗長行の選択を行なうための冗長デコーダ
１０９ｄとが設けられる。
ドレスをヒューズ素子により不揮発的に記憶し、外部か
らのアドレス信号と欠陥行アドレスとの比較を行なう冗
長判定回路１０９ｃと、冗長判定回路１０９ｃの判定結
果に応じて、冗長行の選択を行なうための冗長デコーダ
１０９ｄとが設けられる。
【０２１２】図２５に示した構成では、図１３において
メモリセル電源配線ＬＭＳに供給される電位を制御する
ために設けられたセル電源設定回路３００の代わりに、
メモリセル電源配線ＬＭＳに供給される電位を制御する
ためにレベル保持回路ＲＬＡＴ１１、ＲＬＡＴ１２、Ｒ
ＬＡＴ２１およびＲＬＡＴ２２が設けられる。
メモリセル電源配線ＬＭＳに供給される電位を制御する
ために設けられたセル電源設定回路３００の代わりに、
メモリセル電源配線ＬＭＳに供給される電位を制御する
ためにレベル保持回路ＲＬＡＴ１１、ＲＬＡＴ１２、Ｒ
ＬＡＴ２１およびＲＬＡＴ２２が設けられる。
【０２１３】メモリセル電源配線またはメモリセル接地
配線は、行ごとに設けられる。図２６は、図２５に示し
たレベル保持回路ＲＬＡＴ１１に示す回路に含まれ、各
行ごとに設けられる行ラッチ回路２０００の構成を説明
するための回路図である。
配線は、行ごとに設けられる。図２６は、図２５に示し
たレベル保持回路ＲＬＡＴ１１に示す回路に含まれ、各
行ごとに設けられる行ラッチ回路２０００の構成を説明
するための回路図である。
【０２１４】まず、電源立上げ後直ちに、コントロール
回路１０４により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Ｎチャ
ンネルＭＯＳトランジスタであるメモリセル電源線プリ
チャージトランジスタＭＰＴ１１のゲートに“Ｈ”レベ
ルのプリチャージ信号ＳＰを入力し、インバータＩＮＶ
５１およびＩＮＶ５２で構成されるラッチ回路ＬＴ５１
のノードｎＬＴ１に接地レベルを書込む。
回路１０４により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Ｎチャ
ンネルＭＯＳトランジスタであるメモリセル電源線プリ
チャージトランジスタＭＰＴ１１のゲートに“Ｈ”レベ
ルのプリチャージ信号ＳＰを入力し、インバータＩＮＶ
５１およびＩＮＶ５２で構成されるラッチ回路ＬＴ５１
のノードｎＬＴ１に接地レベルを書込む。
【０２１５】次に、メモリセル電源線プリチャージトラ
ンジスタＭＰＴ１１のゲートに“Ｌ”レベルの信号ＳＰ
を入力することにより、ラッチ回路ＬＴ５１を保持状態
とする。
ンジスタＭＰＴ１１のゲートに“Ｌ”レベルの信号ＳＰ
を入力することにより、ラッチ回路ＬＴ５１を保持状態
とする。
【０２１６】電源立上げ後、最初にメモリセルにアクセ
スするとき（通常はライト動作）、ワード線ＷＬを
“Ｈ”レベルに立上げることにより、トランジスタＭＶ
Ｔ１１が導通状態となって、ラッチ回路ＬＴ５１のノー
ドｎＬＴ１に電源電位Ｖｃｃレベルを書込み、ノードｎ
ＬＴ１と結合するメモリセル電源線ＬＭＳを電源レベル
（Ｖｃｃレベル）にする。
スするとき（通常はライト動作）、ワード線ＷＬを
“Ｈ”レベルに立上げることにより、トランジスタＭＶ
Ｔ１１が導通状態となって、ラッチ回路ＬＴ５１のノー
ドｎＬＴ１に電源電位Ｖｃｃレベルを書込み、ノードｎ
ＬＴ１と結合するメモリセル電源線ＬＭＳを電源レベル
（Ｖｃｃレベル）にする。
【０２１７】メモリセルに欠陥があり、冗長置換された
行（ワード線）はアクセスされることがないので、その
場合は、欠陥の存在する行に対応するメモリセル電源線
ＬＭＳは接地レベルにプリチャージされたままである。
行（ワード線）はアクセスされることがないので、その
場合は、欠陥の存在する行に対応するメモリセル電源線
ＬＭＳは接地レベルにプリチャージされたままである。
【０２１８】これにより、冗長置換アドレスを指定する
ために冗長判定回路１０９ｃ中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Ｖｃｃレベルとなり、
不良により冗長置換され使用されなかったメモリセル行
のメモリセル電源線は接地レベルとなる。
ために冗長判定回路１０９ｃ中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Ｖｃｃレベルとなり、
不良により冗長置換され使用されなかったメモリセル行
のメモリセル電源線は接地レベルとなる。
【０２１９】デバイスがスタンバイ状態になっても、ラ
ッチ回路ＬＴ５１のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
ッチ回路ＬＴ５１のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
【０２２０】以後、電源立上げ中は、コントロール回路
１０４は、メモリセル電源線プリチャージトランジスタ
ＭＰＴ１１のゲートに“Ｈ”レベルの信号ＳＰを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
１０４は、メモリセル電源線プリチャージトランジスタ
ＭＰＴ１１のゲートに“Ｈ”レベルの信号ＳＰを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
【０２２１】以上のような構成により、図２６に示すよ
うな回路２０００を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
うな回路２０００を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
【０２２２】［実施の形態９の変形例１］図２７は、図
２６に示した行ラッチ回路２０００の変形例であって、
各行ごとに設けられる行ラッチ回路２００２の構成を説
明するための回路図である。
２６に示した行ラッチ回路２０００の変形例であって、
各行ごとに設けられる行ラッチ回路２００２の構成を説
明するための回路図である。
【０２２３】すなわち、図２６の構成と比べて、プリチ
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。ラッチ回路ＬＴ５１のノードｎＬＴ１には、メモリ
セル接地配線ＬＭＧが接続されている。
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。ラッチ回路ＬＴ５１のノードｎＬＴ１には、メモリ
セル接地配線ＬＭＧが接続されている。
【０２２４】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図２６の行ラッチ回路２００
０の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図２６の行ラッチ回路２００
０の動作と同様であるので、その説明は繰り返さない。
【０２２５】［実施の形態９の変形例２］図２８は、図
２６に示した行ラッチ回路２０００の変形例であって、
各行ごとに設けられる行ラッチ回路２００４の構成を説
明するための回路図である。
２６に示した行ラッチ回路２０００の変形例であって、
各行ごとに設けられる行ラッチ回路２００４の構成を説
明するための回路図である。
【０２２６】すなわち、図２６の構成と比べて、プリチ
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル電源配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル電源配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。
【０２２７】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図２６の行ラッチ回路２００
０の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図２６の行ラッチ回路２００
０の動作と同様であるので、その説明は繰り返さない。
【０２２８】［実施の形態９の変形例３］図２９は、図
２７に示した行ラッチ回路２００２の変形例であって、
各行ごとに設けられる行ラッチ回路２００６の構成を説
明するための回路図である。
２７に示した行ラッチ回路２００２の変形例であって、
各行ごとに設けられる行ラッチ回路２００６の構成を説
明するための回路図である。
【０２２９】すなわち、図２７の構成と比べて、プリチ
ャージ信号／ＳＰの極性を反転した信号ＳＰによりＮチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタＭＰ
Ｔ１１は、ラッチ回路ＬＴ５１のノードｎＬＴ２と接地
電位との間に設けられ、ラッチ回路ＬＴ５１のノードｎ
ＬＴ１には、メモリセル接地配線ＬＭＧが接続されてい
る。
ャージ信号／ＳＰの極性を反転した信号ＳＰによりＮチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタＭＰ
Ｔ１１は、ラッチ回路ＬＴ５１のノードｎＬＴ２と接地
電位との間に設けられ、ラッチ回路ＬＴ５１のノードｎ
ＬＴ１には、メモリセル接地配線ＬＭＧが接続されてい
る。
【０２３０】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図２７の行ラッチ回路２００
２の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図２７の行ラッチ回路２００
２の動作と同様であるので、その説明は繰り返さない。
【０２３１】また、図２６−２９の行ラッチ回路２００
０〜２００６は、ワード線を“Ｈ”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
０〜２００６は、ワード線を“Ｈ”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
【０２３２】［実施の形態１０］実施の形態１０のＳＲ
ＡＭは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
（またはメモリセル接地線を電源レベルにするヒューズ
素子）としても用いる構成である。
ＡＭは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
（またはメモリセル接地線を電源レベルにするヒューズ
素子）としても用いる構成である。
【０２３３】なお、以下の説明で明らかとなるように、
複数列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
複数列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
【０２３４】すなわち、上述したした実施の形態１〜８
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
【０２３５】実施の形態１０のメモリセルアレイ、行デ
コーダ、列デコーダの構成も、冗長置換が複数行一括冗
長単位ごとに行なわれる点を除いて、図２５に示した実
施の形態９のＳＲＡＭの構成と同様である。
コーダ、列デコーダの構成も、冗長置換が複数行一括冗
長単位ごとに行なわれる点を除いて、図２５に示した実
施の形態９のＳＲＡＭの構成と同様である。
【０２３６】メモリセル電源配線またはメモリセル接地
配線は、複数行一括冗長単位ごとに設けられる。
配線は、複数行一括冗長単位ごとに設けられる。
【０２３７】図３０は、図２５に示したレベル保持回路
ＲＬＡＴ１１に示す回路に含まれ、各複数行一括冗長置
換の単位ごとに設けられる行ラッチ回路２１００の構成
を説明するための回路図である。
ＲＬＡＴ１１に示す回路に含まれ、各複数行一括冗長置
換の単位ごとに設けられる行ラッチ回路２１００の構成
を説明するための回路図である。
【０２３８】まず、電源立上げ後直ちに、コントロール
回路１０４により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Ｎチャ
ンネルＭＯＳトランジスタであるメモリセル電源線プリ
チャージトランジスタＭＰＴ１１のゲートに“Ｈ”レベ
ルのプリチャージ信号ＳＰを入力し、インバータＩＮＶ
５１およびＩＮＶ５２で構成されるラッチ回路ＬＴ５２
のノードｎＬＴ１に接地レベルを書込む。
回路１０４により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Ｎチャ
ンネルＭＯＳトランジスタであるメモリセル電源線プリ
チャージトランジスタＭＰＴ１１のゲートに“Ｈ”レベ
ルのプリチャージ信号ＳＰを入力し、インバータＩＮＶ
５１およびＩＮＶ５２で構成されるラッチ回路ＬＴ５２
のノードｎＬＴ１に接地レベルを書込む。
【０２３９】次に、メモリセル電源線プリチャージトラ
ンジスタＭＰＴ１１のゲートに“Ｌ”レベルの信号ＳＰ
を入力することにより、ラッチ回路ＬＴ５２を保持状態
とする。
ンジスタＭＰＴ１１のゲートに“Ｌ”レベルの信号ＳＰ
を入力することにより、ラッチ回路ＬＴ５２を保持状態
とする。
【０２４０】電源立上げ後、最初にメモリセルにアクセ
スするとき（通常はライト動作）、メインワード線ＭＷ
Ｌを駆動するための信号／ＭＡＩＮＷＬを“Ｌ”レベル
に立下げることにより、トランジスタＭＶＴ１１が導通
状態となって、ラッチ回路ＬＴ５２のノードｎＬＴ１に
電源電位Ｖｃｃレベルを書込み、ノードｎＬＴ１と結合
するメモリセル電源線ＬＭＳを電源レベル（Ｖｃｃレベ
ル）にする。
スするとき（通常はライト動作）、メインワード線ＭＷ
Ｌを駆動するための信号／ＭＡＩＮＷＬを“Ｌ”レベル
に立下げることにより、トランジスタＭＶＴ１１が導通
状態となって、ラッチ回路ＬＴ５２のノードｎＬＴ１に
電源電位Ｖｃｃレベルを書込み、ノードｎＬＴ１と結合
するメモリセル電源線ＬＭＳを電源レベル（Ｖｃｃレベ
ル）にする。
【０２４１】メモリセルに欠陥があり、冗長置換された
行一括冗長置換の単位はアクセスされることがないの
で、その場合は、欠陥の存在する行一括冗長置換の単位
に対応するメモリセル電源線ＬＭＳは接地レベルにプリ
チャージされたままである。
行一括冗長置換の単位はアクセスされることがないの
で、その場合は、欠陥の存在する行一括冗長置換の単位
に対応するメモリセル電源線ＬＭＳは接地レベルにプリ
チャージされたままである。
【０２４２】これにより、冗長置換アドレスを指定する
ために冗長判定回路１０９ｃ中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Ｖｃｃレベルとなり、
不良により冗長置換され使用されなかった行一括冗長置
換の単位に対応するメモリセル電源線は接地レベルとな
る。
ために冗長判定回路１０９ｃ中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Ｖｃｃレベルとなり、
不良により冗長置換され使用されなかった行一括冗長置
換の単位に対応するメモリセル電源線は接地レベルとな
る。
【０２４３】デバイスがスタンバイ状態になっても、ラ
ッチ回路ＬＴ５２のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
ッチ回路ＬＴ５２のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
【０２４４】以後、電源立上げ中は、コントロール回路
１０４は、メモリセル電源線プリチャージトランジスタ
ＭＰＴ１１のゲートに“Ｈ”レベルの信号ＳＰを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
１０４は、メモリセル電源線プリチャージトランジスタ
ＭＰＴ１１のゲートに“Ｈ”レベルの信号ＳＰを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
【０２４５】以上のような構成により、図３０に示すよ
うな回路２１００を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
うな回路２１００を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
【０２４６】［実施の形態１０の変形例１］図３１は、
図３０に示した行ラッチ回路２１００の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路２１０２の構成を説明するための回路図である。
図３０に示した行ラッチ回路２１００の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路２１０２の構成を説明するための回路図である。
【０２４７】すなわち、図３０の構成と比べて、プリチ
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。ラッチ回路ＬＴ５２のノードｎＬＴ１には、メモリ
セル接地配線ＬＭＧが接続されている。
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。ラッチ回路ＬＴ５２のノードｎＬＴ１には、メモリ
セル接地配線ＬＭＧが接続されている。
【０２４８】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図３０の行ラッチ回路２１０
０の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図３０の行ラッチ回路２１０
０の動作と同様であるので、その説明は繰り返さない。
【０２４９】［実施の形態１０の変形例２］図３２は、
図３０に示した行ラッチ回路２１００の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路２１０４の構成を説明するための回路図である。
図３０に示した行ラッチ回路２１００の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路２１０４の構成を説明するための回路図である。
【０２５０】すなわち、図３０の構成と比べて、プリチ
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル電源配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。
ャージ信号ＳＰの極性を反転した信号／ＳＰによりＰチ
ャネルＭＯＳトランジスタのメモリセル電源配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。
【０２５１】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図３０の行ラッチ回路２１０
０の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図３０の行ラッチ回路２１０
０の動作と同様であるので、その説明は繰り返さない。
【０２５２】［実施の形態１０の変形例３］図３３は、
図３１に示した行ラッチ回路２１０２の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路２１０６の構成を説明するための回路図である。
図３１に示した行ラッチ回路２１０２の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路２１０６の構成を説明するための回路図である。
【０２５３】すなわち、図３１の構成と比べて、プリチ
ャージ信号／ＳＰの極性を反転した信号ＳＰによりＮチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタＭＰ
Ｔ１１は、ラッチ回路ＬＴ５１のノードｎＬＴ２と接地
電位との間に設けられ、ラッチ回路ＬＴ５１のノードｎ
ＬＴ１には、メモリセル接地配線ＬＭＧが接続されてい
る。
ャージ信号／ＳＰの極性を反転した信号ＳＰによりＮチ
ャネルＭＯＳトランジスタのメモリセル接地配線プリチ
ャージトランジスタＭＰＴ１１のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタＭＰ
Ｔ１１は、ラッチ回路ＬＴ５１のノードｎＬＴ２と接地
電位との間に設けられ、ラッチ回路ＬＴ５１のノードｎ
ＬＴ１には、メモリセル接地配線ＬＭＧが接続されてい
る。
【０２５４】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図３１の行ラッチ回路２１０
２の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図３１の行ラッチ回路２１０
２の動作と同様であるので、その説明は繰り返さない。
【０２５５】また、図３０−３３の行ラッチ回路２１０
０〜２１０６は、ワード線を“Ｈ”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
０〜２１０６は、ワード線を“Ｈ”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
【０２５６】［実施の形態１１］実施の形態１１のＳＲ
ＡＭは、１行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
（またはメモリセル接地線を電源レベルにするヒューズ
素子）としても用いる構成である。
ＡＭは、１行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
（またはメモリセル接地線を電源レベルにするヒューズ
素子）としても用いる構成である。
【０２５７】なお、以下の説明で明らかとなるように、
１列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
１列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
【０２５８】図３４は、本発明の実施の形態１１の行ラ
ッチ回路２００１の構成を説明するための回路図であ
り、実施の形態９の図２６と対比される図である。
ッチ回路２００１の構成を説明するための回路図であ
り、実施の形態９の図２６と対比される図である。
【０２５９】すなわち、行ラッチ回路２００１において
は、ラッチ回路ＬＴ５１を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも大きくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも小さくする。
は、ラッチ回路ＬＴ５１を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも大きくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも小さくする。
【０２６０】このようにインバータＩＮＶ５１およびＩ
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路５１のノードｎＬＴ１と接地電位との間にはキ
ャパシタＣ５１を設け、ラッチ回路５１のノードｎＬＴ
２と電源電位との間にはキャパシタＣ５２を設ける。こ
のような構成とすることにより、プリチャージトランジ
スタＭＰＴ１１を用いることなく、電源立上時のラッチ
に蓄えられるデータを接地電位にすることができる。
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路５１のノードｎＬＴ１と接地電位との間にはキ
ャパシタＣ５１を設け、ラッチ回路５１のノードｎＬＴ
２と電源電位との間にはキャパシタＣ５２を設ける。こ
のような構成とすることにより、プリチャージトランジ
スタＭＰＴ１１を用いることなく、電源立上時のラッチ
に蓄えられるデータを接地電位にすることができる。
【０２６１】これにより、行ラッチ回路２００１のレイ
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
【０２６２】［実施の形態１１の変形例１］図３５は、
本発明の実施の形態１１の行ラッチ回路２００３の構成
を説明するための回路図であり、実施の形態９の図２７
と対比される図である。
本発明の実施の形態１１の行ラッチ回路２００３の構成
を説明するための回路図であり、実施の形態９の図２７
と対比される図である。
【０２６３】すなわち、行ラッチ回路２００３において
は、ラッチ回路ＬＴ５１を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも小さくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも大きくする。
は、ラッチ回路ＬＴ５１を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも小さくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも大きくする。
【０２６４】このようにインバータＩＮＶ５１およびＩ
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路ＬＴ５１のノードｎＬＴ１と電源電位との間に
はキャパシタＣ５１を設け、インバータＩＮＶ５１の出
力ノードと接地電位との間にはキャパシタＣ５２を設け
る。このような構成とすることにより、プリチャージト
ランジスタＭＰＴ１１を用いることなく、電源立上時の
ラッチに蓄えられるデータを電源電位にすることができ
る。
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路ＬＴ５１のノードｎＬＴ１と電源電位との間に
はキャパシタＣ５１を設け、インバータＩＮＶ５１の出
力ノードと接地電位との間にはキャパシタＣ５２を設け
る。このような構成とすることにより、プリチャージト
ランジスタＭＰＴ１１を用いることなく、電源立上時の
ラッチに蓄えられるデータを電源電位にすることができ
る。
【０２６５】これにより、行ラッチ回路２００３のレイ
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
【０２６６】なお、電源立上がゆっくり行なわれたとき
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
【０２６７】［実施の形態１２］実施の形態１２のＳＲ
ＡＭは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
（またはメモリセル接地線を電源レベルにするヒューズ
素子）としても用いる構成である。
ＡＭは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
（またはメモリセル接地線を電源レベルにするヒューズ
素子）としても用いる構成である。
【０２６８】なお、以下の説明で明らかとなるように、
複数列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
複数列ごとのコラム冗長置換が可能な構成であって、
“Ｈ”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子（またはメモリセル接地線を電源レベルにするヒ
ューズ素子）としても用いる構成に適用することも可能
である。
【０２６９】図３６は、本発明の実施の形態１２の行ラ
ッチ回路２１０１の構成を説明するための回路図であ
り、実施の形態１０の図３０と対比される図である。
ッチ回路２１０１の構成を説明するための回路図であ
り、実施の形態１０の図３０と対比される図である。
【０２７０】すなわち、行ラッチ回路２１０１において
は、ラッチ回路ＬＴ５２を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも大きくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも小さくする。
は、ラッチ回路ＬＴ５２を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも大きくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも小さくする。
【０２７１】このようにインバータＩＮＶ５１およびＩ
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路ＬＴ５２のノードｎＬＴ１と接地電位との間に
はキャパシタＣ５１を設け、インバータＩＮＶ５１の出
力ノードと電源電位との間にはキャパシタＣ５２を設け
る。このような構成とすることにより、プリチャージト
ランジスタＭＰＴ１１を用いることなく、電源立上時の
ラッチに蓄えられるデータを接地電位にすることができ
る。
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路ＬＴ５２のノードｎＬＴ１と接地電位との間に
はキャパシタＣ５１を設け、インバータＩＮＶ５１の出
力ノードと電源電位との間にはキャパシタＣ５２を設け
る。このような構成とすることにより、プリチャージト
ランジスタＭＰＴ１１を用いることなく、電源立上時の
ラッチに蓄えられるデータを接地電位にすることができ
る。
【０２７２】これにより、行ラッチ回路２１０１のレイ
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
【０２７３】［実施の形態１２の変形例１］図３７は、
本発明の実施の形態１２の行ラッチ回路２１０３の構成
を説明するための回路図であり、実施の形態１０の図３
１と対比される図である。
本発明の実施の形態１２の行ラッチ回路２１０３の構成
を説明するための回路図であり、実施の形態１０の図３
１と対比される図である。
【０２７４】すなわち、行ラッチ回路２１０３において
は、ラッチ回路ＬＴ５１を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも小さくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも大きくする。
は、ラッチ回路ＬＴ５１を構成するインバータＩＮＶ５
１においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
１のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１１
のサイズよりも小さくする。また、インバータＩＮＶ５
２においては、ＰチャネルＭＯＳトランジスタＰＴＬ１
２のサイズをＮチャネルＭＯＳトランジスタＮＴＬ１２
のサイズよりも大きくする。
【０２７５】このようにインバータＩＮＶ５１およびＩ
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路ＬＴ５１のノードｎＬＴ１と電源電位との間に
はキャパシタＣ５１を設け、ノードｎＬＴ２と接地電位
との間にはキャパシタＣ５２を設ける。このような構成
とすることにより、プリチャージトランジスタＭＰＴ１
１を用いることなく、電源立上時のラッチに蓄えられる
データを電源電位にすることができる。
ＮＶ５２を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路ＬＴ５１のノードｎＬＴ１と電源電位との間に
はキャパシタＣ５１を設け、ノードｎＬＴ２と接地電位
との間にはキャパシタＣ５２を設ける。このような構成
とすることにより、プリチャージトランジスタＭＰＴ１
１を用いることなく、電源立上時のラッチに蓄えられる
データを電源電位にすることができる。
【０２７６】これにより、行ラッチ回路２１０３のレイ
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
アウト面積およびコントロール回路１０４の回路面積を
低減することができる。
【０２７７】なお、電源立上がゆっくり行なわれたとき
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
【０２７８】［実施の形態１３］実施の形態１３のＳＲ
ＡＭは、正規メモリセルアレイを構成するすべてのメモ
リセル行（または列）をスキャンしつつ選択することに
より、必要なメモリセル電源を立上げておく構成であ
る。
ＡＭは、正規メモリセルアレイを構成するすべてのメモ
リセル行（または列）をスキャンしつつ選択することに
より、必要なメモリセル電源を立上げておく構成であ
る。
【０２７９】すなわち、実施の形態９〜１２では、電源
立上げ後最初のアクセス時に、メモリセル電源線を接地
レベルから電源電位レベルに活性化するか、またはメモ
リセル接地線を電源電位レベルから接地電位レベルに活
性化するのに時間がかかり、アクセス時間の増大を招く
おそれがある。
立上げ後最初のアクセス時に、メモリセル電源線を接地
レベルから電源電位レベルに活性化するか、またはメモ
リセル接地線を電源電位レベルから接地電位レベルに活
性化するのに時間がかかり、アクセス時間の増大を招く
おそれがある。
【０２８０】特に、メモリセル電源線またはメモリセル
接地線をメモリセルのウェルの電位から供給している場
合は、一層立上がり時間がかかってしまうことになる。
接地線をメモリセルのウェルの電位から供給している場
合は、一層立上がり時間がかかってしまうことになる。
【０２８１】図３８は、本発明の実施の形態１３のメモ
リセルアレイの構成を示す概略ブロック図である。
リセルアレイの構成を示す概略ブロック図である。
【０２８２】図３８に示すように、電源立上げ後、コン
トロール回路１０４の制御により、直ちにすべてのロウ
（またはすべてのカラム）をスキャンしつつ選択して、
必要なメモリセル電源線またはメモリセル接地線を外部
からアクセスされる前に活性化しておくようにする。こ
のようにスキャンする場合であっても、既に冗長置換さ
れ使用されていないロウの電源線は実施の形態９〜１２
と同様、アクセスされないので接地レベルのままであ
り、スタンバイ状態になってもスタンバイ電流が流れる
ことはない。
トロール回路１０４の制御により、直ちにすべてのロウ
（またはすべてのカラム）をスキャンしつつ選択して、
必要なメモリセル電源線またはメモリセル接地線を外部
からアクセスされる前に活性化しておくようにする。こ
のようにスキャンする場合であっても、既に冗長置換さ
れ使用されていないロウの電源線は実施の形態９〜１２
と同様、アクセスされないので接地レベルのままであ
り、スタンバイ状態になってもスタンバイ電流が流れる
ことはない。
【０２８３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２８４】
【発明の効果】請求項１〜３および６〜１０記載のスタ
ティック型半導体記憶装置は、冗長置換をする際に第１
の配線への第１の電位の供給が停止されるので、スタン
バイ状態におけるリーク電流を抑制することが可能であ
る。
ティック型半導体記憶装置は、冗長置換をする際に第１
の配線への第１の電位の供給が停止されるので、スタン
バイ状態におけるリーク電流を抑制することが可能であ
る。
【０２８５】請求項４および５記載のスタティック型半
導体記憶装置は、冗長置換を設定する不揮発性記憶手段
と、冗長置換をする際に第１の配線への第１の電位の供
給の停止を指定する不揮発性記憶手段とを共用するので
レイアウト面積の増大を抑制可能である。
導体記憶装置は、冗長置換を設定する不揮発性記憶手段
と、冗長置換をする際に第１の配線への第１の電位の供
給の停止を指定する不揮発性記憶手段とを共用するので
レイアウト面積の増大を抑制可能である。
【０２８６】請求項１１〜１５記載のスタティック型半
導体記憶装置は、冗長置換をされるメモリセル置換単位
の第１の配線への第１の電位の供給が停止されるので、
スタンバイ状態におけるリーク電流を抑制することが可
能である。
導体記憶装置は、冗長置換をされるメモリセル置換単位
の第１の配線への第１の電位の供給が停止されるので、
スタンバイ状態におけるリーク電流を抑制することが可
能である。
【０２８７】請求項１２記載のスタティック型半導体記
憶装置は、請求項１１の効果に加えて、さらに、冗長置
換を設定する不揮発性記憶手段と、電位の供給の変更を
指定するための不揮発性記憶手段とを共用するのでレイ
アウト面積の増大を抑制可能である。
憶装置は、請求項１１の効果に加えて、さらに、冗長置
換を設定する不揮発性記憶手段と、電位の供給の変更を
指定するための不揮発性記憶手段とを共用するのでレイ
アウト面積の増大を抑制可能である。
【図１】 本発明の実施の形態１のスタティック型半導
体記憶装置１０００の構成を説明するための概略ブロッ
ク図である。
体記憶装置１０００の構成を説明するための概略ブロッ
ク図である。
【図２】 メモリブロック１０１の構成をより詳細に説
明するためのブロック図である。
明するためのブロック図である。
【図３】 ＳＲＡＭ１０００のメモリセルからの読出動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図４】 ＳＲＡＭ１０００のメモリセルへの書込動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図５】 実施の形態１のメモリセルアレイ中の各メモ
リセルへ電源電位Ｖｃｃを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
リセルへ電源電位Ｖｃｃを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
【図６】 実施の形態２のメモリセルアレイ中の各メモ
リセルへ接地電位ＧＮＤを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
リセルへ接地電位ＧＮＤを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
【図７】 実施の形態３のメモリセルアレイ中の各メモ
リセルへ電源電位Ｖｃｃを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
リセルへ電源電位Ｖｃｃを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
【図８】 セル電源設定回路３００の構成のうち、メモ
リセル電源線ＬＭＳ２１に関する部分を抜き出して示す
部分ブロック図である。
リセル電源線ＬＭＳ２１に関する部分を抜き出して示す
部分ブロック図である。
【図９】 実施の形態４のメモリセルアレイ中の各メモ
リセルへ接地電位ＧＮＤを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
リセルへ接地電位ＧＮＤを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
【図１０】 図９に示したセル接地設定回路３１０の構
成のうち、メモリセル接地線ＬＭＧ２１に関する部分を
抜き出して示す部分ブロック図である。
成のうち、メモリセル接地線ＬＭＧ２１に関する部分を
抜き出して示す部分ブロック図である。
【図１１】 メモリセル行単位ＲＵ１〜ＲＵ３ごとに電
源電位Ｖｃｃを供給するためのメモリセル電源線の構成
を説明するための概略ブロック図である。
源電位Ｖｃｃを供給するためのメモリセル電源線の構成
を説明するための概略ブロック図である。
【図１２】 実施の形態６の冗長置換を説明するための
ブロック図である。
ブロック図である。
【図１３】 実施の形態７のメモリセルアレイ、行デコ
ーダ、列デコーダの構成を説明するための概略ブロック
図である。
ーダ、列デコーダの構成を説明するための概略ブロック
図である。
【図１４】 サブワード線ＷＬ０に接続されるメモリセ
ルＭＣに欠陥がある場合に置換される冗長行に対応する
スペアワード線ＳＷＬを抜き出してしめすブロック図で
ある。
ルＭＣに欠陥がある場合に置換される冗長行に対応する
スペアワード線ＳＷＬを抜き出してしめすブロック図で
ある。
【図１５】 図１４に示した実施の形態７の構成の第１
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図１６】 図１４に示した実施の形態７の構成の第２
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図１７】 図１４に示した実施の形態７の構成の第３
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図１８】 冗長ローカルデコーダＲＬＷＤでスペアワ
ード線選択信号を受けてスペアワード線を駆動する部分
の変形例を示す回路図である。
ード線選択信号を受けてスペアワード線を駆動する部分
の変形例を示す回路図である。
【図１９】 冗長グローバルデコーダＲＧＷＤの構成を
抜き出して示すブロック図である。
抜き出して示すブロック図である。
【図２０】 図１９に示した実施の形態８の構成の第１
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図２１】 図１９に示した実施の形態８の構成の第２
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図２２】 図１９に示した実施の形態８の構成の第３
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図２３】 図１９に示した実施の形態８の構成の第４
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図２４】 スペアメインワード線選択信号を受けてス
ペアメインワード線を駆動する部分の変形例を示す回路
図である。
ペアメインワード線を駆動する部分の変形例を示す回路
図である。
【図２５】 実施の形態９のメモリセルアレイ、行デコ
ーダ、列デコーダの構成の一例を説明するための概略ブ
ロック図である。
ーダ、列デコーダの構成の一例を説明するための概略ブ
ロック図である。
【図２６】 各行ごとに設けられる行ラッチ回路２００
０の構成を説明するための回路図である。
０の構成を説明するための回路図である。
【図２７】 行ラッチ回路２００２の構成を説明するた
めの回路図である。
めの回路図である。
【図２８】 行ラッチ回路２００４の構成を説明するた
めの回路図である。
めの回路図である。
【図２９】 行ラッチ回路２００６の構成を説明するた
めの回路図である。
めの回路図である。
【図３０】 行ラッチ回路２１００の構成を説明するた
めの回路図である。
めの回路図である。
【図３１】 行ラッチ回路２１０２の構成を説明するた
めの回路図である。
めの回路図である。
【図３２】 行ラッチ回路２１０４の構成を説明するた
めの回路図である。
めの回路図である。
【図３３】 行ラッチ回路２１０６の構成を説明するた
めの回路図である。
めの回路図である。
【図３４】 本発明の実施の形態１１の行ラッチ回路２
００１の構成を説明するための回路図である。
００１の構成を説明するための回路図である。
【図３５】 本発明の実施の形態１１の行ラッチ回路２
００３の構成を説明するための回路図である。
００３の構成を説明するための回路図である。
【図３６】 本発明の実施の形態１２の行ラッチ回路２
１０１の構成を説明するための回路図である。
１０１の構成を説明するための回路図である。
【図３７】 本発明の実施の形態１２の行ラッチ回路２
１０３の構成を説明するための回路図である。
１０３の構成を説明するための回路図である。
【図３８】 本発明の実施の形態１３のメモリセルアレ
イの構成を示す概略ブロック図である。
イの構成を示す概略ブロック図である。
【図３９】 従来のＳＲＡＭのメモリセルの構成を示す
回路図である。
回路図である。
【図４０】 ＳＲＡＭメモリセルの記憶ノード間ショー
トを示す概念図である。
トを示す概念図である。
１０１，１０２ メモリブロック、１０３ アドレスバ
ッファ、１０５ ブロックセレクタ回路、１０６ 書込
ドライバ、１０７ センスアンプ、１０８ 列デコー
ダ、１０９ 行デコーダ、１１０ データ出力バッフ
ァ、１１１ データ入力バッファ、１１２ データバ
ス、３００ セル電源設定回路、３１０ セル接地設定
回路、ＬＭＳ１１〜ＬＭＳ２６ セル電源配線、１００
０ ＳＲＡＭ。
ッファ、１０５ ブロックセレクタ回路、１０６ 書込
ドライバ、１０７ センスアンプ、１０８ 列デコー
ダ、１０９ 行デコーダ、１１０ データ出力バッフ
ァ、１１１ データ入力バッファ、１１２ データバ
ス、３００ セル電源設定回路、３１０ セル接地設定
回路、ＬＭＳ１１〜ＬＭＳ２６ セル電源配線、１００
０ ＳＲＡＭ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH04 JJ07 JJ32 KA06 KA10 KA27 KB44 NN09 PP01 QQ15 5L106 AA02 CC04 CC13 CC17 CC22 CC26 CC32 GG07
Claims (15)
- 【請求項１】 スタティック型半導体記憶装置であっ
て、 各々が第１および第２のレベルを保持することが可能な
複数のメモリセルが行列状に配列される正規メモリセル
アレイを備え、 前記正規メモリセルアレイは、複数のメモリセル置換単
位に分割され、 前記正規メモリセルアレイ中のメモリセル置換単位ごと
に冗長救済をするための冗長メモリセルアレイと、 前記第１のレベルに対応する第１の電位の供給される第
１の電源ノードと、 前記メモリセル置換単位ごとに対応して設けられ、対応
する前記メモリセル置換単位内の前記メモリセルに前記
電源ノードから前記第１の電位を供給するための複数の
第１の配線と、 前記電源ノードから前記複数の第１の配線への前記第１
の電位の供給をそれぞれ独立に停止することが可能な電
位供給制御回路とをさらに備える、スタティック型半導
体記憶装置。 - 【請求項２】 前記電位供給制御回路は、前記第１の電
源ノードと前記複数の第１の配線との結合をそれぞれ独
立に、かつ不揮発的に遮断可能な複数の分離手段を含
む、請求項１記載のスタティック型半導体記憶装置。 - 【請求項３】 前記電位供給制御回路は、前記複数の第
１の配線に供給される電位を、それぞれ独立にかつ不揮
発的に前記第１の電位から前記第２のレベルに対応する
第２の電位に変更することが可能な電位変更手段を含
む、請求項１記載のスタティック型半導体記憶装置。 - 【請求項４】 前記冗長メモリセルアレイは、各々が前
記メモリセル置換単位と同数のメモリセルを含む冗長置
換単位に分割され、 前記電位変更手段は、 前記メモリセル置換単位にそれぞれ対応して設けられ、
対応する前記メモリセル置換単位が冗長置換されること
を設定するための複数の不揮発性記憶手段と、 前記不揮発性記憶手段にそれぞれ対応して設けられ、前
記不揮発性記憶手段の記憶情報に応じて、前記複数の第
１の配線のうち対応する第１の配線に対して供給する電
位を、それぞれ前記第１の電位から前記第２の電位に変
更する複数の電位設定手段を含み、 前記スタティック型半導体記憶装置は、外部からのアド
レス信号に応じて、前記冗長置換されるメモリセル置換
単位が選択された場合に、前記不揮発性記憶手段の記憶
情報に応じて、前記冗長置換されるメモリセル置換単位
の代わりに前記冗長置換単位を選択する冗長選択手段と
をさらに備える、請求項３記載のスタティック型半導体
記憶装置。 - 【請求項５】 前記不揮発性記憶手段の各々は、前記対
応するメモリセル置換単位が冗長置換されることを設定
するために切断され得るヒューズ素子を含み、 前記電位設定手段の各々は、前記不揮発性記憶手段のう
ちの対応する不揮発性記憶手段に含まれる前記ヒューズ
素子が切断されているか否かに応じて、前記第１の配線
に対して供給する電位を変更する、請求項４記載のスタ
ティック型半導体記憶装置。 - 【請求項６】 前記第１の電位は、前記第２の電位より
も低く、各前記メモリセル置換単位は、１行分のメモリ
セル行を含む、請求項１〜５いずれか１項に記載のスタ
ティック型半導体記憶装置。 - 【請求項７】 前記第１の電位は、前記第２の電位より
も低く、各前記メモリセル置換単位は、１列分のメモリ
セル列を含む、請求項１〜５いずれか１項に記載のスタ
ティック型半導体記憶装置。 - 【請求項８】 各前記メモリセル置換単位は、複数行分
のメモリセル行を含む、請求項１〜５いずれか１項に記
載のスタティック型半導体記憶装置。 - 【請求項９】 各前記メモリセル置換単位は、複数列分
のメモリセル列を含む、請求項１〜５いずれか１項に記
載のスタティック型半導体記憶装置。 - 【請求項１０】 前記メモリセルアレイの列に対応して
設けられる複数のビット線対と、 前記各ビット線対に対応して設けられる複数のビット線
負荷回路とをさらに備え、 前記不揮発性記憶手段の記憶情報に応じて、前記電位設
定手段が、前記対応する第１の配線に対して供給する電
位を、それぞれ前記第１の電位から前記第２の電位に変
更するのに応じて、置換される前記メモリセル置換単位
に対応する前記ビット線負荷回路に供給される電位も不
活性電位とされる、請求項８または９に記載のスタティ
ック型半導体記憶装置。 - 【請求項１１】 スタティック型半導体記憶装置であっ
て、 各々が第１および第２のレベルを保持することが可能な
複数のメモリセルが行列状に配列される正規メモリセル
アレイを備え、 前記正規メモリセルアレイは、複数のメモリセル置換単
位に分割され、 前記正規メモリセルアレイ中のメモリセル置換単位ごと
に冗長救済をするための冗長メモリセルアレイと、 前記メモリセル置換単位ごとに対応して設けられ、対応
する前記メモリセル置換単位内の前記メモリセルに通常
動作において前記電源ノードから前記第１の電位を供給
するための複数の第１の配線と、 前記複数の第１の配線にそれぞれ対応して設けられ、前
記スタティック型半導体記憶装置に対する電源供給開始
後において、対応する前記第１の配線の電位を前記第２
のレベルに対応する第２の電位にプリチャージし、対応
する前記メモリセル置換単位がアクセスされることに応
じて、前記対応する第１の配線に前記第１の電位の供給
を行なう複数の電位保持回路とをさらに備える、スタテ
ィック型半導体記憶装置。 - 【請求項１２】 前記正規メモリセルアレイのうち、前
記冗長メモリセル置換単位により置換されるべきメモリ
セル置換単位に対応するアドレスを不揮発的に記憶する
ための不揮発性記憶手段と、 アドレス信号に応じて、前記置換されるべきメモリセル
置換単位の選択が指定されると、前記置換されるべきメ
モリセル置換単位の代わりに前記冗長メモリセルアレイ
をアクセスする手段とをさらに備える、請求項１１記載
のスタティック型半導体記憶装置。 - 【請求項１３】 各前記複数の電位保持回路は、 外部からの設定に応じて、前記第１の電位または前記第
２の電位レベルを保持するラッチ回路と、 前記スタティック型半導体記憶装置に対する電源供給開
始後において、前記ラッチ回路に前記第２の電位を保持
させるプリチャージ手段と、 前記対応するメモリセル置換単位がアクセスされること
に応じて、前記ラッチ回路に保持される電位レベルを前
記第２の電位から前記第１の電位とする電位転換手段と
を含み、 前記対応する第１の配線には、前記ラッチ回路の保持す
る電位レベルが与えられる、請求項１１記載のスタティ
ック型半導体記憶装置。 - 【請求項１４】 各前記複数の電位保持回路は、 外部からの設定に応じて、前記第１の電位または前記第
２の電位レベルを保持するラッチ回路を含み、 前記ラッチ回路は、 互いに入力ノードおよび出力ノードが接続される第１お
よび第２の反転回路を有し、 前記第１および第２の反転回路の論理しきい値は、前記
スタティック型半導体記憶装置に対する電源供給開始後
において、前記ラッチ回路に前記第２の電位を保持させ
るように設定され、 前記対応するメモリセル置換単位がアクセスされること
に応じて、前記ラッチ回路に保持される電位レベルを前
記第２の電位から前記第１の電位とする電位転換手段を
さらに含み、 前記対応する第１の配線には、前記ラッチ回路の保持す
る電位レベルが与えられる、請求項１１記載のスタティ
ック型半導体記憶装置。 - 【請求項１５】 前記スタティック型半導体記憶装置に
対する電源供給開始後において、前記メモリセル置換単
位をスキャンしつつアクセスする手段をさらに備える、
請求項１３または１４記載のスタティック型半導体記憶
装置。
Priority Applications (2)
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|---|---|---|---|
| JP2000004492A JP2001195893A (ja) | 2000-01-13 | 2000-01-13 | スタティック型半導体記憶装置 |
| US09/606,316 US6333877B1 (en) | 2000-01-13 | 2000-06-29 | Static type semiconductor memory device that can suppress standby current |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000004492A JP2001195893A (ja) | 2000-01-13 | 2000-01-13 | スタティック型半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001195893A true JP2001195893A (ja) | 2001-07-19 |
Family
ID=18533279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004492A Pending JP2001195893A (ja) | 2000-01-13 | 2000-01-13 | スタティック型半導体記憶装置 |
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| Country | Link |
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-
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- 2000-01-13 JP JP2000004492A patent/JP2001195893A/ja active Pending
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