JP2001195893A - スタティック型半導体記憶装置 - Google Patents
スタティック型半導体記憶装置Info
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- JP2001195893A JP2001195893A JP2000004492A JP2000004492A JP2001195893A JP 2001195893 A JP2001195893 A JP 2001195893A JP 2000004492 A JP2000004492 A JP 2000004492A JP 2000004492 A JP2000004492 A JP 2000004492A JP 2001195893 A JP2001195893 A JP 2001195893A
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- power supply
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 歩留りよく、スタンバイ電流が規格値以下と
なるスタティック型半導体記憶装置を提供する。 【解決手段】 正規メモリセルアレイの各列に対応し
て、接地電位を供給するためのメモリセル電源配線LM
G11〜LMG24が設けられる。ヒューズ素子Fcs
11〜Fcs24のうち、冗長置換をされるメモリセル
列に対応するヒューズ素子は切断され、置換される正規
メモリセル列への接地電位の供給が停止される。
なるスタティック型半導体記憶装置を提供する。 【解決手段】 正規メモリセルアレイの各列に対応し
て、接地電位を供給するためのメモリセル電源配線LM
G11〜LMG24が設けられる。ヒューズ素子Fcs
11〜Fcs24のうち、冗長置換をされるメモリセル
列に対応するヒューズ素子は切断され、置換される正規
メモリセル列への接地電位の供給が停止される。
Description
【0001】
【発明の属する技術分野】この発明はスタティック型半
導体記憶装置に関し、特に、不良なメモリセル行または
不良なメモリセル列と置換するためのスペア列またはス
ペア行を備えたスタティック型半導体記憶装置に関す
る。
導体記憶装置に関し、特に、不良なメモリセル行または
不良なメモリセル列と置換するためのスペア列またはス
ペア行を備えたスタティック型半導体記憶装置に関す
る。
【0002】
【従来の技術】図39は、従来のMOSトランジスタに
より構成されるスタティック型ランダムアクセスメモリ
(以下、SRAMと呼ぶ)のメモリセルの構成を示す回
路図である。
より構成されるスタティック型ランダムアクセスメモリ
(以下、SRAMと呼ぶ)のメモリセルの構成を示す回
路図である。
【0003】図39を参照して、従来のメモリセルは、
電源電位Vccと接地電位GNDとの間に直列に接続さ
れるPチャネルMOS負荷トランジスタP11およびN
チャネルMOSドライバトランジスタN11と、電源電
位Vccと接地電位GNDとの間に直列に接続されるP
チャネルMOS負荷トランジスタP12およびNチャネ
ルMOSドライバトランジスタN12とを含む。Pチャ
ネルMOS負荷トランジスタP11とNチャネルMOS
ドライバトランジスタN11との接続ノードを記憶ノー
ドnm1と呼び、PチャネルMOS負荷トランジスタP
12とNチャネルMOSドライバトランジスタN12と
の接続ノードを記憶ノードnm2と呼ぶ。
電源電位Vccと接地電位GNDとの間に直列に接続さ
れるPチャネルMOS負荷トランジスタP11およびN
チャネルMOSドライバトランジスタN11と、電源電
位Vccと接地電位GNDとの間に直列に接続されるP
チャネルMOS負荷トランジスタP12およびNチャネ
ルMOSドライバトランジスタN12とを含む。Pチャ
ネルMOS負荷トランジスタP11とNチャネルMOS
ドライバトランジスタN11との接続ノードを記憶ノー
ドnm1と呼び、PチャネルMOS負荷トランジスタP
12とNチャネルMOSドライバトランジスタN12と
の接続ノードを記憶ノードnm2と呼ぶ。
【0004】トランジスタP11およびN11のゲート
は、記憶ノードnm2と接続し、トランジスタP12お
よびN12のゲートは、記憶ノードnm1と接続する。
は、記憶ノードnm2と接続し、トランジスタP12お
よびN12のゲートは、記憶ノードnm1と接続する。
【0005】従来のメモリセルは、さらに、ビット線B
Lと記憶ノードnm1との間に設けられ、ゲート電位が
ワード線WLにより制御されるNチャンネルMOSアク
セストランジスタTra1と、記憶ノードnm2とをビ
ット線/BLとの間に設けられ、ゲート電位がワード線
WLにより制御されるNチャンネルMOSアクセストラ
ンジスタTra2とを含む。
Lと記憶ノードnm1との間に設けられ、ゲート電位が
ワード線WLにより制御されるNチャンネルMOSアク
セストランジスタTra1と、記憶ノードnm2とをビ
ット線/BLとの間に設けられ、ゲート電位がワード線
WLにより制御されるNチャンネルMOSアクセストラ
ンジスタTra2とを含む。
【0006】図40は、SRAMメモリセルの記憶ノー
ド間ショートを示す概念図である。図40に示すよう
に、配線形成プロセスやコンタクト形成プロセスにおけ
る異物や写真製版のデフォーカスにより、SRAM内の
2つの記憶ノードがショートする場合がある。
ド間ショートを示す概念図である。図40に示すよう
に、配線形成プロセスやコンタクト形成プロセスにおけ
る異物や写真製版のデフォーカスにより、SRAM内の
2つの記憶ノードがショートする場合がある。
【0007】このようなチップはビット不良となるが、
通常これを良品として出荷するために冗長カラムや冗長
ロウとの置換えが行なわれている。
通常これを良品として出荷するために冗長カラムや冗長
ロウとの置換えが行なわれている。
【0008】しかしながら、このような冗長置換により
メモリ動作として良品となったとしても、フルCMOS
SRAMセルの場合、記憶ノードがショートしていると
図40に示すように電源電位Vccから接地電位GND
に電流が流れ続けるパスは依然として残っていることに
なる。
メモリ動作として良品となったとしても、フルCMOS
SRAMセルの場合、記憶ノードがショートしていると
図40に示すように電源電位Vccから接地電位GND
に電流が流れ続けるパスは依然として残っていることに
なる。
【0009】このような不良メモリセルにおける電流パ
スの存在は、特に低消費SRAMにおいては、これがス
タンバイ電流不良の原因となるので、このようなチップ
はたとえ冗長置換を行なったとしても最終的な良品とし
て出荷することができないという問題があった。
スの存在は、特に低消費SRAMにおいては、これがス
タンバイ電流不良の原因となるので、このようなチップ
はたとえ冗長置換を行なったとしても最終的な良品とし
て出荷することができないという問題があった。
【0010】
【発明が解決しようとする課題】本発明は上記のような
問題点を解決するためになされたものであって、その目
的は、歩留りよく、スタンバイ電流が規格値以下となる
スタティック型半導体記憶装置を提供することである。
問題点を解決するためになされたものであって、その目
的は、歩留りよく、スタンバイ電流が規格値以下となる
スタティック型半導体記憶装置を提供することである。
【0011】
【課題を解決するための手段】請求項1記載のスタティ
ック型半導体記憶装置は、各々が第1および第2のレベ
ルを保持することが可能な複数のメモリセルが行列状に
配列される正規メモリセルアレイを備え、正規メモリセ
ルアレイは、複数のメモリセル置換単位に分割され、正
規メモリセルアレイ中のメモリセル置換単位ごとに冗長
救済をするための冗長メモリセルアレイと、第1のレベ
ルに対応する第1の電位の供給される第1の電源ノード
と、メモリセル置換単位ごとに対応して設けられ、対応
するメモリセル置換単位内のメモリセルに電源ノードか
ら第1の電位を供給するための複数の第1の配線と、電
源ノードから複数の第1の配線への第1の電位の供給を
それぞれ独立に停止することが可能な電位供給制御回路
とをさらに備える。
ック型半導体記憶装置は、各々が第1および第2のレベ
ルを保持することが可能な複数のメモリセルが行列状に
配列される正規メモリセルアレイを備え、正規メモリセ
ルアレイは、複数のメモリセル置換単位に分割され、正
規メモリセルアレイ中のメモリセル置換単位ごとに冗長
救済をするための冗長メモリセルアレイと、第1のレベ
ルに対応する第1の電位の供給される第1の電源ノード
と、メモリセル置換単位ごとに対応して設けられ、対応
するメモリセル置換単位内のメモリセルに電源ノードか
ら第1の電位を供給するための複数の第1の配線と、電
源ノードから複数の第1の配線への第1の電位の供給を
それぞれ独立に停止することが可能な電位供給制御回路
とをさらに備える。
【0012】請求項2記載のスタティック型半導体記憶
装置は、請求項1記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、第1の電源ノー
ドと複数の第1の配線との結合をそれぞれ独立に、かつ
不揮発的に遮断可能な複数の分離手段を含む。
装置は、請求項1記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、第1の電源ノー
ドと複数の第1の配線との結合をそれぞれ独立に、かつ
不揮発的に遮断可能な複数の分離手段を含む。
【0013】請求項3記載のスタティック型半導体記憶
装置は、請求項1記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、複数の第1の配
線に供給される電位を、それぞれ独立にかつ不揮発的に
第1の電位から第2のレベルに対応する第2の電位に変
更することが可能な電位変更手段を含む。
装置は、請求項1記載のスタティック型半導体記憶装置
の構成に加えて、電位供給制御回路は、複数の第1の配
線に供給される電位を、それぞれ独立にかつ不揮発的に
第1の電位から第2のレベルに対応する第2の電位に変
更することが可能な電位変更手段を含む。
【0014】請求項4記載のスタティック型半導体記憶
装置は、請求項3記載のスタティック型半導体記憶装置
の構成に加えて、冗長メモリセルアレイは、各々がメモ
リセル置換単位と同数のメモリセルを含む冗長置換単位
に分割され、電位変更手段は、メモリセル置換単位にそ
れぞれ対応して設けられ、対応するメモリセル置換単位
が冗長置換されることを設定するための複数の不揮発性
記憶手段と、不揮発性記憶手段にそれぞれ対応して設け
られ、不揮発性記憶手段の記憶情報に応じて、複数の第
1の配線のうち対応する第1の配線に対して供給する電
位を、それぞれ第1の電位から第2の電位に変更する複
数の電位設定手段を含み、スタティック型半導体記憶装
置は、外部からのアドレス信号に応じて、冗長置換され
るメモリセル置換単位が選択された場合に、不揮発性記
憶手段の記憶情報に応じて、冗長置換されるメモリセル
置換単位の代わりに冗長置換単位を選択する冗長選択手
段とをさらに備える。
装置は、請求項3記載のスタティック型半導体記憶装置
の構成に加えて、冗長メモリセルアレイは、各々がメモ
リセル置換単位と同数のメモリセルを含む冗長置換単位
に分割され、電位変更手段は、メモリセル置換単位にそ
れぞれ対応して設けられ、対応するメモリセル置換単位
が冗長置換されることを設定するための複数の不揮発性
記憶手段と、不揮発性記憶手段にそれぞれ対応して設け
られ、不揮発性記憶手段の記憶情報に応じて、複数の第
1の配線のうち対応する第1の配線に対して供給する電
位を、それぞれ第1の電位から第2の電位に変更する複
数の電位設定手段を含み、スタティック型半導体記憶装
置は、外部からのアドレス信号に応じて、冗長置換され
るメモリセル置換単位が選択された場合に、不揮発性記
憶手段の記憶情報に応じて、冗長置換されるメモリセル
置換単位の代わりに冗長置換単位を選択する冗長選択手
段とをさらに備える。
【0015】請求項5記載のスタティック型半導体記憶
装置は、請求項4記載のスタティック型半導体記憶装置
の構成に加えて、不揮発性記憶手段の各々は、対応する
メモリセル置換単位が冗長置換されることを設定するた
めに切断され得るヒューズ素子を含み、電位設定手段の
各々は、不揮発性記憶手段のうちの対応する不揮発性記
憶手段に含まれるヒューズ素子が切断されているか否か
に応じて、第1の配線に対して供給する電位を変更す
る。
装置は、請求項4記載のスタティック型半導体記憶装置
の構成に加えて、不揮発性記憶手段の各々は、対応する
メモリセル置換単位が冗長置換されることを設定するた
めに切断され得るヒューズ素子を含み、電位設定手段の
各々は、不揮発性記憶手段のうちの対応する不揮発性記
憶手段に含まれるヒューズ素子が切断されているか否か
に応じて、第1の配線に対して供給する電位を変更す
る。
【0016】請求項6記載のスタティック型半導体記憶
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第1の電位は、第
2の電位よりも低く、各メモリセル置換単位は、1行分
のメモリセル行を含む。
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第1の電位は、第
2の電位よりも低く、各メモリセル置換単位は、1行分
のメモリセル行を含む。
【0017】請求項7記載のスタティック型半導体記憶
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第1の電位は、第
2の電位よりも低く、各メモリセル置換単位は、1列分
のメモリセル列を含む。
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、第1の電位は、第
2の電位よりも低く、各メモリセル置換単位は、1列分
のメモリセル列を含む。
【0018】請求項8記載のスタティック型半導体記憶
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数行分のメモリセル行を含む。
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数行分のメモリセル行を含む。
【0019】請求項9記載のスタティック型半導体記憶
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数列分のメモリセル列を含む。
装置は、請求項1〜5いずれか1項に記載のスタティッ
ク型半導体記憶装置の構成に加えて、各メモリセル置換
単位は、複数列分のメモリセル列を含む。
【0020】請求項10記載のスタティック型半導体記
憶装置は、請求項8または9に記載のスタティック型半
導体記憶装置の構成に加えて、メモリセルアレイの列に
対応して設けられる複数のビット線対と、各ビット線対
に対応して設けられる複数のビット線負荷回路とをさら
に備え、不揮発性記憶手段の記憶情報に応じて、電位設
定手段が、対応する第1の配線に対して供給する電位
を、それぞれ第1の電位から第2の電位に変更するのに
応じて、置換されるメモリセル置換単位に対応するビッ
ト線負荷回路に供給される電位も不活性電位とされる。
憶装置は、請求項8または9に記載のスタティック型半
導体記憶装置の構成に加えて、メモリセルアレイの列に
対応して設けられる複数のビット線対と、各ビット線対
に対応して設けられる複数のビット線負荷回路とをさら
に備え、不揮発性記憶手段の記憶情報に応じて、電位設
定手段が、対応する第1の配線に対して供給する電位
を、それぞれ第1の電位から第2の電位に変更するのに
応じて、置換されるメモリセル置換単位に対応するビッ
ト線負荷回路に供給される電位も不活性電位とされる。
【0021】請求項11記載のスタティック型半導体記
憶装置は、各々が第1および第2のレベルを保持するこ
とが可能な複数のメモリセルが行列状に配列される正規
メモリセルアレイを備え、正規メモリセルアレイは、複
数のメモリセル置換単位に分割され、正規メモリセルア
レイ中のメモリセル置換単位ごとに冗長救済をするため
の冗長メモリセルアレイと、メモリセル置換単位ごとに
対応して設けられ、対応するメモリセル置換単位内のメ
モリセルに通常動作において電源ノードから第1の電位
を供給するための複数の第1の配線と、複数の第1の配
線にそれぞれ対応して設けられ、スタティック型半導体
記憶装置に対する電源供給開始後において、対応する第
1の配線の電位を第2のレベルに対応する第2の電位に
プリチャージし、対応するメモリセル置換単位がアクセ
スされることに応じて、対応する第1の配線に第1の電
位の供給を行なう複数の電位保持回路とをさらに備え
る。
憶装置は、各々が第1および第2のレベルを保持するこ
とが可能な複数のメモリセルが行列状に配列される正規
メモリセルアレイを備え、正規メモリセルアレイは、複
数のメモリセル置換単位に分割され、正規メモリセルア
レイ中のメモリセル置換単位ごとに冗長救済をするため
の冗長メモリセルアレイと、メモリセル置換単位ごとに
対応して設けられ、対応するメモリセル置換単位内のメ
モリセルに通常動作において電源ノードから第1の電位
を供給するための複数の第1の配線と、複数の第1の配
線にそれぞれ対応して設けられ、スタティック型半導体
記憶装置に対する電源供給開始後において、対応する第
1の配線の電位を第2のレベルに対応する第2の電位に
プリチャージし、対応するメモリセル置換単位がアクセ
スされることに応じて、対応する第1の配線に第1の電
位の供給を行なう複数の電位保持回路とをさらに備え
る。
【0022】請求項12記載のスタティック型半導体記
憶装置は、請求項11記載のスタティック型半導体記憶
装置の構成に加えて、正規メモリセルアレイのうち、冗
長メモリセル置換単位により置換されるべきメモリセル
置換単位に対応するアドレスを不揮発的に記憶するため
の不揮発性記憶手段と、アドレス信号に応じて、置換さ
れるべきメモリセル置換単位の選択が指定されると、置
換されるべきメモリセル置換単位の代わりに冗長メモリ
セルアレイをアクセスする手段とをさらに備える。
憶装置は、請求項11記載のスタティック型半導体記憶
装置の構成に加えて、正規メモリセルアレイのうち、冗
長メモリセル置換単位により置換されるべきメモリセル
置換単位に対応するアドレスを不揮発的に記憶するため
の不揮発性記憶手段と、アドレス信号に応じて、置換さ
れるべきメモリセル置換単位の選択が指定されると、置
換されるべきメモリセル置換単位の代わりに冗長メモリ
セルアレイをアクセスする手段とをさらに備える。
【0023】請求項13記載のスタティック型半導体記
憶装置は、請求項11記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第1の電位または第2の電位レベル
を保持するラッチ回路と、スタティック型半導体記憶装
置に対する電源供給開始後において、ラッチ回路に第2
の電位を保持させるプリチャージ手段と、対応するメモ
リセル置換単位がアクセスされることに応じて、ラッチ
回路に保持される電位レベルを第2の電位から第1の電
位とする電位転換手段とを含み、対応する第1の配線に
は、ラッチ回路の保持する電位レベルが与えられる。
憶装置は、請求項11記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第1の電位または第2の電位レベル
を保持するラッチ回路と、スタティック型半導体記憶装
置に対する電源供給開始後において、ラッチ回路に第2
の電位を保持させるプリチャージ手段と、対応するメモ
リセル置換単位がアクセスされることに応じて、ラッチ
回路に保持される電位レベルを第2の電位から第1の電
位とする電位転換手段とを含み、対応する第1の配線に
は、ラッチ回路の保持する電位レベルが与えられる。
【0024】請求項14記載のスタティック型半導体記
憶装置は、請求項11記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第1の電位または第2の電位レベル
を保持するラッチ回路を含み、ラッチ回路は、互いに入
力ノードおよび出力ノードが接続される第1および第2
の反転回路を有し、第1および第2の反転回路の論理し
きい値は、スタティック型半導体記憶装置に対する電源
供給開始後において、ラッチ回路に第2の電位を保持さ
せるように設定され、対応するメモリセル置換単位がア
クセスされることに応じて、ラッチ回路に保持される電
位レベルを第2の電位から第1の電位とする電位転換手
段をさらに含み、対応する第1の配線には、ラッチ回路
の保持する電位レベルが与えられる。
憶装置は、請求項11記載のスタティック型半導体記憶
装置の構成に加えて、各複数の電位保持回路は、外部か
らの設定に応じて、第1の電位または第2の電位レベル
を保持するラッチ回路を含み、ラッチ回路は、互いに入
力ノードおよび出力ノードが接続される第1および第2
の反転回路を有し、第1および第2の反転回路の論理し
きい値は、スタティック型半導体記憶装置に対する電源
供給開始後において、ラッチ回路に第2の電位を保持さ
せるように設定され、対応するメモリセル置換単位がア
クセスされることに応じて、ラッチ回路に保持される電
位レベルを第2の電位から第1の電位とする電位転換手
段をさらに含み、対応する第1の配線には、ラッチ回路
の保持する電位レベルが与えられる。
【0025】請求項15記載のスタティック型半導体記
憶装置は、請求項13または14記載のスタティック型
半導体記憶装置の構成に加えて、スタティック型半導体
記憶装置に対する電源供給開始後において、メモリセル
置換単位をスキャンしつつアクセスする手段をさらに備
える。
憶装置は、請求項13または14記載のスタティック型
半導体記憶装置の構成に加えて、スタティック型半導体
記憶装置に対する電源供給開始後において、メモリセル
置換単位をスキャンしつつアクセスする手段をさらに備
える。
【0026】
【発明の実施の形態】[実施の形態1]図1は、本発明
の実施の形態1のスタティック型半導体記憶装置100
0の構成を説明するための概略ブロック図である。
の実施の形態1のスタティック型半導体記憶装置100
0の構成を説明するための概略ブロック図である。
【0027】図1においては、説明の簡単のために二語
構成のSRAM、すなわちデータ入出力が2つのデータ
入出力端子DQ1およびDQ2で行われ、データI/O
が2系統の構成を有するSRAMを示している。
構成のSRAM、すなわちデータ入出力が2つのデータ
入出力端子DQ1およびDQ2で行われ、データI/O
が2系統の構成を有するSRAMを示している。
【0028】図1を参照して、SRAM1000は、メ
モリブロック101〜102と、外部アドレス信号を受
けて相補な内部アドレス信号を出力するアドレスバッフ
ァ103と、外部からの制御信号に応じてSRAM10
00の動作を制御するためのコントロール回路104
と、アドレス信号Z0〜Z1に応じてアクセスされるべ
きメモリブロックを選択するためのブロックセレクタ回
路105と、選択されたメモリブロック内においてアド
レス信号X0〜X8に応じてアクセスされるべきメモリ
セル行(ワード線)を選択するための行デコーダ109
と、選択されたメモリブロック内においてアドレス信号
Y0〜Y8に応じてアクセスされるべきメモリセル列
(ビット線対)を選択するための列デコーダ108と、
選択されたメモリセルにデータを書込むための書込ドラ
イバ106と、データ読出のためのセンスアンプ107
と、データ入出力端子DQ1またはDQ2へ読み出され
たデータを出力するためのデータ出力バッファ110
と、データ入出力端子DQ1またはDQ2に与えられた
書込みデータを入力するためのデータ入力バッファ11
1と、データ出力バッファ110とセンスアンプ107
との間またはデータ入力バッファ111と書込みドライ
バ106との間でデータの授受を行うためのデータバス
112とを備える。データ入力バッファ111は、入力
保護回路を含み、外部から与えられる入力信号を内部論
理レベルに変換する。
モリブロック101〜102と、外部アドレス信号を受
けて相補な内部アドレス信号を出力するアドレスバッフ
ァ103と、外部からの制御信号に応じてSRAM10
00の動作を制御するためのコントロール回路104
と、アドレス信号Z0〜Z1に応じてアクセスされるべ
きメモリブロックを選択するためのブロックセレクタ回
路105と、選択されたメモリブロック内においてアド
レス信号X0〜X8に応じてアクセスされるべきメモリ
セル行(ワード線)を選択するための行デコーダ109
と、選択されたメモリブロック内においてアドレス信号
Y0〜Y8に応じてアクセスされるべきメモリセル列
(ビット線対)を選択するための列デコーダ108と、
選択されたメモリセルにデータを書込むための書込ドラ
イバ106と、データ読出のためのセンスアンプ107
と、データ入出力端子DQ1またはDQ2へ読み出され
たデータを出力するためのデータ出力バッファ110
と、データ入出力端子DQ1またはDQ2に与えられた
書込みデータを入力するためのデータ入力バッファ11
1と、データ出力バッファ110とセンスアンプ107
との間またはデータ入力バッファ111と書込みドライ
バ106との間でデータの授受を行うためのデータバス
112とを備える。データ入力バッファ111は、入力
保護回路を含み、外部から与えられる入力信号を内部論
理レベルに変換する。
【0029】なお、メモリブロック101に対応して、
メモリブロック101内のメモリセルに欠陥がある場合
に、冗長置換による救済を行なうために、冗長メモリセ
ル行101RRおよび冗長メモリセル列101RCが設
けられる。
メモリブロック101内のメモリセルに欠陥がある場合
に、冗長置換による救済を行なうために、冗長メモリセ
ル行101RRおよび冗長メモリセル列101RCが設
けられる。
【0030】同様にして、メモリブロック102に対応
して、メモリブロック102内のメモリセルに欠陥があ
る場合に、冗長置換による救済を行なうために、冗長メ
モリセル行102RRおよび冗長メモリセル列102R
Cが設けられる。
して、メモリブロック102内のメモリセルに欠陥があ
る場合に、冗長置換による救済を行なうために、冗長メ
モリセル行102RRおよび冗長メモリセル列102R
Cが設けられる。
【0031】図2は、図1に示したメモリブロック10
1の構成をより詳細に説明するためのブロック図であ
る。メモリブロック102もメモリブロック101と同
様の構成を有する。
1の構成をより詳細に説明するためのブロック図であ
る。メモリブロック102もメモリブロック101と同
様の構成を有する。
【0032】図2を参照して、メモリブロック101
は、行および列に配置されたメモリセルを備えるメモリ
セルアレイ201を備える。
は、行および列に配置されたメモリセルを備えるメモリ
セルアレイ201を備える。
【0033】メモリブロック101は、さらにデータ入
出力端子DQ1に対応するサブブロック101aと、デ
ータ入出力端子DQ2に対応するサブブロック101b
とを含む。
出力端子DQ1に対応するサブブロック101aと、デ
ータ入出力端子DQ2に対応するサブブロック101b
とを含む。
【0034】サブブロック101aおよび101bの各
々は、ビット線対ごとに設けられるビット線負荷回路2
02と、列デコーダ108から出力される内部列アドレ
ス信号Y1および/Y1、Y2および/Y2により制御
されて選択されたメモリセル列(ビット線対)を書込ド
ライバ106またはセンスアンプ107と選択的に接続
するマルチプレクサ203とを含む。なお、図2におい
ては、メモリセル列ごとに設けられる書込ドライバ10
6およびセンスアンプ107は、図示省略している。
々は、ビット線対ごとに設けられるビット線負荷回路2
02と、列デコーダ108から出力される内部列アドレ
ス信号Y1および/Y1、Y2および/Y2により制御
されて選択されたメモリセル列(ビット線対)を書込ド
ライバ106またはセンスアンプ107と選択的に接続
するマルチプレクサ203とを含む。なお、図2におい
ては、メモリセル列ごとに設けられる書込ドライバ10
6およびセンスアンプ107は、図示省略している。
【0035】ビット線負荷回路202は、メモリセル電
源とは別系統の電源から対応するビット線対に電流を供
給するために設けられ、各々がダイオード接続されてい
るビット線負荷トランジスタTL1およびTL2を含
む。
源とは別系統の電源から対応するビット線対に電流を供
給するために設けられ、各々がダイオード接続されてい
るビット線負荷トランジスタTL1およびTL2を含
む。
【0036】メモリブロック101は、さらに、各ビッ
ト線対に対応して設けられ、メモリセル電源とは別系統
の電源から電位を供給し、ビット線対を“H”レベルに
プリチャージするためのプリチャージ電源210を含
む。
ト線対に対応して設けられ、メモリセル電源とは別系統
の電源から電位を供給し、ビット線対を“H”レベルに
プリチャージするためのプリチャージ電源210を含
む。
【0037】プリチャージ電源210は、信号SEQに
より制御されてメモリセル電源とは別系統の電源からの
電位をビット線対に供給するためのPチャンネルMOS
トランジスタTP1およびTP2と、信号SEQにより
制御されてビット線対の電位をイコライズするためのP
チャンネルMOSトランジスタTE1とを含む。
より制御されてメモリセル電源とは別系統の電源からの
電位をビット線対に供給するためのPチャンネルMOS
トランジスタTP1およびTP2と、信号SEQにより
制御されてビット線対の電位をイコライズするためのP
チャンネルMOSトランジスタTE1とを含む。
【0038】図3は、図1に示したSRAM1000の
メモリセルからの読出動作を説明するためのタイミング
チャートである。
メモリセルからの読出動作を説明するためのタイミング
チャートである。
【0039】図2のメモリセルMC11〜MC22は、
図39に示した従来のメモリセルと同様の構成を有し、
トランジスタP11、N11、P12およびN12によ
り構成されるラッチによりデータが格納されている。
図39に示した従来のメモリセルと同様の構成を有し、
トランジスタP11、N11、P12およびN12によ
り構成されるラッチによりデータが格納されている。
【0040】図3を参照して、時刻t0において外部ア
ドレスが与えられると、まず、時刻t1において、プリ
チャージトランジスタTP1およびTP2によって、ビ
ット線は“H”レベルにプリチャージされる。さらに、
アドレス信号が行デコーダ109によりデコードされて
アクセスされるワード線WLが活性化される。
ドレスが与えられると、まず、時刻t1において、プリ
チャージトランジスタTP1およびTP2によって、ビ
ット線は“H”レベルにプリチャージされる。さらに、
アドレス信号が行デコーダ109によりデコードされて
アクセスされるワード線WLが活性化される。
【0041】選択された行のメモリセルはアクセストラ
ンジスタTra1およびTra2が導通状態となり、ビ
ット線にカラム電流が流れる。
ンジスタTra1およびTra2が導通状態となり、ビ
ット線にカラム電流が流れる。
【0042】これにより、記憶ノードの電位が“L”レ
ベルである側のビット線/BLの電位が低下していく。
ベルである側のビット線/BLの電位が低下していく。
【0043】時刻t2において、列アドレス信号に応じ
て列デコーダ108から選択信号がマルチプレクサ20
3に入力され、アクセスされる列のビット線対が活性化
されるとともに、センスアンプ制御信号が活性化し、セ
ンスアンプ107がビット線BLと/BLとの間に生じ
た電位差を増幅する。
て列デコーダ108から選択信号がマルチプレクサ20
3に入力され、アクセスされる列のビット線対が活性化
されるとともに、センスアンプ制御信号が活性化し、セ
ンスアンプ107がビット線BLと/BLとの間に生じ
た電位差を増幅する。
【0044】ブロックセレクタ回路105には、アクセ
スさせるメモリブロックを指定するためのブロックアド
レス信号が与えられ、これをデコードしてブロック選択
信号が発生される。センスアンプ107には、ブロック
選択信号に応じて選択的に活性化されたセンスアンプ制
御信号が入力し、選択されたブロックのデータのみがデ
ータバス112を介してデータ出力バッファ110に入
力される。
スさせるメモリブロックを指定するためのブロックアド
レス信号が与えられ、これをデコードしてブロック選択
信号が発生される。センスアンプ107には、ブロック
選択信号に応じて選択的に活性化されたセンスアンプ制
御信号が入力し、選択されたブロックのデータのみがデ
ータバス112を介してデータ出力バッファ110に入
力される。
【0045】データ出力バッファ110では、出力イネ
ーブル信号OEが“H”レベルのとき、データが出力さ
れ、信号OEが“L”レベルのときは、入出力パッドは
ハイインピーダンス状態となっている。
ーブル信号OEが“H”レベルのとき、データが出力さ
れ、信号OEが“L”レベルのときは、入出力パッドは
ハイインピーダンス状態となっている。
【0046】図4は、SRAM1000のメモリセルへ
の書込動作を説明するためのタイミングチャートであ
る。
の書込動作を説明するためのタイミングチャートであ
る。
【0047】時刻t0において、SRAM1000に外
部アドレスが与えられる。入出力パッドDQ1およびD
Q2に入力した外部データは、データ入力バッファ11
1で内部データレベルに変換される。
部アドレスが与えられる。入出力パッドDQ1およびD
Q2に入力した外部データは、データ入力バッファ11
1で内部データレベルに変換される。
【0048】時刻t1において、データ入力バッファ1
11では書込イネーブル信号/WEが“L”レベルのと
なったときデータがデータバス112に出力される。
11では書込イネーブル信号/WEが“L”レベルのと
なったときデータがデータバス112に出力される。
【0049】時刻t3において、書込ドライバ106に
は、ブロックセレクタ回路105により発生したブロッ
ク選択信号に応じて選択的に活性化される書込みドライ
バ制御信号が入力し、選択されたブロックのみの書込ド
ライバ106が活性化される。
は、ブロックセレクタ回路105により発生したブロッ
ク選択信号に応じて選択的に活性化される書込みドライ
バ制御信号が入力し、選択されたブロックのみの書込ド
ライバ106が活性化される。
【0050】2本のビット線BLおよび/BLは、時刻
t2〜t4の期間、プリチャージトランジスタTP1お
よびTP2によって“H”レベルにプリチャージされて
いる。
t2〜t4の期間、プリチャージトランジスタTP1お
よびTP2によって“H”レベルにプリチャージされて
いる。
【0051】時刻t4において、列デコーダ108から
の選択信号によりマルチプレクサ203によりメモリセ
ル列が選択される。そして、書込バッファにより片方の
ビット線/BLは“L”レベルに引下げることによっ
て、ビット線対BLおよび/BLにデータが書込まれ
る。一方、行デコーダにより1本のワード線WLのみが
活性化され、アクセストランジスタTra1およびTr
a2が導通状態となって、1つのメモリセルにデータが
書込まれる。
の選択信号によりマルチプレクサ203によりメモリセ
ル列が選択される。そして、書込バッファにより片方の
ビット線/BLは“L”レベルに引下げることによっ
て、ビット線対BLおよび/BLにデータが書込まれ
る。一方、行デコーダにより1本のワード線WLのみが
活性化され、アクセストランジスタTra1およびTr
a2が導通状態となって、1つのメモリセルにデータが
書込まれる。
【0052】[メモリセル電源線の構成]実施の形態1
のSRAM1000においては、メモリセル行の1行こ
と(またはメモリセル列の1列ごと)にメモリセル電源
線をフローティング状態とすることを可能な構成として
いる。
のSRAM1000においては、メモリセル行の1行こ
と(またはメモリセル列の1列ごと)にメモリセル電源
線をフローティング状態とすることを可能な構成として
いる。
【0053】図5は、SRAM1000において、複数
個のメモリセルがアレイ状に配置されたメモリセルアレ
イ中の各メモリセルへ電源電位Vccを供給するための
メモリセル電源線の構成を説明するための概略ブロック
図である。
個のメモリセルがアレイ状に配置されたメモリセルアレ
イ中の各メモリセルへ電源電位Vccを供給するための
メモリセル電源線の構成を説明するための概略ブロック
図である。
【0054】図5においては、説明の簡単のために、メ
モリセルアレイ201は、6行8列の構成を有し、メモ
リブロック101および102は、各々6行4列のメモ
リセルを含むものとしている。
モリセルアレイ201は、6行8列の構成を有し、メモ
リブロック101および102は、各々6行4列のメモ
リセルを含むものとしている。
【0055】図5に示した構成においては、メモリブロ
ック101内には、メモリセルに電源電位Vcsを供給
するセル電源配線LMS11〜LMS16がそれぞれメ
モリセルアレイの行方向に延在し、メモリブロック10
2内には、メモリセルに電源電位Vcsを供給するセル
電源配線LMS21〜LMS26がそれぞれメモリセル
アレイの行方向に延在するように配置されている。
ック101内には、メモリセルに電源電位Vcsを供給
するセル電源配線LMS11〜LMS16がそれぞれメ
モリセルアレイの行方向に延在し、メモリブロック10
2内には、メモリセルに電源電位Vcsを供給するセル
電源配線LMS21〜LMS26がそれぞれメモリセル
アレイの行方向に延在するように配置されている。
【0056】この場合、メモリセル電源配線LMS11
〜LMS26のそれぞれに対応してヒューズ素子Fs1
1〜Fs26が配置される。
〜LMS26のそれぞれに対応してヒューズ素子Fs1
1〜Fs26が配置される。
【0057】これらセル電源配線LMS11〜LMS2
6には、ヒューズ素子Fs11〜Fs26をそれぞれ介
して、電源電位Vccが供給されている。
6には、ヒューズ素子Fs11〜Fs26をそれぞれ介
して、電源電位Vccが供給されている。
【0058】すなわち、図5に示すように、行方向の複
数のメモリセルには共通に接続され、カラム方向には共
有されていないメモリセル電源線にヒューズ素子を取付
け、不良ビットの存在によりロウ冗長置換するときはこ
のヒューズ素子も切断する。
数のメモリセルには共通に接続され、カラム方向には共
有されていないメモリセル電源線にヒューズ素子を取付
け、不良ビットの存在によりロウ冗長置換するときはこ
のヒューズ素子も切断する。
【0059】このようなメモリセル電源線の構成によ
り、冗長置換後、ヒューズ素子が切断された部分のメモ
リセル電源線から接地電位への電流パスが切断され、ス
タンバイ電流を完全にカットすることができる。
り、冗長置換後、ヒューズ素子が切断された部分のメモ
リセル電源線から接地電位への電流パスが切断され、ス
タンバイ電流を完全にカットすることができる。
【0060】冗長行と冗長列がともにある場合の冗長置
換の順番は、必ずロウ(行)置換をした後、カラム
(列)置換をすることとする。
換の順番は、必ずロウ(行)置換をした後、カラム
(列)置換をすることとする。
【0061】カラム方向にメモリセル電源線が走ってい
る場合も、同様の方法によりスタンバイ電流をカットで
きる。この場合、冗長ロウと冗長カラムがともにある場
合の冗長置換の順番は、必ずカラム置換をした後ロウ置
換をすることとする。
る場合も、同様の方法によりスタンバイ電流をカットで
きる。この場合、冗長ロウと冗長カラムがともにある場
合の冗長置換の順番は、必ずカラム置換をした後ロウ置
換をすることとする。
【0062】[実施の形態2]実施の形態2のSRAM
においては、メモリセル列の1列ごと(またはメモリセ
ル行の1行ごと)にメモリセル接地線をフローティング
とすることが可能な構成となっている。その他の構成は
実施の形態1のSRAM1000の構成と同様であるの
でその説明は繰り返さない。
においては、メモリセル列の1列ごと(またはメモリセ
ル行の1行ごと)にメモリセル接地線をフローティング
とすることが可能な構成となっている。その他の構成は
実施の形態1のSRAM1000の構成と同様であるの
でその説明は繰り返さない。
【0063】図6は、実施の形態2のSRAMにおい
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位GNDを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位GNDを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
【0064】図6においても、説明の簡単のために、メ
モリセルアレイ101は、6行8列の構成を有し、メモ
リブロック101および102は、各々6行4列のメモ
リセルを含むものとしている。
モリセルアレイ101は、6行8列の構成を有し、メモ
リブロック101および102は、各々6行4列のメモ
リセルを含むものとしている。
【0065】図6に示した構成においては、メモリブロ
ック101内には、メモリセルに接地電位GNDを供給
するメモリセル接地配線LMG11〜LMG14がそれ
ぞれメモリセルアレイの列方向に延在し、メモリブロッ
ク102内には、メモリセルに接地電位GNDを供給す
るメモリセル接地配線LMG21〜LMG24がそれぞ
れメモリセルアレイの列方向に延在するように配置され
ている。
ック101内には、メモリセルに接地電位GNDを供給
するメモリセル接地配線LMG11〜LMG14がそれ
ぞれメモリセルアレイの列方向に延在し、メモリブロッ
ク102内には、メモリセルに接地電位GNDを供給す
るメモリセル接地配線LMG21〜LMG24がそれぞ
れメモリセルアレイの列方向に延在するように配置され
ている。
【0066】この場合、メモリセル接地配線LMG11
〜LMG24のそれぞれに対応してヒューズ素子Fcs
11〜Fcs24が配置される。
〜LMG24のそれぞれに対応してヒューズ素子Fcs
11〜Fcs24が配置される。
【0067】これらセル電源配線LMG11〜LMG2
4には、ヒューズ素子Fcs11〜Fcs24をそれぞ
れ介して、電源電位Vccが供給されている。
4には、ヒューズ素子Fcs11〜Fcs24をそれぞ
れ介して、電源電位Vccが供給されている。
【0068】すなわち、図6に示すように、列方向の複
数のメモリセルに共通に接続されているが、行方向には
共有されていないセル接地線にヒューズを取付け、不良
ビットの存在によりカラム冗長置換するときはこのヒュ
ーズも切断する。これにより、冗長置換後、この部分の
メモリセル電源電位からメモリセル接地線への電流パス
が切断され、スタンバイ電流を完全にカットすることか
できる。
数のメモリセルに共通に接続されているが、行方向には
共有されていないセル接地線にヒューズを取付け、不良
ビットの存在によりカラム冗長置換するときはこのヒュ
ーズも切断する。これにより、冗長置換後、この部分の
メモリセル電源電位からメモリセル接地線への電流パス
が切断され、スタンバイ電流を完全にカットすることか
できる。
【0069】冗長行と冗長列がともにある場合の冗長置
換の順番は、まずカラム(列)置換をした後、ロウ
(行)置換をすることとする。
換の順番は、まずカラム(列)置換をした後、ロウ
(行)置換をすることとする。
【0070】ロウ方向に接地線が走っている場合も、同
様の方法によりスタンバイ電流をカットできる。この場
合、冗長ロウと冗長カラムがともにある場合の冗長置換
の順番は、まずロウ置換をした後、カラム置換をするこ
ととする。
様の方法によりスタンバイ電流をカットできる。この場
合、冗長ロウと冗長カラムがともにある場合の冗長置換
の順番は、まずロウ置換をした後、カラム置換をするこ
ととする。
【0071】また、カラム方向にメモリセル接地線が走
るレイアウトの場合、同時にビット線接地線ショートが
原因で流れるスタンバイ電流も削減することができると
いう効果もある。
るレイアウトの場合、同時にビット線接地線ショートが
原因で流れるスタンバイ電流も削減することができると
いう効果もある。
【0072】[実施の形態3]実施の形態3のSRAM
は、実施の形態1と同様に、メモリセル行の1行ごと
(またはメモリセル列の1列ごと)にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態3のSRAMでは、さらに、欠陥メモリ
セルを含むメモリセル行(またはメモリセル列)ごと
に、対応するメモリセル電源線の電位レベルを接地電位
レベルに固定することが可能である。
は、実施の形態1と同様に、メモリセル行の1行ごと
(またはメモリセル列の1列ごと)にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態3のSRAMでは、さらに、欠陥メモリ
セルを含むメモリセル行(またはメモリセル列)ごと
に、対応するメモリセル電源線の電位レベルを接地電位
レベルに固定することが可能である。
【0073】すなわち、メモリセルPMOSトランジス
タのNウェルの電位を供給する配線がメモリセル電源線
と共有されている場合、実施の形態1に示したようにヒ
ューズを切断してしまうことによって、メモリセル電源
線がフローティングとなってしまうと、Nウェルの電位
が不定となりラッチアップやリーク電流の原因となる。
タのNウェルの電位を供給する配線がメモリセル電源線
と共有されている場合、実施の形態1に示したようにヒ
ューズを切断してしまうことによって、メモリセル電源
線がフローティングとなってしまうと、Nウェルの電位
が不定となりラッチアップやリーク電流の原因となる。
【0074】図7は、実施の形態3のSRAMにおい
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ電源電位Vccを供給す
るためのメモリセル電源線の構成を説明するための概略
ブロック図である。
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ電源電位Vccを供給す
るためのメモリセル電源線の構成を説明するための概略
ブロック図である。
【0075】図7を参照して、メモリブロック101お
よび102の各々において、Nウェルは、メモリセルの
行ごとに分離されている。
よび102の各々において、Nウェルは、メモリセルの
行ごとに分離されている。
【0076】さらに、メモリセル電源線LMS11〜L
MS26には、セル電源設定回路300から電源電位が
供給される。
MS26には、セル電源設定回路300から電源電位が
供給される。
【0077】図8は、図7に示したセル電源設定回路3
00の構成のうち、メモリセル電源線LMS21に関す
る部分を抜き出して示す部分ブロック図である。
00の構成のうち、メモリセル電源線LMS21に関す
る部分を抜き出して示す部分ブロック図である。
【0078】他のメモリセル電源線LMS11〜LMS
16およびLMS22〜LMS26に対応しても同様の
構成が設けられている。
16およびLMS22〜LMS26に対応しても同様の
構成が設けられている。
【0079】図8において、メモリセルMCの構成は、
図39に示した従来のメモリセルの構成と同様であるの
で同一部分には同一符号を付して、その説明は繰り返さ
ない。
図39に示した従来のメモリセルの構成と同様であるの
で同一部分には同一符号を付して、その説明は繰り返さ
ない。
【0080】図8を参照して、メモリセルMCを構成す
るトランジスタのうち、PチャネルMOS負荷トランジ
スタP11およびP12は、セル電源設定回路300の
電位供給ノードnspからセル電源配線LMS21を介
して電源電位Vccの供給を受ける。また、Pチャネル
MOS負荷トランジスタP11およびP12の設けられ
るNウェルも、セル電源配線LMS21を介して電源電
位Vccの供給を受ける。
るトランジスタのうち、PチャネルMOS負荷トランジ
スタP11およびP12は、セル電源設定回路300の
電位供給ノードnspからセル電源配線LMS21を介
して電源電位Vccの供給を受ける。また、Pチャネル
MOS負荷トランジスタP11およびP12の設けられ
るNウェルも、セル電源配線LMS21を介して電源電
位Vccの供給を受ける。
【0081】セル電源設定回路300は、電源電位Vc
cと接地電位との間に直列に接続されるキャパシタC2
1およびヒューズ素子Fs221と、キャパシタC21
およびヒューズ素子Fs221との接続ノードn21と
電源電位Vccとの間に設けられるPチャネルMOSト
ランジスタP21と、ノードn21の電位を入力ノード
に受け反転した電位をノードnspに与えるインバータ
INV21と、インバータINV21の出力ノード(ノ
ードnsp)と接地電位GNDとの間に設けられるキャ
パシタC22とを備える。インバータINV21の出力
ノードとトランジスタP21のゲートとが結合される。
cと接地電位との間に直列に接続されるキャパシタC2
1およびヒューズ素子Fs221と、キャパシタC21
およびヒューズ素子Fs221との接続ノードn21と
電源電位Vccとの間に設けられるPチャネルMOSト
ランジスタP21と、ノードn21の電位を入力ノード
に受け反転した電位をノードnspに与えるインバータ
INV21と、インバータINV21の出力ノード(ノ
ードnsp)と接地電位GNDとの間に設けられるキャ
パシタC22とを備える。インバータINV21の出力
ノードとトランジスタP21のゲートとが結合される。
【0082】ここで、電源電圧Vccとしては、外部か
ら供給される電圧レベルが用いられるか、外部電源レベ
ルを内部電源レベルに変換する内部電源回路(図示せ
ず)からの出力を用いることができる。
ら供給される電圧レベルが用いられるか、外部電源レベ
ルを内部電源レベルに変換する内部電源回路(図示せ
ず)からの出力を用いることができる。
【0083】図8に示したセル電源設定回路300にお
いて、不良ビットの存在により冗長置換するときは、こ
のヒューズFs221も同時に切断することにより、行
方向の複数のメモリセルに共通に接続されているメモリ
セル電源線LMS21を接地レベルに固定する。
いて、不良ビットの存在により冗長置換するときは、こ
のヒューズFs221も同時に切断することにより、行
方向の複数のメモリセルに共通に接続されているメモリ
セル電源線LMS21を接地レベルに固定する。
【0084】これにより、冗長置換後、この部分のメモ
リセル電源線から接地線への電流パスは、インバータI
NV21中のPチャネルMOSトランジスタがオフ状態
となることにより切断され、スタンバイ電流をカットす
ることができる。しかも、Nウェルの電位を接地電位に
固定することが可能となる。
リセル電源線から接地線への電流パスは、インバータI
NV21中のPチャネルMOSトランジスタがオフ状態
となることにより切断され、スタンバイ電流をカットす
ることができる。しかも、Nウェルの電位を接地電位に
固定することが可能となる。
【0085】以上の説明では、Nウェルはメモリセル行
ごとに分離され、メモリセル電源線もメモリセル行ごと
に設けられる構成について説明したが、本発明はこのよ
うな構成に限定されることなく、Nウェルはメモリセル
列ごとに分離され、メモリセル電源線もメモリセル列ご
とに設けられる構成としてもよい。
ごとに分離され、メモリセル電源線もメモリセル行ごと
に設けられる構成について説明したが、本発明はこのよ
うな構成に限定されることなく、Nウェルはメモリセル
列ごとに分離され、メモリセル電源線もメモリセル列ご
とに設けられる構成としてもよい。
【0086】なお、セル電源設定回路300に電源電位
を供給する電源配線と、ビット線負荷回路202および
プリチャージ回路203に電源電位を供給する電源配線
とは、別系統の電源配線としてもよい。
を供給する電源配線と、ビット線負荷回路202および
プリチャージ回路203に電源電位を供給する電源配線
とは、別系統の電源配線としてもよい。
【0087】[実施の形態4]実施の形態4のSRAM
は、実施の形態2と同様に、メモリセル列の1列ごと
(またはメモリセル行の1行ごと)にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態4のSRAMでは、さらに、欠陥メモリ
セルを含むメモリセル列(またはメモリセル行)ごと
に、対応するメモリセル接地線を電源電位Vccレベル
に固定することが可能な構成となっている。
は、実施の形態2と同様に、メモリセル列の1列ごと
(またはメモリセル行の1行ごと)にメモリセル電源電
位から接地電位への電流パスを遮断可能な構成としてい
る。実施の形態4のSRAMでは、さらに、欠陥メモリ
セルを含むメモリセル列(またはメモリセル行)ごと
に、対応するメモリセル接地線を電源電位Vccレベル
に固定することが可能な構成となっている。
【0088】すなわち、メモリセルNMOSトランジス
タのPウェルの電位を供給する配線が、メモリセル接地
線と共有されている場合、実施の形態2のようにヒュー
ズを切断することによって、メモリセル接地線をフロー
ティング状態としてしまうと、Pウェル電位が不定とな
りラッチアップやリーク電流の原因となる。
タのPウェルの電位を供給する配線が、メモリセル接地
線と共有されている場合、実施の形態2のようにヒュー
ズを切断することによって、メモリセル接地線をフロー
ティング状態としてしまうと、Pウェル電位が不定とな
りラッチアップやリーク電流の原因となる。
【0089】図9は、実施の形態4のSRAMにおい
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位GNDを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
て、複数個のメモリセルがアレイ状に配置されたメモリ
セルアレイ中の各メモリセルへ接地電位GNDを供給す
るためのメモリセル接地線の構成を説明するための概略
ブロック図である。
【0090】図9を参照して、メモリブロック101お
よび102の各々において、Pウェルは、メモリセルの
列ごとに分離されている。
よび102の各々において、Pウェルは、メモリセルの
列ごとに分離されている。
【0091】さらに、メモリセル接地線LMG11〜L
MG24には、セル接地設定回路310から接地電位が
供給される。
MG24には、セル接地設定回路310から接地電位が
供給される。
【0092】図10は、図9に示したセル接地設定回路
310の構成のうち、メモリセル接地線LMG21に関
する部分を抜き出して示す部分ブロック図である。
310の構成のうち、メモリセル接地線LMG21に関
する部分を抜き出して示す部分ブロック図である。
【0093】他のメモリセル接地線LMG11〜LMG
14およびLMG22〜LMG24に対応しても同様の
構成が設けられている。
14およびLMG22〜LMG24に対応しても同様の
構成が設けられている。
【0094】図10においても、メモリセルMCの構成
は、図39に示した従来のメモリセルの構成と同様であ
るので同一部分には同一符号を付して、その説明は繰り
返さない。
は、図39に示した従来のメモリセルの構成と同様であ
るので同一部分には同一符号を付して、その説明は繰り
返さない。
【0095】図10を参照して、メモリセルMCを構成
するトランジスタのうち、NチャネルMOSドライバト
ランジスタN11およびN12は、セル接地設定回路3
10の電位供給ノードngpからセル接地配線LMG2
1を介して接地電位GNDの供給を受ける。また、Nチ
ャネルMOSドライバトランジスタN11およびN12
ならびにNチャンネルアクセストランジスタTra1お
よびTra2の設けられるPウェルも、セル接地配線L
MG21を介して接地電位GNDの供給を受ける。
するトランジスタのうち、NチャネルMOSドライバト
ランジスタN11およびN12は、セル接地設定回路3
10の電位供給ノードngpからセル接地配線LMG2
1を介して接地電位GNDの供給を受ける。また、Nチ
ャネルMOSドライバトランジスタN11およびN12
ならびにNチャンネルアクセストランジスタTra1お
よびTra2の設けられるPウェルも、セル接地配線L
MG21を介して接地電位GNDの供給を受ける。
【0096】セル接地設定回路310は、電源電位Vc
cと接地電位との間に直列に接続されるヒューズ素子F
s321およびキャパシタC31と、ヒューズ素子Fs
321およびキャパシタC31との接続ノードn31と
接地電位GNDとの間に設けられるNチャネルMOSト
ランジスタN31と、ノードn31の電位を入力ノード
に受け反転した電位をノードngpに与えるインバータ
INV31と、インバータINV31の出力ノード(ノ
ードngp)と電源電位Vccとの間に設けられるキャ
パシタC32とを備える。インバータINV31の出力
ノードとトランジスタN31のゲートとが結合される。
cと接地電位との間に直列に接続されるヒューズ素子F
s321およびキャパシタC31と、ヒューズ素子Fs
321およびキャパシタC31との接続ノードn31と
接地電位GNDとの間に設けられるNチャネルMOSト
ランジスタN31と、ノードn31の電位を入力ノード
に受け反転した電位をノードngpに与えるインバータ
INV31と、インバータINV31の出力ノード(ノ
ードngp)と電源電位Vccとの間に設けられるキャ
パシタC32とを備える。インバータINV31の出力
ノードとトランジスタN31のゲートとが結合される。
【0097】図10に示したセル接地設定回路310に
おいて、不良ビットの存在により冗長置換するときは、
このヒューズFs321も同時に切断することにより、
列方向の複数のメモリセルに共通に接続されているメモ
リセル接地線LMG21を電源電位レベルVccに固定
する。
おいて、不良ビットの存在により冗長置換するときは、
このヒューズFs321も同時に切断することにより、
列方向の複数のメモリセルに共通に接続されているメモ
リセル接地線LMG21を電源電位レベルVccに固定
する。
【0098】これにより、冗長置換後、この部分のメモ
リセル電源線から接地線への電流パスはインバータIN
V31中のNチャネルMOSトランジスタがオフ状態と
なることにより切断され、スタンバイ電流をカットする
ことができる。しかも、Pウェルの電位を電源電位Vc
cレベルに固定することができる以上の説明では、Pウ
ェルはメモリセル列ごとに分離され、メモリセル接地線
もメモリセル列ごとに設けられる構成について説明した
が、本発明はこのような構成に限定されることなく、P
ウェルはメモリセル行ごとに分離され、メモリセル接地
線もメモリセル行ごとに設けられる構成としてもよい。
リセル電源線から接地線への電流パスはインバータIN
V31中のNチャネルMOSトランジスタがオフ状態と
なることにより切断され、スタンバイ電流をカットする
ことができる。しかも、Pウェルの電位を電源電位Vc
cレベルに固定することができる以上の説明では、Pウ
ェルはメモリセル列ごとに分離され、メモリセル接地線
もメモリセル列ごとに設けられる構成について説明した
が、本発明はこのような構成に限定されることなく、P
ウェルはメモリセル行ごとに分離され、メモリセル接地
線もメモリセル行ごとに設けられる構成としてもよい。
【0099】また、列方向にメモリセル接地線が走るレ
イアウトの場合、同時にビット線―メモリセル接地線間
のショートが原因で流れるスタンバイ電流も削減するこ
とができるという効果もある。
イアウトの場合、同時にビット線―メモリセル接地線間
のショートが原因で流れるスタンバイ電流も削減するこ
とができるという効果もある。
【0100】[実施の形態5]実施の形態5のSRAM
においては、複数行の一括置換でメモリセル電源線をフ
ローティング(または接地電位レベル)とする場合、ま
たはメモリセル接地線をフローティング(または電源電
位Vccレベル)とする場合に、欠陥メモリセルにおけ
るリーク電流を抑制可能な構成を設ける。
においては、複数行の一括置換でメモリセル電源線をフ
ローティング(または接地電位レベル)とする場合、ま
たはメモリセル接地線をフローティング(または電源電
位Vccレベル)とする場合に、欠陥メモリセルにおけ
るリーク電流を抑制可能な構成を設ける。
【0101】すなわち、分割ワード線方式が用いられて
いる場合、しばしばメインデコーダ109が発生するロ
ウ選択信号MAINWLにより選択される複数のメモリ
セル行単位RU1〜RU3で、複数行一括の冗長置換が
行なわれる。
いる場合、しばしばメインデコーダ109が発生するロ
ウ選択信号MAINWLにより選択される複数のメモリ
セル行単位RU1〜RU3で、複数行一括の冗長置換が
行なわれる。
【0102】図11は、複数個のメモリセルがアレイ状
に配置されたメモリセルアレイ中の各メモリセルへ、メ
モリセル行単位RU1〜RU3ごとに電源電位Vccを
供給するためのメモリセル電源線の構成を説明するため
の概略ブロック図である。
に配置されたメモリセルアレイ中の各メモリセルへ、メ
モリセル行単位RU1〜RU3ごとに電源電位Vccを
供給するためのメモリセル電源線の構成を説明するため
の概略ブロック図である。
【0103】図11を参照して、メモリセル行単位RU
1〜RU3の各々は、メモリブロック101および10
2にわたる2つのメモリセル行を含む。メモリセル行単
位RU1〜RU3に対応して、それぞれセル電源配線L
MS1〜LMS3が設けられる。ヒューズ素子Fs1〜
Fs3は、冗長行一括置換単位に相当するメモリセル行
単位RU1〜RU3ごとに設けられる。セル電源配線L
MS1〜LMS3には、ヒューズ素子Fs1〜Fs3を
それぞれ介して、電源電位Vccが供給されている。
1〜RU3の各々は、メモリブロック101および10
2にわたる2つのメモリセル行を含む。メモリセル行単
位RU1〜RU3に対応して、それぞれセル電源配線L
MS1〜LMS3が設けられる。ヒューズ素子Fs1〜
Fs3は、冗長行一括置換単位に相当するメモリセル行
単位RU1〜RU3ごとに設けられる。セル電源配線L
MS1〜LMS3には、ヒューズ素子Fs1〜Fs3を
それぞれ介して、電源電位Vccが供給されている。
【0104】このような構成により、ヒューズの数を減
少させることが可能となり、レイアウト面積を削減でき
る。
少させることが可能となり、レイアウト面積を削減でき
る。
【0105】なお、図11の構成においても、実施の形
態2と同様に、各セル電源配線LMS1〜LMS3に
は、セル電源設定回路300から電源電位Vccが供給
される構成としてもよい。
態2と同様に、各セル電源配線LMS1〜LMS3に
は、セル電源設定回路300から電源電位Vccが供給
される構成としてもよい。
【0106】また、メモリセル行単位RU1〜RU3ご
とに、セル接地配線が設けられ、ヒューズ素子Fs1〜
Fs3をそれぞれ介して、接地電位が供給される構成と
してもよい。この場合、さらに実施の形態4と同様に、
メモリセル行単位RU1〜RU3ごとに設けられるセル
接地配線には、セル接地設定回路310から接地電位が
供給される構成としてもよい。
とに、セル接地配線が設けられ、ヒューズ素子Fs1〜
Fs3をそれぞれ介して、接地電位が供給される構成と
してもよい。この場合、さらに実施の形態4と同様に、
メモリセル行単位RU1〜RU3ごとに設けられるセル
接地配線には、セル接地設定回路310から接地電位が
供給される構成としてもよい。
【0107】さらに、以上の説明では、複数のメモリセ
ル行を含むメモリセル行単位RU1〜RU3ごとに、一
括して冗長置換が行なわれるものとしたが、本発明はこ
のような場合に限定されず、複数のメモリセル列を含む
メモリセル列単位ごとに、一括して冗長置換が行なわれ
る構成としてもよい。
ル行を含むメモリセル行単位RU1〜RU3ごとに、一
括して冗長置換が行なわれるものとしたが、本発明はこ
のような場合に限定されず、複数のメモリセル列を含む
メモリセル列単位ごとに、一括して冗長置換が行なわれ
る構成としてもよい。
【0108】この場合、メモリセル列単位ごとにセル電
源配線が設けられ、セル電源配線にはそれぞれヒューズ
素子を介して電源電位が供給される。さらに、各セル電
源配線には、実施の形態3と同様にセル電源設定回路3
00から電源電位Vccが供給される構成としてもよ
い。
源配線が設けられ、セル電源配線にはそれぞれヒューズ
素子を介して電源電位が供給される。さらに、各セル電
源配線には、実施の形態3と同様にセル電源設定回路3
00から電源電位Vccが供給される構成としてもよ
い。
【0109】また、メモリセル列単位ごとに、セル接地
配線が設けられ、ヒューズ素子をそれぞれ介して、接地
電位が供給される構成としてもよい。この場合、さらに
実施の形態4と同様に、メモリセル列単位ごとに設けら
れるセル接地配線には、セル接地設定回路310から接
地電位が供給される構成としてもよい。
配線が設けられ、ヒューズ素子をそれぞれ介して、接地
電位が供給される構成としてもよい。この場合、さらに
実施の形態4と同様に、メモリセル列単位ごとに設けら
れるセル接地配線には、セル接地設定回路310から接
地電位が供給される構成としてもよい。
【0110】言いかえると、メモリセル電源線またはメ
モリセル接地線を隣接する複数のメモリセル間で共有す
るレイアウトである場合、冗長一括置換単位ごとにメモ
リセル電源線またはメモリセル接地線が独立したレイア
ウトとしている。
モリセル接地線を隣接する複数のメモリセル間で共有す
るレイアウトである場合、冗長一括置換単位ごとにメモ
リセル電源線またはメモリセル接地線が独立したレイア
ウトとしている。
【0111】また、カラム方向にメモリセル接地線が走
るレイアウトでメモリセル接地線をフローティングまた
は電源電位レベルにする場合、同時にビット線接地線シ
ョートが原因で流れるスタンバイ電流も削減することが
できるという効果もある。
るレイアウトでメモリセル接地線をフローティングまた
は電源電位レベルにする場合、同時にビット線接地線シ
ョートが原因で流れるスタンバイ電流も削減することが
できるという効果もある。
【0112】[実施の形態6]実施の形態6のSRAM
は、メモリセル列方向にメモリセル電源線LMS11〜
LMS14およびLMS21〜LMS24が配置される
レイアウトを有する。さらに、実施の形態6のSRAM
においては、メモリセル電源線をフローティング(また
は接地レベル)にするヒューズによって、同時にビット
線負荷回路202に電源電位を供給するビット線負荷電
源配線もフローティング(または接地レベル)にする構
成となっている。
は、メモリセル列方向にメモリセル電源線LMS11〜
LMS14およびLMS21〜LMS24が配置される
レイアウトを有する。さらに、実施の形態6のSRAM
においては、メモリセル電源線をフローティング(また
は接地レベル)にするヒューズによって、同時にビット
線負荷回路202に電源電位を供給するビット線負荷電
源配線もフローティング(または接地レベル)にする構
成となっている。
【0113】図12は、実施の形態6の冗長置換を説明
するためのブロック図である。すなわち、図12に示す
ように、メモリセル列方向にメモリセル電源線LMS1
1〜LMS24が走っているレイアウトの場合、メモリ
セル電源線LMS11〜LMS24とビット線負荷回路
202に電源電位Vccを供給するビット線負荷電源配
線LBL11〜LBL24との組ごとに共通に、それぞ
れヒューズ素子Fcs11〜Fcs24を配置する。
するためのブロック図である。すなわち、図12に示す
ように、メモリセル列方向にメモリセル電源線LMS1
1〜LMS24が走っているレイアウトの場合、メモリ
セル電源線LMS11〜LMS24とビット線負荷回路
202に電源電位Vccを供給するビット線負荷電源配
線LBL11〜LBL24との組ごとに共通に、それぞ
れヒューズ素子Fcs11〜Fcs24を配置する。
【0114】これにより、メモリセルの記憶ノード間の
ショートによるスタンバイ電流の増加だけでなく、ビッ
ト線と接地線との間のショートが原因で流れるスタンバ
イ電流の増加も抑制することが可能となる。
ショートによるスタンバイ電流の増加だけでなく、ビッ
ト線と接地線との間のショートが原因で流れるスタンバ
イ電流の増加も抑制することが可能となる。
【0115】また、図12に示した構成においても、実
施の形態3と同様に、セル電源配線LMS11〜LMS
24の各々には、セル電源設定回路300から電源電位
Vccが供給される構成としてもよい。
施の形態3と同様に、セル電源配線LMS11〜LMS
24の各々には、セル電源設定回路300から電源電位
Vccが供給される構成としてもよい。
【0116】[実施の形態7]実施の形態7のSRAM
では、1行ごとの冗長置換を行う場合であって、メモリ
セル電源線LMSを接地レベルにするヒューズ素子(ま
たはメモリセル接地線LMGを電源電位Vccレベルに
するヒューズ素子)を冗長置換アドレスを指定するため
のヒューズ素子としても用いる構成となっている。
では、1行ごとの冗長置換を行う場合であって、メモリ
セル電源線LMSを接地レベルにするヒューズ素子(ま
たはメモリセル接地線LMGを電源電位Vccレベルに
するヒューズ素子)を冗長置換アドレスを指定するため
のヒューズ素子としても用いる構成となっている。
【0117】図13は、実施の形態7のメモリセルアレ
イ、行デコーダ、列デコーダの構成を説明するための概
略ブロック図である。
イ、行デコーダ、列デコーダの構成を説明するための概
略ブロック図である。
【0118】図13に示すように、実施の形態7のSR
AMでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。
AMでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。
【0119】すなわち、行デコーダ109は、メインワ
ード線MWLを選択的に駆動するためのメイン行デコー
ダ109aと、メモリセルアレイ101および102に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部109b1および109b2と
を含む構成となっている。
ード線MWLを選択的に駆動するためのメイン行デコー
ダ109aと、メモリセルアレイ101および102に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部109b1および109b2と
を含む構成となっている。
【0120】1本のメインワード線MWLに対応して、
ローカルデコーダ部109b1および109b2のそれ
ぞれには、ローカルデコーダLWDが設けられ、ローカ
ルデコーダLWDは、サブデコード信号1/4SELE
CT0〜3により、サブワード線WL0〜WL3のいず
れか1つを選択的に活性化する。
ローカルデコーダ部109b1および109b2のそれ
ぞれには、ローカルデコーダLWDが設けられ、ローカ
ルデコーダLWDは、サブデコード信号1/4SELE
CT0〜3により、サブワード線WL0〜WL3のいず
れか1つを選択的に活性化する。
【0121】また、図1に示した構成と同様に、メモリ
ブロック101に対応して、メモリブロック101内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行101RRが設けられ
る。また、メモリブロック102に対応して、メモリブ
ロック102内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行10
2RRが設けられる。
ブロック101に対応して、メモリブロック101内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行101RRが設けられ
る。また、メモリブロック102に対応して、メモリブ
ロック102内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行10
2RRが設けられる。
【0122】冗長メモリセル行101RRおよび102
RRには、1本の冗長メインワード線RMWLに対応し
て、ローカルデコーダ部109b1および109b2の
それぞれに、ローカルデコーダRLWDが設けられ、ロ
ーカルデコーダRLWDは、スペアワード線SWLを選
択的に活性化する。
RRには、1本の冗長メインワード線RMWLに対応し
て、ローカルデコーダ部109b1および109b2の
それぞれに、ローカルデコーダRLWDが設けられ、ロ
ーカルデコーダRLWDは、スペアワード線SWLを選
択的に活性化する。
【0123】また、図7に示したのと同様に、メモリセ
ル電源配線LMSに供給される電位を制御するためにセ
ル電源設定回路300が設けられる。
ル電源配線LMSに供給される電位を制御するためにセ
ル電源設定回路300が設けられる。
【0124】図14は、図13に示した構成のうち、1
つのサブワード線WL0と、このサブワード線WL0に
接続されるメモリセルMCに欠陥がある場合に置換され
る冗長行に対応するスペアワード線SWLを抜き出して
しめすブロック図である。
つのサブワード線WL0と、このサブワード線WL0に
接続されるメモリセルMCに欠陥がある場合に置換され
る冗長行に対応するスペアワード線SWLを抜き出して
しめすブロック図である。
【0125】図14を参照して、正規メモリセルMCお
よびそのNウェルには、通常は、セル電源設定回路30
0からのメモリセル電源配線LMSにより電源電位Vc
cが供給される。一方、冗長メモリセルRMCおよびそ
のNウェルには、冗長セルメモリセル電源配線RLMS
により電源電位Vccが供給される。
よびそのNウェルには、通常は、セル電源設定回路30
0からのメモリセル電源配線LMSにより電源電位Vc
cが供給される。一方、冗長メモリセルRMCおよびそ
のNウェルには、冗長セルメモリセル電源配線RLMS
により電源電位Vccが供給される。
【0126】冗長置換を行う際には、セル電源設定回路
300中のヒューズ素子Fs221が切断され、メモリ
セル電源配線LMSの電位は接地電位に固定される。
300中のヒューズ素子Fs221が切断され、メモリ
セル電源配線LMSの電位は接地電位に固定される。
【0127】ローカルデコーダLWDは、メインワード
線MWLの活性化に応じて、“L”レベルとなる信号/
MAINWLによりゲート電位が制御され、メモリセル
電源配線LMSとソースが接続するPチャネルMOSト
ランジスタPL11と、トランジスタPL11のドレイ
ンとサブワード線WL0との間に設けられ、活性状態で
“L”となるサブデコード信号/1/4SELECT0
によりゲート電位が制御されるPチャネルMOSトラン
ジスタPL12と、サブワード線WL0と接地電位との
間に設けられ、信号/MAINWLによりゲート電位が
制御されるNチャネルMOSトランジスタNL11と、
サブワード線WL0と接地電位との間に設けられ、サブ
デコード信号/1/4SELECT0によりゲート電位
が制御されるNチャネルMOSトランジスタNL12と
を含む。なお、図14では、図示省略しているが、ロー
カルデコーダLWDは、サブデコード信号/1/4SE
LECT0の代わりに、サブデコード信号/1/4SE
LECT1〜3をそれぞれ受けて、サブワード線WL1
〜WL3を駆動するための構成を含んでいる。
線MWLの活性化に応じて、“L”レベルとなる信号/
MAINWLによりゲート電位が制御され、メモリセル
電源配線LMSとソースが接続するPチャネルMOSト
ランジスタPL11と、トランジスタPL11のドレイ
ンとサブワード線WL0との間に設けられ、活性状態で
“L”となるサブデコード信号/1/4SELECT0
によりゲート電位が制御されるPチャネルMOSトラン
ジスタPL12と、サブワード線WL0と接地電位との
間に設けられ、信号/MAINWLによりゲート電位が
制御されるNチャネルMOSトランジスタNL11と、
サブワード線WL0と接地電位との間に設けられ、サブ
デコード信号/1/4SELECT0によりゲート電位
が制御されるNチャネルMOSトランジスタNL12と
を含む。なお、図14では、図示省略しているが、ロー
カルデコーダLWDは、サブデコード信号/1/4SE
LECT0の代わりに、サブデコード信号/1/4SE
LECT1〜3をそれぞれ受けて、サブワード線WL1
〜WL3を駆動するための構成を含んでいる。
【0128】さらに、冗長置換を行う場合にスペアワー
ド線SWLを駆動するための冗長ローカルデコーダRL
WDには、メモリセル電源配線LMSの電位レベルと信
号/MAINWLとサブデコード信号/1/4SELE
CT0とを受ける3入力NORゲートRNG11と、N
ORゲートRNG11の出力を受けて反転してスペアワ
ード線選択信号SWSLを生成するためのインバータR
INV11と、電源電位Vccとスペアワード線SWL
との間に設けられ、ゲートに信号SWSLを受けるPチ
ャネルMOSトランジスタPS11と、スペアワード線
SWLと接地電位との間に設けられ、冗長メインワード
線RMWLが活性化するのに応じて“L”レベルとなる
信号/WLEをゲートに受けるNチャンネルMOSトラ
ンジスタNS11とが設けられる。
ド線SWLを駆動するための冗長ローカルデコーダRL
WDには、メモリセル電源配線LMSの電位レベルと信
号/MAINWLとサブデコード信号/1/4SELE
CT0とを受ける3入力NORゲートRNG11と、N
ORゲートRNG11の出力を受けて反転してスペアワ
ード線選択信号SWSLを生成するためのインバータR
INV11と、電源電位Vccとスペアワード線SWL
との間に設けられ、ゲートに信号SWSLを受けるPチ
ャネルMOSトランジスタPS11と、スペアワード線
SWLと接地電位との間に設けられ、冗長メインワード
線RMWLが活性化するのに応じて“L”レベルとなる
信号/WLEをゲートに受けるNチャンネルMOSトラ
ンジスタNS11とが設けられる。
【0129】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、かつ、サブワード線WL0を選択する
ために信号/MAINWLとサブデコード信号/1/4
SELECT0とがともに“L”レベルとなると、信号
SWSLが“L”レベルとなり、PチャンネルMOSト
ランジスタPS11が導通状態となって、スペアワード
線SWLが活性化される。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、かつ、サブワード線WL0を選択する
ために信号/MAINWLとサブデコード信号/1/4
SELECT0とがともに“L”レベルとなると、信号
SWSLが“L”レベルとなり、PチャンネルMOSト
ランジスタPS11が導通状態となって、スペアワード
線SWLが活性化される。
【0130】すなわち、実施の形態1〜6では、冗長置
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図14に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Fs
221を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図14に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Fs
221を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
【0131】つまり、メモリセル電源配線を接地レベル
にするヒューズ素子を切ることにより、正規のワード線
に対する選択信号が到達しても、正規ワード線が活性化
されなくなり、代わりにスペアワード線が活性化される
ようになる。これにより、メモリセル冗長置換用ヒュー
ズやプログラム回路を省略し、レイアウト面積を低減す
ることが可能となる。
にするヒューズ素子を切ることにより、正規のワード線
に対する選択信号が到達しても、正規ワード線が活性化
されなくなり、代わりにスペアワード線が活性化される
ようになる。これにより、メモリセル冗長置換用ヒュー
ズやプログラム回路を省略し、レイアウト面積を低減す
ることが可能となる。
【0132】なお、以上の説明では、1行ごとのロウ冗
長置換を行う構成において、メモリセル電源配線を接地
レベルにするヒューズ素子を冗長置換アドレスを指定す
るためのヒューズ素子と共用する構成について説明した
が、1行ごとのロウ冗長置換を行う構成において、メモ
リセル接地配線を電源電位Vccレベルにするヒューズ
素子を冗長置換アドレスを指定するためのヒューズ素子
としても用いる構成とすることも可能である。
長置換を行う構成において、メモリセル電源配線を接地
レベルにするヒューズ素子を冗長置換アドレスを指定す
るためのヒューズ素子と共用する構成について説明した
が、1行ごとのロウ冗長置換を行う構成において、メモ
リセル接地配線を電源電位Vccレベルにするヒューズ
素子を冗長置換アドレスを指定するためのヒューズ素子
としても用いる構成とすることも可能である。
【0133】つまり、メモリセル接地配線を電源電位V
ccレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図14の回路構成
のうち、セル電源設定回路300の部分を図10に示し
たようなセル接地設定回路310のように変更し、論理
回路RNG11への入力信号のうち、メモリセル電源配
線LMSの電位が入力される代わりにインバータINV
31の入力ノードの電位に置き換えることにより実現が
可能である。
ccレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図14の回路構成
のうち、セル電源設定回路300の部分を図10に示し
たようなセル接地設定回路310のように変更し、論理
回路RNG11への入力信号のうち、メモリセル電源配
線LMSの電位が入力される代わりにインバータINV
31の入力ノードの電位に置き換えることにより実現が
可能である。
【0134】また、“H”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したワード線の
電位をカラム選択信号とみなすことで、カラム冗長に適
用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したワード線の
電位をカラム選択信号とみなすことで、カラム冗長に適
用する構成とすることも可能である。
【0135】なお、不良ロウの非選択用のヒューズ素子
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図14の冗長ローカルデコーダ
RLWDは必要なくなる。
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図14の冗長ローカルデコーダ
RLWDは必要なくなる。
【0136】[実施の形態7の変形例1]図15は、図
14に示した実施の形態7の構成の第1の変形例を示す
概略ブロック図である。
14に示した実施の形態7の構成の第1の変形例を示す
概略ブロック図である。
【0137】図15で示した構成は、図14に示した構
成と比べて、ローカルデコーダLWDの構成が異なる。
成と比べて、ローカルデコーダLWDの構成が異なる。
【0138】すなわち、図15を参照して、ローカルデ
コーダLWDは、セル電源設定回路300の内部ノード
n21によりゲート電位が制御され、電源電位Vccを
ソースに受けるPチャンネルMOSトランジスタPL1
3と、信号/MAINWLによりゲート電位が制御さ
れ、トランジスタPL13のドレインとソースが接続す
るPチャネルMOSトランジスタPL11と、トランジ
スタPL11のドレインとサブワード線WL0との間に
設けられ、信号/1/4SELECT0によりゲート電
位が制御されるPチャネルMOSトランジスタPL12
と、サブワード線WL0と接地電位との間に設けられ、
信号/MAINWLによりゲート電位が制御されるNチ
ャネルMOSトランジスタNL11と、サブワード線W
L0と接地電位との間に設けられ、サブデコード信号/
1/4SELECT0によりゲート電位が制御されるN
チャネルMOSトランジスタNL12と、サブワード線
WL0と接地電位との間に設けられ、内部ノードn21
の電位によりゲート電位が制御されるNチャネルMOS
トランジスタNL13とを含む。なお、図15でも、図
示省略しているが、ローカルデコーダLWDは、サブデ
コード信号/1/4SELECT0の代わりに、サブデ
コード信号/1/4SELECT1〜3をそれぞれ受け
て、サブワード線WL1〜WL3を駆動するための構成
を含んでいる。
コーダLWDは、セル電源設定回路300の内部ノード
n21によりゲート電位が制御され、電源電位Vccを
ソースに受けるPチャンネルMOSトランジスタPL1
3と、信号/MAINWLによりゲート電位が制御さ
れ、トランジスタPL13のドレインとソースが接続す
るPチャネルMOSトランジスタPL11と、トランジ
スタPL11のドレインとサブワード線WL0との間に
設けられ、信号/1/4SELECT0によりゲート電
位が制御されるPチャネルMOSトランジスタPL12
と、サブワード線WL0と接地電位との間に設けられ、
信号/MAINWLによりゲート電位が制御されるNチ
ャネルMOSトランジスタNL11と、サブワード線W
L0と接地電位との間に設けられ、サブデコード信号/
1/4SELECT0によりゲート電位が制御されるN
チャネルMOSトランジスタNL12と、サブワード線
WL0と接地電位との間に設けられ、内部ノードn21
の電位によりゲート電位が制御されるNチャネルMOS
トランジスタNL13とを含む。なお、図15でも、図
示省略しているが、ローカルデコーダLWDは、サブデ
コード信号/1/4SELECT0の代わりに、サブデ
コード信号/1/4SELECT1〜3をそれぞれ受け
て、サブワード線WL1〜WL3を駆動するための構成
を含んでいる。
【0139】その他の点は、図14に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【0140】図15に示した構成でも、図14示した実
施の形態7と同様の効果を奏することが可能である。
施の形態7と同様の効果を奏することが可能である。
【0141】[実施の形態7の変形例2]図16は、図
14に示した実施の形態7の構成の第2の変形例を示す
概略ブロック図である。
14に示した実施の形態7の構成の第2の変形例を示す
概略ブロック図である。
【0142】図16で示した構成は、図14と示した構
成と比べて、ローカルデコーダLWDおよび冗長ローカ
ルデコーダRLWDの構成が異なる。
成と比べて、ローカルデコーダLWDおよび冗長ローカ
ルデコーダRLWDの構成が異なる。
【0143】すなわち、図16を参照して、ローカルデ
コーダLWDは、信号/MAINWLによりゲート電位
が制御され、電源電位Vccとソースが結合するPチャ
ネルMOSトランジスタPL11と、トランジスタPL
11のドレインとサブワード線WL0との間に設けら
れ、信号/1/4SELECT0によりゲート電位が制
御されるPチャネルMOSトランジスタPL12と、サ
ブワード線WL0と接地電位との間に設けられ、セル電
源設定回路300の内部ノードn21の電位によりゲー
ト電位が制御されるNチャネルMOSトランジスタNL
13と、サブワード線WL0と内部ノードnw11との
間に設けられ、メモリセル電源配線LMSの電位および
内部ノードn21の電位により制御され、メモリセル電
源配線LMSの電位が“H”レベルのときに導通状態と
なるトランスミッションゲートTMG11と、内部ノー
ドnw11と接地電位との間に設けられ、信号/MAI
NWLによりゲート電位が制御されるNチャネルMOS
トランジスタNL11と、内部ノードnw11と接地電
位との間に設けられ、サブデコード信号/1/4SEL
ECT0によりゲート電位が制御されるNチャネルMO
SトランジスタNL12と、を含む。なお、図16で
も、図示省略しているが、ローカルデコーダLWDは、
サブデコード信号/1/4SELECT0の代わりに、
サブデコード信号/1/4SELECT1〜3をそれぞ
れ受けて、サブワード線WL1〜WL3を駆動するため
の構成を含んでいる。
コーダLWDは、信号/MAINWLによりゲート電位
が制御され、電源電位Vccとソースが結合するPチャ
ネルMOSトランジスタPL11と、トランジスタPL
11のドレインとサブワード線WL0との間に設けら
れ、信号/1/4SELECT0によりゲート電位が制
御されるPチャネルMOSトランジスタPL12と、サ
ブワード線WL0と接地電位との間に設けられ、セル電
源設定回路300の内部ノードn21の電位によりゲー
ト電位が制御されるNチャネルMOSトランジスタNL
13と、サブワード線WL0と内部ノードnw11との
間に設けられ、メモリセル電源配線LMSの電位および
内部ノードn21の電位により制御され、メモリセル電
源配線LMSの電位が“H”レベルのときに導通状態と
なるトランスミッションゲートTMG11と、内部ノー
ドnw11と接地電位との間に設けられ、信号/MAI
NWLによりゲート電位が制御されるNチャネルMOS
トランジスタNL11と、内部ノードnw11と接地電
位との間に設けられ、サブデコード信号/1/4SEL
ECT0によりゲート電位が制御されるNチャネルMO
SトランジスタNL12と、を含む。なお、図16で
も、図示省略しているが、ローカルデコーダLWDは、
サブデコード信号/1/4SELECT0の代わりに、
サブデコード信号/1/4SELECT1〜3をそれぞ
れ受けて、サブワード線WL1〜WL3を駆動するため
の構成を含んでいる。
【0144】さらに、冗長置換を行う場合にスペアワー
ド線SWLを駆動するための冗長ローカルデコーダRL
WDには、セル電源設定回路の300の内部ノードn2
1の電位レベルとローカルデコーダLWDの内部ノード
nw11の電位とを受けてスペアワード線選択信号SW
SLを生成するためのるNANDゲートRNG12と、
電源電位Vccとスペアワード線SWLとの間に設けら
れ、ゲートに信号SWSLを受けるPチャネルMOSト
ランジスタPS11と、スペアワード線SWLと接地電
位との間に設けられ、冗長メインワード線RMWLが活
性化するのに応じて“L”レベルとなる信号/WLEを
ゲートに受けるNチャンネルMOSトランジスタNS1
1とが設けられる。
ド線SWLを駆動するための冗長ローカルデコーダRL
WDには、セル電源設定回路の300の内部ノードn2
1の電位レベルとローカルデコーダLWDの内部ノード
nw11の電位とを受けてスペアワード線選択信号SW
SLを生成するためのるNANDゲートRNG12と、
電源電位Vccとスペアワード線SWLとの間に設けら
れ、ゲートに信号SWSLを受けるPチャネルMOSト
ランジスタPS11と、スペアワード線SWLと接地電
位との間に設けられ、冗長メインワード線RMWLが活
性化するのに応じて“L”レベルとなる信号/WLEを
ゲートに受けるNチャンネルMOSトランジスタNS1
1とが設けられる。
【0145】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、内部ノードn21の電位は“H”レベルと
なり、かつ、サブワード線WL0を選択するために信号
/MAINWLとサブデコード信号/1/4SELEC
T0とがともに“L”レベルとなると、内部ノードnw
11の電位レベルも“H”レベルとなって、信号SWS
Lが“L”レベルとなるので、PチャンネルMOSトラ
ンジスタPS11が導通状態となって、スペアワード線
SWLが活性化される。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、内部ノードn21の電位は“H”レベルと
なり、かつ、サブワード線WL0を選択するために信号
/MAINWLとサブデコード信号/1/4SELEC
T0とがともに“L”レベルとなると、内部ノードnw
11の電位レベルも“H”レベルとなって、信号SWS
Lが“L”レベルとなるので、PチャンネルMOSトラ
ンジスタPS11が導通状態となって、スペアワード線
SWLが活性化される。
【0146】その他の点は、図14に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【0147】図16に示した構成でも、図14示した実
施の形態7と同様の効果を奏することが可能である。
施の形態7と同様の効果を奏することが可能である。
【0148】[実施の形態7の変形例3]図17は、図
14に示した実施の形態7の構成の第3の変形例を示す
概略ブロック図である。
14に示した実施の形態7の構成の第3の変形例を示す
概略ブロック図である。
【0149】図17で示した構成は、図14と示した構
成と比べて、ローカルデコーダLWDおよび冗長ローカ
ルデコーダRLWDの構成が異なる。
成と比べて、ローカルデコーダLWDおよび冗長ローカ
ルデコーダRLWDの構成が異なる。
【0150】すなわち、図17を参照して、ローカルデ
コーダLWDは、メインワード線MWLの活性化に応じ
て、“H”レベルとなる信号MAINWLによりゲート
電位が制御され、電源電位Vccとソースが結合し、ド
レインが内部ノードnw12と接続するPチャネルMO
SトランジスタPL11と、活性状態で“H”となるサ
ブデコード信号1/4SELECT0によりゲート電位
が制御され、電源電位Vccとソースが結合し、ドレイ
ンが内部ノードnw12と接続するPチャネルMOSト
ランジスタPL12と、ソースが接地電位と結合し、信
号MAINWLによりゲート電位が制御されるNチャネ
ルMOSトランジスタNL11と、トランジスタNL1
1のドレインと内部ノードnw12との間に設けられ、
サブデコード信号1/4SELECT0によりゲート電
位が制御されるNチャネルMOSトランジスタNL12
と、セル電源設定回路300の内部ノードn21の電位
とローカルデコーダLWDの内部ノードnw12の電位
とを受け、出力ノードがサブワード線WL0と結合する
NORゲートNG11とを含む。なお、図14では、図
示省略しているが、ローカルデコーダLWDは、サブデ
コード信号1/4SELECT0の代わりに、サブデコ
ード信号1/4SELECT1〜3をそれぞれ受けて、
サブワード線WL1〜WL3を駆動するための構成を含
んでいる。
コーダLWDは、メインワード線MWLの活性化に応じ
て、“H”レベルとなる信号MAINWLによりゲート
電位が制御され、電源電位Vccとソースが結合し、ド
レインが内部ノードnw12と接続するPチャネルMO
SトランジスタPL11と、活性状態で“H”となるサ
ブデコード信号1/4SELECT0によりゲート電位
が制御され、電源電位Vccとソースが結合し、ドレイ
ンが内部ノードnw12と接続するPチャネルMOSト
ランジスタPL12と、ソースが接地電位と結合し、信
号MAINWLによりゲート電位が制御されるNチャネ
ルMOSトランジスタNL11と、トランジスタNL1
1のドレインと内部ノードnw12との間に設けられ、
サブデコード信号1/4SELECT0によりゲート電
位が制御されるNチャネルMOSトランジスタNL12
と、セル電源設定回路300の内部ノードn21の電位
とローカルデコーダLWDの内部ノードnw12の電位
とを受け、出力ノードがサブワード線WL0と結合する
NORゲートNG11とを含む。なお、図14では、図
示省略しているが、ローカルデコーダLWDは、サブデ
コード信号1/4SELECT0の代わりに、サブデコ
ード信号1/4SELECT1〜3をそれぞれ受けて、
サブワード線WL1〜WL3を駆動するための構成を含
んでいる。
【0151】さらに、冗長置換を行う場合にスペアワー
ド線SWLを駆動するための冗長ローカルデコーダRL
WDには、メモリセル電源配線LMSの電位と内部ノー
ドnw12の電位とを受けるNORゲートRNG13
と、NORゲートRNG13の出力を受けて反転してス
ペアワード線選択信号SWSLを生成するためのインバ
ータRINV11と、電源電位Vccとスペアワード線
SWLとの間に設けられ、ゲートに信号SWSLを受け
るPチャネルMOSトランジスタPS11と、スペアワ
ード線SWLと接地電位との間に設けられ、冗長メイン
ワード線RMWLが活性化するのに応じて“L”レベル
となる信号/WLEをゲートに受けるNチャンネルMO
SトランジスタNS11とが設けられる。
ド線SWLを駆動するための冗長ローカルデコーダRL
WDには、メモリセル電源配線LMSの電位と内部ノー
ドnw12の電位とを受けるNORゲートRNG13
と、NORゲートRNG13の出力を受けて反転してス
ペアワード線選択信号SWSLを生成するためのインバ
ータRINV11と、電源電位Vccとスペアワード線
SWLとの間に設けられ、ゲートに信号SWSLを受け
るPチャネルMOSトランジスタPS11と、スペアワ
ード線SWLと接地電位との間に設けられ、冗長メイン
ワード線RMWLが活性化するのに応じて“L”レベル
となる信号/WLEをゲートに受けるNチャンネルMO
SトランジスタNS11とが設けられる。
【0152】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、かつ、サブワード線WL0を選択する
ために信号MAINWLとサブデコード信号1/4SE
LECT0とがともに“H”レベルとなると内部ノード
nw12の電位が“L”レベルとなるので、信号SWS
Lが“L”レベルとなって、PチャンネルMOSトラン
ジスタPS11が導通状態となり、スペアワード線SW
Lが活性化される。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、かつ、サブワード線WL0を選択する
ために信号MAINWLとサブデコード信号1/4SE
LECT0とがともに“H”レベルとなると内部ノード
nw12の電位が“L”レベルとなるので、信号SWS
Lが“L”レベルとなって、PチャンネルMOSトラン
ジスタPS11が導通状態となり、スペアワード線SW
Lが活性化される。
【0153】その他の点は、図14に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【0154】図17に示した構成でも、図14示した実
施の形態7と同様の効果を奏することが可能である。
施の形態7と同様の効果を奏することが可能である。
【0155】[実施の形態7の変形例4]図18は、ス
ペアワード線が複数本存在する場合において、冗長ロー
カルデコーダRLWDでスペアワード線選択信号を受け
てスペアワード線を駆動する部分の変形例を示す回路図
である。
ペアワード線が複数本存在する場合において、冗長ロー
カルデコーダRLWDでスペアワード線選択信号を受け
てスペアワード線を駆動する部分の変形例を示す回路図
である。
【0156】複数のスペアワード線が存在する場合は、
図18のようにいずれのスペアワード線を選択するかを
決めるためのヒューズ素子RF11〜RF42を併設
し、置換される行のヒューズのうち必要でないスペアワ
ード線に接続されるヒューズ素子を切断する構成とすれ
ばよい。
図18のようにいずれのスペアワード線を選択するかを
決めるためのヒューズ素子RF11〜RF42を併設
し、置換される行のヒューズのうち必要でないスペアワ
ード線に接続されるヒューズ素子を切断する構成とすれ
ばよい。
【0157】つまり、異なったローカルデコーダLWD
からの信号に応じて、それぞれに対応するスペアワード
線選択信号SWSL0〜SWSL3が生成されうる構成
となっている場合、例えば、信号SWSL0に応じてス
ペアワード線SWL1を選択するように設定したいとき
は、ヒューズ素子RF11を残し、ヒューズ素子RF1
2を切断すればよい。
からの信号に応じて、それぞれに対応するスペアワード
線選択信号SWSL0〜SWSL3が生成されうる構成
となっている場合、例えば、信号SWSL0に応じてス
ペアワード線SWL1を選択するように設定したいとき
は、ヒューズ素子RF11を残し、ヒューズ素子RF1
2を切断すればよい。
【0158】[実施の形態8]実施の形態8のSRAM
では、複数行ごとの冗長置換を行う場合であって、メモ
リセル電源線LMSを接地レベルにするヒューズ素子
(またはメモリセル接地線LMGを電源電位Vccレベ
ルにするヒューズ素子)を冗長置換アドレスを指定する
ためのヒューズ素子としても用いる構成となっている。
では、複数行ごとの冗長置換を行う場合であって、メモ
リセル電源線LMSを接地レベルにするヒューズ素子
(またはメモリセル接地線LMGを電源電位Vccレベ
ルにするヒューズ素子)を冗長置換アドレスを指定する
ためのヒューズ素子としても用いる構成となっている。
【0159】実施の形態8のSRAMでも、図13に示
した実施の形態7のSRAMと同様に、行選択を行う行
デコーダおよびワード線の構成がいわゆる分割ワード線
方式となっている。
した実施の形態7のSRAMと同様に、行選択を行う行
デコーダおよびワード線の構成がいわゆる分割ワード線
方式となっている。
【0160】図19は、サブワード線WL0〜WL3を
駆動するローカルデコーダLWDと、このサブワード線
WL0〜WL3に接続されるメモリセルMCに欠陥があ
る場合に置換される複数の冗長行に対応する冗長メイン
ワード線RMWLを駆動するための信号/SMWLを生
成する冗長グローバルデコーダRGWDの構成を抜き出
して示すブロック図である。
駆動するローカルデコーダLWDと、このサブワード線
WL0〜WL3に接続されるメモリセルMCに欠陥があ
る場合に置換される複数の冗長行に対応する冗長メイン
ワード線RMWLを駆動するための信号/SMWLを生
成する冗長グローバルデコーダRGWDの構成を抜き出
して示すブロック図である。
【0161】図19を参照して、正規メモリセルMCお
よびそのNウェルには、通常は、セル電源設定回路30
0からのメモリセル電源配線LMSにより電源電位Vc
cが供給される。一方、冗長メモリセルRMCおよびそ
のNウェルには、冗長セルメモリセル電源配線RLMS
(図示せず)により電源電位Vccが供給される。
よびそのNウェルには、通常は、セル電源設定回路30
0からのメモリセル電源配線LMSにより電源電位Vc
cが供給される。一方、冗長メモリセルRMCおよびそ
のNウェルには、冗長セルメモリセル電源配線RLMS
(図示せず)により電源電位Vccが供給される。
【0162】冗長置換を行う際には、セル電源設定回路
300中のヒューズ素子Fs221が切断され、メモリ
セル電源配線LMSの電位は接地電位に固定される。
300中のヒューズ素子Fs221が切断され、メモリ
セル電源配線LMSの電位は接地電位に固定される。
【0163】ローカルデコーダLWDは、メインワード
線MWLの活性化に応じて、“L”レベルとなる信号/
MAINWLによりゲート電位が制御され、メモリセル
電源配線LMSとソースが接続するPチャネルMOSト
ランジスタPL11と、トランジスタPL11のドレイ
ンとサブワード線WL0との間に設けられ、活性状態で
“L”となるサブデコード信号/1/4SELECT0
によりゲート電位が制御されるPチャネルMOSトラン
ジスタPL12と、サブワード線WL0と接地電位との
間に設けられ、信号/MAINWLによりゲート電位が
制御されるNチャネルMOSトランジスタNL11と、
サブワード線WL0と接地電位との間に設けられ、サブ
デコード信号/1/4SELECT0によりゲート電位
が制御されるNチャネルMOSトランジスタNL12と
を含む。さらに、ローカルデコーダLWDは、サブデコ
ード信号/1/4SELECT0の代わりに、サブデコ
ード信号/1/4SELECT1〜3をそれぞれ受け
て、サブワード線WL1〜WL3を駆動するための構成
を含んでいる。
線MWLの活性化に応じて、“L”レベルとなる信号/
MAINWLによりゲート電位が制御され、メモリセル
電源配線LMSとソースが接続するPチャネルMOSト
ランジスタPL11と、トランジスタPL11のドレイ
ンとサブワード線WL0との間に設けられ、活性状態で
“L”となるサブデコード信号/1/4SELECT0
によりゲート電位が制御されるPチャネルMOSトラン
ジスタPL12と、サブワード線WL0と接地電位との
間に設けられ、信号/MAINWLによりゲート電位が
制御されるNチャネルMOSトランジスタNL11と、
サブワード線WL0と接地電位との間に設けられ、サブ
デコード信号/1/4SELECT0によりゲート電位
が制御されるNチャネルMOSトランジスタNL12と
を含む。さらに、ローカルデコーダLWDは、サブデコ
ード信号/1/4SELECT0の代わりに、サブデコ
ード信号/1/4SELECT1〜3をそれぞれ受け
て、サブワード線WL1〜WL3を駆動するための構成
を含んでいる。
【0164】さらに、冗長グローバルデコーダRGWD
には、メモリセル電源配線LMSの電位レベルと信号/
MAINWLとを受け、スペアメインワード線選択信号
MSWSLを生成するためのNORゲートRNG11
と、信号/SMWLを出力するノードrn11と電源電
位Vccとの間に設けられ、冗長メインワード線RMW
Lを活性化する際に“H”レベルとなる信号WLEをゲ
ートに受けるPチャネルMOSトランジスタPS11
と、ノードrn11と接地電位との間に設けられ、ゲー
トに信号MSWSLを受けるNチャンネルMOSトラン
ジスタNS11とが設けられる。
には、メモリセル電源配線LMSの電位レベルと信号/
MAINWLとを受け、スペアメインワード線選択信号
MSWSLを生成するためのNORゲートRNG11
と、信号/SMWLを出力するノードrn11と電源電
位Vccとの間に設けられ、冗長メインワード線RMW
Lを活性化する際に“H”レベルとなる信号WLEをゲ
ートに受けるPチャネルMOSトランジスタPS11
と、ノードrn11と接地電位との間に設けられ、ゲー
トに信号MSWSLを受けるNチャンネルMOSトラン
ジスタNS11とが設けられる。
【0165】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、かつ、サブワード線WL0を選択する
ために信号/MAINWLが“L”レベルとなると、信
号MSWSLが“H”レベルとなり、NチャンネルMO
SトランジスタNS11が導通状態となって、信号/S
MWLが“L”レベルとなる。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、かつ、サブワード線WL0を選択する
ために信号/MAINWLが“L”レベルとなると、信
号MSWSLが“H”レベルとなり、NチャンネルMO
SトランジスタNS11が導通状態となって、信号/S
MWLが“L”レベルとなる。
【0166】すなわち、実施の形態1〜6では、冗長置
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図19に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Fs
221を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
換アドレスを指定するためのヒューズ素子に加え、新た
にメモリセル電源配線用のヒューズ素子が必要となるの
に対し、図19に示すような回路構成により、メモリセ
ル電源配線を接地レベルにするためのヒューズ素子Fs
221を、冗長置換アドレスを指定するためのヒューズ
素子にも用いることが可能で、レイアウト面積の増大を
抑制することが可能である。
【0167】つまり、メモリセル電源配線を接地レベル
にするヒューズ素子を切ることにより、正規のメインワ
ード線に対する選択信号が到達しても、正規メインワー
ド線が活性化されなくなり、代わりに冗長メインワード
線が活性化されるようになる。これにより、メモリセル
冗長置換用ヒューズやプログラム回路を省略し、レイア
ウト面積を低減することが可能となる。
にするヒューズ素子を切ることにより、正規のメインワ
ード線に対する選択信号が到達しても、正規メインワー
ド線が活性化されなくなり、代わりに冗長メインワード
線が活性化されるようになる。これにより、メモリセル
冗長置換用ヒューズやプログラム回路を省略し、レイア
ウト面積を低減することが可能となる。
【0168】なお、以上の説明では、複数行ごとのロウ
冗長置換を行う構成において、メモリセル電源配線を接
地レベルにするヒューズ素子を冗長置換アドレスを指定
するためのヒューズ素子と共用する構成について説明し
たが、複数行ごとのロウ冗長置換を行う構成において、
メモリセル接地配線を電源電位Vccレベルにするヒュ
ーズ素子を冗長置換アドレスを指定するためのヒューズ
素子としても用いる構成とすることも可能である。
冗長置換を行う構成において、メモリセル電源配線を接
地レベルにするヒューズ素子を冗長置換アドレスを指定
するためのヒューズ素子と共用する構成について説明し
たが、複数行ごとのロウ冗長置換を行う構成において、
メモリセル接地配線を電源電位Vccレベルにするヒュ
ーズ素子を冗長置換アドレスを指定するためのヒューズ
素子としても用いる構成とすることも可能である。
【0169】つまり、メモリセル接地配線を電源電位V
ccレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図19の回路構成
のうち、セル電源設定回路300の部分を図10に示し
たようなセル接地設定回路310のように変更し、論理
回路RNG11への入力信号のうち、メモリセル電源配
線LMSの電位が入力される代わりにインバータINV
31の入力ノードの電位に置き換えることにより実現が
可能である。
ccレベルにするヒューズ素子をメモリセル冗長置換用
のヒューズ素子として用いる場合は、図19の回路構成
のうち、セル電源設定回路300の部分を図10に示し
たようなセル接地設定回路310のように変更し、論理
回路RNG11への入力信号のうち、メモリセル電源配
線LMSの電位が入力される代わりにインバータINV
31の入力ノードの電位に置き換えることにより実現が
可能である。
【0170】なお、不良ロウの非選択用のヒューズ素子
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図19の冗長グローバルデコー
ダRGWDは必要なくなる。
にのみ、メモリセル電源配線を接地レベルにするための
ヒューズ素子を流用し、スペアロウ選択用のヒューズ素
子を別に設ける場合は、図19の冗長グローバルデコー
ダRGWDは必要なくなる。
【0171】[実施の形態8の変形例1]図20は、図
19に示した実施の形態8の構成の第1の変形例を示す
概略ブロック図である。
19に示した実施の形態8の構成の第1の変形例を示す
概略ブロック図である。
【0172】図20で示した構成は、図19に示した構
成と比べて、冗長グローバルデコーダRGWDへの信号
を生成するのがローカルデコーダLWDの代わりにメイ
ン行デコーダ109a中のグローバルデコーダGWDと
なっている点および冗長グローバルデコーダRGWDの
構成が異なる。
成と比べて、冗長グローバルデコーダRGWDへの信号
を生成するのがローカルデコーダLWDの代わりにメイ
ン行デコーダ109a中のグローバルデコーダGWDと
なっている点および冗長グローバルデコーダRGWDの
構成が異なる。
【0173】すなわち、図20を参照して、グローバル
デコーダGWDは、プリデコード信号の内の信号AX0
によりゲート電位が制御され、電源電位Vccとソース
が結合し、ドレインが内部ノードnw14と接続するP
チャネルMOSトランジスタPL11と、プリデコード
信号の内の信号AX1によりゲート電位が制御され、電
源電位Vccとソースが結合し、ドレインが内部ノード
nw14と接続するPチャネルMOSトランジスタPL
12と、ソースがセル電源設定回路300の内部ノード
n21と結合し、信号AX0によりゲート電位が制御さ
れるNチャネルMOSトランジスタNL11と、トラン
ジスタNL11のドレインと内部ノードnw14との間
に設けられ、信号AX1によりゲート電位が制御される
NチャネルMOSトランジスタNL12とを含む。内部
ノードnw14からメインワード線を駆動するための信
号/MAINWLが出力される。なお、図20では、図
示省略しているが、メイン行デコーダ109aは、他の
プリデコード信号の組合せに応じて他のメインワード線
を駆動するための構成を含んでいる。
デコーダGWDは、プリデコード信号の内の信号AX0
によりゲート電位が制御され、電源電位Vccとソース
が結合し、ドレインが内部ノードnw14と接続するP
チャネルMOSトランジスタPL11と、プリデコード
信号の内の信号AX1によりゲート電位が制御され、電
源電位Vccとソースが結合し、ドレインが内部ノード
nw14と接続するPチャネルMOSトランジスタPL
12と、ソースがセル電源設定回路300の内部ノード
n21と結合し、信号AX0によりゲート電位が制御さ
れるNチャネルMOSトランジスタNL11と、トラン
ジスタNL11のドレインと内部ノードnw14との間
に設けられ、信号AX1によりゲート電位が制御される
NチャネルMOSトランジスタNL12とを含む。内部
ノードnw14からメインワード線を駆動するための信
号/MAINWLが出力される。なお、図20では、図
示省略しているが、メイン行デコーダ109aは、他の
プリデコード信号の組合せに応じて他のメインワード線
を駆動するための構成を含んでいる。
【0174】さらに、冗長グローバルデコーダRGWD
には、セル電源設定回路300の内部ノードn21の電
位レベルと信号AX0と信号AX1とを受けるNAND
ゲートRNG12と、NANDゲートRNG12の出力
を受けスペアメインワード線選択信号MSWSLを生成
するためのインバータRINV12と、信号/SMWL
を出力するノードrn11と電源電位Vccとの間に設
けられ、冗長メインワード線RMWLを活性化する際に
“H”レベルとなる信号WLEをゲートに受けるPチャ
ネルMOSトランジスタPS11と、ノードrn11と
接地電位との間に設けられ、ゲートに信号MSWSLを
受けるNチャンネルMOSトランジスタNS11とが設
けられる。
には、セル電源設定回路300の内部ノードn21の電
位レベルと信号AX0と信号AX1とを受けるNAND
ゲートRNG12と、NANDゲートRNG12の出力
を受けスペアメインワード線選択信号MSWSLを生成
するためのインバータRINV12と、信号/SMWL
を出力するノードrn11と電源電位Vccとの間に設
けられ、冗長メインワード線RMWLを活性化する際に
“H”レベルとなる信号WLEをゲートに受けるPチャ
ネルMOSトランジスタPS11と、ノードrn11と
接地電位との間に設けられ、ゲートに信号MSWSLを
受けるNチャンネルMOSトランジスタNS11とが設
けられる。
【0175】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、内部ノードn21は“H”となり、かつ、
メインワード線を選択するためにプリデコード信号AX
0およびAX1がともに“H”レベルとなると、信号M
SWSLが“H”レベルとなり、NチャンネルMOSト
ランジスタNS11が導通状態となって、信号/SMW
Lが“L”レベルとなる。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、内部ノードn21は“H”となり、かつ、
メインワード線を選択するためにプリデコード信号AX
0およびAX1がともに“H”レベルとなると、信号M
SWSLが“H”レベルとなり、NチャンネルMOSト
ランジスタNS11が導通状態となって、信号/SMW
Lが“L”レベルとなる。
【0176】その他の点は、図19に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【0177】図20に示した構成でも、図19示した実
施の形態8と同様の効果を奏することが可能である。
施の形態8と同様の効果を奏することが可能である。
【0178】また、“L”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【0179】[実施の形態8の変形例2]図21は、図
19に示した実施の形態8の構成の第2の変形例を示す
概略ブロック図である。
19に示した実施の形態8の構成の第2の変形例を示す
概略ブロック図である。
【0180】図21で示した構成は、図19に示した構
成と比べて、冗長グローバルデコーダRGWDへの信号
を生成するのがローカルデコーダLWDの代わりにメイ
ン行デコーダ109a中のグローバルデコーダGWDと
なっている点が異なる。
成と比べて、冗長グローバルデコーダRGWDへの信号
を生成するのがローカルデコーダLWDの代わりにメイ
ン行デコーダ109a中のグローバルデコーダGWDと
なっている点が異なる。
【0181】すなわち、図21を参照して、グローバル
デコーダGWDは、メモセル電源線LMSの電位をゲー
トに受け、電源電位Vccとソースが結合し、ドレイン
が内部ノードnw14と接続するPチャネルMOSトラ
ンジスタPL13と、プリデコード信号のうちの信号A
X0によりゲート電位が制御され、電源電位Vccとソ
ースが結合し、ドレインが内部ノードnw14と接続す
るPチャネルMOSトランジスタPL11と、プリデコ
ード信号の内の信号AX1によりゲート電位が制御さ
れ、電源電位Vccとソースが結合し、ドレインが内部
ノードnw14と接続するPチャネルMOSトランジス
タPL12と、メモセル電源線LMSの電位をゲートに
受け、接地電位GNDとソースが結合するNチャネルM
OSトランジスタNL13と、ソースがトランジスタN
L13のドレインと結合し、信号AX0によりゲート電
位が制御されるNチャネルMOSトランジスタNL11
と、トランジスタNL11のドレインと内部ノードnw
14との間に設けられ、信号AX1によりゲート電位が
制御されるNチャネルMOSトランジスタNL12とを
含む。内部ノードnw14からメインワード線を駆動す
るための信号/MAINWLが出力される。なお、図2
1では、図示省略しているが、メイン行デコーダ109
aは、他のプリデコード信号の組合せに応じて他のメイ
ンワード線を駆動するための構成を含んでいる。
デコーダGWDは、メモセル電源線LMSの電位をゲー
トに受け、電源電位Vccとソースが結合し、ドレイン
が内部ノードnw14と接続するPチャネルMOSトラ
ンジスタPL13と、プリデコード信号のうちの信号A
X0によりゲート電位が制御され、電源電位Vccとソ
ースが結合し、ドレインが内部ノードnw14と接続す
るPチャネルMOSトランジスタPL11と、プリデコ
ード信号の内の信号AX1によりゲート電位が制御さ
れ、電源電位Vccとソースが結合し、ドレインが内部
ノードnw14と接続するPチャネルMOSトランジス
タPL12と、メモセル電源線LMSの電位をゲートに
受け、接地電位GNDとソースが結合するNチャネルM
OSトランジスタNL13と、ソースがトランジスタN
L13のドレインと結合し、信号AX0によりゲート電
位が制御されるNチャネルMOSトランジスタNL11
と、トランジスタNL11のドレインと内部ノードnw
14との間に設けられ、信号AX1によりゲート電位が
制御されるNチャネルMOSトランジスタNL12とを
含む。内部ノードnw14からメインワード線を駆動す
るための信号/MAINWLが出力される。なお、図2
1では、図示省略しているが、メイン行デコーダ109
aは、他のプリデコード信号の組合せに応じて他のメイ
ンワード線を駆動するための構成を含んでいる。
【0182】さらに、冗長グローバルデコーダRGWD
には、セル電源設定回路300の内部ノードn21の電
位レベルと信号AX0と信号AX1とを受けるNAND
ゲートRNG12と、NANDゲートRNG12の出力
を受けスペアメインワード線選択信号MSWSLを生成
するためのインバータRINV12と、信号/SMWL
を出力するノードrn11と電源電位Vccとの間に設
けられ、冗長メインワード線RMWLを活性化する際に
“H”レベルとなる信号WLEをゲートに受けるPチャ
ネルMOSトランジスタPS11と、ノードrn11と
接地電位との間に設けられ、ゲートに信号MSWSLを
受けるNチャンネルMOSトランジスタNS11とが設
けられる。
には、セル電源設定回路300の内部ノードn21の電
位レベルと信号AX0と信号AX1とを受けるNAND
ゲートRNG12と、NANDゲートRNG12の出力
を受けスペアメインワード線選択信号MSWSLを生成
するためのインバータRINV12と、信号/SMWL
を出力するノードrn11と電源電位Vccとの間に設
けられ、冗長メインワード線RMWLを活性化する際に
“H”レベルとなる信号WLEをゲートに受けるPチャ
ネルMOSトランジスタPS11と、ノードrn11と
接地電位との間に設けられ、ゲートに信号MSWSLを
受けるNチャンネルMOSトランジスタNS11とが設
けられる。
【0183】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、内部ノードn21は“H”となり、かつ、
メインワード線を選択するためにプリデコード信号AX
0およびAX1がともに“H”レベルとなると、信号M
SWSLが“H”レベルとなり、NチャンネルMOSト
ランジスタNS11が導通状態となって、信号/SMW
Lが“L”レベルとなる。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、内部ノードn21は“H”となり、かつ、
メインワード線を選択するためにプリデコード信号AX
0およびAX1がともに“H”レベルとなると、信号M
SWSLが“H”レベルとなり、NチャンネルMOSト
ランジスタNS11が導通状態となって、信号/SMW
Lが“L”レベルとなる。
【0184】その他の点は、図19に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
であるので、同一部分には同一符号を付してその説明は
繰り返さない。
【0185】図21に示した構成でも、図19示した実
施の形態8と同様の効果を奏することが可能である。
施の形態8と同様の効果を奏することが可能である。
【0186】また、“L”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【0187】[実施の形態8の変形例3]図22は、図
19に示した実施の形態8の構成の第3の変形例を示す
概略ブロック図である。
19に示した実施の形態8の構成の第3の変形例を示す
概略ブロック図である。
【0188】図22で示した構成は、図19に示した構
成と比べて、ローカルデコーダLWDの構成が異なる。
成と比べて、ローカルデコーダLWDの構成が異なる。
【0189】すなわち、図22を参照して、ローカルデ
コーダLWDは、メインワード線MWLの活性化に応じ
て、“L”レベルとなる信号/MAINWLを受け、セ
ル電源設定回路300の内部ノードn21の電位レベル
が“L”レベルであるときに導通状態となるトランスミ
ッションゲートTMG21と、トランスミッションゲー
トの出力ノードnt11と電源電位Vccとの間に設け
られ、セル電源配線LMSの電位をゲートに受けるPチ
ャネルMOSトランジスタPL20と、活性状態で
“L”となるサブデコード信号/1/4SELECT0
と出力ノードnt11の電位とを受けサブワード線WL
0の電位を駆動するNORゲートLG10と、活性状態
で“L”となるサブデコード信号/1/4SELECT
1と出力ノードnt11の電位とを受けサブワード線W
L1の電位を駆動するNORゲートLG11と、活性状
態で“L”となるサブデコード信号/1/4SELEC
T2と出力ノードnt11の電位とを受けサブワード線
WL2の電位を駆動するNORゲートLG12と、活性
状態で“L”となるサブデコード信号/1/4SELE
CT3と出力ノードnt11の電位とを受けサブワード
線WL3の電位を駆動するNORゲートLG13とを含
む。
コーダLWDは、メインワード線MWLの活性化に応じ
て、“L”レベルとなる信号/MAINWLを受け、セ
ル電源設定回路300の内部ノードn21の電位レベル
が“L”レベルであるときに導通状態となるトランスミ
ッションゲートTMG21と、トランスミッションゲー
トの出力ノードnt11と電源電位Vccとの間に設け
られ、セル電源配線LMSの電位をゲートに受けるPチ
ャネルMOSトランジスタPL20と、活性状態で
“L”となるサブデコード信号/1/4SELECT0
と出力ノードnt11の電位とを受けサブワード線WL
0の電位を駆動するNORゲートLG10と、活性状態
で“L”となるサブデコード信号/1/4SELECT
1と出力ノードnt11の電位とを受けサブワード線W
L1の電位を駆動するNORゲートLG11と、活性状
態で“L”となるサブデコード信号/1/4SELEC
T2と出力ノードnt11の電位とを受けサブワード線
WL2の電位を駆動するNORゲートLG12と、活性
状態で“L”となるサブデコード信号/1/4SELE
CT3と出力ノードnt11の電位とを受けサブワード
線WL3の電位を駆動するNORゲートLG13とを含
む。
【0190】冗長グローバルデコーダRGWDの構成
は、図19の構成と同様であるので、その説明は繰り返
さない。
は、図19の構成と同様であるので、その説明は繰り返
さない。
【0191】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、ノードn21の電位は“H”レベルと
なるのでトランスミッションゲートTMG21は遮断状
態となる。さらに、たとえば、サブワード線WL0を選
択するために信号/MAINWLが“L”レベルとなる
と、信号MSWSLが“H”レベルとなり、Nチャンネ
ルMOSトランジスタNS11が導通状態となって、信
号/SMWLが“L”レベルとなる。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、ノードn21の電位は“H”レベルと
なるのでトランスミッションゲートTMG21は遮断状
態となる。さらに、たとえば、サブワード線WL0を選
択するために信号/MAINWLが“L”レベルとなる
と、信号MSWSLが“H”レベルとなり、Nチャンネ
ルMOSトランジスタNS11が導通状態となって、信
号/SMWLが“L”レベルとなる。
【0192】また、“L”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【0193】[実施の形態8の変形例4]図23は、図
19に示した実施の形態8の構成の第4の変形例を示す
概略ブロック図である。
19に示した実施の形態8の構成の第4の変形例を示す
概略ブロック図である。
【0194】図23で示した構成は、図19に示した構
成と比べて、ローカルデコーダLWDおよび冗長グロー
バルデコーダRGWDの構成が異なる。
成と比べて、ローカルデコーダLWDおよび冗長グロー
バルデコーダRGWDの構成が異なる。
【0195】すなわち、図23を参照して、ローカルデ
コーダLWDは、メインワード線MWLの活性化に応じ
て、“H”レベルとなる信号MAINWLとセル電源配
線LMSの電位を受けるNANDゲートLG01と、活
性状態で“L”となるサブデコード信号/1/4SEL
ECT0とNANDゲートLG01の出力とを受けサブ
ワード線WL0の電位を駆動するNORゲートLG10
と、活性状態で“L”となるサブデコード信号/1/4
SELECT1とNANDゲートLG01の出力とを受
けサブワード線WL1の電位を駆動するNORゲートL
G11と、活性状態で“L”となるサブデコード信号/
1/4SELECT2とNANDゲートLG01の出力
とを受けサブワード線WL2の電位を駆動するNORゲ
ートLG12と、活性状態で“L”となるサブデコード
信号/1/4SELECT3とNANDゲートLG01
の出力とを受けサブワード線WL3の電位を駆動するN
ORゲートLG13とを含む。
コーダLWDは、メインワード線MWLの活性化に応じ
て、“H”レベルとなる信号MAINWLとセル電源配
線LMSの電位を受けるNANDゲートLG01と、活
性状態で“L”となるサブデコード信号/1/4SEL
ECT0とNANDゲートLG01の出力とを受けサブ
ワード線WL0の電位を駆動するNORゲートLG10
と、活性状態で“L”となるサブデコード信号/1/4
SELECT1とNANDゲートLG01の出力とを受
けサブワード線WL1の電位を駆動するNORゲートL
G11と、活性状態で“L”となるサブデコード信号/
1/4SELECT2とNANDゲートLG01の出力
とを受けサブワード線WL2の電位を駆動するNORゲ
ートLG12と、活性状態で“L”となるサブデコード
信号/1/4SELECT3とNANDゲートLG01
の出力とを受けサブワード線WL3の電位を駆動するN
ORゲートLG13とを含む。
【0196】さらに、冗長グローバルデコーダRGWD
には、セル電源設定回路300の内部ノードn21の電
位レベルと信号MAINWLとを受けるNANDゲート
RNG12と、NANDゲートRNG12の出力を受け
スペアメインワード線選択信号MSWSLを生成するた
めのインバータRINV12と、信号/SMWLを出力
するノードrn11と電源電位Vccとの間に設けら
れ、冗長メインワード線RMWLを活性化する際に
“H”レベルとなる信号WLEをゲートに受けるPチャ
ネルMOSトランジスタPS11と、ノードrn11と
接地電位との間に設けられ、ゲートに信号MSWSLを
受けるNチャンネルMOSトランジスタNS11とが設
けられる。
には、セル電源設定回路300の内部ノードn21の電
位レベルと信号MAINWLとを受けるNANDゲート
RNG12と、NANDゲートRNG12の出力を受け
スペアメインワード線選択信号MSWSLを生成するた
めのインバータRINV12と、信号/SMWLを出力
するノードrn11と電源電位Vccとの間に設けら
れ、冗長メインワード線RMWLを活性化する際に
“H”レベルとなる信号WLEをゲートに受けるPチャ
ネルMOSトランジスタPS11と、ノードrn11と
接地電位との間に設けられ、ゲートに信号MSWSLを
受けるNチャンネルMOSトランジスタNS11とが設
けられる。
【0197】つまり、冗長行への置換を行う場合に、セ
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、ノードn21の電位は“H”レベルと
なるので、たとえば、サブワード線WL0を選択するた
めに信号MAINWLが“H”レベルとなると、信号M
SWSLが“H”レベルとなり、NチャンネルMOSト
ランジスタNS11が導通状態となって、信号/SMW
Lが“L”レベルとなる。
ル電源設定回路300中のヒューズ素子Fs221が切
断されると、メモリセル電源配線LMSの電位レベルは
接地電位となり、ノードn21の電位は“H”レベルと
なるので、たとえば、サブワード線WL0を選択するた
めに信号MAINWLが“H”レベルとなると、信号M
SWSLが“H”レベルとなり、NチャンネルMOSト
ランジスタNS11が導通状態となって、信号/SMW
Lが“L”レベルとなる。
【0198】また、“L”イネーブルのカラム選択信号
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
を用いたカラム冗長において、以上説明したメインワー
ド線を選択する信号をカラム選択信号とみなすことで、
カラム冗長に適用する構成とすることも可能である。
【0199】[実施の形態8の変形例5]図24は、複
数のスペアMAINワード線が存在する場合において、
冗長グローバルデコーダRGWDでスペアメインワード
線選択信号を受けてスペアメインワード線を駆動する部
分の変形例を示す回路図である。
数のスペアMAINワード線が存在する場合において、
冗長グローバルデコーダRGWDでスペアメインワード
線選択信号を受けてスペアメインワード線を駆動する部
分の変形例を示す回路図である。
【0200】複数のスペアワード線が存在する場合は、
図24のようにいずれのスペアメインワード線を選択す
るかを決めるためのヒューズ素子RF11〜RF42を
併設し、置換される行のヒューズのうち必要でないスペ
アメインワード線に接続されるヒューズ素子を切断する
構成とすればよい。
図24のようにいずれのスペアメインワード線を選択す
るかを決めるためのヒューズ素子RF11〜RF42を
併設し、置換される行のヒューズのうち必要でないスペ
アメインワード線に接続されるヒューズ素子を切断する
構成とすればよい。
【0201】つまり、異なったローカルデコーダLWD
またはグローバルデコーダGWDからの信号に応じて、
それぞれに対応するスペアワード線選択信号SWSL0
〜SWSL3が生成されうる構成となっている場合、例
えば、信号SWSL0に応じてスペアメインワード線S
WL1を選択するために信号/SMWL1が活性化する
ように設定したいときは、ヒューズ素子RF11を残
し、ヒューズ素子RF12を切断すればよい。
またはグローバルデコーダGWDからの信号に応じて、
それぞれに対応するスペアワード線選択信号SWSL0
〜SWSL3が生成されうる構成となっている場合、例
えば、信号SWSL0に応じてスペアメインワード線S
WL1を選択するために信号/SMWL1が活性化する
ように設定したいときは、ヒューズ素子RF11を残
し、ヒューズ素子RF12を切断すればよい。
【0202】[実施の形態9]実施の形態9のSRAM
は、1行ごとのロウ冗長置換が可能な構成において、冗
長置換のためのアドレスを指定するヒューズ素子を、メ
モリセル電源線を接地レベルにするヒューズ素子(また
はメモリセル接地線を電源レベルにするヒューズ素子)
としても用いる構成である。
は、1行ごとのロウ冗長置換が可能な構成において、冗
長置換のためのアドレスを指定するヒューズ素子を、メ
モリセル電源線を接地レベルにするヒューズ素子(また
はメモリセル接地線を電源レベルにするヒューズ素子)
としても用いる構成である。
【0203】なお、以下の説明で明らかとなるように、
1列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
1列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
【0204】すなわち、以上説明した実施の形態1〜8
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
【0205】図25は、実施の形態9のメモリセルアレ
イ、行デコーダ、列デコーダの構成の一例を説明するた
めの概略ブロック図であり、図13と対比される図であ
る。
イ、行デコーダ、列デコーダの構成の一例を説明するた
めの概略ブロック図であり、図13と対比される図であ
る。
【0206】図25に示すように、実施の形態9のSR
AMでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。ただし、
実施の形態9の本発明は必ずしもこのような構成には限
定されず、分割ワード線方式以外の構成にも適用可能で
ある。
AMでは、行選択を行う行デコーダおよびワード線の構
成がいわゆる分割ワード線方式となっている。ただし、
実施の形態9の本発明は必ずしもこのような構成には限
定されず、分割ワード線方式以外の構成にも適用可能で
ある。
【0207】すなわち、行デコーダ109は、メインワ
ード線MWLを選択的に駆動するためのメイン行デコー
ダ109aと、メモリセルアレイ101および102に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部109b1および109b2と
を含む構成となっている。
ード線MWLを選択的に駆動するためのメイン行デコー
ダ109aと、メモリセルアレイ101および102に
それぞれ対応して設けられ、サブワード線を駆動するた
めのローカルデコーダ部109b1および109b2と
を含む構成となっている。
【0208】1本のメインワード線MWLに対応して、
ローカルデコーダ部109b1および109b2のそれ
ぞれには、ローカルデコーダLWDが設けられ、ローカ
ルデコーダLWDは、サブデコード信号1/4SELE
CT0〜3により、サブワード線WL0〜WL3のいず
れか1つを選択的に活性化する。
ローカルデコーダ部109b1および109b2のそれ
ぞれには、ローカルデコーダLWDが設けられ、ローカ
ルデコーダLWDは、サブデコード信号1/4SELE
CT0〜3により、サブワード線WL0〜WL3のいず
れか1つを選択的に活性化する。
【0209】また、図1に示した構成と同様に、メモリ
ブロック101に対応して、メモリブロック101内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行101RRが設けられ
る。また、メモリブロック102に対応して、メモリブ
ロック102内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行10
2RRが設けられる。
ブロック101に対応して、メモリブロック101内の
メモリセルに欠陥がある場合に、冗長置換による救済を
行なうために、冗長メモリセル行101RRが設けられ
る。また、メモリブロック102に対応して、メモリブ
ロック102内のメモリセルに欠陥がある場合に、冗長
置換による救済を行なうために、冗長メモリセル行10
2RRが設けられる。
【0210】冗長メモリセル行101RRおよび102
RRには、1本の冗長メインワード線RMWLに対応し
て、ローカルデコーダ部109b1および109b2の
それぞれに、ローカルデコーダRLWDが設けられ、ロ
ーカルデコーダRLWDは、スペアワード線SWLを選
択的に活性化する。
RRには、1本の冗長メインワード線RMWLに対応し
て、ローカルデコーダ部109b1および109b2の
それぞれに、ローカルデコーダRLWDが設けられ、ロ
ーカルデコーダRLWDは、スペアワード線SWLを選
択的に活性化する。
【0211】さらに、冗長置換を行なうために欠陥行ア
ドレスをヒューズ素子により不揮発的に記憶し、外部か
らのアドレス信号と欠陥行アドレスとの比較を行なう冗
長判定回路109cと、冗長判定回路109cの判定結
果に応じて、冗長行の選択を行なうための冗長デコーダ
109dとが設けられる。
ドレスをヒューズ素子により不揮発的に記憶し、外部か
らのアドレス信号と欠陥行アドレスとの比較を行なう冗
長判定回路109cと、冗長判定回路109cの判定結
果に応じて、冗長行の選択を行なうための冗長デコーダ
109dとが設けられる。
【0212】図25に示した構成では、図13において
メモリセル電源配線LMSに供給される電位を制御する
ために設けられたセル電源設定回路300の代わりに、
メモリセル電源配線LMSに供給される電位を制御する
ためにレベル保持回路RLAT11、RLAT12、R
LAT21およびRLAT22が設けられる。
メモリセル電源配線LMSに供給される電位を制御する
ために設けられたセル電源設定回路300の代わりに、
メモリセル電源配線LMSに供給される電位を制御する
ためにレベル保持回路RLAT11、RLAT12、R
LAT21およびRLAT22が設けられる。
【0213】メモリセル電源配線またはメモリセル接地
配線は、行ごとに設けられる。図26は、図25に示し
たレベル保持回路RLAT11に示す回路に含まれ、各
行ごとに設けられる行ラッチ回路2000の構成を説明
するための回路図である。
配線は、行ごとに設けられる。図26は、図25に示し
たレベル保持回路RLAT11に示す回路に含まれ、各
行ごとに設けられる行ラッチ回路2000の構成を説明
するための回路図である。
【0214】まず、電源立上げ後直ちに、コントロール
回路104により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Nチャ
ンネルMOSトランジスタであるメモリセル電源線プリ
チャージトランジスタMPT11のゲートに“H”レベ
ルのプリチャージ信号SPを入力し、インバータINV
51およびINV52で構成されるラッチ回路LT51
のノードnLT1に接地レベルを書込む。
回路104により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Nチャ
ンネルMOSトランジスタであるメモリセル電源線プリ
チャージトランジスタMPT11のゲートに“H”レベ
ルのプリチャージ信号SPを入力し、インバータINV
51およびINV52で構成されるラッチ回路LT51
のノードnLT1に接地レベルを書込む。
【0215】次に、メモリセル電源線プリチャージトラ
ンジスタMPT11のゲートに“L”レベルの信号SP
を入力することにより、ラッチ回路LT51を保持状態
とする。
ンジスタMPT11のゲートに“L”レベルの信号SP
を入力することにより、ラッチ回路LT51を保持状態
とする。
【0216】電源立上げ後、最初にメモリセルにアクセ
スするとき(通常はライト動作)、ワード線WLを
“H”レベルに立上げることにより、トランジスタMV
T11が導通状態となって、ラッチ回路LT51のノー
ドnLT1に電源電位Vccレベルを書込み、ノードn
LT1と結合するメモリセル電源線LMSを電源レベル
(Vccレベル)にする。
スするとき(通常はライト動作)、ワード線WLを
“H”レベルに立上げることにより、トランジスタMV
T11が導通状態となって、ラッチ回路LT51のノー
ドnLT1に電源電位Vccレベルを書込み、ノードn
LT1と結合するメモリセル電源線LMSを電源レベル
(Vccレベル)にする。
【0217】メモリセルに欠陥があり、冗長置換された
行(ワード線)はアクセスされることがないので、その
場合は、欠陥の存在する行に対応するメモリセル電源線
LMSは接地レベルにプリチャージされたままである。
行(ワード線)はアクセスされることがないので、その
場合は、欠陥の存在する行に対応するメモリセル電源線
LMSは接地レベルにプリチャージされたままである。
【0218】これにより、冗長置換アドレスを指定する
ために冗長判定回路109c中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Vccレベルとなり、
不良により冗長置換され使用されなかったメモリセル行
のメモリセル電源線は接地レベルとなる。
ために冗長判定回路109c中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Vccレベルとなり、
不良により冗長置換され使用されなかったメモリセル行
のメモリセル電源線は接地レベルとなる。
【0219】デバイスがスタンバイ状態になっても、ラ
ッチ回路LT51のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
ッチ回路LT51のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
【0220】以後、電源立上げ中は、コントロール回路
104は、メモリセル電源線プリチャージトランジスタ
MPT11のゲートに“H”レベルの信号SPを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
104は、メモリセル電源線プリチャージトランジスタ
MPT11のゲートに“H”レベルの信号SPを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
【0221】以上のような構成により、図26に示すよ
うな回路2000を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
うな回路2000を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
【0222】[実施の形態9の変形例1]図27は、図
26に示した行ラッチ回路2000の変形例であって、
各行ごとに設けられる行ラッチ回路2002の構成を説
明するための回路図である。
26に示した行ラッチ回路2000の変形例であって、
各行ごとに設けられる行ラッチ回路2002の構成を説
明するための回路図である。
【0223】すなわち、図26の構成と比べて、プリチ
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。ラッチ回路LT51のノードnLT1には、メモリ
セル接地配線LMGが接続されている。
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。ラッチ回路LT51のノードnLT1には、メモリ
セル接地配線LMGが接続されている。
【0224】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図26の行ラッチ回路200
0の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図26の行ラッチ回路200
0の動作と同様であるので、その説明は繰り返さない。
【0225】[実施の形態9の変形例2]図28は、図
26に示した行ラッチ回路2000の変形例であって、
各行ごとに設けられる行ラッチ回路2004の構成を説
明するための回路図である。
26に示した行ラッチ回路2000の変形例であって、
各行ごとに設けられる行ラッチ回路2004の構成を説
明するための回路図である。
【0226】すなわち、図26の構成と比べて、プリチ
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル電源配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル電源配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。
【0227】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図26の行ラッチ回路200
0の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図26の行ラッチ回路200
0の動作と同様であるので、その説明は繰り返さない。
【0228】[実施の形態9の変形例3]図29は、図
27に示した行ラッチ回路2002の変形例であって、
各行ごとに設けられる行ラッチ回路2006の構成を説
明するための回路図である。
27に示した行ラッチ回路2002の変形例であって、
各行ごとに設けられる行ラッチ回路2006の構成を説
明するための回路図である。
【0229】すなわち、図27の構成と比べて、プリチ
ャージ信号/SPの極性を反転した信号SPによりNチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタMP
T11は、ラッチ回路LT51のノードnLT2と接地
電位との間に設けられ、ラッチ回路LT51のノードn
LT1には、メモリセル接地配線LMGが接続されてい
る。
ャージ信号/SPの極性を反転した信号SPによりNチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタMP
T11は、ラッチ回路LT51のノードnLT2と接地
電位との間に設けられ、ラッチ回路LT51のノードn
LT1には、メモリセル接地配線LMGが接続されてい
る。
【0230】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図27の行ラッチ回路200
2の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図27の行ラッチ回路200
2の動作と同様であるので、その説明は繰り返さない。
【0231】また、図26−29の行ラッチ回路200
0〜2006は、ワード線を“H”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
0〜2006は、ワード線を“H”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
【0232】[実施の形態10]実施の形態10のSR
AMは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
(またはメモリセル接地線を電源レベルにするヒューズ
素子)としても用いる構成である。
AMは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
(またはメモリセル接地線を電源レベルにするヒューズ
素子)としても用いる構成である。
【0233】なお、以下の説明で明らかとなるように、
複数列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
複数列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
【0234】すなわち、上述したした実施の形態1〜8
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
とは異なり、冗長置換のためのアドレスを指定するヒュ
ーズ素子の構成自体は、周知のメモリセル置換冗長用ヒ
ューズの構成を用いて、メモリセル電源の切換動作を行
なうことにより、スタンバイ時の消費電流を抑制しつ
つ、かつ、ヒューズ面積を低減するものである。
【0235】実施の形態10のメモリセルアレイ、行デ
コーダ、列デコーダの構成も、冗長置換が複数行一括冗
長単位ごとに行なわれる点を除いて、図25に示した実
施の形態9のSRAMの構成と同様である。
コーダ、列デコーダの構成も、冗長置換が複数行一括冗
長単位ごとに行なわれる点を除いて、図25に示した実
施の形態9のSRAMの構成と同様である。
【0236】メモリセル電源配線またはメモリセル接地
配線は、複数行一括冗長単位ごとに設けられる。
配線は、複数行一括冗長単位ごとに設けられる。
【0237】図30は、図25に示したレベル保持回路
RLAT11に示す回路に含まれ、各複数行一括冗長置
換の単位ごとに設けられる行ラッチ回路2100の構成
を説明するための回路図である。
RLAT11に示す回路に含まれ、各複数行一括冗長置
換の単位ごとに設けられる行ラッチ回路2100の構成
を説明するための回路図である。
【0238】まず、電源立上げ後直ちに、コントロール
回路104により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Nチャ
ンネルMOSトランジスタであるメモリセル電源線プリ
チャージトランジスタMPT11のゲートに“H”レベ
ルのプリチャージ信号SPを入力し、インバータINV
51およびINV52で構成されるラッチ回路LT52
のノードnLT1に接地レベルを書込む。
回路104により制御されて、メモリセルアレイ内のす
べてのメモリセル電源線を接地電位にするよう、Nチャ
ンネルMOSトランジスタであるメモリセル電源線プリ
チャージトランジスタMPT11のゲートに“H”レベ
ルのプリチャージ信号SPを入力し、インバータINV
51およびINV52で構成されるラッチ回路LT52
のノードnLT1に接地レベルを書込む。
【0239】次に、メモリセル電源線プリチャージトラ
ンジスタMPT11のゲートに“L”レベルの信号SP
を入力することにより、ラッチ回路LT52を保持状態
とする。
ンジスタMPT11のゲートに“L”レベルの信号SP
を入力することにより、ラッチ回路LT52を保持状態
とする。
【0240】電源立上げ後、最初にメモリセルにアクセ
スするとき(通常はライト動作)、メインワード線MW
Lを駆動するための信号/MAINWLを“L”レベル
に立下げることにより、トランジスタMVT11が導通
状態となって、ラッチ回路LT52のノードnLT1に
電源電位Vccレベルを書込み、ノードnLT1と結合
するメモリセル電源線LMSを電源レベル(Vccレベ
ル)にする。
スするとき(通常はライト動作)、メインワード線MW
Lを駆動するための信号/MAINWLを“L”レベル
に立下げることにより、トランジスタMVT11が導通
状態となって、ラッチ回路LT52のノードnLT1に
電源電位Vccレベルを書込み、ノードnLT1と結合
するメモリセル電源線LMSを電源レベル(Vccレベ
ル)にする。
【0241】メモリセルに欠陥があり、冗長置換された
行一括冗長置換の単位はアクセスされることがないの
で、その場合は、欠陥の存在する行一括冗長置換の単位
に対応するメモリセル電源線LMSは接地レベルにプリ
チャージされたままである。
行一括冗長置換の単位はアクセスされることがないの
で、その場合は、欠陥の存在する行一括冗長置換の単位
に対応するメモリセル電源線LMSは接地レベルにプリ
チャージされたままである。
【0242】これにより、冗長置換アドレスを指定する
ために冗長判定回路109c中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Vccレベルとなり、
不良により冗長置換され使用されなかった行一括冗長置
換の単位に対応するメモリセル電源線は接地レベルとな
る。
ために冗長判定回路109c中に設けられたヒューズ素
子により、そのアドレスがプログラミングされていない
メモリセル電源線のみが電源電位Vccレベルとなり、
不良により冗長置換され使用されなかった行一括冗長置
換の単位に対応するメモリセル電源線は接地レベルとな
る。
【0243】デバイスがスタンバイ状態になっても、ラ
ッチ回路LT52のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
ッチ回路LT52のデータは保持され、冗長置換された
メモリセル行に対応するメモリセル電源線は接地レベル
であるので、スタンバイ電流は流れない。
【0244】以後、電源立上げ中は、コントロール回路
104は、メモリセル電源線プリチャージトランジスタ
MPT11のゲートに“H”レベルの信号SPを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
104は、メモリセル電源線プリチャージトランジスタ
MPT11のゲートに“H”レベルの信号SPを入力す
ることはない構成とすることで、使用される行のメモリ
セル電源線は、電源電位レベルのままである。
【0245】以上のような構成により、図30に示すよ
うな回路2100を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
うな回路2100を用いることで、従来のメモリセル冗
長置換用のヒューズに加え、新たにレイアウト面積を費
やしてメモリセル電源線を接地レベルにするためのヒュ
ーズを設ける必要がなくなる。
【0246】[実施の形態10の変形例1]図31は、
図30に示した行ラッチ回路2100の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路2102の構成を説明するための回路図である。
図30に示した行ラッチ回路2100の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路2102の構成を説明するための回路図である。
【0247】すなわち、図30の構成と比べて、プリチ
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。ラッチ回路LT52のノードnLT1には、メモリ
セル接地配線LMGが接続されている。
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。ラッチ回路LT52のノードnLT1には、メモリ
セル接地配線LMGが接続されている。
【0248】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図30の行ラッチ回路210
0の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図30の行ラッチ回路210
0の動作と同様であるので、その説明は繰り返さない。
【0249】[実施の形態10の変形例2]図32は、
図30に示した行ラッチ回路2100の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路2104の構成を説明するための回路図である。
図30に示した行ラッチ回路2100の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路2104の構成を説明するための回路図である。
【0250】すなわち、図30の構成と比べて、プリチ
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル電源配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。
ャージ信号SPの極性を反転した信号/SPによりPチ
ャネルMOSトランジスタのメモリセル電源配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。
【0251】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図30の行ラッチ回路210
0の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図30の行ラッチ回路210
0の動作と同様であるので、その説明は繰り返さない。
【0252】[実施の形態10の変形例3]図33は、
図31に示した行ラッチ回路2102の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路2106の構成を説明するための回路図である。
図31に示した行ラッチ回路2102の変形例であっ
て、各行一括冗長置換の単位ごとに設けられる行ラッチ
回路2106の構成を説明するための回路図である。
【0253】すなわち、図31の構成と比べて、プリチ
ャージ信号/SPの極性を反転した信号SPによりNチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタMP
T11は、ラッチ回路LT51のノードnLT2と接地
電位との間に設けられ、ラッチ回路LT51のノードn
LT1には、メモリセル接地配線LMGが接続されてい
る。
ャージ信号/SPの極性を反転した信号SPによりNチ
ャネルMOSトランジスタのメモリセル接地配線プリチ
ャージトランジスタMPT11のゲート電位が制御され
る。メモリセル接地配線プリチャージトランジスタMP
T11は、ラッチ回路LT51のノードnLT2と接地
電位との間に設けられ、ラッチ回路LT51のノードn
LT1には、メモリセル接地配線LMGが接続されてい
る。
【0254】その他の点は、電位の極性が反対となって
いる点を除いて、基本的に図31の行ラッチ回路210
2の動作と同様であるので、その説明は繰り返さない。
いる点を除いて、基本的に図31の行ラッチ回路210
2の動作と同様であるので、その説明は繰り返さない。
【0255】また、図30−33の行ラッチ回路210
0〜2106は、ワード線を“H”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
0〜2106は、ワード線を“H”イネーブルのカラム
選択信号とみなすことにより、カラム冗長にも適用する
ことが可能である。
【0256】[実施の形態11]実施の形態11のSR
AMは、1行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
(またはメモリセル接地線を電源レベルにするヒューズ
素子)としても用いる構成である。
AMは、1行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
(またはメモリセル接地線を電源レベルにするヒューズ
素子)としても用いる構成である。
【0257】なお、以下の説明で明らかとなるように、
1列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
1列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
【0258】図34は、本発明の実施の形態11の行ラ
ッチ回路2001の構成を説明するための回路図であ
り、実施の形態9の図26と対比される図である。
ッチ回路2001の構成を説明するための回路図であ
り、実施の形態9の図26と対比される図である。
【0259】すなわち、行ラッチ回路2001において
は、ラッチ回路LT51を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも大きくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも小さくする。
は、ラッチ回路LT51を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも大きくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも小さくする。
【0260】このようにインバータINV51およびI
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路51のノードnLT1と接地電位との間にはキ
ャパシタC51を設け、ラッチ回路51のノードnLT
2と電源電位との間にはキャパシタC52を設ける。こ
のような構成とすることにより、プリチャージトランジ
スタMPT11を用いることなく、電源立上時のラッチ
に蓄えられるデータを接地電位にすることができる。
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路51のノードnLT1と接地電位との間にはキ
ャパシタC51を設け、ラッチ回路51のノードnLT
2と電源電位との間にはキャパシタC52を設ける。こ
のような構成とすることにより、プリチャージトランジ
スタMPT11を用いることなく、電源立上時のラッチ
に蓄えられるデータを接地電位にすることができる。
【0261】これにより、行ラッチ回路2001のレイ
アウト面積およびコントロール回路104の回路面積を
低減することができる。
アウト面積およびコントロール回路104の回路面積を
低減することができる。
【0262】[実施の形態11の変形例1]図35は、
本発明の実施の形態11の行ラッチ回路2003の構成
を説明するための回路図であり、実施の形態9の図27
と対比される図である。
本発明の実施の形態11の行ラッチ回路2003の構成
を説明するための回路図であり、実施の形態9の図27
と対比される図である。
【0263】すなわち、行ラッチ回路2003において
は、ラッチ回路LT51を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも小さくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも大きくする。
は、ラッチ回路LT51を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも小さくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも大きくする。
【0264】このようにインバータINV51およびI
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路LT51のノードnLT1と電源電位との間に
はキャパシタC51を設け、インバータINV51の出
力ノードと接地電位との間にはキャパシタC52を設け
る。このような構成とすることにより、プリチャージト
ランジスタMPT11を用いることなく、電源立上時の
ラッチに蓄えられるデータを電源電位にすることができ
る。
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路LT51のノードnLT1と電源電位との間に
はキャパシタC51を設け、インバータINV51の出
力ノードと接地電位との間にはキャパシタC52を設け
る。このような構成とすることにより、プリチャージト
ランジスタMPT11を用いることなく、電源立上時の
ラッチに蓄えられるデータを電源電位にすることができ
る。
【0265】これにより、行ラッチ回路2003のレイ
アウト面積およびコントロール回路104の回路面積を
低減することができる。
アウト面積およびコントロール回路104の回路面積を
低減することができる。
【0266】なお、電源立上がゆっくり行なわれたとき
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
【0267】[実施の形態12]実施の形態12のSR
AMは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
(またはメモリセル接地線を電源レベルにするヒューズ
素子)としても用いる構成である。
AMは、複数行ごとのロウ冗長置換が可能な構成におい
て、冗長置換のためのアドレスを指定するヒューズ素子
を、メモリセル電源線を接地レベルにするヒューズ素子
(またはメモリセル接地線を電源レベルにするヒューズ
素子)としても用いる構成である。
【0268】なお、以下の説明で明らかとなるように、
複数列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
複数列ごとのコラム冗長置換が可能な構成であって、
“H”イネーブルのカラム選択信号を用いたカラム冗長
において、冗長置換のためのアドレスを指定するヒュー
ズ素子を、メモリセル電源線を接地レベルにするヒュー
ズ素子(またはメモリセル接地線を電源レベルにするヒ
ューズ素子)としても用いる構成に適用することも可能
である。
【0269】図36は、本発明の実施の形態12の行ラ
ッチ回路2101の構成を説明するための回路図であ
り、実施の形態10の図30と対比される図である。
ッチ回路2101の構成を説明するための回路図であ
り、実施の形態10の図30と対比される図である。
【0270】すなわち、行ラッチ回路2101において
は、ラッチ回路LT52を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも大きくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも小さくする。
は、ラッチ回路LT52を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも大きくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも小さくする。
【0271】このようにインバータINV51およびI
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路LT52のノードnLT1と接地電位との間に
はキャパシタC51を設け、インバータINV51の出
力ノードと電源電位との間にはキャパシタC52を設け
る。このような構成とすることにより、プリチャージト
ランジスタMPT11を用いることなく、電源立上時の
ラッチに蓄えられるデータを接地電位にすることができ
る。
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路LT52のノードnLT1と接地電位との間に
はキャパシタC51を設け、インバータINV51の出
力ノードと電源電位との間にはキャパシタC52を設け
る。このような構成とすることにより、プリチャージト
ランジスタMPT11を用いることなく、電源立上時の
ラッチに蓄えられるデータを接地電位にすることができ
る。
【0272】これにより、行ラッチ回路2101のレイ
アウト面積およびコントロール回路104の回路面積を
低減することができる。
アウト面積およびコントロール回路104の回路面積を
低減することができる。
【0273】[実施の形態12の変形例1]図37は、
本発明の実施の形態12の行ラッチ回路2103の構成
を説明するための回路図であり、実施の形態10の図3
1と対比される図である。
本発明の実施の形態12の行ラッチ回路2103の構成
を説明するための回路図であり、実施の形態10の図3
1と対比される図である。
【0274】すなわち、行ラッチ回路2103において
は、ラッチ回路LT51を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも小さくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも大きくする。
は、ラッチ回路LT51を構成するインバータINV5
1においては、PチャネルMOSトランジスタPTL1
1のサイズをNチャネルMOSトランジスタNTL11
のサイズよりも小さくする。また、インバータINV5
2においては、PチャネルMOSトランジスタPTL1
2のサイズをNチャネルMOSトランジスタNTL12
のサイズよりも大きくする。
【0275】このようにインバータINV51およびI
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路LT51のノードnLT1と電源電位との間に
はキャパシタC51を設け、ノードnLT2と接地電位
との間にはキャパシタC52を設ける。このような構成
とすることにより、プリチャージトランジスタMPT1
1を用いることなく、電源立上時のラッチに蓄えられる
データを電源電位にすることができる。
NV52を構成するトランジスタのサイズをアンバラン
スにすることにより論理しきい値を調節し、さらに、ラ
ッチ回路LT51のノードnLT1と電源電位との間に
はキャパシタC51を設け、ノードnLT2と接地電位
との間にはキャパシタC52を設ける。このような構成
とすることにより、プリチャージトランジスタMPT1
1を用いることなく、電源立上時のラッチに蓄えられる
データを電源電位にすることができる。
【0276】これにより、行ラッチ回路2103のレイ
アウト面積およびコントロール回路104の回路面積を
低減することができる。
アウト面積およびコントロール回路104の回路面積を
低減することができる。
【0277】なお、電源立上がゆっくり行なわれたとき
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
に、容量成分の影響が小さくなり、意図しない方向にラ
ッチデータが決まってしまうのを防ぐため、電源系にパ
ワーオンリセット回路を適用する構成としてもよい。
【0278】[実施の形態13]実施の形態13のSR
AMは、正規メモリセルアレイを構成するすべてのメモ
リセル行(または列)をスキャンしつつ選択することに
より、必要なメモリセル電源を立上げておく構成であ
る。
AMは、正規メモリセルアレイを構成するすべてのメモ
リセル行(または列)をスキャンしつつ選択することに
より、必要なメモリセル電源を立上げておく構成であ
る。
【0279】すなわち、実施の形態9〜12では、電源
立上げ後最初のアクセス時に、メモリセル電源線を接地
レベルから電源電位レベルに活性化するか、またはメモ
リセル接地線を電源電位レベルから接地電位レベルに活
性化するのに時間がかかり、アクセス時間の増大を招く
おそれがある。
立上げ後最初のアクセス時に、メモリセル電源線を接地
レベルから電源電位レベルに活性化するか、またはメモ
リセル接地線を電源電位レベルから接地電位レベルに活
性化するのに時間がかかり、アクセス時間の増大を招く
おそれがある。
【0280】特に、メモリセル電源線またはメモリセル
接地線をメモリセルのウェルの電位から供給している場
合は、一層立上がり時間がかかってしまうことになる。
接地線をメモリセルのウェルの電位から供給している場
合は、一層立上がり時間がかかってしまうことになる。
【0281】図38は、本発明の実施の形態13のメモ
リセルアレイの構成を示す概略ブロック図である。
リセルアレイの構成を示す概略ブロック図である。
【0282】図38に示すように、電源立上げ後、コン
トロール回路104の制御により、直ちにすべてのロウ
(またはすべてのカラム)をスキャンしつつ選択して、
必要なメモリセル電源線またはメモリセル接地線を外部
からアクセスされる前に活性化しておくようにする。こ
のようにスキャンする場合であっても、既に冗長置換さ
れ使用されていないロウの電源線は実施の形態9〜12
と同様、アクセスされないので接地レベルのままであ
り、スタンバイ状態になってもスタンバイ電流が流れる
ことはない。
トロール回路104の制御により、直ちにすべてのロウ
(またはすべてのカラム)をスキャンしつつ選択して、
必要なメモリセル電源線またはメモリセル接地線を外部
からアクセスされる前に活性化しておくようにする。こ
のようにスキャンする場合であっても、既に冗長置換さ
れ使用されていないロウの電源線は実施の形態9〜12
と同様、アクセスされないので接地レベルのままであ
り、スタンバイ状態になってもスタンバイ電流が流れる
ことはない。
【0283】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0284】
【発明の効果】請求項1〜3および6〜10記載のスタ
ティック型半導体記憶装置は、冗長置換をする際に第1
の配線への第1の電位の供給が停止されるので、スタン
バイ状態におけるリーク電流を抑制することが可能であ
る。
ティック型半導体記憶装置は、冗長置換をする際に第1
の配線への第1の電位の供給が停止されるので、スタン
バイ状態におけるリーク電流を抑制することが可能であ
る。
【0285】請求項4および5記載のスタティック型半
導体記憶装置は、冗長置換を設定する不揮発性記憶手段
と、冗長置換をする際に第1の配線への第1の電位の供
給の停止を指定する不揮発性記憶手段とを共用するので
レイアウト面積の増大を抑制可能である。
導体記憶装置は、冗長置換を設定する不揮発性記憶手段
と、冗長置換をする際に第1の配線への第1の電位の供
給の停止を指定する不揮発性記憶手段とを共用するので
レイアウト面積の増大を抑制可能である。
【0286】請求項11〜15記載のスタティック型半
導体記憶装置は、冗長置換をされるメモリセル置換単位
の第1の配線への第1の電位の供給が停止されるので、
スタンバイ状態におけるリーク電流を抑制することが可
能である。
導体記憶装置は、冗長置換をされるメモリセル置換単位
の第1の配線への第1の電位の供給が停止されるので、
スタンバイ状態におけるリーク電流を抑制することが可
能である。
【0287】請求項12記載のスタティック型半導体記
憶装置は、請求項11の効果に加えて、さらに、冗長置
換を設定する不揮発性記憶手段と、電位の供給の変更を
指定するための不揮発性記憶手段とを共用するのでレイ
アウト面積の増大を抑制可能である。
憶装置は、請求項11の効果に加えて、さらに、冗長置
換を設定する不揮発性記憶手段と、電位の供給の変更を
指定するための不揮発性記憶手段とを共用するのでレイ
アウト面積の増大を抑制可能である。
【図1】 本発明の実施の形態1のスタティック型半導
体記憶装置1000の構成を説明するための概略ブロッ
ク図である。
体記憶装置1000の構成を説明するための概略ブロッ
ク図である。
【図2】 メモリブロック101の構成をより詳細に説
明するためのブロック図である。
明するためのブロック図である。
【図3】 SRAM1000のメモリセルからの読出動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図4】 SRAM1000のメモリセルへの書込動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図5】 実施の形態1のメモリセルアレイ中の各メモ
リセルへ電源電位Vccを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
リセルへ電源電位Vccを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
【図6】 実施の形態2のメモリセルアレイ中の各メモ
リセルへ接地電位GNDを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
リセルへ接地電位GNDを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
【図7】 実施の形態3のメモリセルアレイ中の各メモ
リセルへ電源電位Vccを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
リセルへ電源電位Vccを供給するためのメモリセル電
源線の構成を説明するための概略ブロック図である。
【図8】 セル電源設定回路300の構成のうち、メモ
リセル電源線LMS21に関する部分を抜き出して示す
部分ブロック図である。
リセル電源線LMS21に関する部分を抜き出して示す
部分ブロック図である。
【図9】 実施の形態4のメモリセルアレイ中の各メモ
リセルへ接地電位GNDを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
リセルへ接地電位GNDを供給するためのメモリセル接
地線の構成を説明するための概略ブロック図である。
【図10】 図9に示したセル接地設定回路310の構
成のうち、メモリセル接地線LMG21に関する部分を
抜き出して示す部分ブロック図である。
成のうち、メモリセル接地線LMG21に関する部分を
抜き出して示す部分ブロック図である。
【図11】 メモリセル行単位RU1〜RU3ごとに電
源電位Vccを供給するためのメモリセル電源線の構成
を説明するための概略ブロック図である。
源電位Vccを供給するためのメモリセル電源線の構成
を説明するための概略ブロック図である。
【図12】 実施の形態6の冗長置換を説明するための
ブロック図である。
ブロック図である。
【図13】 実施の形態7のメモリセルアレイ、行デコ
ーダ、列デコーダの構成を説明するための概略ブロック
図である。
ーダ、列デコーダの構成を説明するための概略ブロック
図である。
【図14】 サブワード線WL0に接続されるメモリセ
ルMCに欠陥がある場合に置換される冗長行に対応する
スペアワード線SWLを抜き出してしめすブロック図で
ある。
ルMCに欠陥がある場合に置換される冗長行に対応する
スペアワード線SWLを抜き出してしめすブロック図で
ある。
【図15】 図14に示した実施の形態7の構成の第1
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図16】 図14に示した実施の形態7の構成の第2
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図17】 図14に示した実施の形態7の構成の第3
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図18】 冗長ローカルデコーダRLWDでスペアワ
ード線選択信号を受けてスペアワード線を駆動する部分
の変形例を示す回路図である。
ード線選択信号を受けてスペアワード線を駆動する部分
の変形例を示す回路図である。
【図19】 冗長グローバルデコーダRGWDの構成を
抜き出して示すブロック図である。
抜き出して示すブロック図である。
【図20】 図19に示した実施の形態8の構成の第1
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図21】 図19に示した実施の形態8の構成の第2
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図22】 図19に示した実施の形態8の構成の第3
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図23】 図19に示した実施の形態8の構成の第4
の変形例を示す概略ブロック図である。
の変形例を示す概略ブロック図である。
【図24】 スペアメインワード線選択信号を受けてス
ペアメインワード線を駆動する部分の変形例を示す回路
図である。
ペアメインワード線を駆動する部分の変形例を示す回路
図である。
【図25】 実施の形態9のメモリセルアレイ、行デコ
ーダ、列デコーダの構成の一例を説明するための概略ブ
ロック図である。
ーダ、列デコーダの構成の一例を説明するための概略ブ
ロック図である。
【図26】 各行ごとに設けられる行ラッチ回路200
0の構成を説明するための回路図である。
0の構成を説明するための回路図である。
【図27】 行ラッチ回路2002の構成を説明するた
めの回路図である。
めの回路図である。
【図28】 行ラッチ回路2004の構成を説明するた
めの回路図である。
めの回路図である。
【図29】 行ラッチ回路2006の構成を説明するた
めの回路図である。
めの回路図である。
【図30】 行ラッチ回路2100の構成を説明するた
めの回路図である。
めの回路図である。
【図31】 行ラッチ回路2102の構成を説明するた
めの回路図である。
めの回路図である。
【図32】 行ラッチ回路2104の構成を説明するた
めの回路図である。
めの回路図である。
【図33】 行ラッチ回路2106の構成を説明するた
めの回路図である。
めの回路図である。
【図34】 本発明の実施の形態11の行ラッチ回路2
001の構成を説明するための回路図である。
001の構成を説明するための回路図である。
【図35】 本発明の実施の形態11の行ラッチ回路2
003の構成を説明するための回路図である。
003の構成を説明するための回路図である。
【図36】 本発明の実施の形態12の行ラッチ回路2
101の構成を説明するための回路図である。
101の構成を説明するための回路図である。
【図37】 本発明の実施の形態12の行ラッチ回路2
103の構成を説明するための回路図である。
103の構成を説明するための回路図である。
【図38】 本発明の実施の形態13のメモリセルアレ
イの構成を示す概略ブロック図である。
イの構成を示す概略ブロック図である。
【図39】 従来のSRAMのメモリセルの構成を示す
回路図である。
回路図である。
【図40】 SRAMメモリセルの記憶ノード間ショー
トを示す概念図である。
トを示す概念図である。
101,102 メモリブロック、103 アドレスバ
ッファ、105 ブロックセレクタ回路、106 書込
ドライバ、107 センスアンプ、108 列デコー
ダ、109 行デコーダ、110 データ出力バッフ
ァ、111 データ入力バッファ、112 データバ
ス、300 セル電源設定回路、310 セル接地設定
回路、LMS11〜LMS26 セル電源配線、100
0 SRAM。
ッファ、105 ブロックセレクタ回路、106 書込
ドライバ、107 センスアンプ、108 列デコー
ダ、109 行デコーダ、110 データ出力バッフ
ァ、111 データ入力バッファ、112 データバ
ス、300 セル電源設定回路、310 セル接地設定
回路、LMS11〜LMS26 セル電源配線、100
0 SRAM。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B015 HH04 JJ07 JJ32 KA06 KA10 KA27 KB44 NN09 PP01 QQ15 5L106 AA02 CC04 CC13 CC17 CC22 CC26 CC32 GG07
Claims (15)
- 【請求項1】 スタティック型半導体記憶装置であっ
て、 各々が第1および第2のレベルを保持することが可能な
複数のメモリセルが行列状に配列される正規メモリセル
アレイを備え、 前記正規メモリセルアレイは、複数のメモリセル置換単
位に分割され、 前記正規メモリセルアレイ中のメモリセル置換単位ごと
に冗長救済をするための冗長メモリセルアレイと、 前記第1のレベルに対応する第1の電位の供給される第
1の電源ノードと、 前記メモリセル置換単位ごとに対応して設けられ、対応
する前記メモリセル置換単位内の前記メモリセルに前記
電源ノードから前記第1の電位を供給するための複数の
第1の配線と、 前記電源ノードから前記複数の第1の配線への前記第1
の電位の供給をそれぞれ独立に停止することが可能な電
位供給制御回路とをさらに備える、スタティック型半導
体記憶装置。 - 【請求項2】 前記電位供給制御回路は、前記第1の電
源ノードと前記複数の第1の配線との結合をそれぞれ独
立に、かつ不揮発的に遮断可能な複数の分離手段を含
む、請求項1記載のスタティック型半導体記憶装置。 - 【請求項3】 前記電位供給制御回路は、前記複数の第
1の配線に供給される電位を、それぞれ独立にかつ不揮
発的に前記第1の電位から前記第2のレベルに対応する
第2の電位に変更することが可能な電位変更手段を含
む、請求項1記載のスタティック型半導体記憶装置。 - 【請求項4】 前記冗長メモリセルアレイは、各々が前
記メモリセル置換単位と同数のメモリセルを含む冗長置
換単位に分割され、 前記電位変更手段は、 前記メモリセル置換単位にそれぞれ対応して設けられ、
対応する前記メモリセル置換単位が冗長置換されること
を設定するための複数の不揮発性記憶手段と、 前記不揮発性記憶手段にそれぞれ対応して設けられ、前
記不揮発性記憶手段の記憶情報に応じて、前記複数の第
1の配線のうち対応する第1の配線に対して供給する電
位を、それぞれ前記第1の電位から前記第2の電位に変
更する複数の電位設定手段を含み、 前記スタティック型半導体記憶装置は、外部からのアド
レス信号に応じて、前記冗長置換されるメモリセル置換
単位が選択された場合に、前記不揮発性記憶手段の記憶
情報に応じて、前記冗長置換されるメモリセル置換単位
の代わりに前記冗長置換単位を選択する冗長選択手段と
をさらに備える、請求項3記載のスタティック型半導体
記憶装置。 - 【請求項5】 前記不揮発性記憶手段の各々は、前記対
応するメモリセル置換単位が冗長置換されることを設定
するために切断され得るヒューズ素子を含み、 前記電位設定手段の各々は、前記不揮発性記憶手段のう
ちの対応する不揮発性記憶手段に含まれる前記ヒューズ
素子が切断されているか否かに応じて、前記第1の配線
に対して供給する電位を変更する、請求項4記載のスタ
ティック型半導体記憶装置。 - 【請求項6】 前記第1の電位は、前記第2の電位より
も低く、各前記メモリセル置換単位は、1行分のメモリ
セル行を含む、請求項1〜5いずれか1項に記載のスタ
ティック型半導体記憶装置。 - 【請求項7】 前記第1の電位は、前記第2の電位より
も低く、各前記メモリセル置換単位は、1列分のメモリ
セル列を含む、請求項1〜5いずれか1項に記載のスタ
ティック型半導体記憶装置。 - 【請求項8】 各前記メモリセル置換単位は、複数行分
のメモリセル行を含む、請求項1〜5いずれか1項に記
載のスタティック型半導体記憶装置。 - 【請求項9】 各前記メモリセル置換単位は、複数列分
のメモリセル列を含む、請求項1〜5いずれか1項に記
載のスタティック型半導体記憶装置。 - 【請求項10】 前記メモリセルアレイの列に対応して
設けられる複数のビット線対と、 前記各ビット線対に対応して設けられる複数のビット線
負荷回路とをさらに備え、 前記不揮発性記憶手段の記憶情報に応じて、前記電位設
定手段が、前記対応する第1の配線に対して供給する電
位を、それぞれ前記第1の電位から前記第2の電位に変
更するのに応じて、置換される前記メモリセル置換単位
に対応する前記ビット線負荷回路に供給される電位も不
活性電位とされる、請求項8または9に記載のスタティ
ック型半導体記憶装置。 - 【請求項11】 スタティック型半導体記憶装置であっ
て、 各々が第1および第2のレベルを保持することが可能な
複数のメモリセルが行列状に配列される正規メモリセル
アレイを備え、 前記正規メモリセルアレイは、複数のメモリセル置換単
位に分割され、 前記正規メモリセルアレイ中のメモリセル置換単位ごと
に冗長救済をするための冗長メモリセルアレイと、 前記メモリセル置換単位ごとに対応して設けられ、対応
する前記メモリセル置換単位内の前記メモリセルに通常
動作において前記電源ノードから前記第1の電位を供給
するための複数の第1の配線と、 前記複数の第1の配線にそれぞれ対応して設けられ、前
記スタティック型半導体記憶装置に対する電源供給開始
後において、対応する前記第1の配線の電位を前記第2
のレベルに対応する第2の電位にプリチャージし、対応
する前記メモリセル置換単位がアクセスされることに応
じて、前記対応する第1の配線に前記第1の電位の供給
を行なう複数の電位保持回路とをさらに備える、スタテ
ィック型半導体記憶装置。 - 【請求項12】 前記正規メモリセルアレイのうち、前
記冗長メモリセル置換単位により置換されるべきメモリ
セル置換単位に対応するアドレスを不揮発的に記憶する
ための不揮発性記憶手段と、 アドレス信号に応じて、前記置換されるべきメモリセル
置換単位の選択が指定されると、前記置換されるべきメ
モリセル置換単位の代わりに前記冗長メモリセルアレイ
をアクセスする手段とをさらに備える、請求項11記載
のスタティック型半導体記憶装置。 - 【請求項13】 各前記複数の電位保持回路は、 外部からの設定に応じて、前記第1の電位または前記第
2の電位レベルを保持するラッチ回路と、 前記スタティック型半導体記憶装置に対する電源供給開
始後において、前記ラッチ回路に前記第2の電位を保持
させるプリチャージ手段と、 前記対応するメモリセル置換単位がアクセスされること
に応じて、前記ラッチ回路に保持される電位レベルを前
記第2の電位から前記第1の電位とする電位転換手段と
を含み、 前記対応する第1の配線には、前記ラッチ回路の保持す
る電位レベルが与えられる、請求項11記載のスタティ
ック型半導体記憶装置。 - 【請求項14】 各前記複数の電位保持回路は、 外部からの設定に応じて、前記第1の電位または前記第
2の電位レベルを保持するラッチ回路を含み、 前記ラッチ回路は、 互いに入力ノードおよび出力ノードが接続される第1お
よび第2の反転回路を有し、 前記第1および第2の反転回路の論理しきい値は、前記
スタティック型半導体記憶装置に対する電源供給開始後
において、前記ラッチ回路に前記第2の電位を保持させ
るように設定され、 前記対応するメモリセル置換単位がアクセスされること
に応じて、前記ラッチ回路に保持される電位レベルを前
記第2の電位から前記第1の電位とする電位転換手段を
さらに含み、 前記対応する第1の配線には、前記ラッチ回路の保持す
る電位レベルが与えられる、請求項11記載のスタティ
ック型半導体記憶装置。 - 【請求項15】 前記スタティック型半導体記憶装置に
対する電源供給開始後において、前記メモリセル置換単
位をスキャンしつつアクセスする手段をさらに備える、
請求項13または14記載のスタティック型半導体記憶
装置。
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