CN106952909B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，其中，在形成第一应力层和第二应力层之后，形成覆盖第一应力层的第一覆盖层和覆盖第二应力层的第二覆盖层，并在形成第一覆盖层和第二覆盖层之后，形成填充于第一覆盖层和第二覆盖层之间间隙内的间隔层。所述间隔层表面高于第一覆盖层和第二覆盖层的顶角位置，能够限制第一覆盖层和第二覆盖层的顶角上生长第三覆盖层和第四覆盖层，从而限制第三覆盖层和第四覆盖层相互连接，进而限制第一晶体管区域和第二晶体管区域所形成的金属硅化物相互连接。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高元件密度以及更高集成度的方向发展。为了提高集成度，晶体管的密集程度不断提高，间距逐渐缩小。
半导体器件向高集成度发展的同时，也伴随着沟道载流子迁移速率降低的问题。为了提高晶体管沟道载流子迁移速率，现有工艺引入了应变硅技术。应变硅技术的原理为在晶体管的漏、源区外延生长一层晶格常数不同于硅衬底晶格常数的晶体。此外，为了实现漏源区与外部电路的连接，半导体结构形成方法需在所述晶体上形成金属硅化物。
金属硅化物是通过在所述晶体上形成覆盖层，并在覆盖层上形成金属层，使所述覆盖层中的金属离子扩散入覆盖层，形成所述金属硅化物。
然而，现有技术形成的半导体结构中不同器件之间容易发生短接，使半导体器件无法正常工作。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够实现不同半导体器件金属硅化物之间的电绝缘。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一晶体管区域和第二晶体管区域；在第一晶体管区域的基底内形成第一应力层，并在第二晶体管区域的基底内形成第二应力层，且所述基底暴露出所述第一应力层和第二应力层；通过外延生长在第一应力层表面形成第一覆盖层，在第二应力层表面形成第二覆盖层，所述第一覆盖层和第二覆盖层之间具有暴露出基底表面的间隙，且所述第一覆盖层和第二覆盖层的相邻侧壁表面分别具有相向的顶角；形成填充在所述间隙内的间隔层，所述间隔层表面高于所述顶角的位置，且所述间隔层暴露出所述第一覆盖层和第二覆盖层的顶部表面；通过外延生长在所述第一覆盖层上形成第三覆盖层，并在所述第二覆盖层上形成第四覆盖层。
可选的，所述形成填充于所述间隙内的间隔层的步骤包括：
形成覆盖所述第一覆盖层、第二覆盖层及填充于所述间隙内的间隔材料层；
去除第一覆盖层和第二覆盖层顶部表面的间隔材料层，保留填充于所述间隙内的间隔材料层，形成所述间隔层。
可选的，所述形成覆盖所述第一覆盖层、第二覆盖层及填充于所述间隙内的间隔材料层的工艺为流体化学气相沉积工艺。
可选的，所述去除第一覆盖层和第二覆盖层上的间隔材料层的工艺为湿法刻蚀或干法刻蚀。
可选的，相邻的第一晶体管区域和第二晶体管区域之间的基底内具有隔离结构。
可选的，第一应力层和第二应力层的形成步骤包括：
在所述基底表面形成掩膜层，所述掩膜层暴露出第一晶体管区域的基底表面、第二晶体管区域的基底表面以及第一晶体区域、第二晶体管区域之间的隔离结构表面；
以所述掩膜层为掩膜对所述基底进行刻蚀，在第一晶体管区域形成第一凹槽，在第二晶体管区域形成第二凹槽；
在所述第一凹槽和第二凹槽中分别形成第一应力层和第二应力层。
可选的，形成填充于所述间隙内的间隔层的步骤中，使填充所述间隙的间隔层表面与所述第一覆盖层和第二覆盖层顶部表面相平。
可选的，所述第三覆盖层和第四覆盖层的厚度为30埃～100埃。
可选的，所述间隔层的材料为深紫外吸收氧化物、硼磷硅玻璃或磷硅玻璃。
可选的，填充于所述间隙内的间隔层厚度为10埃～500埃。
可选的，所述第一覆盖层和第二覆盖层的厚度为10埃～200埃。
可选的，所述第一应力层和第二应力层之间基底的宽度在28nm至1μm的范围内。
可选的，所述第一覆盖层、第二覆盖层、第三覆盖层和第四覆盖层的材料相同。
可选的，所述第一覆盖层、第二覆盖层、第三覆盖层和第四覆盖层的材料为硅锗。
相应的，本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底包括相邻的第一晶体管区域和第二晶体管区域；位于基底第一晶体管区域的第一应力层和位于基底第二晶体管区域的第二应力层，且所述基底暴露出所述第一应力层和第二应力层；位于所述第一应力层表面的第一覆盖层和位于第二应力层表面的第二覆盖层，所述第一覆盖层和第二覆盖层相邻侧壁表面分别具有相向的顶角；位于第一覆盖层和第二覆盖层之间的间隔层，所述间隔层的顶部表面高于所述顶角的位置，且所述间隔层暴露出所述第一覆盖层和第二覆盖层的顶部表面；位于所述第一覆盖层表面的第三覆盖层和位于所述第二覆盖层表面的第四覆盖层。
可选的，所述间隔层表面与所述第一覆盖层和第二覆盖层表面相平。
可选的，所述第一应力层和第二应力层之间基底的宽度在28nm至1μm的范围内；
所述第一覆盖层和第二覆盖层的厚度为10埃～200埃；
位于第一覆盖层和第二覆盖层之间的间隔层的厚度为10埃～500埃。
可选的，所述第三覆盖层和第四覆盖层的厚度为30埃～100埃。
可选的，所述间隔层的材料为深紫外吸收氧化物、硼磷硅玻璃或磷硅玻璃。
可选的，所述第一覆盖层、第二覆盖层、第三覆盖层和第四覆盖层的材料相同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的半导体结构的形成方法中，在形成第一应力层和第二应力层之后，形成覆盖所述第一应力层的第一覆盖层和覆盖所述第二应力层的第二覆盖层，所述第一覆盖层和第二覆盖层用于分别为后续形成第三覆盖层和第四覆盖层提供籽晶，使所述第三覆盖层和第四覆盖层晶格取向与第一覆盖层和第二覆盖层晶格取向相同。在形成第一覆盖层和第二覆盖层之后，在第一覆盖层和第二覆盖层之间的间隙内填充间隔层。所述间隔层表面高于第一覆盖层和第二覆盖层的顶角位置，在通过外延生长形成第三覆盖层和第四覆盖层的过程中，能够限制第三覆盖层和第四覆盖层的生长方向，使第一覆盖层和第二覆盖层的顶角处不会生长第三覆盖层或第四覆盖层，从而防止第三覆盖层和第四覆盖层相互连接，进而限制第一晶体管区域和第二晶体管区域所形成的金属硅化物相互连接，实现不同半导体器件之间的电绝缘。
本发明的半导体结构中，所述第一覆盖层和第二覆盖层之间具有间隔层，所述间隔层表面高于所述第一覆盖层和第二覆盖层的顶角，使所述顶角上没有覆盖第四覆盖层和第五覆盖层，从而能够防止第四覆盖层和第五覆盖层相互连接。此外，第一覆盖层和第二覆盖层较薄，使第一覆盖层和第二覆盖层不容易相互连接。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图10是本发明的半导体结构的形成方法一实施例各步骤的结构示意图；
图11是本发明的半导体结构一实施例的结构示意图。
具体实施方式
现有技术的半导体结构及其形成方法存在诸多问题，包括：不同半导体器件的金属硅化物容易短接。
现结合的半导体的形成方法，分析导致不同半导体器件的金属硅化物容易短接的原因。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括相邻的第一晶体管区域a和第二晶体管区域b，所述基底100由衬底101和隔离结构102构成。所述衬底101包括第一鳍部和第二鳍部，所述隔离结构102位于所述第一鳍部和第二鳍部周围的衬底101上，并露出所述第一鳍部和第二鳍部顶部表面。
继续参考图1，对所述衬底101进行刻蚀，在第一晶体管区域a形成第一凹槽103，并在第二晶体管区域b形成第二凹槽104。
需要说明的是，对所述衬底101进行刻蚀的步骤之前，所述形成方法还包括：在所述基底100第一晶体管区域a和基底100第二晶体管区域b分别形成第一栅极结构和第二栅极结构，所述第一栅极结构和第二栅极结构下方衬底101分别构成第一沟道和第二沟道。
请参考图2，在所述第一晶体管区域a的第一凹槽103(请参考图1)中形成第一应力层111，并在第二晶体管区域b的第二凹槽104(请参考图1)中形成第二应力层112。
请参考图3，通过外延生长在第一晶体管区域a形成覆盖所述第一应力层111的第一覆盖层121，并在第二晶体管区域b形成覆盖第二应力层112的第二覆盖层122。所述第一覆盖层121和第二覆盖层122用于形成金属硅化物。
如图1所示，在对第一晶体管区域a和第二晶体管区域b的衬底101进行刻蚀形成第一凹槽103和第二凹槽104的过程中，所述第一凹槽103和第二凹槽104周围的隔离结构102也会被刻蚀，从而在所述隔离结构102中形成凹陷，导致第一沟道表面高于所述第一鳍部和第二鳍部之间隔离结构102表面。第二沟道表面高于所述第一鳍部和第二鳍部之间隔离结构102表面。
然而，如图2所示，要使后续形成的第一应力层111和第二应力层112能够为所述第一沟道和第二沟道提供足够的应力，所述第一应力层111顶部表面应高于所述第一沟道或与所述第一沟道表面相平；第二应力层112顶部表面应高于第二沟道表面或与所述第二沟道表面相平。从而导致第一应力层111和第二应力层112凸出所述隔离结构102表面。
如图3所示，在通过外延生长形成覆盖第一应力层111和第二应力层112的第一覆盖层121和第二覆盖层122的过程中，所述第一覆盖层121和第二覆盖层122在各个方向的生长不受限制；又由于用于形成第一覆盖层121和第二覆盖层122的晶体在不同方向的生长速度不同，从而容易在第一覆盖层121和第二覆盖层122的晶体生长速度较快的方向形成顶角。所述第一覆盖121和第二覆盖层122很容易在所述顶角处接触，而使后续形成的金属硅化物容易短接。
为解决所述技术问题，本发明提供了一种半导体结构，其中，在形成第一应力层和第二应力层之后，形成覆盖所述第一应力层的第一覆盖层和覆盖所述第二应力层的第二覆盖层，所述第一覆盖层和第二覆盖层用于分别为后续形成第三覆盖层和第四覆盖层提供籽晶，使所述第三覆盖层和第四覆盖层晶格取向与第一覆盖层和第二覆盖层晶格取向相同。在形成第一覆盖层和第二覆盖层之后，形成填充于第一覆盖层和第二覆盖层之间间隙的间隔层。所述间隔层表面高于第一覆盖层和第二覆盖层的顶角位置，在通过外延生长形成第三覆盖层和第四覆盖层的过程中，能够限制第三覆盖层和第四覆盖层的生长方向，使第一覆盖层和第二覆盖层的顶角处不会生长第三覆盖层或第四覆盖层，从而防止第三覆盖层和第四覆盖层相互连接，进而限制第一晶体管区域和第二晶体管区域所形成的金属硅化物相互连接，实现不同半导体器件之间的电绝缘。
相应的，本发明还提供一种半导体结构，其中，所述第一覆盖层和第二覆盖层之间具有间隔层，所述间隔层表面高于所述第一覆盖层和第二覆盖层的顶角，使所述顶角上没有覆盖第四覆盖层和第五覆盖层，从而能够防止第四覆盖层和第五覆盖层相互连接。此外，第一覆盖层和第二覆盖层较薄，使第一覆盖层和第二覆盖层不容易相互连接。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图10是本发明的半导体结构形成方法一实施例各步骤的结构示意图。
鳍式场效应晶体管集成度高，各个晶体管之间的距离较小，不同晶体管的金属硅化物容易短接。因此，本实施例以解决鳍式场效应晶体管之间金属硅化物容易短接的问题对本发明的半导体结构的形成方法进行详细说明。但是，本发明半导体结构的形成方法不仅限于此，所述形成方法还可以用于解决平面晶体管之间金属硅化物容易短接的问题。
请参考图4，提供基低200，所述基底200包括相邻的第一晶体管区域I和第二晶体管区域II。
本实施例中，所述第一晶体管区域I和第二晶体管区域II用于形成鳍式场效应晶体管。在其他实施例中，所述第一晶体管区域和第二晶体管区域还可以用于形成平面晶体管。
相应的，本实施例中，所述基底200包括：衬底201和位于衬底201上的隔离结构202。其中，所述衬底201包括位于第一晶体管区域I的第一鳍部201a和位于第二晶体管区域II的第二鳍部201b。所述隔离结构202覆盖所述第一鳍部201a和第二鳍部201b的侧壁，并露出所述第一鳍部201a和第二鳍部201b顶部表面。
本实施例中，所述第一鳍部201a和第二鳍部201b用于形成鳍式场效应晶体管的漏区或源区。
本实施例中，所述衬底201为硅衬底，在其他实施例中，所述衬底201还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
本实施例中，所述隔离结构202为浅槽隔离结构，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
后续在第一晶体管区域I的基底200中形成第一应力层，并在第二晶体管区域II的基底200中形成第二应力层，所述第一应力层和第二应力层露出基底200表面。
所述第一应力层和第二应力层用于为晶体管的沟道提供相应应力。
需要说明的是，在基底200第一晶体管区域I形成第一应力层，并在基底200第二晶体管区域II形成第二应力层的步骤之前，所述形成方法还包括：在所述基底200第一晶体管区域I和基底200第二晶体管区域II分别形成第一栅极结构和第二栅极结构。则所述第一栅极结构下方的衬底201构成第一沟道；所述第二栅极结构下方的衬底201构成第二沟道。所述第一应力层位于所述第一栅极结构两侧的第一鳍部201a内；所述第二应力层位于所述第一栅极结构两侧的第二鳍部201b内。
本实施例中，在基底200第一晶体管区域I内形成第一应力层，并在基底200第二晶体管区域II内形成第二应力层的步骤如图5至图6所示。
在所述基底200表面形成掩膜层，所述掩膜层暴露出第一晶体管区域I的基底200表面、第二晶体管区域II的基底200表面以及第一晶体区域I、第二晶体管区域II之间的隔离结构202表面。
具体的，本实施例中，所述掩膜层暴露出第一鳍部201a表面、第二鳍部201b表面以及第一鳍部201a表面、第二鳍部201b表面之间的隔离结构202表面。
所述掩膜层的材料与衬底200及隔离结构202的材料不同。本实施例中，所述掩膜层的材料为氮化硅。
如图5所示，以所述掩膜层为掩膜对所述基底200进行刻蚀，在第一晶体管区域I形成第一凹槽203，在第二晶体管区域II形成第二凹槽204。
具体的，本实施例中，对所述第一鳍部201a进行刻蚀形成第一凹槽203，并对第二鳍部201b进行刻蚀形成第二凹槽204。
需要说明的是，在对所述第一鳍部201a进行刻蚀形成第一凹槽203，并对第二鳍部201b进行刻蚀形成第二凹槽204的过程中，所述第一凹槽203和第二凹槽204周围的隔离结构202也会被刻蚀形成凹陷，导致第一沟道表面高于所述第一鳍部201a和第二鳍部201b之间隔离结构202表面。第二沟道表面高于所述第一鳍部201a和第二鳍部201b之间隔离结构202表面。
具体的，本实施例中，通过干法刻蚀对所述第一鳍部201a和第二鳍部201b进行刻蚀，形成第一凹槽203和第二凹槽204。在本发明的其他实施例中，还可以通过湿法刻蚀或干法和湿法共同作用的刻蚀方法对所述第一鳍部和第二鳍部进行刻蚀。
本实施例中，第一鳍部201a和第二鳍部201b之间隔离结构202最高点到第一凹槽203底部的距离为第一凹槽203的深度h1；第一鳍部201a和第二鳍部201b之间隔离结构202最高点到第一凹槽203底部的距离为第二凹槽204的深度h2。
需要说明的是，在对第一鳍部201a和第二鳍部201b进行刻蚀形成第一凹槽203和第二凹槽204的过程中，所述第一凹槽203和第二凹槽204周围的隔离结构202也会被刻蚀，从而使第一凹槽203和第二凹槽204的深度h1、深度h2很难增加。具体的，本实施例中，所述第一凹槽203和第二凹槽204的深度h1和深度h2为50埃～100埃。
如图6所示，在所述第一凹槽203(如图5所示)中形成第一应力层211，并在第二凹槽204(如图5所示)中形成第二应力层212。
需要说明的是，由于所述第一沟道表面高于所述第一鳍部201a和第二鳍部201b之间隔离结构202表面。在所述第一凹槽203中形成第一应力层211的步骤中，为了使所述第一应力层211能够为所述第一沟道提供足够的应力，所述第一应力层211的顶部表面应高于所述第一沟道表面或与所述第一沟道表面相平，则所述第一应力层211的厚度大于所述第一凹槽203的深度h1，从而导致第一应力层211凸出所述隔离结构202表面。
同样的，由于所述第二沟道表面高于所述第一鳍部201a和第二鳍部201b之间隔离结构202表面。在所述第二凹槽204中形成第二应力层212的步骤中，为了使所述第二应力层212能够为所述第二沟道提供足够的应力，所述第二应力层212的顶部表面应高于所述第二沟道表面或与所述第二沟道表面相平，则所述第二应力层212的厚度大于所述第二凹槽204的深度h2，从而使第二应力层212凸出所述隔离结构202表面。
本实施例中，所述第一晶体管区域I用于形成PMOS晶体管，相应的所述第一应力层211的材料为硅锗，其中锗原子的浓度为25％～60％。在本发明的其它实施例中，所述第一晶体管区域还可以用于形成NMOS晶体管，相应的所述第一应力层的材料为碳化硅。
本实施例中，所述第二晶体管区域II用于形成PMOS晶体管，相应的所述第二应力层212的材料为硅锗，其中锗原子的浓度为25％～60％。在本发明的其它实施例中，所述第二晶体管区域还可以用于形成NMOS晶体管，相应的所述第二应力层的材料为碳化硅。
需要说明的是，在所述第一凹槽203中形成第一应力层211的步骤中，如果所述第一应力层211的厚度过大会影响半导体器件的集成度；如果所述第一应力层211的厚度过小很难为晶体管沟道提供足够的应力，因此，所述第一应力层211的厚度不能过小。具体的，本实施例中，所述第一应力层211的厚度为100埃～300埃。
同样的，在所述第二凹槽204中形成第二应力层212的步骤中，如果所述第二应力层212的厚度过大会影响半导体器件的集成度；如果所述第二应力层212的厚度过小很难为晶体管沟道提供足够的应力，因此，所述第二应力层212的厚度不能过小。具体的，本实施例中，所述第二应力层212的厚度为100埃～300埃。
本实施例中，通过选择性外延工艺形成所述第一应力层211和第二应力层212，所述选择性外延工艺的工艺参数为：反应气体为硅源气体、锗源气体、氯气和氢气，其中硅源气体为SiH4、SiH2Cl2或Si2Cl6，其流量为1slm～1000sccm；锗源气体为GeH4，其流量为500sccm～1000sccm；氯气和氢气的流量为0.1slm～50slm。
需要说明的是，本实施例中，在形成所述第一应力层211之前，所述形成方法还包括通过外延生长在所述第一凹槽203中形成第一种子层213，所述第一种子层213用于实现第一应力层211与衬底201之间晶格常数的过渡，增加第一应力层211与其生长界面晶体的晶格匹配，从而减少第一应力层211的缺陷，提高第一应力层211的质量。
本实施例中，所述衬底201为硅衬底，所述第一应力层211的材料为硅锗晶体，所述第一种子层213为锗原子浓度小于第一应力层211锗原子浓度的硅锗晶体，具体的，所述第一种子层213中锗原子浓度为5％～25％。
同样的，本实施例中，在形成所述第二应力层212之前，所述形成方法还包括通过外延生长在所述第二凹槽204中形成第二种子层214，所述第二种子层214用于实现第二应力层212与衬底201之间晶格常数的过渡，增加第二应力层212与其生长界面晶体的晶格匹配度，从而减少第二应力层212的缺陷，提高第二应力层212的质量。
本实施例中，所述衬底201为硅衬底，所述第二应力层212的材料为硅锗晶体，所述第二种子层214为锗原子浓度小于第二应力层212锗原子浓度的硅锗晶体，具体的，第二种子层214中锗原子的浓度为5％～25％。
需要说明的是，本发明半导体结构的形成方法还包括，对所述第一应力层211和第二应力层212进行掺杂，形成源区或漏区。具体的，可以在选择性外延工艺过程中，通过原位掺杂工艺对第一应力层211和第二应力层212进行掺杂形成源区和漏区，或者在形成第一应力层211和第二应力层212之后，采用离子注入工艺形成源区和漏区。
还需要说明的是，本实施例中，在形成所述第一种子层213和第二种子层214之前，所述半导体结构的形成方法还包括，对所述第一凹槽203和第二凹槽204的底部和侧壁进行清洗，去除所述第一凹槽203和第二凹槽204底部和侧壁的氧化层。具体的，通过氢氟酸溶液对所述第一凹槽203和第二凹槽204底部和侧壁进行清洗。
请参考图7，通过外延生长在第一应力层211表面形成第一覆盖层221，并在第二应力层212表面形成第二覆盖层222，所述第一覆盖层221和第二覆盖层222之间具有暴露出基底200表面的间隙，且所述第一覆盖层221和第二覆盖层222的相邻侧壁表面分别具有相向的顶角。
所述间隙是指由第一覆盖层221侧壁、第二覆盖层222侧壁、第一应力层211侧壁、第二应力层212侧壁及第一晶体管区域I和第二晶体管区域II之间基底200表面围成的空隙。
所述第一覆盖层221和第二覆盖层222用于为后续形成第三覆盖层和第四覆盖层提供籽晶，使所述第三覆盖层和第四覆盖层晶格取向与第一覆盖层221和第二覆盖层222晶格取向相同。
本实施例中，所述第一覆盖层221和第二覆盖层222的材料为硅锗晶体，其中锗原子的浓度为0％～60％。也就是说，所述第一覆盖层221和第二覆盖层222的材料还可以为硅。
需要说明的是，由于所述第一应力层211和第二应力层212的顶部表面凸出基底200表面，因此所述第一覆盖层221和第二覆盖层222在<111>晶向和<100>晶向上都会生长，由于第一覆盖层221和第二覆盖层222在<111>晶向上的生长速度慢，导致第一覆盖层221和第二覆盖层222在两个(111)晶面相交处形成所述顶点。如果所述第一覆盖层221和第二覆盖层222的厚度过大容易使第一覆盖层221和第二覆盖层222的顶点相接触；如果所述第一覆盖层221和第二覆盖层222的厚度过小很难为后续形成的第三覆盖层和第四覆盖层提供高质量的籽晶。因此，本实施例中，所述第一覆盖层221和第二覆盖层222的厚度为10埃～200埃。
本实施例中，通过选择性外延工艺形成所述第一覆盖层221和第二覆盖层222，所述选择性外延工艺的工艺参数为：反应温度为600摄氏度～1100摄氏度；气体压强为1torr～500torr；反应气体为硅源气体、锗源气体、氯气和氢气，其中硅源气体为SiH4、SiH2Cl2或Si2Cl6，其流量为1sccm～1000sccm；锗源气体为GeH4，其流量为0～1000sccm；氯气和氢气的流量为0.1slm～50slm。
后续形成填充在所述间隙内的间隔层，所述间隔层表面高于所述顶角的位置，且所述间隔层暴露出所述第一覆盖层221和第二覆盖层222的顶部表面。
本实施例中，所述间隔层的材料与隔离结构202的材料相同，即所述间隔层的材料为氧化硅，例如深紫外光吸收氧化物、硼磷硅玻璃或磷硅玻璃。与隔离结构202具有相同材料的间隔层能够与隔离结构202很好地粘附。在其他实施例中，所述间隔层也可以与所述隔离结构具有不同的材料，例如，所述间隔层的材料还可以为氮化硅。
所述间隔层用于隔离第一覆盖层221和第二覆盖层222的顶角，限制后续形成第三覆盖层和第四覆盖层的生长方向，避免形成覆盖所述顶角的第三覆盖层和第四覆盖层。
本实施例中，形成填充所述间隙的间隔层的步骤如图8和图9所示。
如图8所示，形成覆盖所述第一覆盖层221、第二覆盖层222及填充于所述间隙内的间隔材料层230a。
本实施例中，通过流体化学气相沉积工艺形成覆盖所述第一覆盖层221、第二覆盖层222及填充于所述间隙内的间隔材料层230a。所述流体化学气相沉积工艺能够在所述空隙中形成充分填充所述间隙的间隔材料层230a，能够有效阻止后续第三覆盖层和第四覆盖层在所述第一覆盖层221和第二覆盖层222顶角上生长。
如图9所示，去除第一覆盖层221和第二覆盖层222上的间隔材料层230a(如图8所示)，形成所述间隔层230。
本实施例中，通过湿法刻蚀去除第一覆盖层221和第二覆盖层222上的间隔材料层230a，形成所述间隔层230。在其他实施例中，还可以通过干法刻蚀去除第一覆盖层和第二覆盖层上的间隔层材料层。
需要说明的是，本实施例中，去除第一覆盖层221和第二覆盖层222上的间隔材料层230a的步骤之后，保留在所述间隙中的间隔材料层230a表面与第一覆盖层221和第二覆盖222的顶部表面相平。也就是说，所述间隔层230覆盖了第一覆盖层221和第二覆盖层222的(111)晶面，仅露出(100)晶面。因此，所述间隔层230能够很好地限制后续第三覆盖和第四覆盖层的生长方向。在其他实施例中，在本发明的其它实施例中，所述间隔层的形成方法还可以是，通过流体化学气相沉积工艺形成表面高于所述顶角位置，且低于第一覆盖层和第二覆盖层顶部表面位置的间隔层。
请参考图10，通过外延生长在所述第一覆盖层221上形成第三覆盖层231，并在所述第二覆盖层222上形成第四覆盖层232。
所述第三覆盖层231和第四覆盖层232用于为后续形成金属硅化物提供籽晶，使所述第三覆盖层231和第四覆盖层232晶格取向与第一覆盖层221和第二覆盖层222晶格取向相同。
本实施例中，所述第三覆盖层231、第四覆盖层232与第一覆盖层221、第二覆盖层222的材料相同，选择相同材料的第一覆盖层221、第二覆盖层222、第三覆盖层231和第四覆盖层232能够增加所述第一覆盖层221和第三覆盖层231及第二覆盖层222和第四覆盖层232之间的晶格匹配度，从而减少第三覆盖层231和第四覆盖层232的缺陷，提高第三覆盖层231和第四覆盖层232的质量。
本实施例中，通过选择性外延工艺形成所述第三覆盖层231和第四覆盖层232，所述选择性外延工艺的工艺参数与形成第一覆盖层221和第二覆盖层222的工艺参数相同。
需要说明的是，因为本实施例中，所述隔离层230覆盖所述第一覆盖层221和第二覆盖层222的(111)晶面，仅露出(100)晶面，因此通过外延生长形成所述第三覆盖层231和第四覆盖层232的步骤中，所述第三覆盖层231和第四覆盖层232只能沿<100>晶向生长，即第三覆盖层231和第四覆盖层232只能向上生长。在本发明的其它实施例中，所述间隔层230还可以只覆盖所述第一覆盖层221和第二覆盖层222的部分(111)晶面，则在间隔层230露出的第一覆盖层221和第二覆盖层222的(111)晶面上也会形成第三覆盖层231和第四覆盖层232。
由此可见，本实施例中，所述第三覆盖层231和第四覆盖层232的厚度可以不受第一应力层211和第二应力层212之间的隔离结构202宽度的限制，即所述第一覆盖层221和第三覆盖231的厚度之和及第二覆盖层222和第四覆盖232的厚度之和可以较大。但是如果所述第三覆盖层231和第四覆盖层232的厚度过大，会影响半导体器件的集成度，因此，具体的，所述第三覆盖层231和第四覆盖层232的厚度为30埃～100埃。
本实施例中，所述第三覆盖层231和第四覆盖层232之间的距离由间隔层230露出的第一覆盖层221和第二覆盖层222之间的距离决定。本实施例中，仅在第一覆盖层221露出的(100)晶面上形成有第三覆盖层231，第二覆盖层222露出的(100)晶面上形成有第四覆盖层232，因此，所述第三覆盖层231和第四覆盖层232的距离为第一覆盖层221的所述(100)晶面和第二覆盖层222的所述(100)晶面之间的距离。
需要说明的是，本发明的第一应力层211和第二应力层212之间隔离结构202的厚度过大不利于提高所形成的半导体器件的集成度；如果第一应力层211和第二应力层212之间隔离结构202的厚度过小，容易导致第一覆盖层221和第二覆盖层222或第三覆盖层231和第四覆盖层232之间的接触。本实施例中，第一覆盖层231和第二覆盖层232的厚度较小，因此，在保证第一覆盖层221与第二覆盖层222不接触且第三覆盖层231与第四覆盖层232不接触的条件下，所述第一应力层211和第二应力层212之间隔离结构202的厚度可以很小。具体的，所述第一应力层211和第二应力层212之间隔离结构202的厚度在28nm到1μm的范围内。
还需要说明的是，通过外延生长在所述第一覆盖层221上形成第三覆盖层231，并在所述第二覆盖层222上形成第四覆盖层232的步骤之后，本发明的半导体结构的形成方法还包括对所述第一覆盖层221、第二覆盖层222、第三覆盖层231和第四覆盖层232进行金属化，形成金属硅化物。
所述金属硅化物能够实现晶体管与外部电路的电连接。
具体的，形成所述金属硅化物的步骤包括在所述第一覆盖层221、第二覆盖层221、第三覆盖层231和第四覆盖层232上形成金属层，使金属原子扩散至第一覆盖层221、第二覆盖层222、第三覆盖层231和第四覆盖层232内形成所述金属硅化物。
综上，本发明提供了一种半导体结构的形成方法，其中，在形成第一应力层和第二应力层之后，形成覆盖所述第一应力层的第一覆盖层和覆盖所述第二应力层的第二覆盖层，所述第一覆盖层和第二覆盖层用于分别为后续形成第三覆盖层和第四覆盖层提供籽晶，使所述第三覆盖层和第四覆盖层晶格取向与第一覆盖层和第二覆盖层晶格取向相同。在形成第一覆盖层和第二覆盖层之后，形成填充于第一覆盖层和第二覆盖层之间间隙的间隔层。所述间隔层表面高于第一覆盖层和第二覆盖层的顶角位置，能够限制第三覆盖层和第四覆盖层沿所述顶角方向生长，使在通过外延生长形成第三覆盖层和第四覆盖层的过程中，所述第三覆盖层和第四覆盖层不会沿所述顶角方向生长，从而限制了第三覆盖层和第四覆盖层之间相互连接，进而限制了第一晶体管区域和第二晶体管区域所形成的金属硅化物之间相互连接，实现不同半导体器件之间的电绝缘。
图11是本发明的半导体结构的结构示意图。所述半导体结构包括：
请参考图11，基底300，所述基底300包括相邻的第一晶体管区域A和第二晶体管区域B。
本实施例中，所述第一晶体管区域A和第二晶体管区域B用于形成鳍式场效应晶体管。在其他实施例中，所述第一晶体管区域A和第二晶体管区域B还可以用于形成平面晶体管。
相应的，本实施例中，所述基底300包括：衬底301和位于衬底301上的隔离结构302。其中，所述衬底301在第一晶体管区域A具有第一鳍部301a；所述衬底301在第一晶体管区域B具有第二鳍部301b。所述第一鳍部301a和第二鳍部301b用于形成鳍式场效应晶体管的漏区和源区。
本实施例中，所述衬底301为硅衬底，在其他实施例中，所述衬底301还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
本实施例中，所述隔离结构302为浅槽隔离结构，所述隔离结构302的材料为氧化硅。但是本发明对所述隔离结构302的材料不做限定，所述隔离结构302还可以为氮化硅或氮氧化硅。
继续参考图11，位于基底300第一晶体管区域A的第一应力层311和位于基底300第二晶体管区域B的第二应力层312，且所述基底300暴露出所述第一应力层311和第二应力层312；
所述第一应力层311和第二应力层312用于为晶体管的沟道提供相应应力。
本实施例中，所述第一晶体管区域A形成有PMOS晶体管，相应的所述第一应力层311的材料为硅锗，第一应力层311中锗原子的浓度为25％～50％。在其他实施例中，所述第一晶体管区域还可以用于形成NMOS晶体管，相应的所述第一应力层的材料为碳化硅。
本实施例中，所述第二晶体管区域B形成有PMOS晶体管，相应的所述第二应力层312的材料为硅锗，第二应力层312中锗原子的浓度为25％～50％。在其他实施例中，所述第二晶体管区域还可以用于形成NMOS晶体管，相应的，所述第二应力层的材料为碳化硅。
本实施例中，所述第一晶体管区域A具有第一凹槽，所述第二晶体管区域B具有第二凹槽，所述第一凹槽和第二凹槽分别用于容纳所述第一应力层311和第二应力层312。
需要说明的是，所述第一凹槽和第二凹槽的深度小于所述第一应力层311和第二应力层312的厚度。具体的，本实施例中，所述第一凹槽和第二凹槽的深度为50～100埃。
还需要说明的是，如果所述第一应力层311的厚度过大会影响半导体器件的集成度；如果所述第一应力层311的厚度过小很难为晶体管沟道提供足够的应力。因此，所述第一应力层311的厚度不能过小。具体的，本实施例中，所述第一应力层311的厚度为100～300埃。也就是说，所述第一凹槽的深度小于第一应力层311的厚度。因此，所述第一应力层311的顶部表面从所述第一凹槽中露出。
同样的，如果所述第二应力层312的厚度过大会影响半导体器件的集成度；如果所述第二应力层312的厚度过小很难为晶体管沟道提供足够的应力，因此，所述第二应力层312的厚度不能过小。具体的，本实施例中，所述第二应力层312的厚度为100～300埃。也就是说，所述第二凹槽的深度小于第二应力层312的厚度。因此，所述第二应力层312的顶部表面会从所述第二凹槽中露出。
需要说明的是，本实施例中，所述半导体结构还包括位于第一应力层311下方的第一种子层313，所述第一种子层313用于实现第一应力层311与衬底301之间晶格常数的过渡，增加第一应力层311与其生长界面晶体的晶格匹配度，从而提高第一应力层311的质量。
本实施例中，所述衬底301为硅衬底，所述第一应力层311的材料为硅锗晶体，所述第一种子层313为锗原子浓度小于第一应力层311锗原子浓度的硅锗晶体，具体的，所述第一种子层313中锗原子的浓度为5％～25％。
同样的，本实施例中，所述半导体结构还包括位于第二应力层312下方的第二种子层314，所述第二种子层314用于实现第二应力层312与衬底301之间晶格常数的过渡，增加第二应力层312与其生长界面晶体的晶格匹配度，从而提高第二应力层312的质量。
本实施例中，所述衬底301为硅衬底，所述第二应力层311的材料为硅锗晶体，所述第二种子层313为锗原子浓度小于第二应力层311锗原子浓度的硅锗晶体，具体的，第二种子层313中锗原子的浓度为5％～25％。
继续参考图11，位于所述第一应力层311表面的第一覆盖层321和位于第二应力层312表面的第二覆盖层322，所述第一覆盖层321和第二覆盖层322相邻侧壁表面分别具有相向的顶角。
所述第一覆盖层321和第二覆盖层322用于为后续形成第三覆盖层和第四覆盖层提供籽晶，使所述第三覆盖层和第四覆盖层晶格取向与第一覆盖层和第二覆盖层晶格取向相同。
本实施例中，所述第一覆盖层321和第二覆盖层322的材料为硅锗晶体，其中硅原子的浓度为0～60％。也就是说，所述第一覆盖层321和第二覆盖层322的材料还可以为硅。
需要说明的是，如果所述第一覆盖层321和第二覆盖层322的厚度过大容易使第一覆盖层321和第二覆盖层322的顶角相接触；如果所述第一覆盖层321和第二覆盖层322的厚度过小很难为第三覆盖层和第四覆盖层的生长提供高质量的籽晶，使所述第三覆盖层和第四覆盖层晶格取向与第一覆盖层321和第二覆盖层322晶格取向相同。因此，本实施例中，所述第一覆盖层321和第二覆盖层322的厚度为10埃～200埃。
继续参考图11，位于第一覆盖层321和第二覆盖层322之间的间隔层330，所述间隔层330表面高于所述顶角的位置，且所述间隔层330暴露出所述第一覆盖层321和第二覆盖层322的顶部表面。
所述间隔层330用于隔离第一覆盖层321和第二覆盖层322，限制后续形成第三覆盖层和第四覆盖层的生长方向，避免所述第一覆盖层321和第二覆盖层322顶角上生长第三覆盖层和第四覆盖层。
本实施例中，所述间隔层330的材料与隔离结构302的材料相同，即所述间隔层330的材料为氧化硅，例如深紫外光吸收氧化物、硼磷硅玻璃或磷硅玻璃。与隔离结构302具有相同材料的间隔层330能够与隔离结构302很好地粘附。在其他实施例中，所述间隔层也可以与所述隔离结构具有不同材料，例如，所述间隔层的材料还可以为氮化硅。
需要说明的是，本实施例中，所述间隙中的间隔层330表面与第一覆盖层321和第二覆盖322的顶部表面相平。也就是说，所述间隔层330覆盖第一覆盖层321和第二覆盖层322的(111)晶面，仅露出(100)晶面。在本发明的其它实施例中，所述间隔层330表面还可以高于所述顶角位置，且低于第一覆盖层321和第二覆盖层322顶部表面位置。
继续参考图11，位于所述第一覆盖层321表面的第三覆盖层331和位于所述第二覆盖层322表面的第四覆盖层332。
所述第三覆盖层331和第四覆盖层332用于为后续形成金属硅化物提供籽晶，使所述第三覆盖层331和第四覆盖层332晶格取向与第一覆盖层321和第二覆盖层322晶格取向相同。
本实施例中，所述第三覆盖层331、第四覆盖层332与第一覆盖层321、第二覆盖层322的材料相同，选择相同材料的第一覆盖层321、第二覆盖层322、第三覆盖层331和第四覆盖层332能够增加所述第一覆盖层321和第三覆盖层331之间及第二覆盖层322和第四覆盖层332之间的晶格匹配度，从而减少第三覆盖层331和第四覆盖层332的缺陷，提高第三覆盖层331和第四覆盖层332的质量。
需要说明的是，因为本实施例中，所述隔离层330覆盖所述第一覆盖层321和第二覆盖层322的(111)晶面，仅露出(100)晶面。因此，所述第三覆盖层331只位于所述第一覆盖层321的所述(100)晶面上；所述第四覆盖层332只位于所述第二覆盖层322的所述(100)晶面上。在本发明的其它实施例中，所述间隔层还可以只覆盖所述第一覆盖层和第二覆盖层的部分(111)晶面，则在间隔层露出的第一覆盖层(111)晶面上也会形成有第三覆盖层，在间隔层露出的第二覆盖层的(111)晶面上形成有第四覆盖层。
由此可见，本实施例中，所述第三覆盖层331和第四覆盖层332的厚度可以不受第一应力层311和第二应力层312之间的隔离结构302宽度的限制，即所述第一覆盖层321和第三覆盖331的厚度之和及第二覆盖层322和第四覆盖332的厚度之和可以较大。但是如果所述第三覆盖层331和第四覆盖层332的厚度过大会影响半导体器件的集成度，因此，具体的，所述第三覆盖层331和第四覆盖层332的厚度为30埃～100埃。
需要说明的是，本发明的第一应力层311和第二应力层312之间隔离结构302的厚度过大不利于提高所形成的半导体器件的集成度；如果第一应力层311和第二应力层312之间隔离结构302的厚度过小，容易导致第一覆盖层311与第二覆盖层312之间或第三覆盖层331与第四覆盖层332之间相互接触。本实施例中，所述第一覆盖层321和第二覆盖层322的厚度均较小，因此，在保证第一覆盖层321与第二覆盖层322之间不接触的条件下，所述第一应力层311和第二应力层312之间隔离结构302的厚度很小。具体的，所述第一应力层311和第二应力层312之间隔离结构302的厚度在28nm到1μm的范围内。
综上，本发明的半导体结构中，所述第一覆盖层和第二覆盖层之间具有间隔层，所述间隔层表面高于所述第一覆盖层和第二覆盖层的顶角，使所述顶角上不具有第四覆盖层和第五覆盖层，从而能够防止第四覆盖层和第五覆盖层相互接触。此外，第一覆盖层和第二覆盖层较薄，使第一覆盖层和第二覆盖层不容易相互接触。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的第一晶体管区域和第二晶体管区域；
在第一晶体管区域的基底内形成第一应力层，并在第二晶体管区域的基底内形成第二应力层，且所述基底暴露出所述第一应力层和第二应力层；
通过外延生长在第一应力层表面形成第一覆盖层，在第二应力层表面形成第二覆盖层，所述第一覆盖层和第二覆盖层之间具有暴露出基底表面的间隙，且所述第一覆盖层和第二覆盖层的相邻侧壁表面分别具有相向的顶角；
形成填充在所述间隙内的间隔层，所述间隔层表面高于所述顶角的位置，且所述间隔层暴露出所述第一覆盖层和第二覆盖层的顶部表面，使填充所述间隙的间隔层表面与所述第一覆盖层和第二覆盖层顶部表面相平；
通过外延生长在所述第一覆盖层上形成第三覆盖层，并在所述第二覆盖层上形成第四覆盖层；
所述相邻的第一晶体管区域和所述第二晶体管区域之间的基底具有隔离结构，所述第一应力层与所述第二应力层的形成步骤包括：在所述基底表面形成掩膜层，所述掩膜层暴露出第一晶体管区域的基底表面、第二晶体管区域的基底表面以及第一晶体区域、第二晶体管区域之间的隔离结构表面；以所述掩膜层为掩膜对所述基底进行刻蚀，在第一晶体管区域形成第一凹槽，在第二晶体管区域形成第二凹槽；在所述第一凹槽和第二凹槽中分别形成第一应力层和第二应力层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成填充于所述间隙内的间隔层的步骤包括：
形成覆盖所述第一覆盖层、第二覆盖层及填充于所述间隙内的间隔材料层；
去除第一覆盖层和第二覆盖层顶部表面的间隔材料层，保留填充于所述间隙内的间隔材料层，形成所述间隔层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述形成覆盖所述第一覆盖层、第二覆盖层及填充于所述间隙内的间隔材料层的工艺为流体化学气相沉积工艺。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述去除第一覆盖层和第二覆盖层上的间隔材料层的工艺为湿法刻蚀或干法刻蚀。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三覆盖层和第四覆盖层的厚度为30埃～100埃。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述间隔层的材料为深紫外吸收氧化物、硼磷硅玻璃或磷硅玻璃。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，填充于所述间隙内的间隔层厚度为10埃～500埃。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一覆盖层和第二覆盖层的厚度为10埃～200埃。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层和第二应力层之间基底的宽度在28nm至1μm的范围内。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一覆盖层、第二覆盖层、第三覆盖层和第四覆盖层的材料相同。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一覆盖层、第二覆盖层、第三覆盖层和第四覆盖层的材料为硅锗。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括相邻的第一晶体管区域和第二晶体管区域；
位于基底第一晶体管区域的第一应力层和位于基底第二晶体管区域的第二应力层，且所述基底暴露出所述第一应力层和第二应力层；所述相邻的第一晶体管区域和所述第二晶体管区域之间的基底具有隔离结构，所述第一应力层与所述第二应力层的形成步骤包括：在所述基底表面形成掩膜层，所述掩膜层暴露出第一晶体管区域的基底表面、第二晶体管区域的基底表面以及第一晶体区域、第二晶体管区域之间的隔离结构表面；以所述掩膜层为掩膜对所述基底进行刻蚀，在第一晶体管区域形成第一凹槽，在第二晶体管区域形成第二凹槽；在所述第一凹槽和第二凹槽中分别形成第一应力层和第二应力层
位于所述第一应力层表面的第一覆盖层和位于第二应力层表面的第二覆盖层，所述第一覆盖层和第二覆盖层相邻侧壁表面分别具有相向的顶角；
位于第一覆盖层和第二覆盖层之间的间隔层，所述间隔层的顶部表面高于所述顶角的位置，且所述间隔层暴露出所述第一覆盖层和第二覆盖层的顶部表面；所述间隔层表面与所述第一覆盖层和第二覆盖层表面相平；
位于所述第一覆盖层表面的第三覆盖层和位于所述第二覆盖层表面的第四覆盖层。
13.如权利要求12所述的半导体结构，其特征在于，所述第三覆盖层和第四覆盖层的厚度为30埃～100埃。
14.如权利要求12所述的半导体结构，其特征在于，所述第一应力层和第二应力层之间基底的宽度在28nm至1μm的范围内；
所述第一覆盖层和第二覆盖层的厚度为10埃～200埃；
位于第一覆盖层和第二覆盖层之间的间隔层的厚度为10埃～500埃。
15.如权利要求12所述的半导体结构，其特征在于，所述间隔层的材料为深紫外吸收氧化物、硼磷硅玻璃或磷硅玻璃。
16.如权利要求12所述的半导体结构，其特征在于，所述第一覆盖层、第二覆盖层、第三覆盖层和第四覆盖层的材料相同。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110364483B (zh) * 2018-03-26 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN117637816A (zh) * 2018-05-31 2024-03-01 长江存储科技有限责任公司 半导体器件及其制作方法
US10861969B2 (en) * 2018-07-16 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming FinFET structure with reduced Fin buckling
US20220359199A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure with reduced defects and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425367A (zh) * 2013-09-11 2015-03-18 台湾积体电路制造股份有限公司 硅化物形成中的双层金属沉积
CN104576396A (zh) * 2013-10-10 2015-04-29 格罗方德半导体公司 利于制造环绕式栅极纳米线场效电晶体的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159834B2 (en) * 2013-03-14 2015-10-13 International Business Machines Corporation Faceted semiconductor nanowire
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8878300B1 (en) * 2013-09-18 2014-11-04 Stmicroelectronics, Inc. Semiconductor device including outwardly extending source and drain silicide contact regions and related methods
US9196613B2 (en) * 2013-11-19 2015-11-24 International Business Machines Corporation Stress inducing contact metal in FinFET CMOS
US9853154B2 (en) * 2014-01-24 2017-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Embedded source or drain region of transistor with downward tapered region under facet region
US9293462B2 (en) * 2014-01-29 2016-03-22 GlobalFoundries, Inc. Integrated circuits with dual silicide contacts and methods for fabricating same
US9660080B2 (en) * 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
US9275906B2 (en) * 2014-05-01 2016-03-01 Globalfoundries Inc. Method for increasing a surface area of epitaxial structures in a mixed N/P type fin semiconductor structure by forming multiple epitaxial heads
US9385197B2 (en) * 2014-08-29 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with contact over source/drain structure and method for forming the same
US9431303B2 (en) * 2014-10-17 2016-08-30 Globalfoundries Inc. Contact liners for integrated circuits and fabrication methods thereof
CN105845725B (zh) * 2015-01-12 2019-01-22 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN106920776B (zh) * 2015-12-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的形成方法
US10796924B2 (en) * 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425367A (zh) * 2013-09-11 2015-03-18 台湾积体电路制造股份有限公司 硅化物形成中的双层金属沉积
CN104576396A (zh) * 2013-10-10 2015-04-29 格罗方德半导体公司 利于制造环绕式栅极纳米线场效电晶体的方法

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