CN108695257B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN108695257B
CN108695257B CN201710226882.7A CN201710226882A CN108695257B CN 108695257 B CN108695257 B CN 108695257B CN 201710226882 A CN201710226882 A CN 201710226882A CN 108695257 B CN108695257 B CN 108695257B
Authority
CN
China
Prior art keywords
layer
forming
contact opening
dielectric layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710226882.7A
Other languages
English (en)
Other versions
CN108695257A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710226882.7A priority Critical patent/CN108695257B/zh
Publication of CN108695257A publication Critical patent/CN108695257A/zh
Application granted granted Critical
Publication of CN108695257B publication Critical patent/CN108695257B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底上具有栅极结构，栅极结构两侧基底内具有源漏掺杂区，栅极结构露出的基底上具有层间介质层且层间介质层覆盖栅极结构顶部；在栅极结构两侧的层间介质层内形成露出源漏掺杂区的第一接触开口；形成贯穿栅极结构上方层间介质层的第二接触开口；形成第二接触开口后，对源漏掺杂区进行预非晶化注入工艺；预非晶化注入工艺后，在第一接触开口底部形成金属硅化物层；形成所述金属硅化物层后在第一接触开口内形成第一接触孔插塞，在第二接触开口内形成第二接触孔插塞。本发明可以避免形成于第一接触开口底部的无定型层在第二接触开口的形成过程中发生氧化，从而避免出现难以形成金属硅化物层的问题。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，器件关键尺寸是不断变小，相应出现了很多问题。如接触孔插塞与源漏掺杂区之间接触电阻的增加，从而导致半导体器件的响应速度降低，信号出现延迟，驱动电流减小，进而导致半导体器件的性能退化。为了降低接触孔插塞与源漏掺杂区的接触电阻，引入了金属硅化物工艺，所述金属硅化物具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。
随着器件关键尺寸的不断变小，采用金属硅化物工艺后，接触电阻已难以满足工艺需求，因此目前引入了预非晶化注入(Pre-amorphization Implant，PAI)工艺；通过对源漏掺杂区进行预非晶化注入，以降低所述源漏掺杂区和沟道区的肖特基势垒高度(Schottky Barrier Height，SBH)，从而减小接触电阻，进而提高驱动电流。
但是，所形成半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，在有效降低肖特基势垒高度的同时，提高半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述栅极结构露出的基底上具有层间介质层，所述层间介质层覆盖所述栅极结构顶部；在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口；形成贯穿所述栅极结构上方层间介质层的第二接触开口；形成所述第二接触开口后，对所述源漏掺杂区进行预非晶化注入工艺；在所述预非晶化注入工艺后，在所述第一接触开口的底部形成金属硅化物层；形成所述金属硅化物层后，在所述第一接触开口内形成与所述源漏掺杂区电连接的第一接触孔插塞，在所述第二接触开口内形成与所述栅极结构电连接的第二接触孔插塞。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述栅极结构顶部具有阻挡层，所述栅极结构露出的基底上具有层间介质层，所述层间介质层覆盖所述阻挡层顶部；第一接触开口，位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区；第二接触开口，贯穿所述栅极结构上方的层间介质层和阻挡层并露出所述栅极结构顶部；金属硅化物层，位于所述第一接触开口底部；与所述源漏掺杂区电连接的第一接触孔插塞，位于所述金属硅化物层上且位于所述第一接触开口内；与所述栅极结构电连接的第二接触孔插塞，位于所述第二接触开口内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成所述第二接触开口后，对源漏掺杂区进行预非晶化注入工艺，相比先进行预非晶化注入工艺后形成第二接触开口的方案，本发明所述方案可以避免形成于所述第一接触开口底部的无定型层(amorphous layer)在所述第二接触开口的形成过程中发生氧化，从而可以避免出现因所述无定型层发生氧化而难以形成金属硅化物层的问题；所以通过本发明所述方案，一方面，仍旧可以通过预非晶化注入工艺以降低所述源漏掺杂区和沟道区的肖特基势垒高度，从而减小接触电阻，进而提高器件驱动电流；另一方面，可以避免对金属硅化物层的形成造成不良影响，从而有利于提高所形成半导体结构的电学性能。
可选方案中，所述栅极结构顶部和层间介质层之间还具有阻挡层；形成贯穿所述栅极结构上方层间介质层的第二接触开口的步骤中，所述第二接触开口露出所述阻挡层。因此，对所述源漏掺杂区进行预非晶化注入工艺的过程中，所述阻挡层可以对所述栅极结构起到保护作用，从而避免所述预非晶化注入工艺对所述栅极结构造成离子污染(contamination)的问题。
可选方案中，形成所述底部介质层和栅极结构之后，在形成所述阻挡层之前，所述底部介质层的顶部与所述栅极结构的顶部齐平；形成所述阻挡层的步骤包括：形成所述栅极结构和底部介质层后，去除部分厚度的所述栅极结构，在所述底部介质层内形成凹槽；在所述凹槽内填充阻挡材料，所述阻挡材料还位于所述底部介质层的顶部；研磨去除位于所述底部介质层顶部的阻挡材料，所述凹槽中的剩余阻挡材料作为阻挡层，所述阻挡层顶部与所述底部介质层顶部齐平。形成所述阻挡层时未额外采用光罩，因此有利于降低制造成本。
本发明提供的半导体结构包括基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述栅极结构顶部具有阻挡层，所述栅极结构露出的基底上具有层间介质层，所述层间介质层覆盖所述阻挡层顶部；因此在半导体制造过程中，可以在形成位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区的第一接触开口、以及贯穿所述栅极结构上方层间介质层的第二接触开口之后，对所述源漏掺杂区进行预非晶化注入工艺；所述阻挡层可以在所述预非晶化注入工艺过程中对所述栅极结构起到保护作用，避免所述预非晶化注入工艺对所述栅极结构造成离子污染的问题；此外，在半导体制造过程中，通常在形成所述第一接触开口后，对源漏掺杂区进行预非晶化注入工艺以在所述第一接触开口底部的无定型层，通过所述半导体结构，可以先形成第二接触开口后进行预非晶化注入工艺的工艺顺序，以避免所述第一接触开口底部的无定型层在所述第二接触开口的形成过程中发生氧化，从而可以避免出现因所述第一接触开口底部无定型层发生氧化而难以形成金属硅化物层的问题；所以，通过本发明所述半导体结构，不仅可以降低所述源漏掺杂区和沟道区的肖特基势垒高度，从而减小接触电阻，以提高器件驱动电流，还可以避免对金属硅化物层的形成造成不良影响，从而使所述半导体结构的电学性能得到提高。
附图说明
图1至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图17是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，预非晶化注入工艺可以有效降低肖特基势垒高度，但是所形成半导体结构的电学性能仍有待提高。分析其原因在于：
半导体结构的接触孔插塞包括位于栅极结构两侧的源漏掺杂区表面的第一接触孔插塞，用于实现器件源区或漏区与外部电路的连接；还包括位于所述栅极结构表面的第二接触孔插塞，用于实现栅极结构与外部电路的连接。在半导体结构的形成方法中，常用的方法为：在层间介质层内形成露出源漏掺杂区的第一接触开口后，先对所述第一接触开口底部的源漏掺杂区预非晶化注入工艺，在所述第一接触开口底部形成无定型层；在所述预非晶化注入工艺后，形成贯穿所述栅极结构上方层间介质层并露出所述栅极结构顶部的第二接触开口；形成所述第二接触开口后，在所述第一接触开口的底部形成金属硅化物层；形成所述金属硅化物层后，在所述第一接触开口内形成与所述源漏掺杂区电连接第一接触孔插塞，在所述第二接触开口内形成与所述栅极结构电连接第二接触孔插塞。
但是，在所述第二接触开口的形成过程中，采用的工艺包括灰化工艺(Asher)，所述灰化工艺所采用的气体包括含氧气体，因此所述灰化工艺容易氧化所述无定型层；所述无定型层的氧化容易导致后续难以在所述第一接触开口底部形成金属硅化物层，从而导致所形成半导体结构的电学性能下降。
为了解决所述技术问题，本发明在形成第二接触开口后，对源漏掺杂区进行预非晶化注入工艺，相比先进行预非晶化注入工艺后形成第二接触开口的方案，本发明所述方案可以避免形成于所述第一接触开口底部的无定型层在所述第二接触开口的形成过程中发生氧化，从而可以避免出现因所述无定型层发生氧化而难以形成金属硅化物层的问题；此外，通过改变第二接触开口形成工艺和预非晶化注入工艺的工艺顺序，仍旧可以降低所述源漏掺杂区和沟道区的肖特基势垒高度，从而减小接触电阻，进而提高器件驱动电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图16是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图1至图8，图1是立体图(仅示意出两个鳍部)，图2是垂直于鳍部延伸方向割线(如图1中AA1割线所示)的剖面结构示意图，图4是沿鳍部延伸方向割线(如图1中BB1割线所示)的剖面结构示意图，提供基底(未标示)，所述基底上具有栅极结构300(如图6所示)，所述栅极结构300两侧的基底内具有源漏掺杂区(未标示)，所述栅极结构300露出的基底上具有层间介质层(未标示)，所述层间介质层覆盖所述栅极结构300顶部。
本实施例中，所述基底用于形成鳍式场效应晶体管，因此提供基底的步骤中，所述基底包括衬底100、以及位于所述衬底100上分立的鳍部110。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面衬底。
所述衬底100为后续形成鳍式场效应晶体管提供工艺平台。本实施例中，所述衬底100包括用于形成P型器件的第一区域I以及用于形成N型器件的第二区域II。在其他实施例中，所述衬底可以仅包括第一区域或者仅包括第二区域。所述第一区域I和第二区域II可以为相邻区域或不相邻区域。本实施例中，所述第一区域I和第二区域II为相邻区域。
本实施例中，所述基底为含硅基底。具体地，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的鳍部掩膜层200(如图2所示)；以所述鳍部掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及位于所述衬底100上分立的鳍部110。形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，在后续的平坦化处理工艺时，所述鳍部掩膜层200顶部用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
结合参考图3，需要说明的是，为了电隔离相邻鳍部110以及相邻器件，所述鳍部110露出的衬底100上还具有隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。具体地，形成所述隔离结构101的步骤包括：在所述鳍部110露出的衬底100上填充隔离膜，所述隔离膜顶部高于所述鳍部掩膜层200(如图2所示)顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；回刻部分厚度的剩余隔离膜以形成隔离结构101；去除所述鳍部掩膜层200。
本实施例中，形成所述栅极结构300的工艺为后形成高k栅介质层后形成栅电极层(high k last metal gate last)工艺。在其他实施例中，形成所述栅极结构的工艺还可以为先形成高k栅介质层先形成栅电极层(high k first metal gate first)工艺。以下结合附图，对形成所述栅极结构300、源漏掺杂区和层间介质层的步骤做详细说明。
参考图4，形成横跨所述鳍部110且覆盖鳍部110部分顶部表面和侧壁表面的伪栅结构(dummy gate)150。
所述伪栅结构150为后续形成所述栅极结构300占据空间位置。所述伪栅结构150为单层结构或叠层结构。所述伪栅结构150包括伪栅层；或者所述伪栅结构150包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
需要说明的是，形成所述伪栅结构150后，所述形成方法还包括：在所述伪栅结构150的侧壁上形成侧墙130。所述侧墙130用于保护所述伪栅结构150，还用于定义后续源漏掺杂区的位置。所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
继续参考图4，在所述伪栅结构150两侧的鳍部110内形成源漏掺杂区(未标示)。
具体地，位于所述第一区域I伪栅结构两侧鳍部110内的源漏掺杂区为第一源漏掺杂区(图未示)，位于所述第二区域II伪栅结构两侧鳍部110内的源漏掺杂区为第二源漏掺杂区(图未示)。
本实施例中，通过选择性外延工艺(EPI)形成所述源漏掺杂区。具体地，形成所述源漏掺杂区的步骤包括：在所述第一区域I伪栅结构两侧的鳍部110内形成第一外延层112，且在形成所述第一外延层112的过程中原位自掺杂P型离子，以形成所述第一源漏掺杂区；在所述第二区域II伪栅结构两侧的鳍部110内形成第二外延层122，且在形成所述第二外延层122的过程中原位自掺杂N型离子，以形成所述第二源漏掺杂区。
所述第一外延层112的材料可以为Si或SiGe，所述P型离子包括B、Ga和In中的一种或多种。本实施例中，所述第一外延层112的材料为Si，所述P型离子为Ge离子，即所述第一源漏掺杂区的掺杂离子为Ge离子。Ge的掺杂浓度根据实际工艺需求而定。本实施例中，Ge的原子百分比含量为35％至65％。其中，Ge的原子百分比含量指的是Ge的总原子个数占Si和Ge的总原子个数的百分比。
所述第二外延层122的材料可以为Si或SiC，所述N型离子包括P、Sb和As中的一种或多种。本实施例中，所述第二外延层122的材料为Si，所述N型离子为P离子，即所述第二源漏掺杂区的掺杂离子为P离子。P离子的掺杂浓度根据实际工艺需求而定。本实施例中，P离子的掺杂浓度为1E21atom/cm3至3E21atom/cm3。
需要说明的是，在其他实施例中，还可以采用离子掺杂的非外延层方式，即通过直接对所述第一区域伪栅结构两侧鳍部进行离子掺杂以形成第一源漏掺杂区，通过直接对所述第二区域伪栅结构两侧鳍部进行离子掺杂以形成所述第二源漏掺杂区。
继续参考图4，在所述伪栅结构150露出的基底上形成底部介质层102，所述底部介质层102露出所述伪栅结构150顶部。
所述底部介质层102作为所述层间介质层的一部分，用于实现相邻半导体结构之间的电隔离，还用于为后续形成与所述源漏掺杂区电连接的接触孔插塞提供工艺平台，且还用于形成栅极开口，以定义后续所形成栅极结构300(如图6所示)的尺寸和位置。
所述底部介质层102的材料为绝缘材料。本实施例中，所述底部介质层102的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅。本实施例中，形成所述底部介质层102后，所述底部介质层102顶部与所述伪栅结构150顶部齐平。
参考图5，去除所述伪栅结构150(如图4所示)，在所述底部介质层102内形成栅极开口151。
所述栅极开口151为后续形成所述栅极结构300(如图6所示)提供空间位置。具体地，形成所述栅极开口的步骤包括：去除所述伪栅结构150，在所述第一区域I以及第二区域II的底部介质层102内形成栅极开口151。
参考图6，在所述栅极开口151(如图5所示)中形成栅极结构300。
所述栅极结构300为所述半导体结构的金属栅极结构(metal gate)，用于控制所述半导体结构沟道的导通和截断。具体的，在所述栅极开口151中形成栅极结构300的步骤包括：在所述栅极开口151露出的基底上形成栅介质层(未标示)；在所述栅介质层上形成金属层(未标示)。其中，所述栅极开口151露出所述鳍部110部分的顶部表面和侧壁表面，所以所述栅极结构300横跨所述鳍部110且覆盖所述鳍部110的部分顶部表面和侧壁表面，且所述栅极结构300的顶部与所述底部介质层102的顶部齐平。
所述栅介质层为高k栅介质层(未标示)。所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述金属层的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
需要说明的是，本实施例中，所述栅极结构300顶部和所形成的层间介质层(未标示)之间还具有阻挡210，因此结合参考图7和图8，形成所述栅极结构300后，所述形成方法还包括：在所述栅极结构300顶部形成阻挡层210(如图8所示)。
后续步骤包括在所述层间介质层内形成露出所述源漏掺杂区的第一接触开口；在所述栅极结构300上形成贯穿所述层间介质层的第二接触开口；形成所述第一接触开口和第二接触开口后，对所述源漏掺杂区进行预非晶化注入工艺。所述阻挡层210对注入离子具有阻挡作用，所述阻挡层210用于对所述栅极结构300起到保护作用，避免所述预非晶化注入工艺对所述栅极结构300造成离子污染的问题。
本实施例中，所述阻挡层210的材料为氮化硅。在其他实施例中，所述阻挡层的材料还可以为氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或无定形碳。
需要说明的是，所述阻挡层210的厚度不宜过小，也不宜过大。如果所述阻挡层210的厚度过小，在后续预非晶化注入工艺过程中，难以阻挡注入离子；如果所述阻挡层210的厚度过大，相应会增加后续刻蚀所述阻挡层210的工艺难度。为此，本实施例中，所述阻挡层210的厚度为5nm至20nm。
还需要说明的是，为了避免在形成所述阻挡层210时额外采用光罩，以降低制造成本，形成所述阻挡层210的步骤包括：形成所述栅极结构300和底部介质层102后，去除部分厚度的所述栅极结构300，在所述底部介质层102内形成凹槽301(如图7所示)；在所述凹槽301内填充阻挡材料，所述阻挡材料还位于所述底部介质层102的顶部；研磨去除位于所述底部介质层102顶部的阻挡材料，所述凹槽301中的剩余阻挡材料作为阻挡层210，所述阻挡层210顶部与所述底部介质层102顶部齐平。其中，所述栅极结构300的去除量根据所述阻挡层210的厚度而定，且所述阻挡层210的厚度设定合理，即所述栅极结构300的去除量设定合理，从而在保证所述阻挡层210对所述栅极结构300的保护作用的同时，避免对所述栅极结构300的质量和性能造成不良影响。
继续参考图8，在所述底部介质层102和所述阻挡层210上形成顶部介质层103。
本实施例中，所述顶部介质层103和所述底部介质层102构成所述层间介质层(未标示)。所述顶部介质层103用于实现相邻半导体结构之间的电隔离，还用于为后续形成与所述栅极结构300电连接的接触孔插塞提供工艺平台。
所述顶部介质层103的材料为绝缘材料。本实施例中，为了提高工艺兼容性，所述顶部介质层103的材料和所述底部介质层102的材料相同，所述顶部介质层103的材料为氧化硅。在其他实施例中，所述顶部介质层的材料还可以为氮化硅或氮氧化硅。
在其他实施例中，当采用先形成高k栅介质层先形成栅电极层的工艺时，相应的，在所述栅极结构两侧的鳍部内形成源漏掺杂区后，在所述栅极结构露出的基底上形成底部介质层，所述底部介质层露出所述栅极结构顶部；在所述栅极结构顶部形成阻挡层；在所述底部介质层和所述阻挡层上形成顶部介质层，所述顶部介质层和所述底部介质层构成所述层间介质层。
参考图9，在所述栅极结构300两侧的层间介质层(未标示)内形成露出所述源漏掺杂区(未标示)的第一接触开口410。
所述第一接触开口410为后续形成与所述源漏掺杂区电连接的接触孔插塞提供空间位置。所述第一区域I的第一接触开口410露出所述第一源漏掺杂区(未标示)，所述第二区域II的第一接触开口410露出所述第二源漏掺杂区(未标示)。
具体地，采用干法刻蚀的方式去除所述第一源漏掺杂区上方以及第二源漏掺杂区上方的顶部介质层103和底部介质层102。本实施例中，所述第一接触开口410采用非自对准工艺形成。所以在刻蚀所述顶部介质层103和底部介质层102之前，还在部分所述顶部介质层103上形成图形层；在形成所述第一接触开口410的步骤中，以所述图形层为掩膜进行刻蚀。在其他实施例中，所述第一接触开口也可以通过自对准工艺形成。
参考图10至图12，形成贯穿所述栅极结构300上方层间介质层(未标示)的第二接触开口420(如图12所示)。
所述第二接触开口420为后续形成与所述栅极结构300电连接的接触孔插塞提供空间位置。所述第一区域I的第二接触开口420贯穿所述第一区域I栅极结构300上方的顶部介质层103，所述第二区域II的第二接触开口420贯穿所述第二区域II栅极结构300上方的顶部介质层103。
具体地，形成所述第二接触开口420的步骤包括：在所述第一接触开口410(如图9所示)内形成填充层330，所述填充层330还覆盖所述层间介质层顶部；在所述栅极结构300上方的填充层330上形成图形化的光刻胶层(图未示)；以所述光刻胶层为掩膜，刻蚀所述填充层330和层间介质层，形成贯穿所述栅极结构300上方层间介质层的第二接触开口420；去除所述光刻胶层和填充层330。
所述填充层330具有良好的填充效果，所述填充层330还可以为形成所述光刻胶层提供平坦面。本实施例中，所述填充层330的材料为有机介电材料(ODL)。在其他实施例中，所述填充层还可以为底部抗反射层材料(BARC)、深紫外光吸收氧化硅材料(DUO)或无定形碳(a-Si)。
形成所述第二接触开口420后，采用灰化工艺去除所述光刻胶层和填充层330，并在去除所述光刻胶层和填充层330后，对所述第二接触开口420进行清洗处理，以去除有机残留物或聚合物(polymer)。其中，所述灰化工艺所采用的气体包括O2和CO2。
需要说明的是，在进行所述灰化工艺之前，未对所述源漏掺杂区(图未示)进行预非晶化注入工艺，即所述第一接触开口410底部未形成无定型层，所述第一接触开口410底部的材料为单晶硅(crystal Si)，且所述第一接触开口410底部容易形成自然氧化层(native oxide)，因此所述灰化工艺对所述第一接触开口410底部材料的氧化程度较小，对后续金属硅化物层形成工艺的影响也相应较小。
还需要说明的是，所述栅极结构300顶部形成有保护层210，因此刻蚀所述填充层330和层间介质层时，以所述保护层210作为刻蚀停止层，所述第二接触开口420露出所述护层210。
参考图13，形成所述第二接触开口420后，对所述源漏掺杂区(图未示)进行预非晶化注入工艺500。
具体地，对所述第一源漏掺杂区和第二源漏掺杂区进行所述预非晶化注入工艺500，且所述预非晶化注入工艺500为无掩膜注入工艺。通过所述预非晶化注入工艺500，不仅有利于降低所述源漏掺杂区和沟道区的肖特基势垒高度，还可以将所述第一接触开口420底部部分厚度的第一外延层112和第二外延层122转化为非晶硅层510，从而有利于提高后续金属硅化物层的形成质量以及质量均一性。
所述预非晶化注入工艺500的参数根据实际工艺需求而定。本实施例中，所述预非晶化注入工艺500的参数包括：注入离子为Ge离子，注入的离子能量为3KeV至10KeV，注入的离子剂量为1E14atom/cm2至3E15atom/cm2。
需要说明的是，结合参考图14，在所述预非晶化注入工艺500(如图13所示)后，所述形成方法还包括：刻蚀所述第二接触开口420底部的阻挡层210，使所述第二接触开口420贯穿所述阻挡层210并露出所述栅极结构300顶部。
通过刻蚀所述第二接触开口420底部的阻挡层210以露出所述栅极结构300，为后续形成与所述栅极结构300电连接的接触孔插塞提供工艺基础。本实施例中，采用无掩膜的干法刻蚀工艺刻蚀所述第二接触开口420底部的阻挡层210，所述干法刻蚀工艺对所述阻挡层210的刻蚀速率远大于对所述源漏掺杂区的刻蚀速率、对所述层间介质层的刻蚀速率，从而可以减小对所述源漏掺杂区和层间介质层的刻蚀损耗。
参考图15，在所述预非晶化注入工艺500(如图13所示)后，在所述第一接触开口410的底部形成金属硅化物层530。
后续步骤包括在所述第一区域I和第二区域II的第一接触开口410中形成第一接触孔插塞，所述第一接触孔插塞用于与所述源漏掺杂区实现电连接，所述金属硅化物层530用于减小接触区域的接触电阻。
本实施例中，形成所述金属硅化物层530的步骤包括：在所述第一接触开口410表面保形覆盖金属层(图未示)；形成所述金属层后，对所述基底进行退火处理，使所述金属层与所述含Si基底反应，将所述金属层转化为金属硅化物层530。具体到本实施例中，所述金属层与所述第一外延层112和第二外延层122中的Si反应，以形成所述金属硅化物层640。本实施例中，所述金属层的材料为Ti，因此在所述退火处理的过程中，所述金属层中的Ti原子与所述第一外延层112和第二外延层122中的Si原子相互扩散并反应，从而形成材料为TiSi的金属硅化物层530。在其他实施例中，所述金属层还可以为Ni，相应的，所形成的金属硅化物层的材料为NiSi。
在其他一些实施例中，当采用非外延工艺形成所述源漏掺杂区时，即不形成所述第一外延层和第二外延层时，相应的，所述金属层中的Ti原子与所述衬底中的Si原子相互扩散并反应。
本实施例中，所述退火处理为激光退火处理，所述激光退火处理的工艺压强为一个标准大气压，退火温度为700℃至1000℃。在其他实施例中，所述退火处理还可以为快速热退火处理。
所述金属硅化物层530的厚度根据实际工艺而定。本实施例中，为了使所形成半导体器件的电学性能满足工艺需求，所述金属硅化物层530的厚度为
Figure BDA0001263509920000132
至
Figure BDA0001263509920000131
本实施例中，采用物理气相沉积工艺形成所述金属层，所述金属层还位于所述第一接触开口410侧壁，且还位于所述第二接触开口420的底部和侧壁；其中，形成所述金属硅化物层530的步骤中，位于所述第一接触开口410底部的金属层与硅发生反应，且形成所述金属硅化物层530后，保留位于所述第一接触开口410侧壁、第二接触开口420底部和侧壁的金属层。在其他实施例中，形成所述金属层的工艺还可以为化学气相沉积工艺或原子层沉积工艺。
本实施例中，为了提高所述金属硅化物层530的形成质量，使所述金属硅化物层530与所述源漏掺杂区可以较好地实现电连接，形成所述金属层之前，所述形成方法还包括：对所述第一接触开口410进行预清洗工艺。通过所述预清洗工艺，可去除所述第一接触开口410内的自然氧化层，为形成所述金属层提供良好的界面态。具体地，所述预清洗工艺为SiCoNi工艺，所述SiCoNi工艺所采用的主刻蚀气体为气态氢氟酸。
本实施例中，在形成所述金属层后，对所述基底进行退火处理之前，所述形成方法还包括：在所述金属层上形成衬垫阻挡层520。所述衬垫阻挡层520的作用在于：一方面，可以防止后续在所述第一接触开口410中形成第一接触孔插塞时所采用的反应物与所述第一外延层112和第二外延层122发生反应，也可以防止所采用的反应物与所形成的金属硅化物层530发生反应；另一方面，所述衬垫阻挡层520用于在后续形成第一接触孔插塞时，提高导电材料在所述第一接触开口410内的粘附性，即所述衬垫阻挡层520可以起到接触孔衬垫层的作用。本实施例中，所述衬垫阻挡层520的材料为TiN。
此外，所述第一区域I栅极结构300上方的层间介质层内、以及所述第二区域II栅极结构300上方的层间介质层内形成有第二接触开口420，因此对所述第一接触开口410进行预清洗工艺的步骤中，还对所述第二接触开口420进行所述预清洗工艺；形成所述阻挡层520的步骤中，还在所述第二接触开口420内的金属层上形成所述阻挡层520。
参考图16，形成所述金属硅化物层530后，在所述第一接触开口410(如图15所示)内形成与所述源漏掺杂区(未标示)电连接的第一接触孔插塞540，在所述第二接触开口420(如图15所示)内形成与所述栅极结构300电连接的第二接触孔插塞550。
所述第一接触孔插塞540与所述源漏掺杂区实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接；所述第二接触孔插塞550与所述栅极结构300实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
具体地，形成所述第一接触孔插塞540和第二接触孔插塞550的步骤包括：向所述第一区域I的第一接触开口410和第二接触开口420、所述第二区域II的第一接触开口410和第二接触开口420中填充导电材料，所述导电材料还位于所述顶部介质层103顶部；对所述导电材料进行平坦化处理，去除高于所述顶部介质层103顶部的导电材料，在所述第一接触开口410内形成第一接触孔插塞540，在所述第二接触开口420内形成第二接触孔插塞550。
本实施例中，所述第一接触孔插塞540和第二接触孔插塞550的材料为均W，可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述第一接触孔插塞540和第二接触孔插塞550。在其他实施例中，所述第一接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料，所述第二接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
参考图17，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底，所述基底上具有栅极结构700，所述栅极结构700两侧的基底内具有源漏掺杂区(未标示)，所述栅极结构700顶部具有阻挡层710，所述栅极结构700露出的基底上具有层间介质层602，所述层间介质层602覆盖所述阻挡层710顶部；第一接触开口(图未示)，位于所述栅极结构700两侧的层间介质层602内且露出所述源漏掺杂区；第二接触开口(图未示)，贯穿所述栅极结构700上方的层间介质层602和阻挡层710并露出所述栅极结构700顶部；金属硅化物层730，位于所述第一接触开口底部；与所述源漏掺杂区电连接的第一接触孔插塞740，位于所述金属硅化物层730上且位于所述第一接触开口内；与所述栅极结构700电连接的第二接触孔插塞750，位于所述第二接触开口内。
本实施例中，所述半导体结构为鳍式场效应晶体管，因此所述基底包括衬底600、以及位于所述衬底600上分立的鳍部610。在其他实施例中，所述半导体结构为平面晶体管，相应的，所述基底为平面衬底。
所述衬底600为鳍式场效应晶体管的形成提供工艺平台。本实施例中，所述衬底600包括具有P型器件的第一区域I以及具有N型器件的第二区域II。在其他实施例中，所述基底还可以仅包括第一区域或者仅包括第二区域。所述第一区域I和第二区域II可以为相邻区域，也可以为不相邻区域。本实施例中，所述第一区域I和第二区域II为相邻区域。
本实施例中，所述基底为含硅基底。具体地，所述衬底600为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍部610的材料与所述衬底600的材料相同。本实施例中，所述鳍部610的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，为了电隔离相邻鳍部610以及相邻器件，所述半导体结构还包括：位于相邻所述鳍部610之间衬底600上的隔离结构601，所述隔离结构601覆盖所述鳍部610的部分侧壁，且所述隔离结构601顶部低于所述鳍部610顶部。本实施例中，所述隔离结构601的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述栅极结构700为所述半导体结构的金属栅极结构(metal gate)，所述第一区域I的栅极结构700横跨所述第一区域I的鳍部610，且覆盖所述第一区域I鳍部610的部分侧壁表面和顶部表面；所述第二区域II的栅极结构700横跨所述第二区域II的鳍部610，且覆盖所述第二区域II鳍部610的部分侧壁表面和顶部表面。具体地，所述栅极结构700包括：横跨所述鳍部610的栅介质层(未标示)，所述栅介质层覆盖所述鳍部610的部分顶部表面和侧壁表面；位于所述栅介质层上的金属层(未标示)。
所述栅介质层为高k栅介质层(未标示)。所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述金属层的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
需要说明的是，所述半导体结构还包括：位于所述栅极结构700侧壁上的侧墙630，所述侧墙630用于保护所述栅极结构700，还用于定义所述源漏掺杂区的位置。所述侧墙630的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙630可以为单层结构或叠层结构。本实施例中，所述侧墙630为单层结构，所述侧墙630的材料为氮化硅。
所述阻挡层710对注入离子具有阻挡作用。因此在半导体制造过程中，可以在形成位于所述栅极结构700两侧的层间介质层602内且露出所述源漏掺杂区的第一接触开口、以及贯穿所述栅极结构700上方层间介质层602的第二接触开口之后，对所述源漏掺杂区进行预非晶化注入工艺；所述阻挡层710可以在所述预非晶化注入工艺过程中对所述栅极结构700起到保护作用，避免所述预非晶化注入工艺对所述栅极结构700造成离子污染的问题。
本实施例中，所述阻挡层710的材料为氮化硅。在其他实施例中，所述阻挡层的材料还可以为氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或无定形碳。
需要说明的是，所述阻挡层710的厚度不宜过小，也不宜过大。如果所述阻挡层710的厚度过小，在所述预非晶化注入工艺过程中，难以阻挡注入离子；如果所述阻挡层710的厚度过大，相应会增加刻蚀所述阻挡层210的工艺难度。为此，本实施例中，所述阻挡层710的厚度为5nm至20nm。
还需要说明的是，为了避免在形成所述阻挡层710时额外采用光罩，以降低制造成本，所述栅极结构700的顶部低于所述侧墙630的顶部；相应的，所述阻挡层710位于所述侧墙630和栅极结构700围成的凹槽内，所述阻挡层710顶部与所述侧墙630顶部齐平。
所述源漏掺杂区位于所述栅极结构700两侧的鳍部610内。其中，位于所述第一区域I栅极结构700两侧鳍部610内的源漏掺杂区为第一源漏掺杂区(图未示)，位于所述第二区域II栅极结构700两侧鳍部610内的源漏掺杂区为第二源漏掺杂区(图未示)。
本实施例中，所述半导体结构还包括：位于所述第一区域I栅极结构700两侧鳍部610内的第一外延层612；位于所述第二区域II栅极结构700两侧鳍部610内的第二外延层622；其中，所述第一源漏掺杂区位于所述第一外延层612内，所述第二源漏掺杂区位于所述第二外延层622内。
所述第一外延层612的材料可以为Si或SiGe，所述第一源漏掺杂区的掺杂离子包括B、Ga和In中的一种或多种。本实施例中，所述第一外延层612的材料为Si，所述第一源漏掺杂区的掺杂离子为Ge离子。Ge的掺杂浓度根据实际工艺需求而定。本实施例中，Ge的原子百分比含量为35％至65％。其中，Ge的原子百分比含量指的是Ge的总原子个数占Si和Ge的总原子个数的百分比。
所述第二外延层622的材料可以为Si或SiC，所述第二源漏掺杂区的掺杂离子包括P、Sb和As中的一种或多种。本实施例中，所述第二外延层622的材料为Si，所述第二源漏掺杂区的掺杂离子为P离子。P离子的掺杂浓度根据实际工艺需求而定。本实施例中，P离子的掺杂浓度为1E21atom/cm3至3E21atom/cm3。
在其他实施例中，所述第一区域栅极结构两侧鳍部内可以不具有第一外延层，所述第二区域栅极结构两侧鳍部内可以不具有第二外延层；因此，所述第一源漏掺杂区可以位于所述第一区域的鳍部内，所述第二源漏掺杂区可以位于所述第二区域的鳍部内。
所述层间介质层602用于实现相邻半导体结构之间的电隔离，还用于定义所述第一接触开口和第二接触开口的尺寸和位置。所述层间介质层602的材料为绝缘材料。本实施例中，所述层间介质层602的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
所述第一接触开口为所述第一接触孔插塞740的形成提供空间位置。所述第一区域I的第一接触开口露出所述第一源漏掺杂区(未标示)，所述第二区域II的第一接触开口露出所述第二源漏掺杂区(未标示)。所述第二接触开口为所述第二接触孔插塞750的形成提供空间位置。所述第一区域I的第二接触开口贯穿所述第一区域I栅极结构700上方的层间介质层602和阻挡层710，所述第二区域II的第二接触开口贯穿所述第二区域II栅极结构700上方的层间介质层602和阻挡层710。
本实施例中，所述金属硅化物层730位于所述第一接触开口底部，用于减小所述第一接触孔插塞740与所述源漏掺杂区接触区域的接触电阻。所述第一区域I的金属硅化物层730通过所述第一外延层612与金属层(图未示)反应转化而来，所述第二区域II的金属硅化物层730通过所述第二外延层622与金属层反应转化而来。需要说明的是，为了降低工艺难度，在所述金属层的形成过程中，所述金属层还位于所述第一接触开口的侧壁、以及第二接触开口的底部和侧壁，且在形成所述金属硅化物层730后保留剩余所述金属层。
本实施例中，所述金属硅化物层730的材料为TiSi。在其他实施例中，所述金属硅化物层的材料为NiSi。所述金属硅化物层730的厚度根据实际工艺需求而定。本实施例中，为了使得所形成半导体器件的电学性能满足工艺需求，所述金属硅化物层730的厚度为
Figure BDA0001263509920000191
至
Figure BDA0001263509920000192
还需要说明的是，所述半导体结构还包括：位于所述第一接触开口和第二接触开口中金属层上的衬垫阻挡层720。所述衬垫阻挡层720的作用在于：一方面，防止形成所述第一接触孔插塞740所采用的反应物与所述第一外延层612和第二外延层622发生反应，也可以防止所采用的反应物与所述金属硅化物层730发生反应；另一方面，所述衬垫阻挡层720用于提高形成所述第一接触孔插塞740和第二接触孔插塞750所采用的导电材料在所述第一接触开口和第二接触开口内的粘附性，即所述衬垫阻挡层720可以起到接触孔衬垫层的作用。本实施例中，所述衬垫阻挡层720的材料为TiN。
所述第一接触孔插塞740与所述源漏掺杂区实现电连接，所述第二接触孔插塞750与所述栅极结构700实现电连接，所述第一接触孔插塞740和第二接触孔插塞750用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述第一接触孔插塞740和第二接触孔插塞750的材料为均为W。在其他实施例中，所述第一接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料，所述第二接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
在半导体制造过程中，通常在形成所述第一接触开口后，对源漏掺杂区进行预非晶化注入工艺以在所述第一接触开口底部的无定型层，通过本发明所述半导体结构，可以先形成第二接触开口后进行预非晶化注入工艺，以避免所述无定型层在所述第二接触开口的形成过程中发生氧化，从而避免出现难以形成所述金属硅化物层的问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述栅极结构露出的基底上具有层间介质层，所述层间介质层覆盖所述栅极结构顶部；
在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口；
形成贯穿所述栅极结构上方层间介质层的第二接触开口；
形成所述第二接触开口后，对所述源漏掺杂区进行预非晶化注入工艺；
在所述预非晶化注入工艺后，在所述第一接触开口的底部形成金属硅化物层；
形成所述金属硅化物层后，在所述第一接触开口内形成与所述源漏掺杂区电连接的第一接触孔插塞，在所述第二接触开口内形成与所述栅极结构电连接的第二接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述预非晶化注入工艺的参数包括：注入离子为Ge离子，注入的离子能量为3KeV至10KeV，注入的离子剂量为1E14atom/cm2至3E15atom/cm2。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底用于形成P型器件，所述源漏掺杂区的掺杂离子包括Ge离子，Ge的原子百分比含量为35％至65％；
或者，
所述基底用于形成N型器件，所述源漏掺杂区的掺杂离子包括P离子，P离子的掺杂浓度为1E21atom/cm3至3E21atom/cm3。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一接触开口和第二接触开口之前，所述栅极结构顶部和层间介质层之间还具有阻挡层；
形成贯穿所述栅极结构上方层间介质层的第二接触开口的步骤中，所述第二接触开口露出所述阻挡层；
在所述预非晶化注入工艺后，在所述第一接触开口的底部形成金属硅化物层之前，所述形成方法还包括：刻蚀所述第二接触开口底部的阻挡层，使所述第二接触开口贯穿所述阻挡层并露出所述栅极结构顶部。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或无定形碳。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为5nm至20nm。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，所述层间介质层包括：位于所述栅极结构露出的基底上的底部介质层，所述底部介质层露出所述阻挡层顶部；位于所述底部介质层和所述阻挡层上的顶部介质层；
在形成所述阻挡层之前，所述底部介质层的顶部与所述栅极结构的顶部齐平；
形成所述阻挡层的步骤包括：形成所述栅极结构和底部介质层后，去除部分厚度的所述栅极结构，在所述底部介质层内形成凹槽；在所述凹槽内填充阻挡材料，所述阻挡材料还位于所述底部介质层的顶部；研磨去除位于所述底部介质层顶部的阻挡材料，所述凹槽中的剩余阻挡材料作为阻挡层，所述阻挡层顶部与所述底部介质层顶部齐平。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的工艺为先形成高k栅介质层先形成栅电极层工艺或者后形成高k栅介质层后形成栅电极层工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二接触开口的步骤包括：在所述第一接触开口中形成填充层，所述填充层还位于所述层间介质层顶部；在所述栅极结构上方的填充层上形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述填充层和层间介质层，形成贯穿所述栅极结构上方层间介质层的第二接触开口；形成所述第二接触开口后，去除所述光刻胶层和填充层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底为含Si基底，形成所述金属硅化物层的步骤包括：在所述第一接触开口表面保形覆盖金属层；形成所述金属层后，对所述基底进行退火处理，使所述金属层与所述含Si基底反应，将所述金属层转化为金属硅化物层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属硅化物层的材料为TiSi或NiSi。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属硅化物层的厚度为
Figure FDA0001263509910000031
至
Figure FDA0001263509910000032
13.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底、以及位于所述衬底上分立的鳍部；
所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和顶部表面；
所述源漏掺杂区位于所述栅极结构两侧的鳍部内。
14.一种半导体结构，其特征在于，包括：
基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，所述栅极结构顶部具有阻挡层，所述栅极结构露出的基底上具有层间介质层，所述层间介质层覆盖所述阻挡层顶部；
第一接触开口，位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区；
第二接触开口，贯穿所述栅极结构上方的层间介质层和阻挡层并露出所述栅极结构顶部；
金属硅化物层，位于所述第一接触开口底部；
与所述源漏掺杂区电连接的第一接触孔插塞，位于所述金属硅化物层上且位于所述第一接触开口内；
与所述栅极结构电连接的第二接触孔插塞，位于所述第二接触开口内。
15.如权利要求14所述的半导体结构，其特征在于，所述阻挡层的材料为氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅或无定形碳。
16.如权利要求14所述的半导体结构，其特征在于，所述阻挡层的厚度为5nm至20nm。
17.如权利要求14所述的半导体结构，其特征在于，所述基底具有P型器件，
所述源漏掺杂区的掺杂离子包括Ge离子，Ge的原子百分比含量为35％至65％；
或者，
所述基底具有N型器件，所述源漏掺杂区的掺杂离子包括P离子，P离子的掺杂浓度为1E21atom/cm3至3E21atom/cm3。
18.如权利要求14所述的半导体结构，其特征在于，所述金属硅化物层的材料为TiSi或NiSi。
19.如权利要求14所述的半导体结构，其特征在于，所述金属硅化物层的厚度为
Figure FDA0001263509910000041
至
Figure FDA0001263509910000042
20.如权利要求14所述的半导体结构，其特征在于，所述基底包括衬底、以及位于所述衬底上分立的鳍部；
所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和顶部表面；
所述源漏掺杂区位于所述栅极结构两侧的鳍部内。
CN201710226882.7A 2017-04-06 2017-04-06 半导体结构及其形成方法 Active CN108695257B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710226882.7A CN108695257B (zh) 2017-04-06 2017-04-06 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710226882.7A CN108695257B (zh) 2017-04-06 2017-04-06 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN108695257A CN108695257A (zh) 2018-10-23
CN108695257B true CN108695257B (zh) 2020-11-27

Family

ID=63843130

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710226882.7A Active CN108695257B (zh) 2017-04-06 2017-04-06 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108695257B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111106158B (zh) * 2018-10-29 2023-11-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111627854B (zh) * 2019-02-27 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111863592B (zh) * 2019-04-29 2023-11-10 中芯国际集成电路制造(上海)有限公司 研磨后清洗方法以及半导体结构的形成方法
CN111863723B (zh) * 2019-04-30 2024-05-31 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112735949B (zh) * 2019-10-29 2023-06-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113745149A (zh) * 2020-05-29 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113809007B (zh) * 2020-06-11 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023000163A1 (zh) * 2021-07-20 2023-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541705B1 (ko) * 2002-10-30 2006-01-16 매그나칩 반도체 유한회사 반도체소자의 제조방법
CN103579112A (zh) * 2012-08-03 2014-02-12 中芯国际集成电路制造(上海)有限公司 Cmos及其形成方法
CN103579234A (zh) * 2012-08-03 2014-02-12 中国科学院微电子研究所 一种半导体结构及其制造方法
CN105633104A (zh) * 2014-10-28 2016-06-01 中芯国际集成电路制造(上海)有限公司 图像传感器及其形成方法
CN105632906A (zh) * 2014-10-27 2016-06-01 中国科学院微电子研究所 自对准接触制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100541705B1 (ko) * 2002-10-30 2006-01-16 매그나칩 반도체 유한회사 반도체소자의 제조방법
CN103579112A (zh) * 2012-08-03 2014-02-12 中芯国际集成电路制造(上海)有限公司 Cmos及其形成方法
CN103579234A (zh) * 2012-08-03 2014-02-12 中国科学院微电子研究所 一种半导体结构及其制造方法
CN105632906A (zh) * 2014-10-27 2016-06-01 中国科学院微电子研究所 自对准接触制造方法
CN105633104A (zh) * 2014-10-28 2016-06-01 中芯国际集成电路制造(上海)有限公司 图像传感器及其形成方法

Also Published As

Publication number Publication date
CN108695257A (zh) 2018-10-23

Similar Documents

Publication Publication Date Title
CN108695257B (zh) 半导体结构及其形成方法
US8012817B2 (en) Transistor performance improving method with metal gate
US9991123B2 (en) Doped protection layer for contact formation
CN108257916B (zh) 半导体结构及其形成方法
US20110227170A1 (en) Mosfet structure and method of fabricating the same
CN106158747B (zh) 半导体结构及其形成方法
CN109148278B (zh) 半导体结构及其形成方法
CN109148578B (zh) 半导体结构及其形成方法
US20240162303A1 (en) Gate Structures in Transistors and Method of Forming Same
CN110364483B (zh) 半导体结构及其形成方法
CN108257917B (zh) 半导体结构及其形成方法
CN109216278B (zh) 半导体结构及其形成方法
US20240136228A1 (en) Ion Implantation For Nano-FET
US20230268442A1 (en) Semiconductor Device and Method of Manufacture
US20220278199A1 (en) Contact structure for semiconductor device and method
CN108010846B (zh) 用于改善短沟道效应的方法以及半导体结构
US20220123111A1 (en) Method of Implantation for Semiconductor Device
CN108630683B (zh) 半导体结构及其形成方法
CN109427675B (zh) 半导体结构及其形成方法
CN113327978A (zh) 半导体结构及其形成方法
US11915937B2 (en) Fluorine incorporation method for nanosheet
CN108573923B (zh) 半导体结构及其形成方法
US20230066477A1 (en) Gate structures in transistors and method of forming same
CN113745111B (zh) 半导体器件及其形成方法
US20240113164A1 (en) Film modification for gate cut process

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant