CN110349947A - 半导体装置、其设计方法及包括其的*** - Google Patents
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Abstract
本发明提供了一种半导体装置，包括第一布局图案，所述第一布局图案包括第一标准单元，所述第一标准单元包括：多条第一信号线，设置为相互平行并且每条第一信号线的中心位于相应的第一布线轨道上；以及两条第一电源线，平行地设置在所述多条第一信号线的相对两侧并且具有相同的宽度；以及其中，所述两条第一电源线的中心线限定为所述第一标准单元的边界。该半导体装置通过改变布线轨道，缩小标准单元，同时增加缩小的标准单元的电源线的宽度来解决布线问题和电迁移。本发明还提供了半导体装置的设计方法及包括半导体装置的***。
Description
技术领域
本发明一般地涉及半导体技术领域，更具体地，半导体装置、其设计方法及包括其的***。
背景技术
当前使集成电路(IC)小型化的趋势已经产生了更小的器件，该更小的器件消耗更少的功率，甚至以更高速度提供更多功能。小型化工艺也已导致更严格的设计和制造规范以及可靠性挑战。各个电子设计自动化(EDA)工具生成、优化和验证用于集成电路的标准单元布局设计，同时确保满足标准单元布局设计和制造规范。
在现有技术中，在16条布线轨道(routing track)1-16上设计的半导体装置的第二金属层的布局图案。将信号线与电源线VSS和VDD进行整体设计会存在以下布线和电迁移问题：当将信号线和VSS和VDD电源线的中心均放置在布线轨道1-16上时，如果该布局图案划分边界或者缩小标准单元，则一些边界位于电源线VSS的中心，但是存在一些边界位于VDD电源线之外，所以缩小标准单元的会存在布线和电迁移问题。当电源线VDD和VSS的宽度增加时，将电源线VSS的中心放置在布线轨道1和16上，但是电源线的中心无法放置在布线轨道上，也会存在布线问题。其中，电迁移是金属线在电流和温度作用下产生的金属迁移现象，它可能使金属线断裂，从而影响芯片的正常工作。
例如，在现有技术中，第一金属层和第二金属层中的VSS为32nm，VDD为64nm。同一层中的电源线VSS与电源线VDD的宽度不同，例如电源线VDD与信号线之间的间隙非常大，信号线和电源线VSS中相邻导线之间的间隙较小，布线不均匀，当缩小标准单元时容易导致电迁移问题和布线问题。而且不均匀布线在半导体器件的制造过程中很难保证精度和器件性能。
另外，当标准单元A和标准单元B的区别仅为布线VSS形状和引脚位置不同时，也需要在库中建立两个标准单元A和B，并且可以根据标准单元A和标准单元B设计第一金属层的布局图案，从而增加了设计周期。而且现有技术中，由于上下翻转的标准单元的引脚位置可能偏离布线轨道，因此也会导致布局图案的故障。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体装置，包括第一布局图案，所述第一布局图案包括第一标准单元，所述第一标准单元包括：多条第一信号线，设置为相互平行并且每条第一信号线的中心位于相应的第一布线轨道上；以及两条第一电源线，平行地设置在所述多条第一信号线的相对两侧并且具有相同的宽度；以及其中，所述两条第一电源线的中心线限定为所述第一标准单元的边界。
在实施例中，每条第一电源线与相邻的第一信号线之间的间隙为相同的第一距离；所述多条第一信号线中的相邻的两条第一信号线之间的间隙均为相同的第二距离，所述第一距离具有大于或等于所述第二距离。
在实施例中，每条第一信号线的宽度小于所述第一电源线的宽度。
在实施例中，半导体装置还包括第二布局图案，其中，所述第二布局图案包括变型的第一标准单元，通过将所述第一标准单元上下翻转形成所述变型的第一标准单元。
在实施例中，所述第一布线轨道包括奇数条第一布线轨道，并且所述第一信号线的数量与所述第一布线轨道的数量相同。
在实施例中，半导体装置还包括第三布局图案，所述第三布局图案包括第二标准单元，所述第二标准单元包括：偶数条第二信号线，设置为相互平行并且每条第二信号线的中心位于相应的第二布线轨道上；两条第二电源线，分别设置在所述偶数条第二信号线的相对两侧并具有相同的宽度，其中，所述第一电源线的宽度大于所述第二电源线的宽度并且所述两条第二电源线的中心线限定为第二标准单元的边界。
在实施例中，每条第二电源线与相邻的第二信号线之间的间隙为相同的第三距离；所述偶数条第二信号线中的相邻的两条第二信号线之间的间隙均为相同的第四距离，其中，所述第三距离大于或等于所述第四距离。
在实施例中，半导体装置还包括所述第四布局图案，其中，所述第四布局图案包括变型的第二标准单元，并且上下翻转的第二标准单元作为变型的第二标准单元。
在实施例中，半导体装置还包括位于所述第一金属层中的第五布局图案，其中，所述第一布局图案位于所述第一金属层上方的第二金属层中；所述第五布局图案包括第三标准单元，所述第三标准单元包括：多个导电部件，设置在所述第一布线轨道上；两条第三电源线，与所述第一布线轨道平行地设置在所述多个导电部件的相对两侧，其中，所述第三电源线的宽度小于所述第一电源线的宽度并且所述第三电源线的中心与所述第一电源线的中心重叠。
在实施例中，所述半导体装置还包括位于所述第一金属层中的第六布局图案，其中，所述第六布局图案包括变型的第三标准单元，将上下翻转的第三标准单元作为所述变型的第三标准单元。
根据本发明的另一方面，提供了一种用于设计半导体装置的方法包括：提供相互平行的多条第一信号线并且将所述多条第一信号线的中心设置在相应第一布线轨道上；将两条第一电源线平行地设置在所述多条第一信号线的相对两侧；以及将所述两条第一电源线设置为具有相同的宽度以形成第一布局图案，其中，所述两条第一电源线的中心线限定为第一标准单元的边界。
在实施例中，将所述第一标准单元进行变型并根据变型的第一标准单元设置第二布局图案。
在实施例中，将所述第一标准单元进行变型进一步包括将所述第一标准单元上下翻转。
在实施例中，每条第一电源线与相邻的第一信号线之间的间隙为相同的第一距离；所述多条第一信号线为奇数条第一信号线，并且所述基数条第一信号线中的相邻的两条第一信号线之间的间隙均为相同的第二距离，其中，所述第一距离大于或等于所述第二距离，并且所述第一布线轨道的数量与所述第一信号线的数量相同。
在实施例中，用于设计半导体装置的方法还包括：提供相互平行的偶数条第二信号线并且将所述偶数条第二信号线的中心设置在第二布线轨道上；将两条第二电源线平行地设置在所述偶数条第二信号线的相对两侧，其中，所述第一电源线的宽度大于所述第二电源线的宽度，所述奇数条第一信号线的宽度与所述偶数条第二信号线的宽度相同，以及将所述两条第二电源线设置为具有相同的宽度以形成第三布局图案，其中，所述两条第二电源线的中心线限定为第二标准单元的边界。
在实施例中，每条第二电源线与相邻的第二信号线之间的间隙设置为相同的第三距离；所述偶数条第二信号线中的相邻的两条第二信号线之间的间隙均设置为所述第四距离，其中，所述第三距离大于或等于所述第四距离。
在实施例中，将所述第二标准单元进行上下翻转并根据上下翻转的第二标准单元设置第四布局图案。
在实施例中，所述两条第一电源线包括第一VSS电源线和第一VDD电源线，将所述第一VSS电源线和所述第一VDD电源线宽度设置为大于所述多条第一信号线的宽度。
在实施例中，变型的第一标准单元中的第一VDD线设置为第一标准单元中的第一VDD线重叠。
根据本发明的又一方面，提供了一种包括半导体装置的***，包括：衬底；半导体器件，设置在所述衬底上方；第一金属层，位于所述半导体器件上方并且包括第一布局图案，其中，所述第一布局图案包括第一标准单元，所述第一标准单元包括：多条第一信号线，设置为相互平行并且每条第一信号线的中心位于相应的布线轨道上；以及两条第一电源线，平行地设置在所述多条第一信号线的相对两侧并且具有相同的宽度，其中，所述两条第一电源线的中心线限定为所述第一标准单元的边界。
在本发明的实施例中，改变标准单元的布线轨道，并且根据改变的布线轨道设计减小的标准单元。通过增加该减小的标准单元中的电源线的宽度，能够解决布线偏移布线轨道以及电迁移问题。此外，在设计过程中，通过翻转布线单元能够节省5％至10％的设计时间，从而能够缩短设计周期，而在单元之间的区别仅为布线形状和引脚位置时，可以根据标准单元及其变型来设计半导体装置，从而避免了设计的引脚无法访问的布线故障。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的实施例的半导体装置的第一布局图案的示图；以及
图2是根据本发明的一个实施例的半导体装置的第二金属层的布局图案的示图；
图3是根据本发明的另一实施例的半导体装置的第二金属层的布局图案的示图；
图4是根据本发明的实施例的半导体装置的第一金属层的布局图案的示图；
图5是根据本发明的另一实施例的半导体装置的第一金属层的布局图案的示图；以及
图6是根据本发明的实施例的用于设计半导体装置的方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
本发明的实施例改变了布线轨道以缩小标准单元，增加电源线宽度，同时能够改进或者避免布线的电迁移问题，进而能够缩小标准单元的高度。其中，标准单元是从元件库中预先设计好的功能单元。这些功能单元一般外形为矩形，等高或几乎等高，宽度可以不同。轨道(track，简称为T)是单元库的版图规则；作为一个计量单位。标准单元库的单元高度，基本都是固定的，方便版图的布局；高度，通常以T作为计量单位，即用M2track pitch来表示，包括整数型标准单元，例如，7T、9T和12T等；和非整数型标准单元，例如6.75T等。非整数型布线轨道的标准单元在布线过程中通常会存在翻转后布线偏离布线轨道，会导致布线故障。例如，下文中以6.75T的标准单元为例进行说明。
在本发明的实施例中，在衬底内或上方形成半导体器件，然后通过在半导体器件上方的介电层中形成第一金属层和第二金属层，以与半导体器件相连接。本文中，将设计半导体装置的第一金属层和第二金属层设计为标准单元来减少设计周期。
图1是根据本发明的实施例的半导体装置的第一布局图案的示图。参考图1，半导体装置包括第一布局图案，第一布局图案包括第一标准单元100，第一标准单元100包括：多条第一信号线120、122、124、126和128，设置为相互平行并且每条第一信号线的中心位于相应的第一布线轨道1-5上，例如，第一信号线的中心线与相应的第一布线轨道重合或位于第一布线轨道上；以及两条第一电源线VDD 118和VSS 116，平行地设置在多条第一信号线120-128的相对两侧并且具有相同的宽度；以及其中，两条第一电源线VSS和VDD的中心线限定为第一标准单元的边界116和118。在实施例中，该第一布局图案是半导体装置的第二金属层的布局图案，其中，第二金属层位于衬底上方。例如，标准单元的高度为6.75T，其中，标准单元的高度的一半为0.216μm。
在该实施例中，通过改变布线轨道的数量(包括布线轨道1-5)，将信号线的中心设置在布线轨道上，并且可以将两侧的电源线的中心设置为标准单元的边界。这种缩小的标准单元可以增加电源宽度并且信号线布线均匀，能够克服现有技术中的电迁移问题和布线问题。
下文中，参照图2，半导体装置的第二金属层的布局图案进行详细描述。半导体装置200包括第一布局图案250，第一布局图案250包括第一标准单元，第一标准单元包括：多条第一信号线222、224、226、228和230，设置为相互平行并且每条第一信号线的中心位于相应的第一布线轨道1-5上；以及两条第一电源线VDD和VSS，平行地设置在多条第一信号线222-228的相对两侧并且具有相同的宽度，其中，两条第一电源线VSS和VDD的中心线限定为第一标准单元的边。每条第一电源线与相邻的第一信号线之间的间隙为相同的第一距离；多条第一信号线中的相邻的两条第一信号线之间的间隙均为相同的第二距离，第一距离具有大于或等于第二距离。例如，第一信号线228和第一信号线230之间的间隙为第二距离232，电源线VDD与第一信号线230之间的间隙为第一距离234。每条第一信号线的宽度小于第一电源线的宽度。
半导体装置200还包括第二布局图案222，其中，第二布局图案222包括变型的第一标准单元，通过将第一标准单元上下翻转形成变型的第一标准单元。第一布线轨道1-5包括奇数条第一布线轨道，并且第一信号线的数量与第一布线轨道的数量相同。具体地，根据标准单元的尺寸可以设置不同数量的第一信号线或者第一布线轨道，大于等于5的奇数，例如，5、7、9等。在一个实施例中，第一信号线的数量和第一布线轨道的数量均为5条。根据标准单元的尺寸不同，还可以包括不同数量的第一信号线和第一布线轨道。该第二布局图案是半导体装置的第二金属层的布局图案，其中，第二金属层位于衬底上方。在实施例中，第一电源线和第一信号线包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种工艺在一个或多个金属化层中形成该导电材料。
半导体装置200还包括第三布局图案254，第三布局图案包括第二标准单元，第二标准单元包括：偶数条第二信号线202、204、206、208、210、212，设置为相互平行并且每条第二信号线的中心位于相应的第二布线轨道1-6上。该第三布局图案是半导体装置的第二金属层的布局图案，其中，第二金属层位于衬底上方。具体地，根据标准单元的尺寸可以设置的不同数量的第二信号线或者第二布线轨道，大于等于6的奇数，例如，6、8、10等。在附图中，示出了6条第二信号线或第二布线轨道，该第二标准单元中的信号线或布线轨道的数量比第一标准单元中的信号线或布线轨道的数量增加了一条。
两条第二电源线VDD和VSS，分别设置在偶数条第二信号线202-212的相对两侧并具有相同的宽度，其中，第一电源线的宽度大于第二电源线的宽度并且两条第二电源线的中心线限定为第二标准单元的边界240和244。例如，第二标准单元中的电源线VDD和VSS的宽度小于第一标准单元中的电源线VDD和VSS的宽度。每条第二电源线VDD或VSS与相邻的第二信号线212或202之间的间隙为相同的第三距离；偶数条第二信号线之间的相邻的两条第二信号线之间的间隙均为相同的第四距离，其中，第三距离大于或等于第四距离。例如，第二电源线VDD与相邻的第二信号线212之间的间隙为第三距离214并且第二信号线212和第二信号线210之间的间隙为第四距离216，其中，第三距离214可以大于或等于第四距离216。
半导体装置200还包括第四布局图案256，其中，第四布局图案256包括变型的第二标准单元，并且上下翻转的第二标准单元作为变型的第二标准单元。该第四布局图案是半导体装置的第二金属层的布局图案，其中，第二金属层位于衬底上方。在实施例中，第二电源线和第二信号线包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种工艺在一个或多个金属化层中形成该导电材料。
下文中，将参照附图3对半导体装置的另一实施例的布局图案进行详细描述。为了避免重复，省略了相同结构的详细描述。
参照附图3，附图3中的半导体装置除了包括三个相同的标准单元之外，其他的结构与图2的半导体装置相同，因此这里不再赘述。标准单元也包括5条信号线和5条布线轨道。第二金属层中的两条第一电源线VSS 314和VDD312的中心线限定为第一标准单元的边界。第一金属层位于第二金属层下方并且位于衬底上方，第一金属层的电源线VSS 304和VDD 302的中心与第二金层中的电源线VSS 314和VDD 312重合。第二金属层中的第一电源线VSS和VDD的宽度为70nm，第一金属层中的第一电源线VSS和VDD的宽度为52nm。因此，根据本发明的实施例，通过将第二金属层中的电源线VDD和VSS的宽度增大可以解决布线问题和电迁移问题，同时增加了布线的均匀性，使得更容易制造半导体装置，并且在半导体装置的制造过程中确保制造精度和性能。
参考图4，半导体装置400还包括位于第一金属层中的第五布局图案410，其中，第一布局图案、第二金属布局图案、第三金属布局图案和第四金属布局图案位于第一金属层上方的第二金属层中；第五布局图案410包括第三标准单元，第三标准单元包括：多个导电部件，设置在第一布线轨道上；两条第三电源线VDD和VSS，与第一布线轨道平行地设置在多个导电部件的相对两侧上，其中，第三电源线的宽度小于第一电源线的宽度并且第三电源线的中心与第一电源线的中心重叠。在实施例中，第一金属层和第二金属层均位于衬底上方，在衬底内或衬底上方可以设置半导体器件，在半导体器件上方先后设置第一金属层和第二金属层以与半导体器件电连接。在实施例中，电源线包括诸如金属、金属复合材料或其他合适的材料的导电材料，其中，通过物理汽相沉积工艺、化学汽相沉积工艺、镀工艺或其他合适的工艺中的一种或多种工艺在一个或多个金属化层中形成该导电材料。在一个实施例中，导电部件为可以与衬底中的元器件和第二金属层中的信号线通过垂直互连件(例如，通孔)连接的元件。在一个实施例中，导电部件为功能元件晶体管、二极管、电阻器、电感器、电容器等，或一个或多个这种器件的组合。在另一个实施例中，导电部件为逻辑器件，例如，各种逻辑门。
例如，参照图3第二金属层中的第一电源线VSS和VDD的宽度为70nm，第一金属层中的第一电源线VSS和VDD的宽度为52nm。第一金属层的电源线VSS 304和VDD 302的中心与第二金层中的电源线VSS 314和VDD 312重合。
参考图4，半导体装置400还包括位于第一金属层中的第六布局图案412，其中，第六布局图案412包括变型的第三标准单元，将上下翻转的第三标准单元作为变型的第三标准单元。在本发明的一个实施例中，当第五布局图案与第六导电布局图案之间的区别为第六导电布局图案中的一个导电部件的引脚位置402(例如，图4中的引脚位置ZN或I)不同时，将上下翻转的第三标准单元(导电部件的引脚位置位于布线轨道上)作为变型的第三标准单元(导电部件的引脚极位置同样位于布线轨道上)，而不需要创建单独用于第六导电布局图案的新的标准单元。在本发明的另一个实施例中，通过布线轨道布置除了电源线VDD和VSS之外的信号线或部件，当将信号线或导电部件的引脚位置设置在布线轨道上时，则通过翻转标准单元所形成的变型的标准单元的信号线或导电部件的引脚位置同样也设置在布线轨道上。这解决了变型的标准单元的引脚位置偏离布线轨道的技术问题。在本发明的另一个实施例中，在第三标准单元中的引脚位置位于布线轨道上，并且变形的第三标准单元中的引脚位置404也位于布线轨道上，从而解决现有技术中由于引脚位置偏离布线轨道而导致的布线故障。
根据本发明的实施例，提供了一种包括半导体装置的***，包括：衬底；半导体器件，设置在衬底上方；第一金属层，位于半导体器件上方并且包括第一布局图案，其中，第一布局图案包括第一标准单元，第一标准单元包括：多条第一信号线，设置为相互平行并且每条第一信号线的中心位于相应的布线轨道上；以及两条第一电源线，平行地设置在多条第一信号线的相对两侧并且具有相同的宽度，其中，两条第一电源线的中心线限定为第一标准单元的边界。
图6是根据本发明的实施例的用于设计半导体装置的方法的流程图。下文中，将参照图6对设计半导体装置方法进行详细描述。
根据本发明的实施例，一种用于设计半导体装置的方法600包括：在步骤602中，提供相互平行的多条第一信号线并且将多条第一信号线的中心设置在相应第一布线轨道上；在步骤604中，将两条第一电源线平行地设置在多条第一信号线的相对两侧；以及在步骤606中，将两条第一电源线设置为具有相同的宽度以形成第一布局图案，其中，两条第一电源线的中心线限定为第一标准单元的边界。
接下来，将第一标准单元进行变型并根据变型的第一标准单元设置第二布局图案。具体地，将第一标准单元进行变型进一步包括将第一标准单元上下翻转。每条第一电源线与相邻的第一信号线之间的间隙为相同的第一距离；多条第一信号线为奇数条第一信号线，并且基数条第一信号线中的相邻的两条第一信号线之间的间隙均为相同的第二距离，其中，第一距离大于或等于第二距离，并且第一布线轨道的数量与第一信号线的数量相同。
用于设计半导体装置的方法还包括：提供相互平行的偶数条第二信号线并且将偶数条第二信号线的中心设置在第二布线轨道上；将两条第二电源线平行地设置在偶数条第二信号线的相对两侧，其中，第一电源线的宽度大于第二电源线的宽度，奇数条第一信号线的宽度与偶数条第二信号线的宽度相同，以及将两条第二电源线设置为具有相同的宽度以形成第三布局图案，其中，两条第二电源线的中心线限定为第二标准单元的边界。具体地，每条第二电源线与相邻的第二信号线之间的间隙为相同的第三距离；偶数条第二信号线中的相邻的两条第二信号线之间的间隙均为第四距离，其中，第三距离大于或等于第四距离。将第二标准单元进行上下翻转并根据上下翻转的第二标准单元设置第四布局图案。
两条第一电源线包括第一VSS电源线和第一VDD电源线，将第一VSS电源线和第一VDD电源线宽度设置为大于多条第一信号线的宽度。例如，第一金属层和第二金属层中的电源线VDD和VSS的宽度增加10％-20％。从而解决能够解决标准单元布线和电迁移问题。在一个实施例中，变型的第一标准单元中的第一VDD线设置为第一标准单元中的第一VDD线重叠。在另一个实施例中，例如，将标准单元502进行上下翻转，在标准单元502中，引脚位置A1、A2和ZN均位于布线轨道上，生成变型的标准单元504，在标准单元504中，引脚位置A1、A2和ZN均位于布线轨道上，为了便于进行布线，可以将电源线VDD和VSS进行互换(参见图5)。因此，原始标准单元和变型后的标准单元的布线引脚均位于布线轨道上而不存在偏离布线轨道的布线引脚。这种通过上下翻转可以节省设计时间，例如，节省5％至10％的设计时间。
根据实际需要，可以设计的标准单元的高度，例如，其他尺寸的非整数型标准单元的设计与本文中所述的6.75T的标准单元相同，为了避免重复，本文中省略了关于其他标准单元的详细描述。
在本发明的实施例中，改变标准单元的布线轨道，例如改变为非整数型布线轨道，并且根据改变的布线轨道设计减小的标准单元，例如，根据布线轨道设计除电源线之外的其他部件户导线。通过增加该减小的标准单元中的电源线的宽度，能够解决布线偏移布线轨道以及电迁移问题。此外，在设计过程中，通过翻转布线单元能够节省5％至10％的设计时间，由于根据布线轨道设计位于电源线之间的导电部件和信号线，所以翻转的标准单元中的引脚位置仍然位于布线轨道上。因此这种布线方式能够缩短设计周期，而在单元之间的区别仅为布线形状和引脚位置时，可以根据标准单元及其变型来设计半导体装置，从而避免了设计的引脚无法访问的布线故障。
以上结合具体实施例描述了本发明的基本原理，但是，需要指出的是，对本领域的普通技术人员而言，能够理解本发明的方法和装置的全部或者任何步骤或者部件，可以在任何计算装置(包括处理器、存储介质等)或者计算装置的网络中，以硬件、固件、软件或者它们的组合加以实现，这是本领域普通技术人员在阅读了本发明的说明的情况下运用它们的基本编程技能就能实现的。
因此，本发明的目的还可以通过在任何计算装置上运行一个程序或者一组程序来实现。所述计算装置可以是公知的通用装置。因此，本发明的目的也可以仅仅通过提供包含实现所述方法或者装置的程序代码的程序产品来实现。也就是说，这样的程序产品也构成本发明，并且存储有这样的程序产品的存储介质也构成本发明。显然，所述存储介质可以是任何公知的存储介质或者将来所开发出来的任何存储介质。
还需要指出的是，在本发明的装置和方法中，显然，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本发明的等效方案。并且，执行上述系列处理的步骤可以自然地按照说明的顺序按时间顺序执行，但是并不需要一定按照时间顺序执行。某些步骤可以并行或彼此独立地执行。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (20)
1.一种半导体装置，其特征在于，包括第一布局图案，所述第一布局图案包括第一标准单元，所述第一标准单元包括：
多条第一信号线，设置为相互平行并且每条第一信号线的中心位于相应的第一布线轨道上；以及
两条第一电源线，平行地设置在所述多条第一信号线的相对两侧并且具有相同的宽度；以及
其中，所述两条第一电源线的中心线限定为所述第一标准单元的边界。
2.根据权利要求1所述的半导体装置，其特征在于，
每条第一电源线与相邻的第一信号线之间的间隙为相同的第一距离；
所述多条第一信号线中的相邻的两条第一信号线之间的间隙均为相同的第二距离，所述第一距离具有大于或等于所述第二距离。
3.根据权利要求1所述的半导体装置，其特征在于，每条第一信号线的宽度小于所述第一电源线的宽度。
4.根据权利要求3所述的半导体装置，其特征在于，还包括第二布局图案，
其中，所述第二布局图案包括变型的第一标准单元，通过将所述第一标准单元上下翻转形成所述变型的第一标准单元。
5.根据权利要求1所述的半导体装置，其特征在于，所述第一布线轨道包括奇数条第一布线轨道，并且所述第一信号线的数量与所述第一布线轨道的数量相同。
6.根据权利要求5所述的半导体装置，其特征在于，还包括第三布局图案，所述第三布局图案包括第二标准单元，所述第二标准单元包括：
偶数条第二信号线，设置为相互平行并且每条第二信号线的中心位于相应的第二布线轨道上；
两条第二电源线，分别设置在所述偶数条第二信号线的相对两侧并具有相同的宽度，其中，所述第一电源线的宽度大于所述第二电源线的宽度并且所述两条第二电源线的中心线限定为第二标准单元的边界。
7.根据权利要求6所述的半导体装置，其特征在于，
每条第二电源线与相邻的第二信号线之间的间隙为相同的第三距离；
所述偶数条第二信号线中的相邻的两条第二信号线之间的间隙均为相同的第四距离，其中，所述第三距离大于或等于所述第四距离。
8.根据权利要求7所述的半导体装置，其特征在于，还包括所述第四布局图案，其中，所述第四布局图案包括变型的第二标准单元，并且上下翻转的第二标准单元作为变型的第二标准单元。
9.根据权利要求1所述的半导体装置，其特征在于，还包括位于所述第一金属层中的第五布局图案，其中，所述第一布局图案位于所述第一金属层上方的第二金属层中；
所述第五布局图案包括第三标准单元，所述第三标准单元包括：
多个导电部件，设置在所述第一布线轨道上；
两条第三电源线，与所述第一布线轨道平行地设置在所述多个导电部件的相对两侧，其中，所述第三电源线的宽度小于所述第一电源线的宽度并且所述第三电源线的中心与所述第一电源线的中心重叠。
10.根据权利要求9所述的半导体装置，其特征在于，所述半导体装置还包括位于所述第一金属层中的第六布局图案，其中，所述第六布局图案包括变型的第三标准单元，将上下翻转的第三标准单元作为所述变型的第三标准单元。
11.一种用于设计半导体装置的方法，其特征在于，包括：
提供相互平行的多条第一信号线并且将所述多条第一信号线的中心设置在相应第一布线轨道上；
将两条第一电源线平行地设置在所述多条第一信号线的相对两侧；以及
将所述两条第一电源线设置为具有相同的宽度以形成第一布局图案，其中，所述两条第一电源线的中心线限定为第一标准单元的边界。
12.根据权利要求11所述的用于设计半导体装置的方法，其特征在于，将所述第一标准单元进行变型并根据变型的第一标准单元设置第二布局图案。
13.根据权利要求12所述的用于设计半导体装置的方法，其特征在于，将所述第一标准单元进行变型进一步包括将所述第一标准单元上下翻转。
14.根据权利要求11所述的用于设计半导体装置的方法，其特征在于，每条第一电源线与相邻的第一信号线之间的间隙为相同的第一距离；
所述多条第一信号线为奇数条第一信号线，并且所述基数条第一信号线中的相邻的两条第一信号线之间的间隙均为相同的第二距离，其中，所述第一距离大于或等于所述第二距离，并且所述第一布线轨道的数量与所述第一信号线的数量相同。
15.根据权利要求14所述的用于设计半导体装置的方法，其特征在于，还包括：
提供相互平行的偶数条第二信号线并且将所述偶数条第二信号线的中心设置在第二布线轨道上；
将两条第二电源线平行地设置在所述偶数条第二信号线的相对两侧，其中，所述第一电源线的宽度大于所述第二电源线的宽度，所述奇数条第一信号线的宽度与所述偶数条第二信号线的宽度相同，以及
将所述两条第二电源线设置为具有相同的宽度以形成第三布局图案，其中，所述两条第二电源线的中心线限定为第二标准单元的边界。
16.根据权利要求15所述的用于设计半导体装置的方法，其特征在于，
每条第二电源线与相邻的第二信号线之间的间隙设置为相同的第三距离；
所述偶数条第二信号线中的相邻的两条第二信号线之间的间隙均设置为所述第四距离，其中，所述第三距离大于或等于所述第四距离。
17.根据权利要求15所述的用于设计半导体装置的方法，其特征在于，将所述第二标准单元进行上下翻转并根据上下翻转的第二标准单元设置第四布局图案。
18.根据权利要求11所述的用于设计半导体装置的方法，其特征在于，所述两条第一电源线包括第一VSS电源线和第一VDD电源线，将所述第一VSS电源线和所述第一VDD电源线宽度设置为大于所述多条第一信号线的宽度。
19.根据权利要求13所述的用于设计半导体装置的方法，其特征在于，变型的第一标准单元中的第一VDD线设置为第一标准单元中的第一VDD线重叠。
20.一种包括半导体装置的***，包括：
衬底；
半导体器件，设置在所述衬底上方；
第一金属层，位于所述半导体器件上方并且包括第一布局图案，其中，所述第一布局图案包括第一标准单元，所述第一标准单元包括：
多条第一信号线，设置为相互平行并且每条第一信号线的中心位于相应的布线轨道上；以及
两条第一电源线，平行地设置在所述多条第一信号线的相对两侧并且具有相同的宽度；以及
其中，所述两条第一电源线的中心线限定为所述第一标准单元的边界。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111244064A (zh) * | 2020-01-19 | 2020-06-05 | 比特大陆科技有限公司 | 半导体芯片、半导体装置和数据处理设备 |
| CN112115674A (zh) * | 2020-09-28 | 2020-12-22 | Oppo广东移动通信有限公司 | 芯片布线设计文件的生成方法、装置、设备及存储介质 |
| US20230101678A1 (en) * | 2021-09-24 | 2023-03-30 | International Business Machines Corporation | Ultra-short-height standard cell architecture |
| CN116090401A (zh) * | 2023-01-09 | 2023-05-09 | 上海为旌科技有限公司 | 标准单元、集成电路的设计方法、标准单元、集成电路 |
| CN116110882A (zh) * | 2023-04-13 | 2023-05-12 | 长鑫存储技术有限公司 | 半导体结构 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10642949B2 (en) * | 2017-06-07 | 2020-05-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell placement site optimization |
| US10741539B2 (en) * | 2017-08-30 | 2020-08-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Standard cells and variations thereof within a standard cell library |
| US11288433B2 (en) * | 2019-10-07 | 2022-03-29 | Arm Limited | Power grid layout techniques |
| KR20210070892A (ko) * | 2019-12-04 | 2021-06-15 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| CN113011122A (zh) * | 2019-12-19 | 2021-06-22 | 台湾积体电路制造股份有限公司 | 用于减少迁移错误的方法和*** |
| US11855619B2 (en) * | 2020-01-15 | 2023-12-26 | Taiwan Semiconductor Manufacturing Company Ltd. | Power switch circuit, IC structure of power switch circuit, and method of forming IC structure |
| TWI749874B (zh) | 2020-11-17 | 2021-12-11 | 力晶積成電子製造股份有限公司 | 相移遮罩及半導體元件的製作方法 |
| US11916384B2 (en) * | 2021-09-20 | 2024-02-27 | International Business Machines Corporation | Region-based power grid generation through modification of an initial power grid based on timing analysis |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101656253A (zh) * | 2008-08-19 | 2010-02-24 | 株式会社瑞萨科技 | 半导体器件 |
| CN103955582A (zh) * | 2014-05-05 | 2014-07-30 | 格科微电子（上海）有限公司 | 基于单元库的集成电路设计方法及其结构 |
| US20150371959A1 (en) * | 2014-06-18 | 2015-12-24 | Arm Limited | Power grid conductor placement within an integrated circuit |
| CN105428352A (zh) * | 2014-09-12 | 2016-03-23 | 台湾积体电路制造股份有限公司 | 形成布局设计的方法 |
| US20170062403A1 (en) * | 2015-08-28 | 2017-03-02 | Samsung Electronics Co., Ltd. | Semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260442B2 (en) | 2004-03-03 | 2007-08-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for mask fabrication process control |
| WO2010084533A1 (ja) * | 2009-01-20 | 2010-07-29 | パナソニック株式会社 | 半導体集積回路の電源配線構造 |
| US8850366B2 (en) | 2012-08-01 | 2014-09-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making a mask by forming a phase bar in an integrated circuit design layout |
| KR102083388B1 (ko) * | 2013-09-24 | 2020-03-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9256709B2 (en) | 2014-02-13 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit mask patterning |
| US9465906B2 (en) | 2014-04-01 | 2016-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for integrated circuit manufacturing |
| US9727683B2 (en) * | 2015-12-30 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit having a plurality of conductive segments |
-
2018
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-
2021
- 2021-11-12 US US17/525,375 patent/US20220075923A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101656253A (zh) * | 2008-08-19 | 2010-02-24 | 株式会社瑞萨科技 | 半导体器件 |
| CN103955582A (zh) * | 2014-05-05 | 2014-07-30 | 格科微电子（上海）有限公司 | 基于单元库的集成电路设计方法及其结构 |
| US20150371959A1 (en) * | 2014-06-18 | 2015-12-24 | Arm Limited | Power grid conductor placement within an integrated circuit |
| CN105428352A (zh) * | 2014-09-12 | 2016-03-23 | 台湾积体电路制造股份有限公司 | 形成布局设计的方法 |
| US20170062403A1 (en) * | 2015-08-28 | 2017-03-02 | Samsung Electronics Co., Ltd. | Semiconductor device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111244064A (zh) * | 2020-01-19 | 2020-06-05 | 比特大陆科技有限公司 | 半导体芯片、半导体装置和数据处理设备 |
| CN112115674A (zh) * | 2020-09-28 | 2020-12-22 | Oppo广东移动通信有限公司 | 芯片布线设计文件的生成方法、装置、设备及存储介质 |
| US20230101678A1 (en) * | 2021-09-24 | 2023-03-30 | International Business Machines Corporation | Ultra-short-height standard cell architecture |
| US12001772B2 (en) * | 2021-09-24 | 2024-06-04 | International Business Machines Corporation | Ultra-short-height standard cell architecture |
| CN116090401A (zh) * | 2023-01-09 | 2023-05-09 | 上海为旌科技有限公司 | 标准单元、集成电路的设计方法、标准单元、集成电路 |
| CN116110882A (zh) * | 2023-04-13 | 2023-05-12 | 长鑫存储技术有限公司 | 半导体结构 |
| CN116110882B (zh) * | 2023-04-13 | 2023-09-15 | 长鑫存储技术有限公司 | 半导体结构 |
Also Published As
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