CN116090401A - 标准单元、集成电路的设计方法、标准单元、集成电路 - Google Patents

标准单元、集成电路的设计方法、标准单元、集成电路 Download PDF

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Abstract

本申请公开一种标准单元、集成电路的设计方法、标准单元、集成电路，标准单元的设计方法包括：定制N个buffer；定制分别连接所述N个buffer的信号线，N个所述信号线平行排列；分别在每组相邻的两个所述信号线之间设置一个电源线。本申请能够有效地减小信号线之间的耦合电容，屏蔽了耦合电容对信号干扰，进而消除串扰噪声干扰。

Description

标准单元、集成电路的设计方法、标准单元、集成电路
技术领域
本申请涉及集成电路技术领域，具体涉及一种标准单元、集成电路的设计方法、标准单元、集成电路。
背景技术
集成电路产业进入了超深亚微米工艺的SoC(Systemon Chip)时代，设计规模越来越大，工艺的特征尺寸越来越小，集成电路设计方法面临诸多新的挑战。尤其是随着芯片集成的功能不断增加，芯片面积的也持续增大，必然会出现大量的长距离连线。而自动布局布线工具对超长距离的布局布线路径进行布线时，则面临着布线长度不一、不均匀、跳层、过孔和缓冲器(buffer)过多等情况。有些方案为解决工具布线不均匀以及过孔过多、时序延迟大等问题，在IC设计中深度定制一个标准单元。此标准单元包括N条等长平行线，以及每根线对应连接的一个buffer。开发者可以在后续布局布线阶段多次调用此标准单元，并将其平行摆放以此得到一股均匀固定的布线。但是，在这类电路中，连线间耦合电容产生的串扰噪声会导致大量的时序违规，甚至逻辑错误。信号线之间耦合串扰已成为集成电路后端设计工程师在设计阶段必须谨慎考虑的问题。
发明内容
鉴于此，本申请提供一种标准单元、集成电路的设计方法、标准单元、集成电路，以解决集成电路布线时信号线之间耦合串扰的问题。
本申请提供的一种标准单元的设计方法，包括：
定制N个buffer；
定制分别连接所述N个buffer的信号线，N个所述信号线平行排列；
分别在每组相邻的两个所述信号线之间设置一个电源线。
可选地，所述电源线包括第一电源线和第二电源线，所述第一电源线和所述第二电源线交替分布，所述第一电源线和所述第二电源线的类型不同。
可选地，所述第一电源线为VDD线，所述第二电源线为VSS线。
本申请还提供一种集成电路的设计方法，包括：
集成多个采用上述任一种标准单元的设计方法设计的标准单元。
可选地，所述集成电路的设计方法还包括：平行放置各个所述标准单元，以得到一股长度统一、且时序延迟一致的布线结构。
可选地，所述集成电路的设计方法还包括：抽取各个所述标准单元的时序信息，根据所述时序信息生成设计版图。
本申请还提供一种标准单元，其特征在于，包括：
N个buffer；
分别连接所述N个buffer的信号线，N个所述信号线平行排列；
分别位于相邻两个所述信号线之间的电源线。
可选地，所述电源线包括第一电源线和第二电源线，所述第一电源线和所述第二电源线交替分布，所述第一电源线和所述第二电源线的类型不同。
可选地，所述第一电源线为VDD线，所述第二电源线为VSS线。
本申请还提供一种集成电路，包括多个上述任一种标准单元。
本申请提供的上述标准单元、集成电路的设计方法、标准单元、集成电路，分别在每组相邻的两个信号线之间设置一个电源线，可以有效缓解电压降(IR-drop)以及避免电迁移效应(EM)；在信号线之间设置电源线，还能有效地减小原本信号线之间的耦合电容，屏蔽了耦合电容对信号干扰，进而消除串扰噪声干扰；在每两条信号线线中间均匀***一条电源线，兼顾冗余设计，有更强的抗电迁移能力，能够帮助整个金属信号线抵抗电迁移导致的断路问题；该标准单元的设计模式具有设计周期短、成本低、成功率高及***可发展性好等优点，在对应标准单元模式下进行布图设计时，根据电路的互连要求及版图面积最小化、时延优化等设计目标，将单元成行排列，能够快速完成对应集成电路的布局设计。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是发明人研究过程中的布线示意图；
图2是本申请一实施例的标准单元的设计方法流程示意图；
图3是本申请一实施例的标准单元布线示意图；
图4是本申请另一实施例的标准单元布线示意图；
图5是本申请一实施例的标准单元集成结构示意图。
具体实施方式
发明人对大规模数字电路进行研究，发现如何解决长线延时问题，如何有效减小长线串扰问题尤其重要，是设计过程中必须触及的挑战。随着集成电路工艺节点持续减小，串扰噪声早已变成影响芯片功能和性能的关键因素，串扰本质上其实是一种能量耦合。信号线结构中的串扰基本上是由不同互连结构之间的彼此之间电磁场的相互作用产生的。有些方案中，由标准单元构成的均匀固定的超长距离布局布线也存在着相同的串扰问题。如图1所示：首先定义受扰线和干扰线的关系。在互连***中将干扰线指的是可以干扰其他导线的线，将受扰线指的是遭受其他导线干扰的线，因为信号线之间互相干扰，因此任何一根金属线都是干扰线同时又是受扰线。为了研究干扰线和受扰线之间的互相干扰互相联系，主要考虑以下几个方面:(1)干扰线和受扰线彼此之间的耦合电容值。干扰线和受扰线彼此间的耦合电容值愈大，显然彼此之间的相互干扰强度也就越大。(2)干扰线的输入信号的强度和信号跳变速度。干扰线上输入信号的强度越高，高低电平的变化就越快；信号变化越快，就越容易通过两者之间的耦合电容器中传递更多的噪声，影响受扰线信号传播。(3)对衬底的电容；被干扰的导线到衬底的电容越小，抗干扰能力就越弱。(4)被干扰电线的驱动信号强度；受干扰的电线的输入信号强度越弱，越容易受到影响。
在当前的发明工艺下，连线之间的串扰耦合问题变得非常突出。依据串扰噪声对电路性能的影响的表现，可以将其分为两类：(1)功能噪声，顾名思义是可能影响逻辑功能的噪声。受害线的信号最初处于静态状态保持不变，但是由于干扰线信号的变化，通过耦合电容的作用，会在对应受害线上产生相应的毛刺。当毛刺大于噪声容限并能够改变原先接收线的信号逻辑值时，此时此刻如果刚好由存储设备记录了该信号值，则后续逻辑电路状态将改变，从而导致功能偏差。(2)延迟噪声，顾名思义就是产生延时相关的噪声。在干扰线发生变化时，受扰线本身也处在电压变化的过程中，这时干扰线的电压变化也许会加速或是减缓受扰线上信号的变化。具体是加速还是减缓这决定于受扰线和干扰线上的信号改变的方向是同向还是反向，跳变方向相同，会加速受绕线上的信号变化，如果跳变方向相反，会减缓受绕线上信号变化，无论是减速还是减缓都会导致时序的不稳定性。在超长距离布局布线阶段，如何有效减少连线对于信号完整性的影响成为一个亟待解决的问题。但无论是增大线宽或者增大线间距都是会消耗更多的布线资源。
此外在超长距离布局布线阶段，标准单元放置完毕和布线完成后，要修改电源分布网络是一件非常费时且消耗人力的工作。所以为了要避免在布局阶段与布局结果分析之间反复的修改与验证，电源分布网络应该在早期的布局规划阶段进行设计和优化。有些方案中中，由于没有考虑到电源资源的分布，很有可能导致原先的芯片供电电源网络分布不均，若出现电压波动或毛刺噪声，就可能引起芯片逻辑功能的误动作，或者影响芯片逻辑动作的速度，降低芯片的性能。
基于上述发现，本申请分别在每组相邻的两个信号线之间设置一个电源线，可以有效缓解电压降(IR-drop)以及避免电迁移效应(EM)；在信号线之间设置电源线，还能有效地减小原本信号线之间的耦合电容，屏蔽了耦合电容对信号干扰，进而消除串扰噪声干扰；在每两条信号线线中间均匀***一条电源线，兼顾冗余设计，有更强的抗电迁移能力，能够帮助整个金属信号线抵抗电迁移导致的断路问题；其中标准单元的设计模式具有设计周期短、成本低、成功率高及***可发展性好等优点，在对应标准单元模式下进行布图设计时，根据电路的互连要求及版图面积最小化、时延优化等设计目标，将单元成行排列，能够快速完成对应集成电路的布局设计。
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
本申请第一方面提供一种标准单元的设计方法，参考图2所示，所述标准单元的设计方法包括S110至S130。
S110，定制N个buffer(缓冲器)。
上述buffer是一种具有延时驱动能力的cell(单元)，用于在超长距离的布局布线结构中增强下一级信号的驱动力，防止由于走线太长从而使信号线上的延时信息不准。缓冲器的数量N由具体走线的数量来确定，上述步骤可以根据设计阶段的走线需求来确定信号线的数量N，进而得到定制的buffer数量。
S120，定制分别连接所述N个buffer的信号线，N个所述信号线平行排列。
具有地，上述步骤S120定制N条等长且平行的信号线，各条信号线的线长尽可能最短，必要的过孔最少，且与buffer一一对应，N个信号线分别连接于对应buffer上。这里各条信号线的线长尽可能最短，必要的过孔最少能够使计算得到更加精准的时序信息，具体地，上述步骤120可以在满足在设计中信号延时完整性的要求下，根据buffer的类型及驱动能力，将定制的标准单元的线长尽可能最短，从而使信号线上的过孔数量最少。上述信号线也可以称为互连线，用于传输电信号等相关信号。
S130，分别在每组相邻的两个所述信号线之间设置一个电源线。
具体地，参考图3所示，电源线可以位于相邻两个信号线之间，平行于信号线。
上述标准单元的设计方法，分别在每组相邻的两个信号线之间设置一个电源线，可以有效缓解电压降(IR-drop)以及避免电迁移效应(EM)；在信号线之间设置电源线，还能有效地减小原本信号线之间的耦合电容，屏蔽了耦合电容对信号干扰，进而消除串扰噪声干扰；在每两条信号线线中间均匀***一条电源线，兼顾冗余设计，有更强的抗电迁移能力，能够帮助整个金属信号线抵抗电迁移导致的断路问题。
在一个实施例中，所述电源线包括第一电源线和第二电源线，所述第一电源线和所述第二电源线交替分布，即首先在第一组相邻信号线之间设置第一电源线，再在第二组相邻信号线之间设置第二电源线，接着在第三组相邻信号线之间设置第一电源线，然后在第四组相邻信号线之间设置第二电源线，以此类推，以使第一电源线和第二电源线交替分布。其中，所述第一电源线和所述第二电源线的类型不同。
具体地，所述第一电源线为VDD线，所述第二电源线为VSS线，例如参加图4所示，采用VDD、VSS这两种电源线，将N条等长平行信号线依次进行隔离；被用作隔离的电源线类型依次为VDD、VSS交替分布，最终呈现为以“信号线-VDD-信号线-VSS”为周期的交替式布线结构。
本实施例分别相邻信号线之间***VDD线或者VSS线，作为屏蔽线，使信号线间耦合电容减小，且减小通过耦合电容产生的脉冲信号，能够成功屏蔽串扰噪声。在信号线之间***VDD线或者VSS线这些金属层，也能有效地把原本线间耦合电容转变成对地电容，屏蔽了耦合电容对信号干扰，进而消弭串扰噪声干扰。此外在每两条信号线中间均匀***一条电源线，VDD和VSS交替分布，不仅可以改善串扰问题还能解决原设计无电源走线资源问题。
以上标准单元的设计方法，分别在每组相邻的两个信号线之间设置一个电源线，可以有效缓解电压降(IR-drop)以及避免电迁移效应(EM)；在信号线之间设置电源线，还能有效地减小原本信号线之间的耦合电容，屏蔽了耦合电容对信号干扰，进而消除串扰噪声干扰；在每两条信号线线中间均匀***一条电源线，兼顾冗余设计，有更强的抗电迁移能力，能够帮助整个金属信号线抵抗电迁移导致的断路问题；该标准单元的设计模式具有设计周期短、成本低、成功率高及***可发展性好等优点，在对应标准单元模式下进行布图设计时，根据电路的互连要求及版图面积最小化、时延优化等设计目标，将单元成行排列，能够快速完成对应集成电路的布局设计。
本申请在第二方面提供一种集成电路的设计方法，包括：集成多个采用上述任一实施例所述的标准单元的设计方法设计的标准单元，以进行布局得到对应集成电路。
可选地，上述集成多个标准单元的过程可以参考图5所示，本实施例首先在IC设计阶段得到能够消除串扰噪声干扰的标准单元，可以优化时序和面积利用率，保证布线规整、均匀，整个设计不增加额外处理，提高效率。
在一个实施例中，所述集成电路的设计方法还包括：平行放置各个所述标准单元，以得到一股长度统一、且时序延迟一致的布线结构。具体地，本实施例可以通过布局布线PR工具提前根据实际情况在指定位置平行放置对应数量的标准单元，以得到一股长度统一、无冗余过孔、时序延迟一致的高均匀性超长距离布线；能够尽量改善了长线串扰问题，并解决无电源走线资源的问题。
在一个实施例中，所述集成电路的设计方法还包括：抽取各个所述标准单元的时序信息，根据所述时序信息生成设计版图。具体地，本实施例可以在后端PR工具中，通过抽取版图上具体的标准单元及连线的RC寄生参数来自动计算延时信息；即在该阶段生成的版图，可以用于通过抽取cell互连线上的寄生参数，从而来获得我们定制的标准单元的时序信息。
上述集成电路的设计方法，利用标准单元具有设计周期短、成本低、成功率高及***可发展性好等优势，在标准单元模式下进行布图设计时，根据电路的互连要求及版图面积最小化、时延优化等设计目标，将单元成行排列，以此完成集成电路中对应单元的布局设计，能够提升集成电路的设计过程中的时效性，提高所得集成电路的性能。此外上述集成电路的设计方法，需要集成多个采用上述任一实施例所述的标准单元的设计方法设计的标准单元，具有上述任一实施例所述的标准单元的所有有益效果，在此不再赘述。
本申请在第三方面提供一种标准单元，包括：
N个buffer；
分别连接所述N个buffer的信号线，N个所述信号线平行排列；
分别位于相邻两个所述信号线之间的电源线。
上述标准单元，分别在每组相邻的两个信号线之间设置一个电源线，可以有效缓解电压降(IR-drop)以及避免电迁移效应(EM)，在信号线之间设置电源线，还能有效地减小原本信号线之间的耦合电容，屏蔽了耦合电容对信号干扰，进而消除串扰噪声干扰；在每两条信号线线中间均匀***一条电源线，兼顾冗余设计，有更强的抗电迁移能力，能够帮助整个金属信号线抵抗电迁移导致的断路问题。
在一个实施例中，所述电源线包括第一电源线和第二电源线，所述第一电源线和所述第二电源线交替分布，即首先在第一组相邻信号线之间设置第一电源线，再在第二组相邻信号线之间设置第二电源线，接着在第三组相邻信号线之间设置第一电源线，然后在第四组相邻信号线之间设置第二电源线，以此类推，以使第一电源线和第二电源线交替分布。其中，所述第一电源线和所述第二电源线的类型不同。
具体地，所述第一电源线为VDD线，所述第二电源线为VSS线，例如参加图4所示，采用VDD、VSS这两种电源线，将N条等长平行信号线依次进行隔离；被用作隔离的电源线类型依次为VDD、VSS交替分布，最终呈现为以“信号线-VDD-信号线-VSS”为周期的交替式布线结构。
上述标准单元可以采用上述任一实施例所述的标准单元的设计方法设计得到，具有上述任一实施例所述的标准单元的所有有益效果，在此不再赘述。
本申请在第四方面提供一种集成电路，包括多个如上述任一实施例所述的标准单元，利用标准单元具有设计周期短、成本低、成功率高及***可发展性好等优势，在标准单元模式下进行布图设计时，根据电路的互连要求及版图面积最小化、时延优化等设计目标，将单元成行排列，以此完成集成电路中对应单元的布局设计，其具有上述任一实施例所述的标准单元的有益效果，在此不再赘述。
尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能(例如其在功能上是等价的)的任意组件(除非另外指示)，即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“示例性”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (10)

1.一种标准单元的设计方法，其特征在于，包括：
定制N个buffer；
定制分别连接所述N个buffer的信号线，N个所述信号线平行排列；
分别在每组相邻的两个所述信号线之间设置一个电源线。
2.根据权利要求1所述的标准单元的设计方法，其特征在于，所述电源线包括第一电源线和第二电源线，所述第一电源线和所述第二电源线交替分布，所述第一电源线和所述第二电源线的类型不同。
3.根据权利要求2所述的标准单元的设计方法，其特征在于，所述第一电源线为VDD线，所述第二电源线为VSS线。
4.一种集成电路的设计方法，其特征在于，包括：
集成多个采用权利要求1至3任一项所述的标准单元的设计方法设计的标准单元。
5.根据权利要求4所述的集成电路的设计方法，其特征在于，所述集成电路的设计方法还包括：
平行放置各个所述标准单元，以得到一股长度统一、且时序延迟一致的布线结构。
6.根据权利要求4所述的集成电路的设计方法，其特征在于，所述集成电路的设计方法还包括：
抽取各个所述标准单元的时序信息，根据所述时序信息生成设计版图。
7.一种标准单元，其特征在于，包括：
N个buffer；
分别连接所述N个buffer的信号线，N个所述信号线平行排列；
分别位于相邻两个所述信号线之间的电源线。
8.根据权利要求7所述的标准单元，其特征在于，所述电源线包括第一电源线和第二电源线，所述第一电源线和所述第二电源线交替分布，所述第一电源线和所述第二电源线的类型不同。
9.根据权利要求8所述的标准单元，其特征在于，所述第一电源线为VDD线，所述第二电源线为VSS线。
10.一种集成电路，其特征在于，包括多个如权利要求7至9任一项所述的标准单元。
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