CN110310946B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。实施方式的半导体装置包含：基底部件；积层体，配置于基底部件上，且包含在与基底部件的上表面交叉的方向上积层的多个半导体芯片、及与多个半导体芯片相连的公共端子；第1导体，设置在积层体上；第2导体，设置在基底部件的上表面；及连接导体，将第1导体与第2导体连接；且多个半导体芯片具有配置着功能元件的元件面、及与元件面为相反侧的背面，分别包含从背面到达元件面的贯通电极，公共端子包含多个半导体芯片的贯通电极，且具有位于积层体的上表面的上端、及位于积层体的下表面的下端，第1导体连接于公共端子的上端，第2导体经由连接导体而连接于第1导体，并且电连接于公共端子的下端。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2018-53315号(申请日：2018年3月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
存在将包含多个半导体芯片的积层体树脂密封在衬底上的构造的半导体装置。在此种半导体装置中，如果半导体芯片的积层数增加，那么会变得难以对各半导体芯片供给均匀的电压。
发明内容
实施方式提供一种能够对积层于衬底上的多个半导体芯片供给均匀的电压的半导体装置。
实施方式的半导体装置包含：基底部件；积层体，配置于所述基底部件上，且包含在与所述基底部件的上表面交叉的方向上积层的多个半导体芯片、及与所述多个半导体芯片相连的公共端子；第1导体，设置于所述积层体上；第2导体，设置于所述基底部件的上表面；及连接导体，将所述第1导体与所述第2导体连接；且所述多个半导体芯片具有配置着功能元件的元件面、及与所述元件面为相反侧的背面，且分别包含从所述背面到达所述元件面的贯通电极，所述公共端子包含所述多个半导体芯片的所述贯通电极，且具有位于所述积层体的上表面的上端、及位于所述积层体的下表面的下端，所述第1导体连接于所述公共端子的上端，且所述第2导体经由所述连接导体而连接于所述第1导体，并且电连接于所述公共端子的下端。
附图说明
图1是表示实施方式的半导体装置的示意剖视图。
图2是以示意的方式表示实施方式的半导体装置的局部剖视图。
图3是表示实施方式的半导体装置的构成的框图。
图4(a)～(c)、图5(a)～(c)是表示实施方式的半导体装置的制造过程的示意剖视图。
具体实施方式
以下，一边参照附图一边对实施方式进行说明。对于附图中的相同部分，标注相同符号并适当省略其详细说明，对不同的部分进行说明。此外，附图是示意性或者概念性图，各部分的厚度与宽度的关系、部分间的大小比率未必与实物相同。另外，即便在表示相同部分的情况下，有时相互的尺寸或比率也会根据不同附图而表现为不同。
进而，使用各图中所示的X轴、Y轴及Z轴对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，有时将Z方向设为上方，将其相反方向设为下方来进行说明。
图1是表示实施方式的半导体装置1的示意剖视图。半导体装置1包含基底部件10、积层体20、第1导体30及连接导体(以下称为连接线40)。积层体20配置于基底部件10之上，包含多个半导体芯片C1～Cn。另外，积层体20是使用树脂部件90而模塑于基底部件10之上。
半导体芯片C1～Cn在与基底部件10的上表面交叉的方向上积层。第1导体30设置于积层体20之上。基底部件10包含设置于其上表面的第2导体(以下称为配线15)，连接线40将第1导体30与配线15连接。
半导体芯片C1～Cn分别包含贯通电极(Through Silicon Via，硅通孔)21。贯通电极21为所谓的导通接点，从各半导体芯片的背面到达元件面。而且，积层体20包含公共端子CTE，该公共端子CTE包含半导体芯片C1～Cn的贯通电极21。公共端子CTE电连接于各半导体芯片。
公共端子CTE具有位于半导体芯片C1～Cn中最下段的半导体芯片C1的下表面的下端、及位于半导体芯片C1～Cn中最上段的半导体芯片Cn的上表面的上端。第1导体30连接于公共端子CTE的上端。配线15经由连接线40而连接于第1导体30，并且电连接于公共端子CTE的下端。
半导体装置1例如还包含设置于积层体20的下表面上的配线50、及连接凸块53。配线50连接于公共端子CTE的下端。连接凸块53例如包含焊材，将积层体20连接于基底部件10。例如，连接凸块53是以使配线15与配线50相接的方式配置。而且，配线15经由连接凸块53及配线50而电连接于公共端子CTE的下端。
基底部件10例如是封装衬底，包含核心部件11、接触垫13、配线15、内部配线17及层间绝缘膜19。核心部件11及层间绝缘膜19例如包含树脂。接触垫13设置于基底部件10的下表面，配线15设置于基底部件10的上表面。接触垫13例如经由内部配线17而电连接于配线15。
半导体装置1例如还包含配置于基底部件10的下表面的多个连接部件70。连接部件70例如将半导体装置1连接于电路衬底上。连接部件70例如为焊料凸块，将外部电路与半导体装置1电连接。另外，连接部件70与接触垫13相接，电连接于配线15。多个连接部件70中的1个为连接于外部电路的电源线的电源端子。
公共端子CTE例如为积层体20的电源端子，经由配线50、连接凸块53及配线15而电连接于外部电源。进而，公共端子CTE经由第1导体30、连接线40及配线15而连接于相同外部电源。也就是说，积层体20所包含的半导体芯片C1～Cn能够从连接于公共端子CTE的上端及下端这两端的外部电源接受电压供给。由此，在半导体装置1中，能够减少因公共端子CTE的内部电阻所导致的电压下降，从而对半导体芯片C1～Cn供给均匀的电压。也就是说，即便在半导体芯片C1～Cn的积层数变大的情况下，也能够避免积层体20的内部的电压下降，使对各半导体芯片供给的电源电压的差变小。
半导体装置1还包含逻辑芯片60。逻辑芯片60例如配置于基底部件10与积层体20之间，经由倒装芯片凸块(以下称为FC凸块63)而连接于配线50。半导体装置1例如也可构成为经由配线50而对积层体20及逻辑芯片60这两者供给电源电压。另外，逻辑芯片60构成为经由另一配线50而电连接于积层体20及外部电路，例如收发命令及数据信号。
图2是以示意的方式表示实施方式的半导体装置1的局部剖视图。图2是例示公共端子CTE的构成的示意剖视图。此外，在图2中，图示半导体芯片C1、Cn－1及Cn，省略位于半导体芯片C1与半导体芯片Cn－1之间的半导体芯片C2～Cn－2。半导体芯片C2～Cn－2分别具有与半导体芯片Cn－1相同的构造。
如图2所示，各半导体芯片包含半导体衬底SS与功能层FL。半导体衬底SS例如为硅衬底。功能层FL例如包含存储单元阵列MCA、及端子部TP。半导体装置1例如为NAND(NotAnd，与非)型非易失性存储器装置，存储单元阵列MCA包含三维配置的多个存储单元。
半导体芯片C1～Cn分别包含贯通电极21。贯通电极21设置在导通孔VH的内部，该导通孔VH从半导体衬底SS的背面贯通到设置着功能层FL的元件面。贯通电极21通过绝缘膜23与半导体衬底SS电绝缘。绝缘膜23是以覆盖半导体衬底SS的背面及导通孔VH的内壁的方式设置。贯通电极21具有连接于功能层FL的端子部TP的一端、及连接于设置在半导体衬底SS背面的微凸块80的另一端。
半导体芯片C1～Cn分别还包含微凸块73。微凸块73是以贯通覆盖功能层FL的绝缘膜75的方式设置，连接于端子部TP。
半导体芯片C1～Cn经由微凸块80而相互电连接。微凸块80连接于配置在正上方的半导体芯片的微凸块73，将位于正下方的贯通电极21与正上方的端子部TP电连接。公共端子CTE(参照图1)包含半导体芯片C1～Cn各自的端子部TP、贯通电极21、微凸块73及80。
在半导体芯片C1～Cn中位于最上段的半导体芯片Cn之上，设置有第1导体30。第1导体30包含配线33及微凸块35。
配线33设置于设在半导体衬底SS背面上的绝缘膜93之上。配线33是以在设置于绝缘膜93的接触孔CH1的内部延伸且与贯通电极21T相接的方式设置。在接触孔CH1的底面，露出了贯通电极21T的上端21TE，与配线33的在接触孔CH1的内表面延伸的部分接触。半导体芯片Cn的贯通电极21T的上端21TE也是公共端子CTE的上端。
微凸块35贯通覆盖配线33的绝缘膜95，连接于配线33。连接线40接合于微凸块35。
在半导体芯片C1～Cn中位于最下段的半导体芯片C1的下表面，设置着配线50。配线50设置于设在功能层FL之上的绝缘膜55之上。配线50经由设置在绝缘膜55的接触孔CH2而连接于端子部TPB。在接触孔CH2的底面，露出了端子部TPB，与配线50的在接触孔CH2内延伸的部分接触。半导体芯片C1的端子部TPB位于公共端子CTE的下端。
进而，设置覆盖配线50的绝缘膜57及微凸块65。微凸块65贯通绝缘膜57，连接于配线50。
例如，如图1所示，配线50经由连接凸块53而电连接于配线15。而且，如图2所示，配线50连接于半导体芯片C1的端子部TPB。逻辑芯片60经由FC凸块63而连接于微凸块65，进而经由微凸块65而电连接于配线50。
图3是表示实施方式的半导体装置1的构成的框图。图3是以示意的方式表示半导体芯片C1～Cn的功能层FL的构成的框图。功能层FL例如为NAND型存储器元件，包含存储单元阵列MCA、及控制电路DRC。
存储单元阵列MCA例如包含三维配置的多个存储单元。控制电路DRC例如经由行解码器R/D、列解码器C/D、数据控制电路DCC、接口电路I/F及升压电路U/C而使存储单元阵列MCA动作。接口电路IF例如经由未图示的配线而连接于逻辑芯片60，进行命令及数据的收发。
对于功能层FL，例如经由多个公共端子CTE而供给多个不同的电压。例如经由多个公共端子CTE的一个而对降压电路D/C供给电源电压VCC。降压电路D/C对功能层FL内的各电路区块供给内部电压VDD。另外，经由多个公共端子CTE的另一个而对升压电路U/C供给升压电压VPP。升压电路U/C例如对存储单元阵列MCA供给删除电压VER，对行解码器R/D供给编程电压VPG。进而，经由多个公共端子CTE的进而另一个对各区块电路供给接地电压VSS。
这样一来，积层体20具有多个公共端子CTE，在其上表面配置着多个第1导体30。多个公共端子CTE的上端分别连接于第1导体30。而且，经由连接线40及第1导体30而从多个配线15对多个公共端子CTE分别供给多个不同的电压。
实施方式的连接导体并不限定于连接线40，只要为将配线15与设置在积层体20的上表面的第1导体30于积层体20的外侧电连接的连接导体即可。作为这样的例子，可列举TAB(Taped Automated Bonding，卷带自动接合)或VCI(Vertical CircuitInterconnection，垂直电路互连)。
参照图4(a)～图5(c)，对实施方式的半导体装置1的制造方法进行说明。图4(a)～图5(c)是表示半导体芯片C1～Cn的制造过程的示意剖视图。
图4(a)是表示半导体芯片C1～Cn共同的步骤的示意图。如图4(a)所示，在半导体衬底SS之上形成功能层FL。半导体衬底SS例如是硅衬底。功能层FL例如是NAND型存储器元件，包含端子部TP。端子部TP包含将NAND型存储器元件连接于外部电路的端子。
图4(b)是表示半导体芯片C2～Cn共同的步骤的示意图。如图4(b)所示，在功能层FL之上形成绝缘膜75后，形成接触孔CHF。绝缘膜75例如为氧化硅膜。
接下来，在功能层FL之上形成微凸块73。微凸块73以与端子部TP相接的方式形成在接触孔CHF的内部。微凸块73例如包含镍、铜、金、焊锡等金属。
图4(c)是表示半导体芯片C1的制造过程的示意图。如图4(c)所示，在功能层FL之上形成绝缘膜55后，形成接触孔CH2。绝缘膜55例如为氧化硅膜。
接下来，在绝缘膜55之上形成配线50。配线50是以在接触孔CH2的内部延伸且与端子部TPB相接的方式形成。配线50例如为包含钨、铜、铝等的金属配线。
图5(a)是表示半导体芯片C2～Cn共同的步骤的示意图。如图5(a)所示，通过对半导体衬底SS的背面侧进行研削或研磨而将半导体衬底SS薄层化。半导体衬底SS例如薄层化为20微米(μm)左右的厚度。
图5(b)是表示半导体芯片C2～Cn－1共同的步骤的示意图。如图5(b)所示，形成从半导体衬底SS的背面连通到端子部TP的导通孔VH后，形成覆盖导通孔VH的内壁及半导体衬底SS的背面的绝缘膜23。绝缘膜23是以使端子部TP在导通孔VH的底面露出的方式形成。绝缘膜23例如为氧化硅膜。
接下来，在导通孔VH的内部形成贯通电极21。贯通电极21是以在导通孔VH的底面与端子部TP相接的方式形成。另外，贯通电极21通过绝缘膜23而与半导体衬底SS电绝缘。贯通电极21例如包含钨、镍、铜、焊锡等金属，具有直径3～50μm的尺寸。
进而，在贯通电极21之上形成微凸块80。微凸块80经由绝缘膜23而形成于半导体衬底SS的背面上，与贯通电极21相接。微凸块80通过绝缘膜23而与半导体衬底SS电绝缘。微凸块80例如包含镍、铜、金、焊锡等金属。微凸块80例如具有直径5～50μm的尺寸。
图5(a)及(b)所示的步骤也适用于半导体芯片C1。也就是说，在形成图4(c)所示的配线50后，将半导体衬底SS薄层化，形成与端子部TPB相连的贯通电极21B及微凸块80(参照图2)。
图5(c)是表示半导体芯片Cn的制造过程的示意图。如图5(c)所示，将半导体衬底SS薄层化，形成导通孔VH后，在导通孔VH的内部形成贯通电极21T。贯通电极21T与功能层FL的端子部TP相接，通过绝缘膜23而与半导体衬底SS电绝缘。
接下来，在半导体衬底SS的背面上形成绝缘膜93。绝缘膜93例如包含聚酰亚胺等树脂。接下来，以连通于贯通电极21T的方式形成接触孔CH2后，在绝缘膜93之上形成配线33。配线33是以在接触孔CH1的内部延伸且与贯通电极21T相接的方式形成。配线33例如为包含镍、铜、铝、金等的金属配线。
进而，形成覆盖配线33及绝缘膜93的绝缘膜95后，形成微凸块35(参照图2)。绝缘膜95例如包含聚酰亚胺等树脂。微凸块35例如包含镍、铜、铝、金等。
积层体20例如是通过经由微凸块80依次将半导体芯片C1～Cn倒装芯片接合而形成(参照图1)。微凸块80例如以10～100μm的间距配置在半导体衬底SS的背面上。
贯通电极21除了包含于公共端子CTE的贯通电极21以外还设置有多个，将各半导体芯片的功能层FL所包含的电路相互连接。贯通电极21沿半导体衬底SS的背面，例如以10～100μm的间距配置。另外，微凸块73及80例如具有直径50～200μm的尺寸，以100～500μm的间距配置于半导体衬底SS的背面上。
进而，在积层体20的下表面侧倒装芯片接合逻辑芯片60后，经由连接凸块53而将积层体20接合于基底部件10之上。接下来，将连接线40接合于配线15及第1导体30后，将积层体20、逻辑芯片60及连接线40树脂密封。连接线40例如包含金、铝、银等金属。
所述实施例为例示，实施方式并不限定于这些实施例。例如，也可以是如下形态：从公共端子CTE的下端对积层体20所包含的半导体芯片C1～Cp(p＜n)供给外部电压，且经由连接线40从公共端子CTE的上端对半导体芯片Cp+1～Cn供给外部电压。例如，也可以设为如下构成：对于积层体20所包含的多个半导体芯片中上半部分，从公共端子CTE的上端供给电压，对于下半部分的半导体芯片，从公共端子CTE的下端供给电压。在该情况下，公共端子CTE在设置于积层体20的上半部分中的部分与设置于下半部分中的部分之间被电分离。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意在限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨内，且包含在权利要求书所记载的发明及与其均等的范围内。
[符号说明]
1 半导体装置
10 基底部件
11 核心部件
13 接触垫
15、33、50 配线
17 内部配线
19 层间绝缘膜
20 积层体
21、21B、21T 贯通电极
21TE 上端
23、55、57、75、93、95 绝缘膜
30 第1导体
35、65、73、80 微凸块
40 连接线
53 连接凸块
60 逻辑芯片
63 FC凸块
70 连接部件
90 树脂部件
C1～Cn 半导体芯片
FL 功能层
TP、TPB 端子部
SS 半导体衬底
CH1、CH2、CHF 接触孔
VH 导通孔
MCA 存储单元阵列
C/D 列解码器
R/D 行解码器
D/C 降压电路
U/C 升压电路
DCC 数据控制电路
DRC 控制电路
I/F 接口电路
CTE 公共端子
VCC 电源电压
VDD 内部电压
VPP 升压电压
VSS 接地电压

Claims (16)

1.一种半导体装置，包含：
基底部件；
积层体，配置于所述基底部件上，且包含在与所述基底部件的上表面交叉的方向上积层的多个半导体芯片，且在所述多个半导体芯片中的位于最上段的半导体芯片的上表面设置有第1绝缘部件；
第1导体，设置于所述积层体的所述第1绝缘部件上；
第2绝缘部件，覆盖所述第1导体，且在所述第1绝缘部件的开口内，具有较所述第1绝缘部件的上端低的下端；
第2导体，设置于所述基底部件的上表面；
连接导体，将所述第1导体与所述第2导体连接；及
树脂部件，将所述积层体及所述连接导体模塑于所述基底部件上；且
所述多个半导体芯片具有配置着功能元件的元件面、及与所述元件面为相反侧的背面，且分别包含从所述背面到达所述元件面的贯通电极，
所述积层体包含所述多个半导体芯片的的所述贯通电极，且具有与各个半导体芯片电连接的公共端子，
所述第1绝缘部件及所述第2绝缘部件分别包含聚酰亚胺，
所述公共端子具有：下端，设置于所述多个半导体芯片中的位于最下段的半导体芯片的下表面；及上端，设置于所述多个半导体芯片中的位于最上段的半导体芯片的上表面，
所述第1导体包含：配线部，在所述第1绝缘部件的所述开口内，设置于所述公共端子的上端与所述第2绝缘部件之间，且连接于所述公共端子的上端；及接合垫部，设置于所述第2绝缘部件的开口内，
所述连接导体连接于所述第1导体的所述接合垫部，
所述第2导体经由所述连接导体而连接于所述第1导体，并且电连接于所述公共端子的下端。
2.根据权利要求1所述的半导体装置，其中
所述多个半导体芯片以各自所述元件面面向所述基底部件的方式积层，
所述第1导体设置在位于所述最上段的半导体芯片的所述背面上，
所述第1导体连接于位于所述最上段的半导体芯片的所述贯通电极，且
所述第2导体连接于位于所述最下段的半导体芯片的所述元件面。
3.根据权利要求1所述的半导体装置，其中所述多个半导体芯片分别包含衬底及设置于所述衬底的元件面的端子部，且
所述贯通电极贯通所述衬底，且连接于所述端子部。
4.根据权利要求1所述的半导体装置，还包含配置于所述基底部件的下表面的电源端子，且
所述第2导体电连接于所述电源端子。
5.根据权利要求1所述的半导体装置，其中所述多个半导体芯片是经由设置在各自的所述背面的连接凸块而相互连接。
6.根据权利要求5所述的半导体装置，其中所述公共端子包含所述多个半导体芯片各个的所述贯通电极及所述连接凸块，且在所述多个半导体芯片的积层方向上延伸。
7.根据权利要求1所述的半导体装置，还包含：
多个第1导体，设置于所述积层体上，且包含所述第1导体；
多个第2导体，设置于所述基底部件的上表面，且包含所述第2导体；及
多个连接导体，将所述多个第1导体与所述多个第2导体分别连接；且
所述积层体包含多个公共端子，所述多个公共端子为所述多个半导体芯片所共有，且包含所述公共端子，
所述多个第1导体分别连接于所述多个公共端子的上端，
所述多个第2导体经由所述多个连接导体而分别连接于所述多个第1导体，并且分别电连接于多个公共端子的下端，且
所述多个公共端子能够对所述多个半导体芯片供给互不相同的电位。
8.根据权利要求1所述的半导体装置，其中所述连接导体为金属线。
9.一种半导体装置，包含：
基底部件；
积层体，配置于所述基底部件上，且包含在与所述基底部件的上表面交叉的方向上积层的多个存储芯片、及连接于所述多个存储芯片且在所述多个存储芯片积层的所述方向上延伸的公共端子；
第1导体，设置于所述积层体上，且所述第1导体设置于所述多个存储芯片中的最上段的存储芯片的背面；
第2导体，设置于所述基底部件的上表面，且所述第2导体电连接于所述多个存储芯片中的最下段的存储芯片的正面；及
连接导体，将所述第1导体与所述第2导体连接；且
所述积层体还包含：绝缘膜，设置于所述最上段的存储芯片的所述背面，且所述第1导体经由设置于所述绝缘膜的接触孔而连接于所述公共端子，
所述公共端子具有位于所述积层体的上表面的上端、及位于所述积层体的下表面的下端，
所述第1导体连接于所述公共端子的上端，且
所述第2导体电连接于所述公共端子的下端。
10.根据权利要求9所述的半导体装置，其中所述多个存储芯片分别包含具有多个存储单元的存储单元阵列、与所述存储单元阵列相连的端子部、及连接于所述端子部的贯通电极，且
所述存储单元阵列及所述端子部配置于各存储芯片的元件面，所述贯通电极从所述元件面的相反侧的背面朝向所述元件面延伸，且连接于所述端子部。
11.根据权利要求10所述的半导体装置，其中所述积层体还包含第1存储芯片、在所述多个存储芯片的积层方向上邻接于所述第1存储芯片的第2存储芯片、及将所述第1存储芯片与所述第2存储芯片相连的连接凸块，且
所述连接凸块将所述第1存储芯片的贯通电极与所述第2存储芯片的端子部连接。
12.根据权利要求11所述的半导体装置，其中所述公共端子包含所述贯通电极、所述端子部及所述连接凸块。
13.根据权利要求10所述的半导体装置，其中所述多个存储芯片分别包含半导体衬底，所述存储单元阵列及所述端子部设置于所述半导体衬底的正面，且
所述贯通电极从所述半导体衬底的背面朝向所述正面延伸。
14.根据权利要求13所述的半导体装置，其中所述多个存储芯片还包含将所述贯通电极与所述半导体衬底电绝缘的绝缘膜。
15.根据权利要求9所述的半导体装置，其中所述第1导体包含连接于所述公共端子的配线、及与所述配线相连的接合垫，且
所述连接导体为连接于所述接合垫的金属线。
16.根据权利要求9所述的半导体装置，还包含逻辑芯片，所述逻辑芯片配置于所述积层体与所述基底部件之间，且连接于所述多个存储芯片，且
所述第2导体连接于所述公共端子及所述逻辑芯片。
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