JP2002057271A - 半導体装置、およびその製造方法 - Google Patents

半導体装置、およびその製造方法

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pad electrode
semiconductor device
pad
semiconductor chip
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Koji Tamura
宏司 田村
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 半導体装置の性能を確保しつつ、実装基板へ
実装する際の実装体積や半導体チップ間の配線長を小さ
くすることを目的とする。 【解決手段】 任意の配線層によって形成された第１パ
ッド電極８と、第１パッド電極８とは水平方向に異なる
位置に第１パッド電極８とは異なる配線層で形成された
第２パッド電極５を形成し、半導体基板１０を貫通して
第２パッド電極５と導通するバンプ４を充填することに
よって外部端子を形成する半導体チップを複数製造し、
それらを第１パッド電極８とバンプ４を接続することに
より積層して実装された半導体装置を構成する。この構
成により、半導体チップの上下両面に電極を独立して自
由な位置に設けることにより、積層実装時における半導
体チップのサイズの大小や接続する端子の位置などのレ
イアウトの制約を受けないように積層することができる
ため、半導体装置の性能を確保しつつ、基板へ実装する
際の実装体積や半導体チップ間の配線長を小さくするこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、実装基板の高集積
化のために半導体チップを積層化した半導体装置に関す
る。
【０００２】
【従来の技術】近年、半導体装置を搭載した電子機器装
置の小型化，高速化を目的として、実装体積の縮小と配
線長の短縮のために、半導体装置の積層化が盛んに行わ
れている。複数の半導体チップを積層して実装する際、
図４に示す従来技術では、パッド電極５からリードフレ
ーム１にボンディングワイヤー３を配線する必要がある
ため、パッド電極５が隠れない程度のサイズの半導体チ
ップしか積層化できず、同程度のサイズの半導体チップ
は積層ができないという制限がある。このため、同程度
のサイズの半導体チップを積層する場合は、図５に示す
ように、半導体チップを貫通してスループラグ１３を充
填することにより半導体チップの上下両面に導通した電
極５を互いに接続して積層している。また、図６では、
上部の電極５から半導体チップを貫通して設けたバンプ
４を第２のパッド電極として設け、それぞれの電極を互
いに接続することにより積層している。
【０００３】
【本発明が解決しようとする課題】以上のように、従来
の同程度のサイズの半導体チップを積層する技術では、
半導体チップ両面の電極の位置や電位を同一にせざるを
えず、上下の半導体チップの端子位置が固定されてしま
い異なる信号端子とすることもできないので、積層実装
時の半導体チップの端子配置に制限がかかり、半導体チ
ップ自体の機能が大幅に制限されるという問題点があっ
た。
【０００４】上記問題点を解決するために、本発明の半
導体装置、およびその製造方法では、積層実装時におけ
る半導体チップのサイズの大小や接続する端子の位置な
どのレイアウトの制約を受けないように、半導体チップ
の上下両面に電極を独立して自由な位置に設けることに
より、半導体装置の性能を確保しつつ、実装基板へ実装
する際の実装体積や半導体チップ間の配線長を小さくす
ることを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の請求項１記載の半導体装置は、実装基板に半
導体チップを積層して実装される半導体装置において、
半導体チップは配線層により形成され上部の保護膜が開
口されて露出する第１のパッド電極と、配線層により形
成された第２のパッド電極と、半導体基板を貫通して第
２のパッド電極と導通し半導体装置の第１のパッド電極
がある面とは反対の面から露出するバンプとを備え、第
１，第２のパッド電極は、それぞれ積層される半導体チ
ップのパッド電極に対応した位置に形成され、パッド電
極を互いに接続して半導体チップを積層する。
【０００６】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、第１のパッド電極と第２のパ
ッド電極を異なる配線層で形成する。請求項３記載の半
導体装置の製造方法は、実装基板に半導体チップを積層
して実装される半導体装置を製造するに際し、半導体基
板上に、上下に隣接して積層される半導体チップのパッ
ド電極と対応する位置に配線層により第１のパッド電極
と第２のパッド電極を形成し、第１のパッド電極上の絶
縁膜を開口して第１のパッド電極を露出し、第２のパッ
ド電極下の絶縁膜と半導体基板を貫通し、貫通された領
域に第２のパッド電極に導通したバンプを形成して半導
体チップを製造する工程と、半導体チップをパッド電極
を互いに接続することにより積層する工程とを有する。
【０００７】これにより、半導体装置の性能を確保しつ
つ、実装基板へ実装する際の実装体積や半導体チップ間
の配線長を小さくすることができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は、本発明の積
層された半導体装置の電極を拡大した図である。１はリ
ードフレーム、２ａ，２ｂ，２ｃはそれぞれ半導体チッ
プ、３はボンディングワイヤーである。８は任意の配線
層によって形成された第１パッド電極である。５は第１
パッド電極８とは水平方向に異なる位置に第１パッド電
極８とは異なる配線層で形成された第２パッド電極であ
る。第２パッド電極５は半導体基板１０を貫通して導電
体を充填してバンプ４を外部端子として形成している。
このように構成された半導体チップ２ａ，２ｂ，２ｃに
ついて対応するようにレイアウトされた第１パッド電極
８とバンプ４を接続して積層している。ここで、第１パ
ッド電極８と第２パッド電極５の水平方向の位置をずら
した形態について説明したが、水平方向に同一の位置に
形成しても良い。また、第１パッド電極８と第２パッド
電極５を異なる配線層で形成した形態について説明した
が、同一の配線層により電極を形成することもできる。
図２は、上記のように積層された半導体装置を表した断
面図である。バンプ４と第２パッド電極５により接続さ
れた半導体チップ（２ａ，２ｂ，２ｃ）を積層し、ワイ
ヤーボンディング３によってリードフレーム１に導通さ
れている。
【０００９】図３は、本発明の製造方法を順を追って説
明したものである。図３（ａ）に示すように、従来の技
術を用い、半導体基板１０上に第１層間絶縁膜９、第１
パッド電極８、第２層間絶縁膜７、第２パッド電極５、
第１保護膜６を形成する。次に図３（ｂ）に示すよう
に、半導体基板１０のチップ裏面にフォトレジスト１２
を形成し、その後、異方性のウエットエッチまたはドラ
イエッチを行い、第１層間絶縁膜９までエッチングを行
う。本実施の形態では、アルカリ溶液で四角錐状に異方
エッチングした例を示したが、通常使われる臭化水素系
のエッチングガスを用いてドライエッチしてもかまわな
い。アルカリ溶液としては、例えば水酸化カリウム（Ｋ
ＯＨ）、ヒドロジン水溶液（Ｎ2Ｈ2）、エチレンジアミ
ン・ピロカテゴール（ＥＤＰ)、アンモニア水溶液（Ｎ
Ｈ4ＯＨ）、テトラメチルアンモニウムハイドロオキサ
イド（ＴＭＡＨ）などが挙げられる。次にフォトレジス
ト除去後、図３（ｃ）に示すように、半導体基板１０裏
面に第２保護膜１１を形成する。次に図３（ｄ）に示す
ように、フォトレジスト１２を形成し、その後、ウエッ
トエッチまたはドライエッチを行い、第１パッド電極８
下までエッチングする。次にフォトレジスト１２除去
後、図３（ｅ）に示すとおり、メッキなどで第１パッド
電極８に導通したバンプ４を形成後、第２パッド電極５
を従来の技術を用いて開口する。さらに、半導体チップ
を積層実装する場合、図３（ｆ）に示すように、上記の
様な構成の半導体チップ（２ａ，２ｂ，２ｃ）を作成
し、対応するパッド電極同士（５，８）をバンプ４を介
して接続して半導体チップ（２ａ，２ｂ，２ｃ）を積層
する。最後に、最上段の半導体チップ２ａの第２パッド
電極５にボンディングワイヤー３で配線を施す。以上、
本実施の形態では半導体チップを３層積層する場合につ
いて説明したが、２層以上を積層する場合は何層でも同
様である。製造順については前記記述は例であり、前後
してもかまわない。また、半導体チップを直接積層する
例を記述したが、間にプリント基板などの配線基板など
を挿入して間接的に積層しても良い。また、最上層半導
体チップ２ａにボンディングワイヤー３を用いている
が、バンプ４を用い、積層化したフリップチップとして
もかまわない。また、第１パッド電極８と第２パッド電
極５は接続されて同一電位でも、別電位でも良く、同一
の配線層で形成されていてもかまわない。また、パッド
電極は同一個所の表裏に存在しても存在しなくてもかま
わない。また、パッド電極にバンプを形成するかどうか
でそのパッド電極について半導体チップ間の接続を行う
かどうかを選択することも可能である。
【００１０】以上のような構成にすることにより、半導
体装置の性能を確保しつつ、実装基板へ実装する際の実
装体積や半導体チップ間の配線長を小さくすることがで
きる。
【００１１】
【発明の効果】本発明の半導体装置、およびその製造方
法は、半導体チップの上下両面に電極を独立して自由な
位置に設けることにより、積層実装時における半導体チ
ップのサイズの大小や接続する端子の位置などのレイア
ウトの制約を受けないように積層することができるた
め、半導体装置の性能を確保しつつ、実装基板へ実装す
る際の実装体積や半導体チップ間の配線長を小さくする
ことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置のパッ
ド電極部分拡大断面図
【図２】本発明の実施の形態における半導体装置の断面
図
【図３】本発明の実施の形態における半導体装置の工程
断面図
【図４】従来の半導体装置の積層実装図
【図５】従来のスループラグを用いて半導体基板両面に
パッド電極を設けた半導体装置の断面図
【図６】従来のバンプを用いて半導体基板両面にパッド
電極を設けた半導体装置の断面図
【符号の説明】
１ リードフレーム ２ 半導体チップ ２ａ 半導体チップ ２ｂ 半導体チップ ２ｃ 半導体チップ ３ ボンディングワイヤー ４ バンプ ５ パッド電極 ６ 保護膜 ７ 絶縁膜 ８ パッド電極 ９ 絶縁膜 １０ 半導体基板 １１ 保護膜 １２ フォトレジスト １３ スループラグ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】実装基板に半導体チップを積層して実装さ
    れる半導体装置において、 半導体チップは、配線層により形成され上部の保護膜が
    開口されて露出する第１のパッド電極と、配線層により
    形成された第２のパッド電極と、半導体基板を貫通して
    前記第２のパッド電極と導通し半導体装置の前記第１の
    パッド電極がある面とは反対の面から露出するバンプと
    を備え、 前記第１，第２のパッド電極は、それぞれ積層される半
    導体チップのパッド電極に対応した位置に形成され、前
    記パッド電極を互いに接続して前記半導体チップを積層
    した半導体装置。
  2. 【請求項２】前記第１のパッド電極と前記第２のパッド
    電極が異なる配線層で形成された請求項１記載の半導体
    装置。
  3. 【請求項３】実装基板に半導体チップを積層して実装さ
    れる半導体装置を製造するに際し、 半導体基板上に、上下に隣接して積層される半導体チッ
    プのパッド電極と対応する位置に配線層により第１のパ
    ッド電極と第２のパッド電極を形成し、前記第１のパッ
    ド電極上の絶縁膜を開口して前記第１のパッド電極を露
    出し、前記第２のパッド電極下の絶縁膜と半導体基板を
    貫通し、前記貫通された領域に前記第２のパッド電極に
    導通したバンプを形成して半導体チップを製造する工程
    と、 前記半導体チップを、前記パッド電極を互いに接続する
    ことにより積層する工程とを有する半導体装置の製造方
    法。
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