JP2002057271A - 半導体装置、およびその製造方法 - Google Patents
半導体装置、およびその製造方法Info
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】
【課題】 半導体装置の性能を確保しつつ、実装基板へ
実装する際の実装体積や半導体チップ間の配線長を小さ
くすることを目的とする。 【解決手段】 任意の配線層によって形成された第1パ
ッド電極8と、第1パッド電極8とは水平方向に異なる
位置に第1パッド電極8とは異なる配線層で形成された
第2パッド電極5を形成し、半導体基板10を貫通して
第2パッド電極5と導通するバンプ4を充填することに
よって外部端子を形成する半導体チップを複数製造し、
それらを第1パッド電極8とバンプ4を接続することに
より積層して実装された半導体装置を構成する。この構
成により、半導体チップの上下両面に電極を独立して自
由な位置に設けることにより、積層実装時における半導
体チップのサイズの大小や接続する端子の位置などのレ
イアウトの制約を受けないように積層することができる
ため、半導体装置の性能を確保しつつ、基板へ実装する
際の実装体積や半導体チップ間の配線長を小さくするこ
とができる。
実装する際の実装体積や半導体チップ間の配線長を小さ
くすることを目的とする。 【解決手段】 任意の配線層によって形成された第1パ
ッド電極8と、第1パッド電極8とは水平方向に異なる
位置に第1パッド電極8とは異なる配線層で形成された
第2パッド電極5を形成し、半導体基板10を貫通して
第2パッド電極5と導通するバンプ4を充填することに
よって外部端子を形成する半導体チップを複数製造し、
それらを第1パッド電極8とバンプ4を接続することに
より積層して実装された半導体装置を構成する。この構
成により、半導体チップの上下両面に電極を独立して自
由な位置に設けることにより、積層実装時における半導
体チップのサイズの大小や接続する端子の位置などのレ
イアウトの制約を受けないように積層することができる
ため、半導体装置の性能を確保しつつ、基板へ実装する
際の実装体積や半導体チップ間の配線長を小さくするこ
とができる。
Description
【0001】
【発明の属する技術分野】本発明は、実装基板の高集積
化のために半導体チップを積層化した半導体装置に関す
る。
化のために半導体チップを積層化した半導体装置に関す
る。
【0002】
【従来の技術】近年、半導体装置を搭載した電子機器装
置の小型化,高速化を目的として、実装体積の縮小と配
線長の短縮のために、半導体装置の積層化が盛んに行わ
れている。複数の半導体チップを積層して実装する際、
図4に示す従来技術では、パッド電極5からリードフレ
ーム1にボンディングワイヤー3を配線する必要がある
ため、パッド電極5が隠れない程度のサイズの半導体チ
ップしか積層化できず、同程度のサイズの半導体チップ
は積層ができないという制限がある。このため、同程度
のサイズの半導体チップを積層する場合は、図5に示す
ように、半導体チップを貫通してスループラグ13を充
填することにより半導体チップの上下両面に導通した電
極5を互いに接続して積層している。また、図6では、
上部の電極5から半導体チップを貫通して設けたバンプ
4を第2のパッド電極として設け、それぞれの電極を互
いに接続することにより積層している。
置の小型化,高速化を目的として、実装体積の縮小と配
線長の短縮のために、半導体装置の積層化が盛んに行わ
れている。複数の半導体チップを積層して実装する際、
図4に示す従来技術では、パッド電極5からリードフレ
ーム1にボンディングワイヤー3を配線する必要がある
ため、パッド電極5が隠れない程度のサイズの半導体チ
ップしか積層化できず、同程度のサイズの半導体チップ
は積層ができないという制限がある。このため、同程度
のサイズの半導体チップを積層する場合は、図5に示す
ように、半導体チップを貫通してスループラグ13を充
填することにより半導体チップの上下両面に導通した電
極5を互いに接続して積層している。また、図6では、
上部の電極5から半導体チップを貫通して設けたバンプ
4を第2のパッド電極として設け、それぞれの電極を互
いに接続することにより積層している。
【0003】
【本発明が解決しようとする課題】以上のように、従来
の同程度のサイズの半導体チップを積層する技術では、
半導体チップ両面の電極の位置や電位を同一にせざるを
えず、上下の半導体チップの端子位置が固定されてしま
い異なる信号端子とすることもできないので、積層実装
時の半導体チップの端子配置に制限がかかり、半導体チ
ップ自体の機能が大幅に制限されるという問題点があっ
た。
の同程度のサイズの半導体チップを積層する技術では、
半導体チップ両面の電極の位置や電位を同一にせざるを
えず、上下の半導体チップの端子位置が固定されてしま
い異なる信号端子とすることもできないので、積層実装
時の半導体チップの端子配置に制限がかかり、半導体チ
ップ自体の機能が大幅に制限されるという問題点があっ
た。
【0004】上記問題点を解決するために、本発明の半
導体装置、およびその製造方法では、積層実装時におけ
る半導体チップのサイズの大小や接続する端子の位置な
どのレイアウトの制約を受けないように、半導体チップ
の上下両面に電極を独立して自由な位置に設けることに
より、半導体装置の性能を確保しつつ、実装基板へ実装
する際の実装体積や半導体チップ間の配線長を小さくす
ることを目的とする。
導体装置、およびその製造方法では、積層実装時におけ
る半導体チップのサイズの大小や接続する端子の位置な
どのレイアウトの制約を受けないように、半導体チップ
の上下両面に電極を独立して自由な位置に設けることに
より、半導体装置の性能を確保しつつ、実装基板へ実装
する際の実装体積や半導体チップ間の配線長を小さくす
ることを目的とする。
【0005】
【課題を解決するための手段】この目的を達成するため
に本発明の請求項1記載の半導体装置は、実装基板に半
導体チップを積層して実装される半導体装置において、
半導体チップは配線層により形成され上部の保護膜が開
口されて露出する第1のパッド電極と、配線層により形
成された第2のパッド電極と、半導体基板を貫通して第
2のパッド電極と導通し半導体装置の第1のパッド電極
がある面とは反対の面から露出するバンプとを備え、第
1,第2のパッド電極は、それぞれ積層される半導体チ
ップのパッド電極に対応した位置に形成され、パッド電
極を互いに接続して半導体チップを積層する。
に本発明の請求項1記載の半導体装置は、実装基板に半
導体チップを積層して実装される半導体装置において、
半導体チップは配線層により形成され上部の保護膜が開
口されて露出する第1のパッド電極と、配線層により形
成された第2のパッド電極と、半導体基板を貫通して第
2のパッド電極と導通し半導体装置の第1のパッド電極
がある面とは反対の面から露出するバンプとを備え、第
1,第2のパッド電極は、それぞれ積層される半導体チ
ップのパッド電極に対応した位置に形成され、パッド電
極を互いに接続して半導体チップを積層する。
【0006】請求項2記載の半導体装置は、請求項1記
載の半導体装置において、第1のパッド電極と第2のパ
ッド電極を異なる配線層で形成する。請求項3記載の半
導体装置の製造方法は、実装基板に半導体チップを積層
して実装される半導体装置を製造するに際し、半導体基
板上に、上下に隣接して積層される半導体チップのパッ
ド電極と対応する位置に配線層により第1のパッド電極
と第2のパッド電極を形成し、第1のパッド電極上の絶
縁膜を開口して第1のパッド電極を露出し、第2のパッ
ド電極下の絶縁膜と半導体基板を貫通し、貫通された領
域に第2のパッド電極に導通したバンプを形成して半導
体チップを製造する工程と、半導体チップをパッド電極
を互いに接続することにより積層する工程とを有する。
載の半導体装置において、第1のパッド電極と第2のパ
ッド電極を異なる配線層で形成する。請求項3記載の半
導体装置の製造方法は、実装基板に半導体チップを積層
して実装される半導体装置を製造するに際し、半導体基
板上に、上下に隣接して積層される半導体チップのパッ
ド電極と対応する位置に配線層により第1のパッド電極
と第2のパッド電極を形成し、第1のパッド電極上の絶
縁膜を開口して第1のパッド電極を露出し、第2のパッ
ド電極下の絶縁膜と半導体基板を貫通し、貫通された領
域に第2のパッド電極に導通したバンプを形成して半導
体チップを製造する工程と、半導体チップをパッド電極
を互いに接続することにより積層する工程とを有する。
【0007】これにより、半導体装置の性能を確保しつ
つ、実装基板へ実装する際の実装体積や半導体チップ間
の配線長を小さくすることができる。
つ、実装基板へ実装する際の実装体積や半導体チップ間
の配線長を小さくすることができる。
【0008】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図1は、本発明の積
層された半導体装置の電極を拡大した図である。1はリ
ードフレーム、2a,2b,2cはそれぞれ半導体チッ
プ、3はボンディングワイヤーである。8は任意の配線
層によって形成された第1パッド電極である。5は第1
パッド電極8とは水平方向に異なる位置に第1パッド電
極8とは異なる配線層で形成された第2パッド電極であ
る。第2パッド電極5は半導体基板10を貫通して導電
体を充填してバンプ4を外部端子として形成している。
このように構成された半導体チップ2a,2b,2cに
ついて対応するようにレイアウトされた第1パッド電極
8とバンプ4を接続して積層している。ここで、第1パ
ッド電極8と第2パッド電極5の水平方向の位置をずら
した形態について説明したが、水平方向に同一の位置に
形成しても良い。また、第1パッド電極8と第2パッド
電極5を異なる配線層で形成した形態について説明した
が、同一の配線層により電極を形成することもできる。
図2は、上記のように積層された半導体装置を表した断
面図である。バンプ4と第2パッド電極5により接続さ
れた半導体チップ(2a,2b,2c)を積層し、ワイ
ヤーボンディング3によってリードフレーム1に導通さ
れている。
て、図面を参照しながら説明する。図1は、本発明の積
層された半導体装置の電極を拡大した図である。1はリ
ードフレーム、2a,2b,2cはそれぞれ半導体チッ
プ、3はボンディングワイヤーである。8は任意の配線
層によって形成された第1パッド電極である。5は第1
パッド電極8とは水平方向に異なる位置に第1パッド電
極8とは異なる配線層で形成された第2パッド電極であ
る。第2パッド電極5は半導体基板10を貫通して導電
体を充填してバンプ4を外部端子として形成している。
このように構成された半導体チップ2a,2b,2cに
ついて対応するようにレイアウトされた第1パッド電極
8とバンプ4を接続して積層している。ここで、第1パ
ッド電極8と第2パッド電極5の水平方向の位置をずら
した形態について説明したが、水平方向に同一の位置に
形成しても良い。また、第1パッド電極8と第2パッド
電極5を異なる配線層で形成した形態について説明した
が、同一の配線層により電極を形成することもできる。
図2は、上記のように積層された半導体装置を表した断
面図である。バンプ4と第2パッド電極5により接続さ
れた半導体チップ(2a,2b,2c)を積層し、ワイ
ヤーボンディング3によってリードフレーム1に導通さ
れている。
【0009】図3は、本発明の製造方法を順を追って説
明したものである。図3(a)に示すように、従来の技
術を用い、半導体基板10上に第1層間絶縁膜9、第1
パッド電極8、第2層間絶縁膜7、第2パッド電極5、
第1保護膜6を形成する。次に図3(b)に示すよう
に、半導体基板10のチップ裏面にフォトレジスト12
を形成し、その後、異方性のウエットエッチまたはドラ
イエッチを行い、第1層間絶縁膜9までエッチングを行
う。本実施の形態では、アルカリ溶液で四角錐状に異方
エッチングした例を示したが、通常使われる臭化水素系
のエッチングガスを用いてドライエッチしてもかまわな
い。アルカリ溶液としては、例えば水酸化カリウム(K
OH)、ヒドロジン水溶液(N2H2)、エチレンジアミ
ン・ピロカテゴール(EDP)、アンモニア水溶液(N
H4OH)、テトラメチルアンモニウムハイドロオキサ
イド(TMAH)などが挙げられる。次にフォトレジス
ト除去後、図3(c)に示すように、半導体基板10裏
面に第2保護膜11を形成する。次に図3(d)に示す
ように、フォトレジスト12を形成し、その後、ウエッ
トエッチまたはドライエッチを行い、第1パッド電極8
下までエッチングする。次にフォトレジスト12除去
後、図3(e)に示すとおり、メッキなどで第1パッド
電極8に導通したバンプ4を形成後、第2パッド電極5
を従来の技術を用いて開口する。さらに、半導体チップ
を積層実装する場合、図3(f)に示すように、上記の
様な構成の半導体チップ(2a,2b,2c)を作成
し、対応するパッド電極同士(5,8)をバンプ4を介
して接続して半導体チップ(2a,2b,2c)を積層
する。最後に、最上段の半導体チップ2aの第2パッド
電極5にボンディングワイヤー3で配線を施す。以上、
本実施の形態では半導体チップを3層積層する場合につ
いて説明したが、2層以上を積層する場合は何層でも同
様である。製造順については前記記述は例であり、前後
してもかまわない。また、半導体チップを直接積層する
例を記述したが、間にプリント基板などの配線基板など
を挿入して間接的に積層しても良い。また、最上層半導
体チップ2aにボンディングワイヤー3を用いている
が、バンプ4を用い、積層化したフリップチップとして
もかまわない。また、第1パッド電極8と第2パッド電
極5は接続されて同一電位でも、別電位でも良く、同一
の配線層で形成されていてもかまわない。また、パッド
電極は同一個所の表裏に存在しても存在しなくてもかま
わない。また、パッド電極にバンプを形成するかどうか
でそのパッド電極について半導体チップ間の接続を行う
かどうかを選択することも可能である。
明したものである。図3(a)に示すように、従来の技
術を用い、半導体基板10上に第1層間絶縁膜9、第1
パッド電極8、第2層間絶縁膜7、第2パッド電極5、
第1保護膜6を形成する。次に図3(b)に示すよう
に、半導体基板10のチップ裏面にフォトレジスト12
を形成し、その後、異方性のウエットエッチまたはドラ
イエッチを行い、第1層間絶縁膜9までエッチングを行
う。本実施の形態では、アルカリ溶液で四角錐状に異方
エッチングした例を示したが、通常使われる臭化水素系
のエッチングガスを用いてドライエッチしてもかまわな
い。アルカリ溶液としては、例えば水酸化カリウム(K
OH)、ヒドロジン水溶液(N2H2)、エチレンジアミ
ン・ピロカテゴール(EDP)、アンモニア水溶液(N
H4OH)、テトラメチルアンモニウムハイドロオキサ
イド(TMAH)などが挙げられる。次にフォトレジス
ト除去後、図3(c)に示すように、半導体基板10裏
面に第2保護膜11を形成する。次に図3(d)に示す
ように、フォトレジスト12を形成し、その後、ウエッ
トエッチまたはドライエッチを行い、第1パッド電極8
下までエッチングする。次にフォトレジスト12除去
後、図3(e)に示すとおり、メッキなどで第1パッド
電極8に導通したバンプ4を形成後、第2パッド電極5
を従来の技術を用いて開口する。さらに、半導体チップ
を積層実装する場合、図3(f)に示すように、上記の
様な構成の半導体チップ(2a,2b,2c)を作成
し、対応するパッド電極同士(5,8)をバンプ4を介
して接続して半導体チップ(2a,2b,2c)を積層
する。最後に、最上段の半導体チップ2aの第2パッド
電極5にボンディングワイヤー3で配線を施す。以上、
本実施の形態では半導体チップを3層積層する場合につ
いて説明したが、2層以上を積層する場合は何層でも同
様である。製造順については前記記述は例であり、前後
してもかまわない。また、半導体チップを直接積層する
例を記述したが、間にプリント基板などの配線基板など
を挿入して間接的に積層しても良い。また、最上層半導
体チップ2aにボンディングワイヤー3を用いている
が、バンプ4を用い、積層化したフリップチップとして
もかまわない。また、第1パッド電極8と第2パッド電
極5は接続されて同一電位でも、別電位でも良く、同一
の配線層で形成されていてもかまわない。また、パッド
電極は同一個所の表裏に存在しても存在しなくてもかま
わない。また、パッド電極にバンプを形成するかどうか
でそのパッド電極について半導体チップ間の接続を行う
かどうかを選択することも可能である。
【0010】以上のような構成にすることにより、半導
体装置の性能を確保しつつ、実装基板へ実装する際の実
装体積や半導体チップ間の配線長を小さくすることがで
きる。
体装置の性能を確保しつつ、実装基板へ実装する際の実
装体積や半導体チップ間の配線長を小さくすることがで
きる。
【0011】
【発明の効果】本発明の半導体装置、およびその製造方
法は、半導体チップの上下両面に電極を独立して自由な
位置に設けることにより、積層実装時における半導体チ
ップのサイズの大小や接続する端子の位置などのレイア
ウトの制約を受けないように積層することができるた
め、半導体装置の性能を確保しつつ、実装基板へ実装す
る際の実装体積や半導体チップ間の配線長を小さくする
ことができる。
法は、半導体チップの上下両面に電極を独立して自由な
位置に設けることにより、積層実装時における半導体チ
ップのサイズの大小や接続する端子の位置などのレイア
ウトの制約を受けないように積層することができるた
め、半導体装置の性能を確保しつつ、実装基板へ実装す
る際の実装体積や半導体チップ間の配線長を小さくする
ことができる。
【図1】本発明の実施の形態における半導体装置のパッ
ド電極部分拡大断面図
ド電極部分拡大断面図
【図2】本発明の実施の形態における半導体装置の断面
図
図
【図3】本発明の実施の形態における半導体装置の工程
断面図
断面図
【図4】従来の半導体装置の積層実装図
【図5】従来のスループラグを用いて半導体基板両面に
パッド電極を設けた半導体装置の断面図
パッド電極を設けた半導体装置の断面図
【図6】従来のバンプを用いて半導体基板両面にパッド
電極を設けた半導体装置の断面図
電極を設けた半導体装置の断面図
1 リードフレーム 2 半導体チップ 2a 半導体チップ 2b 半導体チップ 2c 半導体チップ 3 ボンディングワイヤー 4 バンプ 5 パッド電極 6 保護膜 7 絶縁膜 8 パッド電極 9 絶縁膜 10 半導体基板 11 保護膜 12 フォトレジスト 13 スループラグ
Claims (3)
- 【請求項1】実装基板に半導体チップを積層して実装さ
れる半導体装置において、 半導体チップは、配線層により形成され上部の保護膜が
開口されて露出する第1のパッド電極と、配線層により
形成された第2のパッド電極と、半導体基板を貫通して
前記第2のパッド電極と導通し半導体装置の前記第1の
パッド電極がある面とは反対の面から露出するバンプと
を備え、 前記第1,第2のパッド電極は、それぞれ積層される半
導体チップのパッド電極に対応した位置に形成され、前
記パッド電極を互いに接続して前記半導体チップを積層
した半導体装置。 - 【請求項2】前記第1のパッド電極と前記第2のパッド
電極が異なる配線層で形成された請求項1記載の半導体
装置。 - 【請求項3】実装基板に半導体チップを積層して実装さ
れる半導体装置を製造するに際し、 半導体基板上に、上下に隣接して積層される半導体チッ
プのパッド電極と対応する位置に配線層により第1のパ
ッド電極と第2のパッド電極を形成し、前記第1のパッ
ド電極上の絶縁膜を開口して前記第1のパッド電極を露
出し、前記第2のパッド電極下の絶縁膜と半導体基板を
貫通し、前記貫通された領域に前記第2のパッド電極に
導通したバンプを形成して半導体チップを製造する工程
と、 前記半導体チップを、前記パッド電極を互いに接続する
ことにより積層する工程とを有する半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000241945A JP2002057271A (ja) | 2000-08-10 | 2000-08-10 | 半導体装置、およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000241945A JP2002057271A (ja) | 2000-08-10 | 2000-08-10 | 半導体装置、およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002057271A true JP2002057271A (ja) | 2002-02-22 |
Family
ID=18733049
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000241945A Pending JP2002057271A (ja) | 2000-08-10 | 2000-08-10 | 半導体装置、およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002057271A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004095849A (ja) * | 2002-08-30 | 2004-03-25 | Fujikura Ltd | 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法 |
US7045870B2 (en) | 2001-10-04 | 2006-05-16 | Sony Corporation | Solid image-pickup device and method for manufacturing the solid image pickup device |
JP2010232685A (ja) * | 2010-07-05 | 2010-10-14 | Fujikura Ltd | 配線基板の製造方法 |
JP2011009781A (ja) * | 2010-09-29 | 2011-01-13 | Fujikura Ltd | 貫通電極付き半導体デバイスの製造方法 |
JP2019165179A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体装置 |
-
2000
- 2000-08-10 JP JP2000241945A patent/JP2002057271A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8410567B2 (en) | 2001-10-04 | 2013-04-02 | Sony Corporation | Solid image-pickup device with flexible circuit substrate |
US9048352B2 (en) | 2001-10-04 | 2015-06-02 | Sony Corporation | Solid image-pickup device with flexible circuit substrate |
US7187051B2 (en) | 2001-10-04 | 2007-03-06 | Sony Corporation | Solid image-pickup device and method for manufacturing the solid image pickup device |
US7531375B2 (en) | 2001-10-04 | 2009-05-12 | Sony Corporation | Solid image-pickup device and method for manufacturing the solid image pickup device |
US9455286B2 (en) | 2001-10-04 | 2016-09-27 | Sony Corporation | Solid image-pickup device with through hole passing through substrate |
US10068938B2 (en) | 2001-10-04 | 2018-09-04 | Sony Corporation | Solid image-pickup device with flexible circuit substrate |
US7045870B2 (en) | 2001-10-04 | 2006-05-16 | Sony Corporation | Solid image-pickup device and method for manufacturing the solid image pickup device |
JP2004095849A (ja) * | 2002-08-30 | 2004-03-25 | Fujikura Ltd | 貫通電極付き半導体基板の製造方法、貫通電極付き半導体デバイスの製造方法 |
JP2010232685A (ja) * | 2010-07-05 | 2010-10-14 | Fujikura Ltd | 配線基板の製造方法 |
JP2011009781A (ja) * | 2010-09-29 | 2011-01-13 | Fujikura Ltd | 貫通電極付き半導体デバイスの製造方法 |
JP2019165179A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体装置 |
CN110310946A (zh) * | 2018-03-20 | 2019-10-08 | 东芝存储器株式会社 | 半导体装置 |
JP7144951B2 (ja) | 2018-03-20 | 2022-09-30 | キオクシア株式会社 | 半導体装置 |
CN110310946B (zh) * | 2018-03-20 | 2023-07-18 | 铠侠股份有限公司 | 半导体装置 |
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Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051028 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051101 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060228 |