CN110211946A - 一种芯片封装结构及其制造方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims abstract description 102
- 239000004033 plastic Substances 0.000 claims abstract description 32
- 239000000945 filler Substances 0.000 claims abstract description 30
- 238000009413 insulation Methods 0.000 claims abstract description 5
- 239000011229 interlayer Substances 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 238000012545 processing Methods 0.000 claims description 5
- 239000003822 epoxy resin Substances 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 4
- 229920000647 polyepoxide Polymers 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 10
- 238000005538 encapsulation Methods 0.000 description 7
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000002493 microarray Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000007711 solidification Methods 0.000 description 3
- 230000008023 solidification Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- 241000218202 Coptis Species 0.000 description 1
- 235000002991 Coptis groenlandica Nutrition 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明公开了一种芯片封装结构，包括：塑封层；第一芯片，所述第一芯片包覆在所述塑封层内，且所述第一芯片具有第一芯片焊盘；转接板，所述转接板的第一面与所述塑封层、第一芯片背面相连，所述转接板具有芯片嵌入槽和导电通孔；引线，所述引线电连接所述第一芯片焊盘至所述导电通孔；第二芯片，所述第二芯片设置在所述转接板的所述芯片嵌入槽中，且所述第二芯片与所述第一芯片背对背；填胶层，所述填胶层填充所述第二芯片与所述芯片嵌入槽之间的间隙，并覆盖除第二芯片焊盘位置外的所述第二芯片；重新布局布线层，设置在所述转接板的第二面，且所述重新布局布线层与所述导电通孔、所述第二芯片焊盘电连接；介质层，所述介质层设置在所述转接板的第二面，用于所述重新布局布线层的层间和同层金属间的绝缘保护；以及外接焊球，所述外接焊球与所述重新布局布线层电连接。
Description
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种芯片封装结构及其制造方法。
背景技术
随着电子产品进一步小型化的发展，多芯片通过PCB基板实现互连的方案在很多情况下逐渐被多芯片组件(MCM)取代。多芯片组件(MCM)是指多个集成电路芯片电连接于共用电路基板上，并利用它实现芯片间互连的组件，是一种典型的高度集成组件。这些组件中的各芯片通常采用引线键合、载带键合或倒装芯片的方式未密封地组装在多层互连的基板上，然后经过塑封形成封装结构。比起将芯片直接安装在PCB上，MCM具有一定的优势。例如：(1)缩短了芯片间传输路径，提升了性能，同时具有低电源自感、低电容、低串扰以及低驱动电压等优点；(2)具有小型化和多功能的优点，且***电路板的I/O数得以减少；(3)可广泛应用于专用集成电路，尤其是生产周期短的产品。(4)可实现混合型封装结构，形成功能组件模块。(5)提高了产品可靠性。
虽然多芯片组件具有诸多优点，但现有的多芯片封装结构还是基于基板、引线键合等技术实现，其封装体积、多芯片间的互连距离还相对较大。
为了实现多芯片集成后具有更小的封装体积、更小的信号延迟，本发明提出一种芯片封装结构及其制造方法，实现多芯片集成，并进一步缩小了多芯片封装结构的体积，减小了多芯片互连距离，降低了信号延迟。
发明内容
针对现有的多芯片组件还存在的封装体积还较大，芯片间互连距离还较长，多芯片间的信号延迟等问题，根据本发明的一个方面，提供一种芯片封装结构，包括：
塑封层；
第一芯片，所述第一芯片包覆在所述塑封层内，且所述第一芯片具有第一芯片焊盘；
转接板，所述转接板的第一面与所述塑封层、第一芯片背面相连，所述转接板具有芯片嵌入槽和导电通孔；
引线，所述引线电连接所述第一芯片焊盘至所述导电通孔；
第二芯片，所述第二芯片设置在所述转接板的所述芯片嵌入槽中，且所述第二芯片与所述第一芯片背对背；
填胶层，所述填胶层填充所述第二芯片与所述芯片嵌入槽之间的间隙，并覆盖除第二芯片焊盘位置外的所述第二芯片；
重新布局布线层，设置在所述转接板的第二面，且所述重新布局布线层与所述导电通孔、所述第二芯片焊盘电连接；
介质层，所述介质层设置在所述转接板的第二面，用于所述重新布局布线层的层间和同层金属间的绝缘保护；以及
外接焊球，所述外接焊球与所述重新布局布线层电连接。
在本发明的一个实施例中，所述塑封层的材料为环氧树脂或固化胶或EMC。
在本发明的一个实施例中，具有M个第一芯片，其中M≥2。
在本发明的一个实施例中，所述转接板为硅基转接板。
在本发明的一个实施例中，所述转接板的导电通孔为导电铜柱。
在本发明的一个实施例中，所述引线的材料为金、铜、铝或其组合。
在本发明的一个实施例中，所述填胶层覆盖所述转接板的整个第二面。
在本发明的一个实施例中，所述重新布局布线层具有N层，其中N≥2。
根据本发明的另一方面，提供一种芯片封装结构的制造方法，包括：
提供转接板，所述转接板具有芯片嵌入槽和导电通孔，其中所述导电通孔为盲孔；
将第一芯片贴片至所述转接板，并引线键合所述第一芯的芯片焊盘至所述转接板的导电通孔；
对第一芯片进行塑封，形成塑封层；
进行转接板的背面进行露头处理，实现转接板的导电通孔和芯片嵌入槽的背面漏出；
在转接板背面漏出的芯片嵌入槽内进行第二芯片的贴片，贴片后第二芯片与第一芯片背对背贴合；
进行第二芯片填胶，形成填胶层，完成转接板的晶圆重构；
在填胶层中形成第二芯片的焊盘开口；以及
在重构后的转接板的外漏面形成重新布局布线层、介质层以及外接焊球。
在本发明的另一个实施例中，在填胶层中形成第二芯片的焊盘开口的同时，形成转接板导电通孔的开口。
本发明提供一种芯片封装结构及其制造方法，采用具有芯片嵌入凹槽和导电通孔的转接板，将第一芯片贴片接至转接板，接下来通过引线键合互连芯片焊盘至转接板的导电通孔并塑封；然后对转接板进行背面露头，从而漏出转接板的芯片嵌入槽和导电通孔；接下来在芯片嵌入槽中进行第二芯片贴片并填胶塑封；然后再通过重新布局布线，将多芯片上的小凸点扇出，并转换成大凸点。基于本发明的该种芯片封装结构及其制造方法具有如下优点：1)可实现多芯片集成；2)使用带芯片嵌入凹槽的转接板替代基板，产能更高；3)封装结构的封装体积更小；4)多芯片间的互连线路距离更短、信号延迟更小。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例形成的一种芯片封装结构100的剖面示意图。
图2A至图2H示出根据本发明的一个实施例形成该种芯片封装结构100的过程剖面示意图。
图3示出的是根据本发明的一个实施例形成该种芯片封装结构100的流程图300。
图4示出根据本发明的又一实施例形成的一种芯片封装结构400的剖面示意图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种芯片封装结构及其制造方法，采用具有芯片嵌入凹槽和导电通孔的转接板，将第一芯片贴片接至转接板，接下来通过引线键合互连芯片焊盘至转接板的导电通孔并塑封；然后对转接板进行背面露头，从而漏出转接板的芯片嵌入槽和导电通孔；接下来在芯片嵌入槽中进行第二芯片贴片并填胶塑封；然后再通过重新布局布线，将多芯片上的小凸点扇出，并转换成大凸点。基于本发明的该种芯片封装结构及其制造方法具有如下优点：1)可实现多芯片集成；2)使用带芯片嵌入凹槽的转接板替代基板，产能更高；3)封装结构的封装体积更小；4)多芯片间的互连线路距离更短、信号延迟更小。
下面结合图1来详细介绍根据本发明的一个实施例的一种芯片封装结构。图1示出根据本发明的一个实施例形成的一种芯片封装结构100的剖面示意图。如图1所示，该芯片封装结构100进一步包括塑封层110、第一芯片120、引线130、转接板140、第二芯片150、填胶层160、重新布局布线层170、介质层180以及外接焊球190。
塑封层110设置在该芯片封装结构100的第一面。在本发明的一个实施例中，塑封层110的材料可以为环氧树脂、固化胶、EMC等材料。
第一芯片120被塑封层110包覆，第一芯片120进一步包括第一芯片焊盘121。在本发明的一个实施例中，第一芯片120可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第一芯片120可以为一个或多个，为多个第一芯片120时，这些第一芯片120可以为同类芯片(如都是逻辑运算芯片)，也可以为非同类芯片。
引线130用于电互连第一芯片120至转接板130。具体的是通过引线键合，形成从第一芯片120的第一芯片焊盘121到转接板140的导电通孔142。在本发明的一个实施例中，引线130可以为金线、铜线或合金线。
转接板140设置在塑封层110的上方，转接板140的第一面与塑封层110相邻，转接板140进一步具有芯片嵌入凹槽141和导电通孔142；其中导电通孔142与第一芯片120的第一芯片焊盘121电连接。在本发明的一个实施例中，转接板140为硅基转接板。在本发明的其他实施例中，转接板140也可以为玻璃等其他材料的转接板。在本发明的一个具体实施例中，还可以具有多个芯片嵌入凹槽141和多组导电通孔142。
第二芯片150设置在转接板140的芯片嵌入槽141中，第二芯片150的第二芯片焊盘151朝上，从而形成第二芯片150与第一芯片120背对背的贴装结构。与前述说明类似，可以设置多个第二芯片150在转接板140的芯片嵌入槽141中。通常情况下，一个第二芯片150设置在一个对应的芯片嵌入槽141中.但也可以通过设置较大尺寸的芯片嵌入槽141，从而可将多个第二芯片150嵌入到同一芯片嵌入槽141中。在本发明的又一实施例中，第二芯片150通过贴片胶贴片至芯片嵌入槽141中的第一芯片120的背面，因此在第二芯片150和第一芯片120之间具有一胶层。
填胶层160设置成覆盖转接板140的芯片嵌入槽141和第二芯片150之间的间隙，从而使转接板140的第二面平整，实现晶圆重构效果。填胶层160的材料可以为树脂、EMC或者底填胶材料。
重新布局布线层170设置在转接板140的第二面上，重新布局布线层170与转接板140中的导电通孔142以及第二芯片150的第二芯片焊盘151电连接，进一步通过导电通孔142实现与第一芯片120的电和或信号互连。在本发明的一个实施例中，重新布局布线层170可以为一层或多层，其中第一层布线层具有电连接至第二芯片150的第二芯片焊球151的互连结构171；最外层的布线层中设置有外接焊盘(图中未标示)。
介质层180设置在转接板140的第二面上，用于重新布局布线层170的层间和同层金属线间的绝缘保护和机械支撑。
外接焊球190设置在最外层重新布局布线层170的外接焊盘上。外接焊球190可以通过植球、电镀等工艺形成。在本发明的一个实施例中，外接焊球190可以为无铅焊球或者铜柱。
下面结合图2A至图2H以及图3来详细描述形成该种芯片封装结构100的过程。图2A至图2H示出根据本发明的一个实施例形成该种芯片封装结构100的过程剖面示意图；图3示出的是根据本发明的一个实施例形成该种芯片封装结构100的流程图300。
首先，在步骤310，如图2A所示，提供转接板210。转接板210具有芯片嵌入槽211和导电通孔212，其中导电通孔212为盲孔，其开口端在转接板210的芯片嵌入槽211所在面。在本发明的一个具体实施例中，通过图像化刻蚀工艺在转接板210中形成芯片嵌入槽211，芯片嵌入槽211可以为一个或多个，具体的尺寸和位置根据设计需要确定。在本发明的又一实施例中，导电通孔212通过通孔、导电填充形成，具体工艺可选自光刻、刻蚀/激光通孔、电镀种子层沉积、电镀、去除种子层等工艺形成。
接下来，在步骤320，如图2B所示，将第一芯片220贴片至转接板210，并引线键合第一芯片220至转接板210的导电通孔。第一芯片220具有第一芯片焊盘221，其中第一芯片焊盘221通过引线230与转接板210的导电通孔212电连接。在本发明的一个实施例中，引线键合工艺采用的引线230的材料可以选自金、铜、铝或其组合等，第一芯片220贴片至转接板210可以通过贴片胶(图中未示出)实现。在本发明的又一实施例中，第一芯片220可以为处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片，还可以为一个或多个芯片，当未多个芯片时，可以为同类型芯片或者不同类型芯片。
然后，在步骤330，如图2C所示，对第一芯片220进行塑封，形成塑封层240。塑封层240的材料可以为环氧树脂、固化胶、EMC等材料。
接下来，在步骤340，如图2D所示，进行转接板210的背面露头处理，实现转接板210的导电通孔212和芯片嵌入槽211的漏出。在本发明的一个实施例中可以通过刻蚀、CMP等工艺实现转接板210的背面露头处理。
然后，在步骤350，如图2E所示，在转接板210的芯片嵌入槽211内进行第二芯片250的贴片，贴片后第二芯片250与第一芯片220形成背对背贴合。在本发明的一个实施例中，第二芯片250通过贴片胶贴片至第一芯片220的背面。
接下来，在步骤360，如图2F所示，进行第二芯片250填胶，形成填胶层260。填胶层260填充转接板210的芯片嵌入槽211和第二芯片250之间的间隙，从而使转接板210的外露面平整，实现晶圆重构效果。填胶层260的材料可以为树脂、EMC或者其他底填胶材料。
然后，在步骤370，如图2G所示，在填胶层260中形成第二芯片250的焊盘开口261。具体开口方法可以通过刻蚀、机械通孔、激光通孔等方式形成。
最后，在步骤380，如图2H所示，在重构后的转接板210的外漏面形成重新布局布线层270、介质层280以及外接焊球290。重新布局布线层270与转接板210的导电通孔212以及第二芯片250的第二芯片焊球251(通过互连通孔271实现)电连接；进一步通过导电通孔212而实现与第一芯片220的电和或信号互连；外接焊球280设置在最外层重新布局布线层270的焊盘(图中未示出)上；介质层280用于重新布局布线层间或同层的导线间的绝缘保护和机械支撑作用。重新布局布线层270实现了第一芯片220和第二芯片250的IO扇出。在本发明的一个实施例中，重新布局布线层270可以为一层或多层。具体的形成工艺可为电镀工艺。
下面再结合图4来详细介绍根据本发明的又一实施例的一种芯片封装结构。图4示出根据本发明的又一实施例形成的一种芯片封装结构400的剖面示意图。如图4所示，该芯片封装结构400进一步包括塑封层410、第一芯片420、引线430、转接板440、第二芯片450、填胶层460、重新布局布线层470、介质层480以及外接焊球490。其与图1所示的芯片封装结构100不同处仅在于其填胶层460完全覆盖整个转接板440的表面，并包覆第二芯片450，实现晶圆重构。
基于本发明提供的该种芯片封装结构及其制造方法，采用具有芯片嵌入凹槽和导电通孔的转接板，将第一芯片贴片接至转接板，接下来通过引线键合互连芯片焊盘至转接板的导电通孔并塑封；然后对转接板进行背面露头，从而漏出转接板的芯片嵌入槽和导电通孔；接下来在芯片嵌入槽中进行第二芯片贴片并填胶塑封；然后再通过重新布局布线，将多芯片上的小凸点扇出，并转换成大凸点。基于本发明的该种芯片封装结构及其制造方法具有如下优点：1)可实现多芯片集成；2)使用带芯片嵌入凹槽的转接板替代基板，产能更高；3)封装结构的封装体积更小；4)多芯片间的互连线路距离更短、信号延迟更小。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。
Claims (10)
1.一种芯片封装结构，包括：
塑封层；
第一芯片，所述第一芯片包覆在所述塑封层内，且所述第一芯片具有第一芯片焊盘；
转接板，所述转接板的第一面与所述塑封层、第一芯片背面相连，所述转接板具有芯片嵌入槽和导电通孔；
引线，所述引线电连接所述第一芯片焊盘至所述导电通孔；
第二芯片，所述第二芯片设置在所述转接板的所述芯片嵌入槽中，且所述第二芯片与所述第一芯片背对背；
填胶层，所述填胶层填充所述第二芯片与所述芯片嵌入槽之间的间隙，并覆盖除第二芯片焊盘位置外的所述第二芯片；
重新布局布线层，设置在所述转接板的第二面，且所述重新布局布线层与所述导电通孔、所述第二芯片焊盘电连接；
介质层，所述介质层设置在所述转接板的第二面，用于所述重新布局布线层的层间和同层金属间的绝缘保护；以及
外接焊球，所述外接焊球与所述重新布局布线层电连接。
2.如权利要求1所述的芯片封装结构，其特征在于，所述塑封层的材料为环氧树脂或固化胶或EMC。
3.如权利要求1所述的芯片封装结构，其特征在于，具有M个第一芯片，其中M≥2。
4.如权利要求1所述的芯片封装结构，其特征在于，所述转接板为硅基转接板。
5.如权利要求1所述的芯片封装结构，其特征在于，所述转接板的导电通孔为导电铜柱。
6.如权利要求1所述的芯片封装结构，其特征在于，所述引线的材料为金、铜、铝或其组合。
7.如权利要求1所述的芯片封装结构，其特征在于，所述填胶层覆盖所述转接板的整个第二面。
8.如权利要求1所述的芯片封装结构，其特征在于，所述重新布局布线层具有N层，其中N≥2。
9.一种芯片封装结构的制造方法，包括：
提供转接板，所述转接板具有芯片嵌入槽和导电通孔，其中所述导电通孔为盲孔；
将第一芯片贴片至所述转接板，并引线键合所述第一芯的芯片焊盘至所述转接板的导电通孔；
对第一芯片进行塑封，形成塑封层；
进行转接板的背面进行露头处理，实现转接板的导电通孔和芯片嵌入槽的背面漏出；
在转接板背面漏出的芯片嵌入槽内进行第二芯片的贴片，贴片后第二芯片与第一芯片背对背贴合；
进行第二芯片填胶，形成填胶层，完成转接板的晶圆重构；
在填胶层中形成第二芯片的焊盘开口；以及
在重构后的转接板的外漏面形成重新布局布线层、介质层以及外接焊球。
10.如权利要求9所述的芯片封装结构的制造方法，其特征在于，在填胶层中形成第二芯片的焊盘开口的同时，形成转接板导电通孔的开口。
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| Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
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| CN201910520072.1A Pending CN110211946A (zh) | 2019-06-17 | 2019-06-17 | 一种芯片封装结构及其制造方法 |
Country Status (1)
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