CN109637985A - 一种芯片扇出的封装结构及其制造方法 - Google Patents

一种芯片扇出的封装结构及其制造方法 Download PDF

Info

Publication number
CN109637985A
CN109637985A CN201811540271.0A CN201811540271A CN109637985A CN 109637985 A CN109637985 A CN 109637985A CN 201811540271 A CN201811540271 A CN 201811540271A CN 109637985 A CN109637985 A CN 109637985A
Authority
CN
China
Prior art keywords
chip
layer
slide glass
embedded groove
plastic packaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811540271.0A
Other languages
English (en)
Other versions
CN109637985B (zh
Inventor
任玉龙
孙鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201811540271.0A priority Critical patent/CN109637985B/zh
Publication of CN109637985A publication Critical patent/CN109637985A/zh
Application granted granted Critical
Publication of CN109637985B publication Critical patent/CN109637985B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明公开了一种芯片扇出的封装结构，包括：芯片载片，所述芯片载片具有第一嵌入槽；芯片，所述芯片设置在所述第一嵌入槽中；背面金属，所述背面金属设置在所述芯片的背面；塑封层，所述塑封层一部分填充所述芯片与所述嵌入槽之间的间隙，所述塑封层实现对所述芯片正面与所述芯片载片的晶圆重构，并漏出所述芯片的焊接结构；重新布局布线层(RDL)，所述重新布局布线层(RDL)实现对所述芯片引脚的扇出功能；以及外接焊球，所述外接焊球设置在所述最外层重新布局布线层(RDL)的外接焊盘上。

Description

一种芯片扇出的封装结构及其制造方法
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种芯片扇出的封装结构及其制造方法。
背景技术
随着电子产品轻、小型化的要求，IC芯片封装趋于薄型、小型化。此时传统的塑封IC芯片因各封装材料(尤其是芯片与塑封材料)之间的热膨胀系数(CTE)不匹配更易产生局部热应力，而使封装产生表面翘曲。过度翘曲不仅使塑封之后的后续制程(如切筋、成形等)难度加大，在成品塑封IC芯片SMT组装时制程不良率也显著增高，并易产生芯片及封装裂纹等严重器件失效问题。
在现有的扇出型(Fan-Out)封装技术领域(如图1所示，图1中101为IC芯片，102为塑封层)，扇出型封装的人工晶圆重构的封装翘曲问题是一项重大挑战。因为重构晶圆含有塑封材料、硅及金属材料，其中硅与塑封材料之间的体积边的热膨胀系数在X、Y、Z各个方向上的不同，都会因加工工艺中的加热及冷却，产生热涨冷缩效应，从而影响封装体的翘曲行为。此外，过多的环氧树脂不仅会影响重组晶圆的翘曲，也大大降低芯片的散热效果。
针对现有扇出型(Fan-Out)封装技术存在的封装体的翘曲以及散热效果较差等问题，本发明提出了一种新型的芯片扇出的封装结构及其制造方法，至少部分的克服了上述问题。
发明内容
针对现有扇出型(Fan-Out)封装技术存在的封装体的翘曲以及散热效果较差等问题，根据本发明的一个方面，提供一种芯片扇出的封装结构，包括：
芯片载片，所述芯片载片具有第一嵌入槽；
芯片，所述芯片设置在所述第一嵌入槽中；
背面金属，所述背面金属设置在所述芯片的背面；
塑封层，所述塑封层一部分填充所述芯片与所述嵌入槽之间的间隙，所述塑封层实现对所述芯片正面与所述芯片载片的晶圆重构，并漏出所述芯片的焊接结构；
重新布局布线层(RDL)，所述重新布局布线层(RDL)实现对所述芯片引脚的扇出功能；以及
外接焊球，所述外接焊球设置在所述最外层重新布局布线层(RDL)的外接焊盘上。
在本发明的一个实施例中，所述芯片载片为硅片或玻璃片。
在本发明的一个实施例中，芯片扇出的封装结构还包括贴片层，所述贴片层设置在所述芯片背面靠近边缘位置。
在本发明的一个实施例中，所述芯片载片还具有第二嵌入槽，所述第二嵌入槽用于容纳所述芯片的所述焊接结构。
在本发明的一个实施例中，芯片扇出的封装结构还包括贴片层，所述贴片层设置在所述芯片正面靠近边缘位置将所述芯片固定到所述芯片载片。
在本发明的一个实施例中，所述重新布局布线层(RDL)具有N层布线，其中N≥2。
在本发明的一个实施例中，芯片扇出的封装结构还包括设置在所述相邻两层重新布局布线层(RDL)之间和/或所述重新布局布线层(RDL)上方的钝化层。
根据本发明的另一个实施例，提供一种芯片扇出的封装结构的制造方法，包括：
提供芯片载片，所述芯片载片的正面预设有第一嵌入槽和第二嵌入槽；
将芯片倒装贴片至所述芯片载片的第一嵌入槽中；
进行所述芯片与所述芯片载片之间间隙的填胶，形成第一塑封层；
在所述芯片的背面形成背面金属层；
进行所述芯片载片的背面减薄，漏出所述第二嵌入槽；
在所述芯片载片的背面及所述第二嵌入槽中进行填胶，形成第二塑封层；
减薄所述第二塑封层及所述芯片载片的背面，漏出所述芯片的焊接结构；
进行重新布局布线层制作；以及
形成外接焊球。
在本发明的另一个实施例中，所述进行重新布局布线层制作实现对所述芯片引脚的扇出功能。
根据本发明的又一个实施例中，提供一种芯片扇出的封装结构的制造方法，包括：
将具有嵌入槽的芯片载片键合到载板上；
将芯片正装贴片至所述芯片载片的嵌入槽中，通过贴片层将芯片背面与所述载板固定；
对所述芯片载片正面以及所述芯片与所述芯片载片之间间隙进行整面塑封，形成塑封层；
拆键合，去除所述载板；
在所述芯片的背面形成背面金属层；
减薄所述塑封层及所述芯片载片，漏出所述芯片的焊接结构；
进行重新布局布线层制作；以及
形成外接焊球。
本发明提供一种芯片扇出的封装结构及其制造方法，通过预加工的硅片或玻璃作为载片进行芯片扇出封装，极大的降低了封装结构中环氧树脂的使用，增加了重构晶圆的刚度；同时对芯片进行背金处理，显著提升了芯片的散热效果。基于本发明的该种芯片扇出的封装结构及其制造方法具有改善扇出封装体的翘曲；提升散热效果；封装结构制作工艺流程简单；产品可靠性高等优点。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出现有技术采用的一种芯片扇出型封装结构100的剖面示意图。
图2示出根据本发明的一个实施例形成的一种芯片扇出的封装结构200的剖面示意图。
图3A至图3I示出根据本发明的一个实施例形成该种芯片扇出的封装结构200的过程剖面示意图。
图4示出的是根据本发明的一个实施例形成该种芯片扇出的封装结构200的流程图400。
图5示出根据本发明的另一实施例形成的一种芯片扇出的封装结构500的剖面示意图。
图6示出根据本发明的又一实施例形成的一种芯片扇出的封装结构600的剖面示意图。
图7示出的是根据本发明的又一实施例形成该种芯片扇出的封装结构600的流程图700。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种芯片扇出的封装结构及其制造方法，通过预加工的硅片或玻璃作为载片进行芯片扇出封装，极大的降低了封装结构中环氧树脂的使用，增加了重构晶圆的刚度；同时对芯片进行背金处理，显著提升了芯片的散热效果。基于本发明的该种芯片扇出的封装结构及其制造方法具有改善扇出封装体的翘曲；提升散热效果；封装结构制作工艺流程简单；产品可靠性高等优点。
下面结合图2来详细介绍根据本发明的一个实施例的一种芯片扇出的封装结构。图2示出根据本发明的一个实施例形成的一种芯片扇出的封装结构200的剖面示意图。如图2所示，该芯片扇出的封装结构200进一步包括芯片载片210、芯片220、贴片层230、第一塑封层240、背面金属250、第二塑封层260、重新布局布线层(RDL)270、钝化层280以及外接焊球290。
芯片载片210起到整个芯片扇出的封装结构200的扇出结构支撑作用。芯片载片210还包括可容纳芯片埋入的第一嵌入槽211和容纳芯片焊接结构的第二嵌入槽212。在本发明的一个实施例中，芯片载片210为硅片或玻璃片。然而本领域的技术人员可以理解到，其他具有良好结构刚性的材料可以作为载片210的材料。
芯片220通过贴片层230固定到芯片载片210的第一嵌入槽211的底面上。芯片220可以为CUP、DSP、FPGA等逻辑芯片或者DRAM、FLASH等存储芯片，也可以为其他类型的芯片，如SOC或MEMS传感器等。贴片层230可以为焊接材料(如焊锡)或粘贴材料(如贴片胶)。
第一塑封层240设置在芯片220与芯片载片210之间的间隙，起到对芯片210的保护作用。在本发明的一个实施例中，第一塑封层240为树脂。
背面金属250设置在芯片220的背面，起到改善散热作用。背面金属250可以是铜、镍、铝等金属或其组合物或化合物。
第二塑封层260设置在芯片正面及第二嵌入槽212内，实现封装结构的晶圆重构作用。其中芯片220的焊接结构221从第二塑封层260中露出。在本发明的一个实施例中，第二塑封层260的材料与第一塑封层240相同，也为树脂。在本发明的其他实施例中，第二塑封层260可以与第一塑封层240相同或不同的其他塑封材料。
重新布局布线层(RDL)270设置在第二塑封层260的外漏表面及芯片载片210的对应表面之上，实现对芯片210的引脚扇出功能。在本发明的一个实施例中，重新布局布线层(RDL)270可以为一层或多层，具体根据设计需要确定。
钝化层280用于对重新布局布线层(RDL)270保护，或者用于在多层重新布局布线层(RDL)270之间起到绝缘作用。钝化层280可以为固化胶、半固化胶、树脂、PI等有机材料，可以为氧化硅、氮化硅等无机材料。
外接焊球290设置在重新布局布线层(RDL)270的最外层的外接焊盘上，实现与外部电路的电和/或信号互连。
下面结合图3A至图3I以及图4来详细描述形成该种芯片扇出的封装结构200的过程。图3A至图3I示出根据本发明的一个实施例形成该种芯片扇出的封装结构200的过程剖面示意图；图4示出的是根据本发明的一个实施例形成该种芯片扇出的封装结构200的流程图400。
首先，在步骤410，如图3A所示，提供芯片载片310。芯片载片310的正面预先根据设计完成了第一嵌入槽311和第二嵌入槽312的制作。其中第一嵌入槽311用于埋置芯片；第二嵌入槽312用于容纳芯片焊接结构。在本发明的一个具体实施例中，芯片载片310为硅片，通过刻蚀工艺依次进行第一嵌入槽311和第二嵌入槽312的制作。
接下来，在步骤420，如图3B所示，将芯片320倒装贴片至芯片载片310的第一嵌入槽311中，通过贴片层330实现与芯片载片310的固定。在本发明的一个实施例中，贴片层330为环形焊锡材料。在本发明的又一实施例中，贴片层330为环形粘接材料。芯片320的正面包括焊接结构321。
然后，在步骤430，如图3C所示，进行芯片320与芯片载片310之间间隙的填胶，形成第一塑封层340。第一塑封层340主要填充芯片320的侧面及与侧面相邻的少许上下表面。
接下来，在步骤440，如图3D所示，在芯片320的背面形成背面金属层350。背面金属层350起到改善芯片320的散热作用，背面金属350可以是铜、镍、铝等金属或其组合物或化合物，可以通过电镀、CVD沉积等工艺形成。
然后，在步骤450，如图3E所示，进行芯片载片310背面减薄，漏出第二嵌入槽312。在本发明的一个实施例中，通过研磨和/或化学机械抛光(CMP)工艺减薄芯片载片310的背面，直到漏出第二嵌入槽312，然后进行清洗。
接下来，在步骤460，如图3F所示，在芯片载片310的背面及第二嵌入槽312中进行填胶，形成第二塑封层360。第二塑封层360形成后覆盖芯片载片310的背面并填充第二嵌入槽312。第二塑封层360起到封装结构的晶圆重构作用。
然后，在步骤470，如图3G所示，减薄第二塑封层360及芯片载片310的背面，漏出芯片正面的焊接结构321。焊接结构321可以是焊盘、导电铜柱、凸点等。
接下来，在步骤480，如图3H所示，进行重新布局布线层370制作。重新布局布线层370与芯片焊接结构321电连接，并实现芯片320的引脚扇出功能。在本发明的一个实施例中，重新布局布线层370可以具有一层或多层金属层，同时具有钝化层380设置在相邻重新布局布线层370之间和/或覆盖在最外层重新布局布线层370之上，起到对重新布局布线层370的绝缘保护作用，同时裸露出最外层重新布局布线层370的外接焊盘。
最后，在步骤490，如图3I所示，形成外接焊球390。外接焊球390可以通过电镀或植球工艺形成。
图5示出根据本发明的另一实施例形成的一种芯片扇出的封装结构500的剖面示意图。如图5所示，该种芯片扇出的封装结构500进一步包括芯片载片510、芯片520、贴片层530、第一塑封层540、背面金属550、第二塑封层560、重新布局布线层(RDL)570、钝化层580以及外接焊球590。该种芯片扇出的封装结构500与前述芯片扇出的封装结构200的不同之处仅在于芯片载片510的背面减薄的程度较多，没有第二嵌入槽，其他结构完全相同，在此不再赘述。
图6示出根据本发明的又一实施例形成的一种芯片扇出的封装结构600的剖面示意图。如图6所示，该种芯片扇出的封装结构600进一步包括芯片载片610、芯片620、贴片层630、塑封层640、背面金属650、重新布局布线层(RDL)660、钝化层670以及外接焊球680。该种芯片扇出的封装结构600与前述芯片扇出的封装结构500的不同之处有两点：第一点是只有一个塑封层640；第二点是贴片层630位于芯片620的背面。
图7示出的是根据本发明的又一实施例形成该种芯片扇出的封装结构600的流程图700，如图7所示，该种芯片扇出的封装结构600形成步骤如下：
首先，在步骤710，将芯片载片键合到载板上。键合方式可以通过加热、激光可拆键合胶粘贴完成。芯片载片具有一个可以容纳芯片的嵌入槽。
接下来，在步骤720，将芯片正装贴片至芯片载片的嵌入槽中，通过贴片层将芯片背面与载板固定。
然后，在步骤730，进行芯片与芯片载片之间间隙以及芯片载片正面的填胶，形成塑封层，起到封装结构的晶圆重构作用。
接下来，在步骤740，拆键合，去除载板。根据键合材料的特性，可以通过加热、光照等形式去除载板。
然后，在步骤750，在芯片的背面形成背面金属层。背面金属层起到改善芯片的散热作用，背面金属可以是铜、镍、铝等金属或其组合物或化合物，可以通过电镀、CVD沉积等工艺形成。
接下来，在步骤760，减薄塑封层及芯片载片，漏出芯片焊接结构。芯片焊接结构可以是焊盘、导电铜柱、凸点等。
接下来，在步骤770，进行重新布局布线层制作。重新布局布线层与芯片焊接结构电连接，并实现芯片的引脚扇出功能。
最后，在步骤780，形成外接焊球。外接焊球可以通过电镀或植球工艺形成。
基于本发明提供的该种芯片扇出的封装结构及其制造方法，通过预加工的硅片或玻璃作为载片进行芯片扇出封装，极大的降低了封装结构中环氧树脂的使用，增加了重构晶圆的刚度；同时对芯片进行背金处理，显著提升了芯片的散热效果。基于本发明的该种芯片扇出的封装结构及其制造方法具有改善扇出封装体的翘曲；提升散热效果；封装结构制作工艺流程简单；产品可靠性高等优点。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种芯片扇出的封装结构，包括：
芯片载片，所述芯片载片具有第一嵌入槽；
芯片，所述芯片设置在所述第一嵌入槽中；
背面金属，所述背面金属设置在所述芯片的背面；
塑封层，所述塑封层一部分填充所述芯片与所述嵌入槽之间的间隙，所述塑封层实现对所述芯片正面与所述芯片载片的晶圆重构，并漏出所述芯片的焊接结构；
重新布局布线层(RDL)，所述重新布局布线层(RDL)实现对所述芯片引脚的扇出功能；以及
外接焊球，所述外接焊球设置在所述最外层重新布局布线层(RDL)的外接焊盘上。
2.如权利要求1所述的芯片扇出的封装结构，其特征在于，所述芯片载片为硅片或玻璃片。
3.如权利要求3所述的芯片扇出的封装结构，其特征在于，还包括贴片层，所述贴片层设置在所述芯片背面靠近边缘位置。
4.如权利要求1所述的芯片扇出的封装结构，其特征在于，所述芯片载片还具有第二嵌入槽，所述第二嵌入槽用于容纳所述芯片的所述焊接结构。
5.如权利要求4所述的芯片扇出的封装结构，其特征在于，还包括贴片层，所述贴片层设置在所述芯片正面靠近边缘位置将所述芯片固定到所述芯片载片。
6.如权利要求1所述的芯片扇出的封装结构，其特征在于，所述重新布局布线层(RDL)具有N层布线，其中N≥2。
7.如权利要求1或6所述的芯片扇出的封装结构，其特征在于，还包括设置在所述相邻两层重新布局布线层(RDL)之间和/或所述重新布局布线层(RDL)上方的钝化层。
8.一种芯片扇出的封装结构的制造方法，包括：
提供芯片载片，所述芯片载片的正面预设有第一嵌入槽和第二嵌入槽；
将芯片倒装贴片至所述芯片载片的第一嵌入槽中；
进行所述芯片与所述芯片载片之间间隙的填胶，形成第一塑封层；
在所述芯片的背面形成背面金属层；
进行所述芯片载片的背面减薄，漏出所述第二嵌入槽；
在所述芯片载片的背面及所述第二嵌入槽中进行填胶，形成第二塑封层；
减薄所述第二塑封层及所述芯片载片的背面，漏出所述芯片的焊接结构；
进行重新布局布线层制作；以及
形成外接焊球。
9.如权利要求8所述的方法，其特征在于，所述进行重新布局布线层制作实现对所述芯片引脚的扇出功能。
10.一种芯片扇出的封装结构的制造方法，包括：
将具有嵌入槽的芯片载片键合到载板上；
将芯片正装贴片至所述芯片载片的嵌入槽中，通过贴片层将芯片背面与所述载板固定；
对所述芯片载片正面以及所述芯片与所述芯片载片之间间隙进行整面塑封，形成塑封层；
拆键合，去除所述载板；
在所述芯片的背面形成背面金属层；
减薄所述塑封层及所述芯片载片，漏出所述芯片的焊接结构；
进行重新布局布线层制作；以及
形成外接焊球。
CN201811540271.0A 2018-12-17 2018-12-17 一种芯片扇出的封装结构及其制造方法 Active CN109637985B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811540271.0A CN109637985B (zh) 2018-12-17 2018-12-17 一种芯片扇出的封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811540271.0A CN109637985B (zh) 2018-12-17 2018-12-17 一种芯片扇出的封装结构及其制造方法

Publications (2)

Publication Number Publication Date
CN109637985A true CN109637985A (zh) 2019-04-16
CN109637985B CN109637985B (zh) 2020-05-05

Family

ID=66074515

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811540271.0A Active CN109637985B (zh) 2018-12-17 2018-12-17 一种芯片扇出的封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN109637985B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211946A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种芯片封装结构及其制造方法
CN110211888A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种嵌入式扇出封装结构及其制造方法
CN110211954A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种多芯片封装结构及其制造方法
CN110335852A (zh) * 2019-07-18 2019-10-15 上海先方半导体有限公司 一种扇出封装结构及封装方法
CN111276503A (zh) * 2020-02-26 2020-06-12 南通通富微电子有限公司 一种光学器件的扇出型封装方法及光学器件
CN111883521A (zh) * 2020-07-13 2020-11-03 矽磐微电子(重庆)有限公司 多芯片3d封装结构及其制作方法
CN112542392A (zh) * 2020-12-04 2021-03-23 上海易卜半导体有限公司 一种形成封装件的方法及封装件
CN113097200A (zh) * 2021-03-09 2021-07-09 中国电子科技集团公司第二十九研究所 一种倒装热源芯片及其制备方法和应用方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1543675A (zh) * 2000-12-15 2004-11-03 ض� 具有无凸块的叠片互连层的微电子组件
US20050202590A1 (en) * 2004-03-11 2005-09-15 Siliconware Precision Industries Co., Ltd. Wafer level semiconductor package with build-up layer and method for fabricating the same
US20060068332A1 (en) * 2004-09-29 2006-03-30 Phoenix Precision Technology Corporation Method for fabricating carrier structure integrated with semiconductor element
CN1797726A (zh) * 2004-12-20 2006-07-05 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
CN105633049A (zh) * 2014-09-11 2016-06-01 矽品精密工业股份有限公司 封装结构及其制法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1543675A (zh) * 2000-12-15 2004-11-03 ض� 具有无凸块的叠片互连层的微电子组件
US20050202590A1 (en) * 2004-03-11 2005-09-15 Siliconware Precision Industries Co., Ltd. Wafer level semiconductor package with build-up layer and method for fabricating the same
US20060068332A1 (en) * 2004-09-29 2006-03-30 Phoenix Precision Technology Corporation Method for fabricating carrier structure integrated with semiconductor element
CN1797726A (zh) * 2004-12-20 2006-07-05 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
CN105633049A (zh) * 2014-09-11 2016-06-01 矽品精密工业股份有限公司 封装结构及其制法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110211888A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种嵌入式扇出封装结构及其制造方法
CN110211946A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种芯片封装结构及其制造方法
CN110211954A (zh) * 2019-06-17 2019-09-06 上海先方半导体有限公司 一种多芯片封装结构及其制造方法
CN110335852A (zh) * 2019-07-18 2019-10-15 上海先方半导体有限公司 一种扇出封装结构及封装方法
CN111276503A (zh) * 2020-02-26 2020-06-12 南通通富微电子有限公司 一种光学器件的扇出型封装方法及光学器件
CN111883521A (zh) * 2020-07-13 2020-11-03 矽磐微电子(重庆)有限公司 多芯片3d封装结构及其制作方法
CN112542392A (zh) * 2020-12-04 2021-03-23 上海易卜半导体有限公司 一种形成封装件的方法及封装件
CN112542392B (zh) * 2020-12-04 2021-10-22 上海易卜半导体有限公司 一种形成封装件的方法及封装件
CN113097200A (zh) * 2021-03-09 2021-07-09 中国电子科技集团公司第二十九研究所 一种倒装热源芯片及其制备方法和应用方法

Also Published As

Publication number Publication date
CN109637985B (zh) 2020-05-05

Similar Documents

Publication Publication Date Title
CN109637985A (zh) 一种芯片扇出的封装结构及其制造方法
US10559525B2 (en) Embedded silicon substrate fan-out type 3D packaging structure
CN103715166B (zh) 用于部件封装件的装置和方法
CN103117279B (zh) 形成芯片在晶圆的总成的方法
WO2017024892A1 (zh) 埋入硅基板扇出型封装结构及其制造方法
CN104538318B (zh) 一种扇出型圆片级芯片封装方法
CN103794587B (zh) 一种高散热芯片嵌入式重布线封装结构及其制作方法
CN103972191A (zh) 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件
CN101325188A (zh) 具双面增层之晶圆级半导体封装及其方法
CN110010553A (zh) 形成超高密度嵌入式半导体管芯封装的半导体器件和方法
CN105655320B (zh) 低成本芯片背部硅通孔互连结构及其制备方法
CN106129023A (zh) 双面贴装的扇出封装结构及封装方法
CN104183597A (zh) 具有管芯和穿衬底过孔的半导体器件
CN208904014U (zh) 一种多芯片层叠扇出型封装结构
CN110676240A (zh) 一种2.5d封装结构及其制造方法
CN105845643A (zh) 一种嵌入硅基板芯片封装结构及其制作方法
CN106252333A (zh) 多元件封装体与其制备方法
CN103887256B (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN109216298A (zh) 一种扇出型芯片封装结构及其制造方法
CN110391191A (zh) 叠层封装结构
CN107958882A (zh) 芯片的封装结构及其制作方法
CN105702664A (zh) 半导体封装构造及其制造方法
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
TWI224840B (en) Method for fabricating flip chip ball grid array package
CN106744647A (zh) Mems芯片封装结构以及封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant