CN110190061A - 三维半导体存储器件 - Google Patents

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Abstract

本公开提供了三维半导体存储器件。一种半导体存储器件包括单元阵列区，该单元阵列区包括堆叠结构和在堆叠结构之间延伸的字线切割区。此外，半导体存储器件包括与单元阵列区成堆叠并包括支撑结构的***电路区。

Description

三维半导体存储器件
技术领域
本公开涉及竖直堆叠的半导体存储器件。
背景技术
为了实现电子装置的重量、宽度、长度和总尺寸的减小并提高价格竞争力，会期望提高半导体存储器件的集成度。近来，为了克服二维半导体存储器件的集成度的限制，正在开发包括布置在三维空间中的存储单元的三维或竖直半导体存储器件。三维半导体存储器件包括竖直堆叠的多个层和穿过所述多个层的沟道结构以提高集成度。在三维半导体存储器件中，用于形成字线的沟槽形成在单元阵列区中。在三维半导体存储器件中，可能在沟槽的形成期间发生马鞍型翘曲，这会影响产品的可靠性。
发明内容
本发明构思针对提供具有高集成度和提高的可靠性的半导体存储器件。
根据本发明构思的一些实施方式的一种半导体存储器件包括单元阵列区，该单元阵列区可以包括多个堆叠结构和在所述多个堆叠结构之间在第一方向上延伸的字线切割区。此外，半导体存储器件包括***电路区，该***电路区可以与单元阵列区成堆叠(in astack)并可以包括在交叉第一方向的第二方向上跨过字线切割区延伸的支撑结构。
根据本发明构思的一些实施方式的一种半导体存储器件包括基板。半导体存储器件可以包括在基板的第一侧的多个单元阵列区，每个单元阵列区包括多个堆叠结构和在该多个堆叠结构之间的字线切割区。半导体存储器件可以包括在该多个单元阵列区之间的中间连接区。此外，半导体存储器件可以包括在基板的与第一侧相反的第二侧的***电路区。***电路区可以包括可延伸到中间连接区的支撑图案。
根据本发明构思的一些实施方式的一种半导体存储器件包括基板。半导体存储器件可以包括第一单元阵列区和第二单元阵列区，该第一单元阵列区和第二单元阵列区的每个包括在基板上的多个堆叠结构。半导体存储器件可以包括在第一单元阵列区和第二单元阵列区之间且包括在第一方向上延伸的中间线切割区的中间连接区。此外，半导体存储器件可以包括***电路区，该***电路区包括在垂直于第一方向的第二方向上延伸的支撑图案。基板可以在支撑图案和堆叠结构之间。
附图说明
图1是根据本发明构思的一些实施方式的半导体存储器件的示意性平面图。
图2是沿着图1的线A-A截取的剖视图。
图3是图1的部分B的水平放大图。
图4是图3的部分C的放大图。
图5是图4的部分D的局部放大图。
图6是图1的部分E的局部放大图。
图7是沿着图6的线F-F截取的竖直剖视图。
图8是沿着图6的线G-G截取的竖直剖视图。
图9是图7的部分H的放大图。
图10是沿着图7的线I-I截取的水平剖视图。
图11是根据本发明构思的一些实施方式的对应于图10的水平剖视图。
图12是根据本发明构思的一些实施方式的对应于图10的水平剖视图。
图13是沿着图12的线J-J截取的竖直剖视图。
图14是根据本发明构思的一些实施方式的对应于图10的水平剖视图。
具体实施方式
在下文，将描述根据本发明构思的实施方式的半导体存储器件。
图1是根据本发明构思的一些实施方式的半导体存储器件的示意性平面图。图2是沿着图1的线A-A截取的剖视图，图3是图1的部分B的水平放大图，图4是图3的部分C的放大图，图5是图4的部分D的局部放大图。图6是图1的部分E的局部放大图，图7是沿着图6的线F-F截取的竖直剖视图，图8是沿着图6的线G-G截取的竖直剖视图。图9是图7的部分H的放大图，图10是沿着图7的线I-I截取的水平剖视图。
参照图1至图10，根据本发明构思的一些实施方式的半导体存储器件可以包括单元阵列区100、***电路区200、中间连接区300和***连接区400。每个半导体存储器件可以是三维存储器件。例如，每个半导体存储器件可以是三维与非(NAND)快闪存储器件。作为一示例，半导体存储器件可以形成为具有其中单元阵列区100堆叠在***电路区200上的***上单元(COP)结构，如图2所示。在半导体存储器件中，单元阵列区100可以与***电路区200的至少一部分重叠。半导体存储器件还可以包括位线BL和上金属互连TML，如图6所示。
在下文，第一方向D1可以指其中单元阵列区100延伸的方向，第二方向D2可以指垂直于第一方向D1的方向，单元阵列区100在第二方向D2上彼此间隔开。第三方向D3可以指垂直于第一方向D1和第二方向D2并且单元阵列区100和***电路区200沿着其堆叠的方向。
参照图1和图2(以及图6)，可以形成所述多个单元阵列区100，并且所述多个单元阵列区100可以在第一方向D1上延伸并在第二方向D2上彼此间隔开。***电路区200可以位于单元阵列区100下面。中间连接区300可以在第一方向D1上延伸并可以位于该多个单元阵列区100之间。每个中间连接区300可以形成在形成于该多个单元阵列区100之间的中间线切割区MLC(其可以在这里被称为“中间线切口”)中。中间线切口MLC可以通过在第三方向D3上向下蚀刻单元阵列区100直到***电路区200而形成。***连接区400可以在第一方向D1或第二方向D2上延伸并可以位于最外面的单元阵列区100之外。
参照图6至图9，单元阵列区100可以包括上基板110、堆叠结构120、单元沟道结构130、虚设沟道结构140和公共源极线(CSL)150。单元阵列区100可以包括由堆叠结构120和单元沟道结构130形成并布置成三维阵列的存储单元。
单元阵列区100可以包括字线切割区WLC，其可以在这里被称为“字线切口”。此外，单元阵列区100可以包括串选择线切割区SLC，其可以在这里被称为“串选择线切口”。
单元阵列区100可以包括设置在形成于堆叠结构120之外的阶梯区域中且支撑堆叠结构120的支撑沟道结构。在一些实施方式中，单元阵列区100可以包括围绕堆叠结构120的上部分且使堆叠结构120的上部分绝缘的模制绝缘层以及在模制绝缘层的上部分处使位线BL绝缘的上绝缘层。
单元阵列区100可以包括单元块CB和虚设块DB。单元块CB可以包括多个单元沟道结构130，虚设块DB可以包括多个虚设沟道结构140。单元块CB和虚设块DB可以在第一方向D1上延伸。在第二方向D2上，单元块CB位于单元阵列区100内并且虚设块DB位于单元阵列区100外部。虚设块DB也可以在单元阵列区100的内部位于单元块CB之间。虚设块DB可以邻近中间连接区300定位。这里，单元块CB可以指包括具有其中存储数据的单元沟道结构130的存储单元的块。虚设块DB可以指包括具有其中不存储数据的虚设沟道结构140的存储单元的块，并且对于虚设沟道结构140可以不形成存储数据所需的电路。虚设块DB可以包括测试逻辑或相关电路。
在每个单元阵列区100中可以包括至少两个字线切口WLC。字线切口WLC可以在单元块CB和另一单元块CB之间、在单元块CB和虚设块DB之间或在虚设块DB和另一虚设块DB之间在第一方向D1上延伸。字线切口WLC可以通过被蚀刻为具有在堆叠结构120中的沟槽形状而形成，该沟槽形状具有预定宽度和深度且在第一方向D1上延伸。字线切口WLC可以形成为使得上基板110的表面在堆叠结构120的上部分暴露。字线切口WLC可以形成为具有从上基板110的表面起的预定深度。CSL 150可以形成在字线切口WLC内。
串选择线切口SLC可以在每个单元块CB中在第一方向D1上延伸。串选择线切口SLC可以形成为具有预定的深度和宽度，并可以形成为具有穿过位于堆叠结构120的最上部分处的栅电极的深度。串选择线切口SLC可以在每个单元块CB中在第一方向D1上延伸并使单元沟道结构130在第二方向D2上分离。至少一个串选择线切口SLC可以根据每个单元块CB中在第二方向D2上形成的单元沟道结构130的数目形成。
上基板110可以包括半导体材料。例如，上基板110可以是硅(Si)单晶基板、锗(Ge)单晶基板、或硅锗(SiGe)单晶基板。上基板110可以是P型半导体基板。上基板110可以包括P型杂质，诸如硼(B)、镓(Ga)或铟(In)。上基板110不限于P型半导体基板。上基板110可以是绝缘体上硅(SOI)基板。上基板110可以形成为形成在***电路区200之上的半导体图案。上基板110可以包括设置在绝缘层上的半导体有源层(例如硅层、硅锗层或锗层)，该绝缘层保护设置在半导体基板上的晶体管。上基板110可以包括阱区。
上基板110可以包括公共源极区111。公共源极区111可以形成在单元块CB与另一单元块CB之间的区域中以及在单元块CB与虚设块DB之间的区域中。公共源极区111可以在上基板110中在第一方向D1上延伸。公共源极区111可以包括与上基板110不同的导电杂质，例如N型杂质诸如砷(As)或磷(P)。
堆叠结构120可以包括层间绝缘层121、栅电极123和栅极接触125。堆叠结构120可以设置在上基板110的上表面上。在一些实施方式中，多个堆叠结构120可以设置在上基板110上。堆叠结构120还可以包括上基板接触127。堆叠结构120可以包括形成为在第三方向D3上交替地堆叠的多个层间绝缘层121(即121a、121b、121c、121d、121e和121f)和栅电极123(即123a、123b、123c、123d、123e和123f)。堆叠结构120形成在单元阵列区100中并在平行于上基板110的表面的第一方向D1上延伸。栅电极123可以通过层间绝缘层121而彼此绝缘。对于每个单元块CB或虚设块DB，堆叠结构120可以彼此分隔。堆叠结构120可以通过位于单元块CB与另一单元块CB之间或单元块CB与虚设块DB之间的CSL 150分隔。堆叠结构120可以在其在第一方向D1上的两端处具有阶梯结构。更具体地，栅电极123可以具有不同的延伸长度。栅电极123可以形成为随着栅电极123的位置越高而具有越短的延伸长度。栅电极123当中的最下面的栅电极123a的延伸长度可以是最长的，最上面的栅电极123f的延伸长度可以是最短的。栅电极123可以具有在阶梯结构中向上暴露的栅极焊盘GEP。
层间绝缘层121可以包括绝缘材料，诸如硅氧化物膜、硅氮化物膜或硅氮氧化物膜。栅电极123可以包括导电膜。例如，栅电极123可以包括半导体膜(例如掺杂有杂质的硅膜)、金属硅化物膜(例如钴硅化物膜、镍硅化物膜、钛硅化物膜、钨硅化物膜或钽硅化物膜)、金属氮化物膜(例如钛氮化物膜、钨氮化物膜或钽氮化物膜)、金属膜(例如钨膜、镍膜、钴膜、钛膜、钌膜或钽膜)和/或由其组合形成的膜。栅电极123可以用作在单元阵列区100中布置成阵列的存储单元的控制电极。栅电极123可以联接到单元沟道结构130以形成存储单元。因此，包括竖直布置的存储单元的竖直存储单元串可以形成在单元阵列区100中。
栅极接触125形成为从每个栅电极123的栅极焊盘GEP的上表面向上延伸。栅极接触125电连接到栅电极123的栅极焊盘GEP。随着离单元阵列区100的距离增加，栅极接触125的高度可以增大。栅极金属互连124可以进一步形成在栅极接触125之上。
上基板接触127可以从上基板110的暴露到堆叠结构120之外的上表面向上延伸。上基板接触127可以电连接到上基板110。
单元沟道结构130可以在第三方向D3上延伸并可以穿过堆叠结构120而与上基板110接触。所述多个单元沟道结构130可以在单元块CB的单元阵列区100中布置在第一方向D1和第二方向D2上。单元沟道结构130可以在第一方向D1上布置成Z字形形状并在第二方向D2上彼此相邻地布置。
单元沟道结构130可以形成为相对于其中心轴向外形成的各种层结构。例如，单元沟道结构130可以从外到内包括单元信息存储图案132、单元沟道图案133和单元掩埋绝缘图案134。单元沟道结构130还可以包括单元半导体图案131、单元导电焊盘135和单元位线接触136。
单元半导体图案131位于单元沟道结构130的最下部分处。单元半导体图案131可以与上基板110直接接触并延伸到上基板110中。单元半导体图案131可以具有其一部分被掩埋在上基板110中并且另一部分从上基板110的上表面竖直地突出的圆柱形状。单元半导体图案131电连接到上基板110。单元半导体图案131可以包括硅(Si)。单元半导体图案131可以是包括单晶硅或多晶硅的外延图案。单元半导体图案131可以包括锗(Ge)、硅锗(SiGe)、III-V族半导体化合物或II-VI族半导体化合物。单元半导体图案131可以是未掺杂杂质的图案或掺杂有与上基板110的导电杂质相同的杂质的图案。
单元信息存储图案132可以设置在单元半导体图案131的上表面上并在第三方向D3上延伸。单元信息存储图案132可以形成为具有中空管形状，该中空管形状具有敞开的上端和下端。单元信息存储图案132可以包括用于存储数据的薄膜。
单元沟道图案133可以设置在单元半导体图案131的上表面上并在第三方向D3上延伸。单元沟道图案133可以形成为具有中空管形状，该中空管形状具有敞开的上端和下端。单元沟道图案133的下端可以与单元半导体图案131接触和电连接。单元沟道图案133的外周表面可以与单元信息存储图案132的内周表面接触。单元沟道图案133可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷化物(GaAs)、铟镓砷化物(InGaAs)、铝镓砷化物(AlGaAs)和其组合/混合物中的至少一种。单元沟道图案133可以包括未掺杂杂质的半导体材料或掺杂有与上基板110的导电杂质相同的杂质的半导体材料。
单元掩埋绝缘图案134可以设置在单元半导体图案131的上表面上并在第三方向D3上延伸。单元掩埋绝缘图案134可以形成在形成于单元沟道图案133内部的空的空间中(例如，形成为填充该空的空间)。单元掩埋绝缘图案134可以形成为具有圆柱形形状。单元掩埋绝缘图案134的外周表面可以与单元沟道图案133接触。单元掩埋绝缘图案134可以由硅氧化物膜或硅氮化物膜形成。
单元导电焊盘135位于单元沟道图案133之上。单元导电焊盘135可以位于单元掩埋绝缘图案134上。单元导电焊盘135可以包括导电材料。在一些实施方式中，单元导电焊盘135可以被省略。
单元位线接触136形成为从单元导电焊盘135的上表面向上延伸。单元位线接触136将单元导电焊盘135电连接到位线BL。单元位线接触136可以包括导电材料，诸如掺杂的硅、金属硅化物或金属。
虚设沟道结构140可以形成为具有与单元沟道结构130相同或类似的结构。虚设沟道结构140可以以与单元沟道结构130相同的方式形成，除了没有电连接单元位线接触136之外。虚设沟道结构140可以不形成存储单元。虚设沟道结构140可以在第二方向D2上位于单元阵列区100外面，因此，虚设沟道结构140可以不正常地操作，即使当存储单元在与位于单元阵列区100内的单元沟道结构130的环境不同的环境下形成时。另外，虚设沟道结构140可以形成为使得其下部分与上基板110电绝缘。例如，虚设沟道结构140可以形成为使得其下部分通过器件隔离膜而与上基板110绝缘。
虚设沟道结构140可以包括虚设信息存储图案142、虚设沟道图案143和虚设掩埋绝缘图案144。虚设沟道结构140还可以包括虚设半导体图案141、虚设导电焊盘145和虚设位线接触146。将省略对虚设沟道结构140的进一步的详细描述。
CSL 150包括公共源极插塞151和公共源极间隔物152。CSL 150位于单元块CB之间、单元块CB与虚设块DB之间、或虚设块DB之间。CSL150可以位于字线切口WLC内。字线切口WLC可以通过在第一方向D1上蚀刻堆叠结构120而形成。更具体地，字线切口WLC可以形成为具有在第一方向D1上延伸穿过堆叠结构120的沟槽形状。字线可以形成在字线切口WLC中并可以与一个或更多个支撑结构重叠，该一个或更多个支撑结构可以在这里被称为“支撑图案”250(图7)。字线切口WLC可以通过向下蚀刻到上基板110的上表面形成。字线切口WLC可以通过将基板110的上表面蚀刻在预定深度而形成。CSL 150可以延伸到上基板110的公共源极区111并电连接到公共源极区111。
公共源极插塞151可以在字线切口WLC内沿着公共源极区111在第一方向D1上延伸。公共源极插塞151可以从公共源极区111延伸到堆叠结构120的上部分。公共源极插塞151可以形成为具有壁结构。当从上方观看时，公共源极插塞151可以形成为具有在第一方向D1上延伸的条形状。公共源极插塞151可以包括导电材料，诸如钨、铜、钛、钛氮化物、钽、钽氮化物、硅或铝。
公共源极间隔物152形成在字线切口WLC的内侧表面与公共源极插塞151之间。公共源极间隔物152可以在公共源极插塞151与堆叠结构120之间的空间中(例如，可以填充该空间)。公共源极间隔物152可以在堆叠结构120的侧壁上(例如，可以覆盖该侧壁)。公共源极间隔物152使公共源极插塞151与堆叠结构120的栅电极123电绝缘。公共源极间隔物152可以包括硅氧化物、硅氮化物或低电介质材料。
中间线切口MLC可以通过在第一方向D1上蚀刻单元阵列区100的堆叠结构120和上基板110形成。中间线切口MLC可以在单元阵列区100之间在第一方向D1上延伸。中间线切口MLC可以从堆叠结构120的上部分蚀刻到上基板110的下部分。中间线切口MLC可以暴露***电路区200中的***电路绝缘层260的上表面。至少一个中间线切口MLC可以根据单元阵列区100的数目形成。可以形成多个中间线切口MLC。
位线BL可以在第二方向D2上在单元阵列区100的上部分和中间连接区300的上部分或在***连接区400的上部分延伸。位线BL可以与单元沟道结构130的单元位线接触136的上部分接触并电连接到单元沟道结构130。位线BL不电连接到虚设沟道结构140。位线BL可以包括导电金属，诸如铝、铜或钨。
上金属互连TML可以在第一方向D1上在单元阵列区100的上部分和***连接区400的上部分延伸。上金属互连TML可以与栅极接触125的上部分接触并电连接到栅电极123。上金属互连TML可以包括导电金属诸如钨。***电路区200可以包括下基板210、多个***晶体管220、***电路互连230、***电路接触240、支撑图案250和***电路绝缘层260。***晶体管220和***电路互连230可以构成***电路。***电路区200可以位于单元阵列区100下面。***电路区200的至少一部分可以在单元阵列区100的整个区域下面。
下基板210可以包括半导体基板诸如硅晶片。下基板210可以由与上基板110的材料相同的材料形成。下基板210可以形成为具有比上基板110大的面积，并且整个上基板110可以与下基板210的至少一部分重叠。在一些实施方式中，下基板210可以包括形成在***晶体管220之间以使***晶体管220电绝缘的器件隔离膜。
***晶体管220可以包括***栅极绝缘膜221、***栅电极223和源极/漏极区225。***晶体管220还可以包括***栅极间隔物。***栅电极223设置在***栅极绝缘膜221之上。***栅电极223可以包括硅、金属硅化物(诸如镍硅化物、钴硅化物、钛硅化物或钽硅化物(TaSi))、或金属。***栅极间隔物可以设置在***栅电极223的侧壁上。源极/漏极区225可以设置在下基板210中，并可以包括N型杂质(例如磷(P))或P型杂质(例如硼(B))。多个***晶体管220可以形成在***电路区200中，并且***晶体管220可以包括高电压或低电压晶体管。
***电路互连230可以包括沉积在下基板210上的金属互连。***电路互连230可以形成为具有在第一方向D1或第二方向D2上延伸的线形状或焊盘形状。***电路互连230可以根据***晶体管220的位置形成在各种位置。***电路互连230可以包括顺序地沉积在下基板210上的下金属互连231、中间金属互连233和上金属互连235。***电路互连230可以根据***电路区200的结构而被分成更多或更少的层。
***电路接触240可以包括沉积在下基板210上的金属接触。***电路接触240可以形成为具有在第三方向D3上延伸的通路形状。***电路接触240可以包括顺序地沉积在下基板210上的下金属接触241、中间金属接触243和上金属接触245。下金属接触241可以与***晶体管220和下金属互连231接触以将***晶体管220电连接到下金属互连231。中间金属接触243可以与下金属互连231和中间金属互连233接触以将下金属互连231电连接到中间金属互连233。上金属接触245可以与中间金属互连233和上金属互连235接触以将中间金属互连233电连接到上金属互连235。***电路接触240可以在根据***晶体管220的位置的各种位置形成为具有各种形状。
支撑图案250可以用沉积在下基板210上的金属层形成。支撑图案250可以位于单元阵列区100下面。在一些实施方式中，支撑图案250中的一个或更多个可以形成为具有直线形状。例如，所有的支撑图案250可以形成为具有直线形状。支撑图案250可以设置在交叉第一方向D1的方向上。支撑图案250可以在第二方向D2上延伸。支撑图案250可以形成为连续地延伸以交叉/重叠至少两个字线切口WLC。例如，支撑图案250可以形成为在第二方向D2上具有交叉/重叠至少两个字线切口WLC的长度。支撑图案250可以竖直地交叉/重叠字线切口WLC，使得竖直轴在第三方向D3上延伸穿过支撑图案250且穿过字线切口WLC。支撑图案250中的两个或更多个可以具有在垂直于第一方向D1和第二方向D2的第三方向D3上对准/共平面的相应的侧表面。因此，支撑图案250可以布置为使得支撑图案250中的至少一些在第三方向D3上对准/共平面。例如，支撑图案250可以形成为使得所有的支撑图案250在第三方向D3上对准/共平面。具体地，所有的支撑图案250可以具有在第三方向D3上竖直地对准/共平面的相应的侧表面。此外，支撑图案250可以包括在第一方向D1上彼此间隔开的多个共平面部分(例如在第三方向D3上在相同的竖直高度处的最上表面)。当单元阵列区100包括所述多个字线切口WLC时，支撑图案250可以交叉所述多个字线切口WLC并在第二方向D2上延伸。
在一些实施方式中，支撑图案250可以形成为在第二方向D2上具有与单元阵列区100在第二方向D2上的长度对应的长度。在一些实施方式中，支撑图案250可以形成为在第二方向D2上具有比单元阵列区100在第二方向D2上的长度长的长度。支撑图案250可以在第二方向D2上与中间连接区300的外表面接触。支撑图案250可以设置为从位于中间连接区300的一侧的单元阵列区100延伸到位于中间连接区300的另一侧的另一单元阵列区100。支撑图案250可以连接在第二方向D2上的两个相邻的中间线切口MLC。
支撑图案250可以形成为具有四边形形状，诸如条形状或带形状。支撑图案250可以形成为具有其中在垂直于第二方向D2的方向上的截面具有预定的宽度和厚度的形状。支撑图案250可以由金属材料形成。例如，支撑图案250可以由金属材料诸如钨(W)、铜(Cu)或镍(Ni)形成。
支撑图案250可以通过沉积在下基板210上形成。支撑图案250可以与***电路互连230一起形成。例如，支撑图案250可以通过与***电路互连230的工艺相同的工艺形成。作为一示例，支撑图案250可以在第三方向D3上设置在与相邻的***电路互连230的竖直高度相同的竖直高度处。此外，支撑图案250可以形成为在第三方向D3上具有与***电路互连230的竖直厚度相同的竖直厚度。***电路互连230可以在第三方向D3上布置为多个层，并且支撑图案250也可以形成为多个层。每个支撑图案250可以包括顺序地沉积在下基板210上的下增强层、中间增强层和上增强层。支撑图案250可以根据***电路区200的结构在竖直方向上分成更多或更少的层。此外，支撑图案250中的一个或更多个可以形成在没有形成***电路互连230的高度处。
支撑图案250可以在交叉字线切口WLC的方向上形成以用于加强半导体存储器件在第二方向D2上的强度。支撑图案250可以抑制/防止在形成字线切口WLC的工艺中发生的马鞍型翘曲。例如，每个支撑图案250可以形成为交叉至少两个字线切口WLC，因此可以有效地减少马鞍型翘曲。此外，在一些实施方式中，所有的支撑图案250可以具有竖直地对准/共平面的相应的侧表面，这可以导致更有效地/高效地减少马鞍型翘曲。
支撑图案250可以形成为使得其至少一部分与***晶体管220、***电路互连230和***电路接触240电绝缘。此外，参照图8，支撑图案250a可以形成为电连接到***晶体管220、***电路互连230或***电路接触240。在一些实施方式中，***晶体管220可以电连接到***电路接触240。支撑图案250可以形成为与***电路互连230或***电路接触240直接接触。在一些实施方式中，支撑图案250a的至少一部分可以用作电连接***晶体管220中的彼此间隔开的***晶体管或***电路接触240中的彼此间隔开的***电路接触的电路互连。
根据本发明构思的一些实施方式，参照图11，支撑图案250b可以在交叉中间线切口MLC的方向上延伸。支撑图案250b可以在从垂直于第一方向D1的第二方向D2倾斜的方向上延伸。更具体地，支撑图案250b可以形成为从第二方向D2朝向第一方向D1以预定角度倾斜。因此，支撑图案250b可以在相对于第一方向D1倾斜的方向上延伸。在一些实施方式中，支撑图案250b的至少一部分可以在平行于第二方向D2的方向上延伸并且支撑图案250b的剩余部分可以在从第二方向D2倾斜的方向上延伸。
根据本发明构思的一些实施方式，参照图12和图13，支撑图案250c可以在交叉中间线切口MLC的方向上形成在单元阵列区100的下部分和中间连接区300的下部分处。支撑图案250c可以在垂直于第一方向D1的第二方向D2上延伸。支撑图案250c可以在垂直于中间线切口MLC的方向上延伸。支撑图案250c可以在位于单元阵列区100之间的中间连接区300中延伸并且还可以形成在中间连接区300下面。支撑图案250c可以从位于中间连接区300的一侧的单元阵列区100延伸到位于中间连接区300的另一侧的另一单元阵列区100。在一些实施方式中，支撑图案250c可以形成为交叉至少两个中间线切口MLC。
支撑图案250c的位于中间连接区300下面的部分可以在垂直于第二方向D2的方向上具有比支撑图案250c的位于单元阵列区100下面的部分相对更大的图案截面面积。例如，支撑图案250c的位于中间连接区300下面的区域可以具有比支撑图案250c的位于单元阵列区100下面的区域相对更大的厚度。支撑图案250c的位于中间连接区300下面的区域可以具有比支撑图案250c的位于单元阵列区100下面的区域相对更大的宽度。字线切口WLC可以形成直到上基板110的上表面，中间线切口MLC可以形成为穿过上基板110的下表面。此外，中间线切口MLC可以具有比字线切口WLC相对更大的宽度。因此，中间线切口MLC可以比字线切口WLC更多地影响马鞍型翘曲的产生。支撑图案250c可以形成为在对应于中间连接区300的位置相对厚，因此可以更有效地/高效地减少马鞍型翘曲。
根据一些实施方式，参照图14，支撑图案250d可以包括在第二方向D2上延伸并在第一方向D1上部分地弯折的部分。此外，在一些实施方式中，支撑图案250d可以包括在垂直于第一方向D1和第二方向D2的第三方向D3上弯折的部分。因此，支撑图案250d可以包括改变方向以在第一方向D1或第三方向D3上延伸的弯折线形状。***电路区200可以通过设置在其中的***晶体管220和***电路互连230或***电路接触240形成。在***电路区200中，***晶体管220和***电路互连230或***电路接触240可以位于支撑图案250d延伸的线上。在一些实施方式中，支撑图案250d可以形成为在第一方向D1或第三方向D3上弯折并形成为不与***晶体管220、***电路互连230或***电路接触240接触。支撑图案250d可以形成为具有期望/需要的长度(例如，增加的长度)而在其中间没有断开。因此，马鞍型翘曲可以由于支撑图案250d而被更有效/高效地减少。
***电路绝缘层260可以形成在下基板210之上以在***晶体管220、***电路互连230、***电路接触240和支撑图案250上(例如，覆盖***晶体管220、***电路互连230、***电路接触240和支撑图案250)。***电路绝缘层260可以通过沉积在下基板210和上基板110之间而形成。***电路绝缘层260可以形成为多个层间绝缘层121。***电路绝缘层260可以形成为与***电路互连230的层的数目对应的层的数目。***电路绝缘层260可以被分成顺序地沉积在下基板210上的***下绝缘层、***中间绝缘层和***上绝缘层。***电路绝缘层260可以根据支撑图案250的层的数目被分成更多或更少的层。***电路绝缘层260可以由硅氧化物膜或低电介质材料形成。
中间连接区300可以包括中间连接接触310和中间连接绝缘层320。中间连接区300可以通过在第一方向D1上蚀刻堆叠结构120和上基板110形成。更具体地，中间连接区300可以形成在中间线切口MLC内，其中单元阵列区100的堆叠结构120和上基板110在第一方向D1上被蚀刻。中间线切口MLC可以在单元阵列区100之间在第一方向D1上延伸。中间连接区300可以位于***电路区200之上。中间线切口MLC可以通过从堆叠结构120的上部分蚀刻到上基板110的下表面而形成。中间线切口MLC可以形成为穿透或穿过上基板110。中间线切口MLC可以暴露***电路区200中的***电路绝缘层260的上表面。
中间连接接触310可以在第三方向D3上在中间线切口MLC的内部延伸。多个中间连接接触310可以位于中间线切口MLC的内部以在第一方向D1上彼此间隔开。中间连接接触310的下部分可以与***电路区200中的***电路互连230接触以电连接。中间连接接触310的上部分可以与位线BL接触以电连接。中间连接接触310可以将单元沟道结构130电连接到***电路。中间连接接触310可以以与单元沟道结构130和***电路互连230的布置和数目对应的布置和数目形成。另外，中间连接接触310可以将单元阵列区100中的栅电极123电连接到***电路区200中的***电路。中间连接接触310可以包括导电材料，诸如硅或钨。
中间连接绝缘层320可以形成在***电路区200的上部分在中间线切口MLC的内部中(例如，填充中间线切口MLC的内部)。中间连接绝缘层320可以围绕中间连接接触310的侧部分以使中间连接接触310彼此电绝缘。中间连接绝缘层320可以暴露中间连接接触310的上部分。中间连接绝缘层320可以由硅氧化物膜或低电介质材料形成。
***连接区400可以包括***连接接触410和***连接绝缘层420。***连接区400可以在第二方向上位于最外部的单元阵列区100的外部处在第一方向D1上延伸。此外，***连接区400可以在第一方向D1上位于单元阵列区100的前面和后面。在这种情形下，***连接区400可以在第二方向D2上延伸。***连接区400可以位于***电路区200之上。
***连接接触410可以在***连接区400中在第三方向D3上延伸。多个***连接接触410可以位于***连接区400中以在第一方向D1上彼此间隔开。***连接接触410的下部分可以与***电路区200中的***电路互连230接触以电连接。***连接接触410的上部分可以电连接到位线BL以将单元阵列区100中的单元沟道结构130电连接到***电路区200中的***电路。或者，***连接接触410可以电连接到上金属互连TML以将单元阵列区100中的栅电极123电连接到***电路区200中的***电路。***连接接触410可以形成在对应于***电路互连230的位置。***连接接触410可以包括导电材料，诸如硅或钨。
***连接绝缘层420可以形成在***电路区200之上以围绕***连接接触410。***连接绝缘层420可以形成为在***电路绝缘层260之上具有预定高度。***连接绝缘层420可以由硅氧化物膜或低电介质材料形成。
根据本发明构思的示例实施方式，能够实现一种半导体存储器件，在其中通过在位于单元阵列区下面的***电路区中在交叉字线的方向上形成支撑图案，减少了马鞍型翘曲并提高了集成度和可靠性。
尽管已经参照附图描述了本发明构思的示例实施方式，但是本领域技术人员将理解，可以进行各种修改而没有脱离由权利要求书阐述的本发明构思的范围。因此，上述实施方式应当被认为仅是说明性的含义，而不是为了限制的目的。
本专利申请要求于2018年2月23日在韩国知识产权局(KIPO)提交的第10-2018-0021870号韩国专利申请的优先权和权益，其公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体存储器件，包括：
单元阵列区，包括多个堆叠结构以及在所述多个堆叠结构之间在第一方向上延伸的字线切割区；以及
***电路区，与所述单元阵列区成堆叠并包括在交叉所述第一方向的第二方向上跨过所述字线切割区延伸的支撑结构。
2.根据权利要求1所述的半导体存储器件，
其中所述字线切割区包括在所述多个堆叠结构之间在所述第一方向上延伸的至少两个字线切割区当中的一个，并且
其中所述支撑结构连续地延伸跨过所述至少两个字线切割区中的每个。
3.根据权利要求1所述的半导体存储器件，还包括在所述字线切割区中的字线，
其中所述字线与所述支撑结构重叠，并且
其中所述支撑结构包括在所述第二方向上的第一长度，该第一长度至少与所述单元阵列区在所述第二方向上的第二长度一样长。
4.根据权利要求1所述的半导体存储器件，其中所述支撑结构包括多个层，该多个层包括在垂直于所述第一方向的第三方向上对准的相应的侧表面。
5.根据权利要求1所述的半导体存储器件，其中：
所述***电路区还包括***晶体管、电连接到所述***晶体管的***电路接触以及电连接到所述***电路接触的***电路互连；并且
所述支撑结构包括在与所述***电路互连的一部分相同的高度处的部分。
6.根据权利要求5所述的半导体存储器件，其中：
所述***电路互连包括在垂直于所述第一方向的第三方向上堆叠的第一层和第二层；并且
所述支撑结构包括：
第一层，包括与所述***电路互连的所述第一层的最上表面共平面的最上表面；和
第二层，包括与所述***电路互连的所述第二层的最上表面共平面的最上表面。
7.根据权利要求5所述的半导体存储器件，还包括在所述支撑结构上的绝缘层，
其中所述支撑结构包括金属材料并通过所述绝缘层而与所述***电路接触或所述***电路互连电绝缘。
8.根据权利要求5所述的半导体存储器件，其中：
所述支撑结构包括金属材料；并且
所述支撑结构电连接到所述***电路接触或所述***电路互连。
9.根据权利要求1所述的半导体存储器件，其中所述支撑结构延伸的所述第二方向垂直于所述第一方向或相对于所述第一方向倾斜。
10.根据权利要求1所述的半导体存储器件，其中所述支撑结构包括改变方向以在所述第一方向上或在垂直于所述第一方向和所述第二方向的第三方向上延伸的弯折线形状。
11.根据权利要求1所述的半导体存储器件，其中：
所述***电路区包括多个***晶体管和分别电连接到所述多个***晶体管的多个***电路接触；并且
所述支撑结构包括将所述多个***电路接触中的间隔开的***电路接触彼此电连接或将所述多个***晶体管中的间隔开的***晶体管彼此电连接的电路互连。
12.一种半导体存储器件，包括：
基板；
多个单元阵列区，在所述基板的第一侧，每个单元阵列区包括多个堆叠结构和在所述多个堆叠结构之间的字线切割区；
中间连接区，在所述多个单元阵列区之间；以及
***电路区，在所述基板的与所述第一侧相反的第二侧，所述***电路区包括延伸到所述中间连接区的支撑图案。
13.根据权利要求12所述的半导体存储器件，其中所述支撑图案连续地延伸跨过所述字线切割区中的至少两个。
14.根据权利要求12所述的半导体存储器件，其中：
所述基板包括第一基板；
所述半导体存储器件还包括第二基板；
所述***电路区还包括在所述第二基板上的***晶体管、电连接到所述***晶体管的***电路接触以及电连接到所述***电路接触的***电路互连；并且
所述支撑图案包括在与所述***电路互连的一部分相同的高度处的部分。
15.根据权利要求14所述的半导体存储器件，其中：
所述***电路互连包括第一层和堆叠在所述第一层上的第二层；并且
所述支撑图案包括：
第一层，包括与所述***电路互连的所述第一层的最上表面共平面的最上表面；和
第二层，包括与所述***电路互连的所述第二层的最上表面共平面的最上表面。
16.根据权利要求12所述的半导体存储器件，其中所述支撑图案包括：
具有第一厚度的部分，被所述字线切割区重叠；和
具有第二厚度的部分，被所述中间连接区重叠，并且所述第二厚度比所述第一厚度厚。
17.一种半导体存储器件，包括：
基板；
第一单元阵列区和第二单元阵列区，每个包括在所述基板上的多个堆叠结构；
中间连接区，在所述第一单元阵列区和所述第二单元阵列区之间并包括在第一方向上延伸的中间线切割区；以及
***电路区，包括在垂直于所述第一方向的第二方向上延伸的支撑图案，其中所述基板在所述支撑图案和所述堆叠结构之间。
18.根据权利要求17所述的半导体存储器件，其中：
所述中间连接区穿透或穿过所述基板和所述堆叠结构；
所述第一单元阵列区和所述第二单元阵列区分别包括在所述多个堆叠结构之间在所述第一方向上延伸的第一字线切割区和第二字线切割区；并且
所述支撑图案交叉所述第一字线切割区中的至少两个或所述第二字线切割区中的至少两个。
19.根据权利要求17所述的半导体存储器件，其中所述支撑图案从在所述中间连接区的第一侧的所述第一单元阵列区延伸到在所述中间连接区的第二侧的所述第二单元阵列区。
20.根据权利要求19所述的半导体存储器件，其中所述支撑图案的被所述中间连接区重叠的第一部分比所述支撑图案的被所述第一单元阵列区或所述第二单元阵列区重叠的第二部分厚。
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