KR20210108016A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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lines
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이병일
정성훈
진준언
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Abstract

제품 신뢰성이 향상된 반도체 메모리 장치 및 그 제조 방법이 제공된다. 반도체 메모리 장치는, 제1 기판 상에 교대로 적층되는 복수의 몰드 절연막 및 복수의 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 각각의 게이트 전극과 교차하는 채널 구조체, 몰드 구조체 내에, 복수의 몰드 절연막과 교대로 적층되며, 복수의 몰드 절연막과 다른 물질을 포함하는 복수의 제1 절연 패턴, 및 복수의 제1 절연 패턴 내에, 제1 기판 및 몰드 구조체를 관통하는 제1 관통 비아를 포함하고, 복수의 게이트 전극은 제1 워드 라인 및 제1 워드 라인 상의 제2 워드 라인을 포함하고, 제1 워드 라인으로부터 제1 관통 비아까지의 제1 거리는, 제2 워드 라인으로부터 제1 관통 비아까지의 제2 거리와 다르다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 관통 비아를 포함하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우 그 집적도가 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다.
한편, 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되므로, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 제1 기판 상에 교대로 적층되는 복수의 몰드 절연막 및 복수의 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 각각의 게이트 전극과 교차하는 채널 구조체, 몰드 구조체 내에, 복수의 몰드 절연막과 교대로 적층되며, 복수의 몰드 절연막과 다른 물질을 포함하는 복수의 제1 절연 패턴, 및 복수의 제1 절연 패턴 내에, 제1 기판 및 몰드 구조체를 관통하는 제1 관통 비아를 포함하고, 복수의 게이트 전극은 제1 워드 라인 및 제1 워드 라인 상의 제2 워드 라인을 포함하고, 제1 워드 라인으로부터 제1 관통 비아까지의 제1 거리는, 제2 워드 라인으로부터 제1 관통 비아까지의 제2 거리와 다르다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에 서로 이격되어 적층되는 복수의 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체를 관통하여, 각각의 게이트 전극과 교차하는 채널 구조체, 몰드 구조체 내에, 서로 이격되어 적층되는 절연 패턴, 및 복수의 절연 패턴 내에, 기판 및 몰드 구조체를 관통하는 관통 비아를 포함하고, 복수의 게이트 전극은, 제1 워드 라인 및 제1 워드 라인 상의 제2 워드 라인을 포함하고, 복수의 절연 패턴은 제1 워드 라인과 동일 레벨에 적층되는 제1 절연 라인과, 제2 워드 라인과 동일 레벨에 적층되는 제2 절연 라인을 포함하고, 제1 워드 라인과 제1 절연 라인 사이의 제1 경계면으로부터 관통 비아까지의 제1 거리는, 제2 워드 라인과 제2 절연 라인 사이의 제2 경계면으로부터 관통 비아까지의 제2 거리와 다르다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에 서로 이격되어 적층되는 복수의 몰드 절연막, 복수의 몰드 절연막 중 일부와 교대로 적층되는 제1 워드 라인 그룹, 제1 워드 라인 그룹 상에, 복수의 몰드 절연막 중 다른 일부와 교대로 적층되는 복수의 제2 워드 라인 그룹, 각각의 몰드 절연막, 제1 워드 라인 그룹 및 제2 워드 라인 그룹과 교차하는 채널 구조체, 서로 이격되어 복수의 몰드 절연막 중 일부와 교대로 적층되는 복수의 제1 절연 라인, 복수의 제1 절연 라인 상에, 서로 이격되어 복수의 몰드 절연막 중 다른 일부와 교대로 적층되는 복수의 제2 절연 라인, 및 각각의 몰드 절연막, 각각의 제1 절연 라인 및 각각의 제2 절연 라인과 교차하는 제1 관통 비아를 포함하고, 복수의 제1 절연 라인 및 복수의 제2 절연 라인은 복수의 몰드 절연막과 다른 물질을 포함하고, 복수의 제1 절연 라인과 복수의 제2 절연 라인은 서로 다른 물질을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은, 기판 상에 교대로 적층되는 복수의 몰드 절연막 및 복수의 제1 절연 패턴을 포함하는 몰드 구조체를 형성하고, 몰드 구조체를 관통하여, 각각의 몰드 절연막 및 각각의 제1 절연 패턴과 교차하는 채널 구조체를 형성하고, 각각의 제1 절연 패턴의 일부를 제거하여, 복수의 몰드 절연막 중 일부와 교대로 적층되는 복수의 제1 절연 라인과, 복수의 몰드 절연막 중 다른 일부와 교대로 적층되는 복수의 제2 절연 라인을 형성하고, 각각의 제1 절연 패턴의 일부가 제거된 영역 내에, 복수의 몰드 절연막과 교대로 적층되는 복수의 게이트 전극을 형성하고, 복수의 제1 절연 라인 및 복수의 제2 절연 라인 내에, 기판 및 몰드 구조체를 관통하는 관통 비아를 형성하는 것을 포함하되, 각각의 제1 절연 라인의 폭은 각각의 제2 절연 라인의 폭과 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치의 예시적인 회로도이다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 4는 도 3의 A-A를 따라서 절단한 단면도이다.
도 5a 및 도 5b는 도 4의 R1 영역을 설명하기 위한 다양한 확대도들이다.
도 6a 내지 도 6e는 도 4의 R2 영역을 설명하기 위한 다양한 확대도들이다.
도 7a 및 도 7b는 도 4의 R3 영역을 설명하기 위한 다양한 확대도들이다.
도 8은 도 3의 B-B를 따라서 절단한 단면도이다.
도 9는 도 3의 C-C를 따라서 절단한 단면도이다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 11은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 12는 도 11의 D-D를 따라서 절단한 단면도이다.
도 13은 도 12의 R4 영역을 설명하기 위한 확대도이다.
도 14는 도 12의 R5 영역을 설명하기 위한 확대도이다.
도 15는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 16은 도 15의 E-E를 따라서 절단한 단면도이다.
도 17은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 18 내지 도 26은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 17을 참조하여, 몇몇 실실예에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1~BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1~BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)들, 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1~BLKn)은 워드 라인(WL)들, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1~BLKn)은 비트 라인(BL)들을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인(WL)들 및 비트 라인(BL)들로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1~BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1~BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 그라운드 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1~BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인(BL)들을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)들에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 메모리 장치의 예시적인 회로도이다.
도 2을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이(예를 들어, 도 1의 20)는 공통 소오스 라인(CSL), 비트 라인(BL)들 및 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 비트 라인(BL)들은 서로 이격되어 제1 방향(X)으로 연장될 수 있다. 각각의 비트 라인(BL)에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 형성될 수 있다.
공통 소오스 라인(CSL)은 2차원적으로 배열될 수 있다. 예를 들어, 공통 소오스 라인(CSL)은 서로 이격되어 제2 방향(Y)으로 각각 연장될 수 있다. 공통 소오스 라인(CSL)에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
몇몇 실시예에서, 각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 개재되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 각각의 메모리 셀 트랜지스터(MCT)는 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터(GST)의 소오스에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn) 및 스트링 선택 라인(SSL)이 형성될 수 있다. 그라운드 선택 라인(GSL)은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 복수의 워드 라인들(WL1~WLn)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 3은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 4는 도 3의 A-A를 따라서 절단한 단면도이다. 도 5a 및 도 5b는 도 4의 R1 영역을 설명하기 위한 다양한 확대도들이다. 도 6a 내지 도 6e는 도 4의 R2 영역을 설명하기 위한 다양한 확대도들이다. 도 7a 및 도 7b는 도 4의 R3 영역을 설명하기 위한 다양한 확대도들이다. 도 8은 도 3의 B-B를 따라서 절단한 단면도이다. 도 9는 도 3의 C-C를 따라서 절단한 단면도이다.
도 3 내지 도 9를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 셀 어레이 영역(CELL) 및 확장 영역(EXT)을 포함할 수 있다.
셀 어레이 영역(CELL) 및 확장 영역(EXT)은 복수의 블록 분리 영역(WLC)에 의해 절단되어 복수의 메모리 셀 블록들(예를 들어, 도 1의 BLK1~BLKn)을 형성할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 블록 분리 영역(WLC)은 제2 방향(Y)으로 연장되어 셀 어레이 영역(CELL) 및 확장 영역(EXT)을 절단할 수 있다.
셀 어레이 영역(CELL)에는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(예를 들어, 도 1의 20)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CELL)에는 후술되는 채널 구조체(CH) 및 비트 라인(BL) 등이 형성될 수 있다.
확장 영역(EXT)은 셀 어레이 영역(CELL)의 주변에 배치될 수 있다. 몇몇 실시예에서, 셀 어레이 영역(CELL)과 확장 영역(EXT)은 블록 분리 영역(WLC)이 연장되는 방향을 따라 배열될 수 있다. 예를 들어, 셀 어레이 영역(CELL)과 확장 영역(EXT)은 제2 방향(Y)을 따라 배열될 수 있다. 확장 영역(EXT)에는 후술되는 복수의 게이트 전극들(GSL, WL1~WLn, SSL)이 계단형으로 적층될 수 있다.
확장 영역(EXT)은 콘택 영역(CNR) 및 패드 영역(PAD)을 포함할 수 있다. 콘택 영역(CNR) 및 패드 영역(PAD)은 블록 분리 영역(WLC)이 연장되는 방향을 따라 교대로 배열될 수 있다. 예를 들어, 콘택 영역(CNR) 및 패드 영역(PAD)은 제2 방향(Y)을 따라 교대로 배열될 수 있다. 콘택 영역(CNR) 내에는 각각의 게이트 전극(GSL, WL1~WLn, SSL)과 접속되는 게이트 콘택(예를 들어, 도 4의 162)이 형성될 수 있다. 도 3에서, 확장 영역(EXT) 내에 하나의 패드 영역(PAD)만이 도시되었으나 이는 설명의 편의를 위한 것일 뿐이고, 확장 영역(EXT) 내에 복수의 패드 영역(PAD)이 형성될 수 있음은 물론이다.
몇몇 실시예에서, 패드 영역(PAD) 내의 게이트 전극이 돌출되는 길이는, 콘택 영역(CNR) 내의 게이트 전극이 돌출되는 길이보다 길 수 있다. 예를 들어, 도 4에 도시된 것처럼, 패드 영역(PAD)에서 노출되는 게이트 전극(예를 들어, We)이 그 위의 게이트 전극(예를 들어, Wf)으로부터 돌출되는 길이는, 콘택 영역(CNR)에서 노출되는 게이트 전극(예를 들어, Wd)이 그 위의 게이트 전극(예를 들어, We)으로부터 돌출되는 길이보다 길 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치는 제1 기판(100), 몰드 구조체(MS), 채널 구조체(CH), 비트 라인(BL), 블록 분리 영역(WLC), 셀 게이트 절단 영역(CAC), 확장 게이트 절단 영역(CNC), 제1 절연 패턴(120, 122), 제1 관통 비아(152), 게이트 콘택(164), 제2 절연 패턴(125, 127) 및 제2 관통 비아(162)를 포함할 수 있다.
제1 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제1 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
몇몇 실시예에서, 제1 기판(100)은 불순물 영역(105)을 포함할 수 있다. 불순물 영역(105)은 제2 방향(Y)으로 연장되어 반도체 메모리 장치의 공통 소오스 라인(예를 들어, 도 2의 CSL)으로 제공될 수 있다.
몰드 구조체(MS)는 셀 어레이 영역(CELL) 및 확장 영역(EXT) 내에 형성될 수 있다. 확장 영역(EXT)에서, 몰드 구조체(MS)는 제2 방향(Y)을 따라 계단형으로 형성될 수 있다.
몰드 구조체(MS)는 제1 기판(100) 상에 형성될 수 있다. 몰드 구조체(MS)는 제1 기판(100) 상에 교대로 적층되는 복수의 게이트 전극들(GSL, WL1~WLn, SSL) 및 복수의 몰드 절연막(110)들을 포함할 수 있다. 예를 들어, 각각의 게이트 전극(GSL, WL1~WLn, SSL) 및 각각의 몰드 절연막(110)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다. 게이트 전극(GSL, WL1~WLn, SSL) 및 몰드 절연막(110)은 제1 기판(100)의 상면과 수직하는 제3 방향(Z)에서 교대로 적층될 수 있다. 이에 따라, 복수의 게이트 전극들(GSL, WL1~WLn, SSL)은 서로 이격되며 제1 기판(100) 상에 적층될 수 있다.
몇몇 실시예에서, 게이트 전극들(GSL, WL1~WLn, SSL)은 제1 기판(100) 상에 차례로 적층되는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1~WLn) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 몇몇 실시예에서, 그라운드 선택 라인(GSL)은 복수의 게이트 전극들(GSL, WL1~WLn, SSL) 중 최하부에 배치되는 게이트 전극일 수 있다. 또한, 몇몇 실시예에서, 스트링 선택 라인(SSL)은 복수의 게이트 전극들(GSL, WL1~WLn, SSL) 중 최상부에 배치되는 게이트 전극일 수 있다.
몰드 구조체(MS)는 1개의 그라운드 선택 라인(GSL) 및 1개의 스트링 선택 라인(SSL)만을 포함하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 몰드 구조체는 복수 개의 그라운드 선택 라인(GSL) 또는 복수 개의 스트링 선택 라인(SSL)을 포함할 수 있음은 물론이다.
게이트 전극들(GSL, WL1~WLn, SSL)은 제1 워드 라인 그룹(WG1) 및 제1 워드 라인 그룹(WG1) 상에 적층되는 제2 워드 라인 그룹(WG2)을 포함할 수 있다. 예를 들어, 제1 워드 라인 그룹(WG1)은 게이트 전극들(GSL, WL1~WLn, SSL) 중 일부(예를 들어, WL1~Wb)를 포함할 수 있고, 제2 워드 라인 그룹(WG2)은 게이트 전극들(GSL, WL1~WLn, SSL) 중 다른 일부(예를 들어, Wc~WLn)를 포함할 수 있다.
게이트 전극들(GSL, WL1~WLn, SSL)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극들(GSL, WL1~WLn, SSL)은 예를 들어, 리플레이스먼트 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
몰드 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 몰드 절연막(110)은 산화물(예를 들어, 실리콘 산화물)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 몰드 구조체(MS)를 관통할 수 있다. 또한, 채널 구조체(CH)는 복수의 게이트 전극들(GSL, WL1~WLn, SSL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예를 들어, 원기둥 모양)일 수 있다. 또한, 도 5a에 도시된 것처럼, 채널 구조체(CH)는 반도체 패턴(130) 및 정보 저장막(132)을 포함할 수 있다.
채널 구조체(CH)는 셀 어레이 영역(CELL)의 몰드 구조체(MS) 내에만 형성되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이다. 예를 들어, 몰드 구조체(MS)에 인가되는 스트레스를 경감하기 위해, 확장 영역(EXT)의 몰드 구조체(MS) 내에 채널 구조체(CH)와 유사한 형상의 더미 채널 구조체가 형성될 수도 있음은 물론이다.
반도체 패턴(130)은 제3 방향(Z)으로 연장되어 몰드 구조체(MS)를 관통할 수 있다. 반도체 패턴(130)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(130)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장막(132)은 반도체 패턴(130)과 각각의 게이트 전극(GSL, WL1~WLn, SSL) 사이에 개재될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130)의 측면을 따라 연장될 수 있다.
정보 저장막(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장막(132)은 다중막으로 형성될 수 있다. 예를 들어, 정보 저장막(132)은 반도체 패턴(130) 상에 차례로 적층되는 터널 절연막(132a), 전하 저장막(132b) 및 블로킹 절연막(132c)을 포함할 수 있다.
터널 절연막(132a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(132b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(132c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(134)을 더 포함할 수 있다. 충진 패턴(134)은 컵 형상인 반도체 패턴(130)의 내부를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(130)은 충진 패턴(134)의 측면 및 바닥면을 따라 연장될 수 있다. 충진 패턴(134)은 절연 물질, 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 구조체(CH)는 채널 패드(136)를 더 포함할 수 있다. 채널 패드(136)는 반도체 패턴(130)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(136)는 최상부의 게이트 전극(예를 들어, 스트링 선택 라인(SSL)) 상의 몰드 절연막(110) 내에 형성되어, 반도체 패턴(130)과 접속될 수 있다. 채널 패드(136)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체(CH)들이 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 채널 구조체(CH)들은 제1 방향(X) 및 제2 방향(Y)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CH)들은 반도체 메모리 장치의 집적도를 보다 향상시킬 수 있다.
도 4 및 도 5b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 소오스 구조체(300)를 더 포함할 수 있다.
소오스 구조체(300)는 제1 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 소오스 구조체(300)는 제1 기판(100)과 몰드 구조체(MS) 사이에 개재될 수 있다. 소오스 구조체(300)는 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속을 포함할 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 소오스 구조체(300)를 관통하여 제1 기판(100)과 접속될 수 있다. 예를 들어, 채널 구조체(CH)의 하부는 소오스 구조체(300)를 관통하여 제1 기판(100) 내에 매립될 수 있다. 소오스 구조체(300)는 채널 구조체(CH)의 반도체 패턴(130)과 접속되도록 형성될 수 있다. 예를 들어, 소오스 구조체(300)는 정보 저장막(132)의 일부를 관통하여 반도체 패턴(130)과 접속될 수 있다.
몇몇 실시예에서, 반도체 패턴(130)에 인접하는 소오스 구조체(300)의 일부는 정보 저장막(132)을 향해 돌출된 형태를 가질 수 있다. 예를 들어, 반도체 패턴(130)에 인접하는 영역에서, 소오스 구조체(300)가 제3 방향(Z)으로 연장되는 길이는 더 길어질 수 있다. 이는, 소오스 구조체(300)를 형성하기 위해 정보 저장막(132)의 일부를 제거하는 식각 공정의 특성에 기인할 수 있다.
비트 라인(BL)은 몰드 구조체(MS) 상에 형성될 수 있다. 예를 들어, 비트 라인(BL)은 몰드 구조체(MS) 상에 차례로 적층되는 제1 내지 제3 층간 절연막(142, 144, 146) 상에 형성될 수 있다.
비트 라인(BL)은 제1 방향(X)으로 연장되어 복수의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 비트 라인(BL)은 비트 라인 콘택(170)을 통해 복수의 채널 구조체(CH)들과 접속될 수 있다. 비트 라인 콘택(170)은 예를 들어, 제1 내지 제3 층간 절연막(142, 144, 146)을 관통하여 비트 라인(BL)과 채널 구조체(CH)를 전기적으로 연결할 수 있다.
블록 분리 영역(WLC)은 셀 어레이 영역(CELL) 및 확장 영역(EXT) 내에 형성되어 복수의 게이트 전극들(GSL, WL1~WLn, SSL)을 절단할 수 있다. 또한, 블록 분리 영역(WLC)은 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 셀 어레이 영역(CELL) 및 확장 영역(EXT) 내에 복수의 블록 분리 영역(WLC)들이 제1 방향(X)을 따라 배열될 수 있다. 각각의 블록 분리 영역(WLC)은 제2 방향(Y)으로 연장되어 몰드 구조체(MS)를 절단할 수 있다.
도 3에 관한 설명에서 상술한 것처럼, 블록 분리 영역(WLC)은 셀 어레이 영역(CELL) 및 확장 영역(EXT)을 절단하여 복수의 메모리 셀 블록들(BLK1~BLKn)을 형성할 수 있다. 예를 들어, 각각의 블록 분리 영역(WLC)은 제2 방향(Y)으로 길게 연장되어 몰드 구조체(MS)를 완전히 절단할 수 있다. 인접하는 2개의 블록 분리 영역(WLC)에 의해 절단된 몰드 구조체(MS)는 블록 영역들(BLK1~BLKn) 중 하나를 정의할 수 있다.
셀 게이트 절단 영역(CAC)은 셀 어레이 영역(CELL) 내에 형성되어 복수의 게이트 전극들(GSL, WL1~WLn, SSL)을 절단할 수 있다. 또한, 셀 게이트 절단 영역(CAC)은 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 셀 어레이 영역(CELL) 내에 복수의 셀 게이트 절단 영역(CAC)들이 제1 방향(X)을 따라 배열될 수 있다. 각각의 셀 게이트 절단 영역(CAC)은 제2 방향(Y)으로 연장되어 셀 어레이 영역(CELL) 내의 몰드 구조체(MS)를 절단할 수 있다.
셀 게이트 절단 영역(CAC)은 셀 어레이 영역(CELL)의 블록 영역들(BLK1~BLKn) 중 하나 내에 복수의 구역들(I, II, III)을 형성할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 인접하는 2개의 블록 분리 영역(WLC) 내에 2개의 셀 게이트 절단 영역(CAC)이 형성될 수 있다. 이에 따라, 인접하는 2개의 블록 분리 영역(WLC) 내에 3개의 구역(예를 들어, 제1 내지 제3 구역(I, II, III))이 형성될 수 있다.
확장 게이트 절단 영역(CNC)은 확장 영역(EXT) 내에 형성되어 복수의 게이트 전극들(GSL, WL1~WLn, SSL)을 절단할 수 있다. 또한, 확장 게이트 절단 영역(CNC)은 비트 라인(BL)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 확장 영역(EXT) 내에 복수의 확장 게이트 절단 영역(CNC)들이 제1 방향(X)을 따라 배열될 수 있다. 각각의 확장 게이트 절단 영역(CNC)은 제2 방향(Y)으로 연장되어 확장 영역(EXT) 내의 몰드 구조체(MS)를 절단할 수 있다.
몇몇 실시예에서, 확장 게이트 절단 영역(CNC)의 적어도 일부는 제2 방향(Y)에서 셀 게이트 절단 영역(CAC)과 중첩되도록 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 인접하는 2개의 블록 분리 영역(WLC) 내에 2개의 확장 게이트 절단 영역(CNC)이 형성될 수 있다. 몇몇 실시예에서, 2개의 확장 게이트 절단 영역(CNC)은 제2 방향(Y)에서 셀 게이트 절단 영역(CAC)과 중첩될 수 있다.
모든 확장 게이트 절단 영역(CNC)이 제2 방향(Y)에서 셀 게이트 절단 영역(CAC)과 중첩되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 확장 게이트 절단 영역(CNC) 중 일부는 제2 방향(Y)에서 후술되는 절단 구조체(SC)와 중첩되도록 배열될 수도 있다. 몇몇 실시예에서, 확장 게이트 절단 영역(CNC)은 확장 영역(EXT)의 콘택 영역(CNR) 내에 형성될 수 있다.
블록 분리 영역(WLC), 셀 게이트 절단 영역(CAC) 및 확장 게이트 절단 영역(CNC)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 블록 분리 영역(WLC), 셀 게이트 절단 영역(CAC) 및 확장 게이트 절단 영역(CNC)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨에서 형성"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 블록 분리 영역(WLC), 셀 게이트 절단 영역(CAC) 및 확장 게이트 절단 영역(CNC)을 구성하는 절연 물질들은 서로 동일할 수 있다.
몇몇 실시예에서, 블록 분리 영역(WLC)은 도전 물질을 포함할 수도 있다. 예를 들어, 블록 분리 영역(WLC)은 도전 패턴 및 상기 도전 패턴으로부터 몰드 구조체(MS)를 이격시키는 스페이서를 포함할 수 있다. 상기 도전 패턴을 포함하는 블록 분리 영역(WLC)은 불순물 영역(105)과 접속되어 반도체 메모리 장치의 공통 소오스 라인(예를 들어, 도 2의 CSL)으로 제공될 수 있다.
몇몇 실시예에서, 셀 어레이 영역(CELL)의 몰드 구조체(MS) 내에 절단 구조체(SC)가 형성될 수 있다. 절단 구조체(SC)는 블록 분리 영역(WLC)들 사이에 개재되어 몰드 구조체(MS)의 스트링 선택 라인(SSL)을 절단할 수 있다. 예를 들어, 셀 어레이 영역(CELL) 내에 복수의 절단 구조체(SC)들이 제1 방향(X)을 따라 배열될 수 있다. 각각의 절단 구조체(SC)는 제2 방향(Y)으로 연장되어 스트링 선택 라인(SSL)을 절단할 수 있다.
몇몇 실시예에서, 절단 구조체(SC) 중 일부는 셀 게이트 절단 영역(CAC)과 중첩되도록 배열될 수 있다. 예를 들어, 제1 구역(I)과 제2 구역(II) 사이 및 제2 구역(II)과 제3 구역(III) 사이에 절단 구조체(SC)가 형성될 수 있다. 셀 게이트 절단 영역(CAC)과 중첩되도록 배열되는 절단 구조체(SC)는, 셀 게이트 절단 영역(CAC)과 함께 블록 영역들(BLK1~BLKn) 중 하나 내에 복수의 구역들(I, II, III)을 형성할 수 있다.
이에 따라, 제1 구역(I)의 스트링 선택 라인(SSL)과 제2 구역(II)의 스트링 선택 라인(SSL)이 전기적으로 분리되어 별개로 제어될 수 있고, 제2 구역(II)의 스트링 선택 라인(SSL)과 제3 구역(III)의 스트링 선택 라인(SSL)이 전기적으로 분리되어 별개로 제어될 수 있다.
몇몇 실시예에서, 절단 구조체(SC) 중 다른 일부는 블록 분리 영역(WLC)과 셀 게이트 절단 영역(CAC) 사이에 개재될 수 있다. 예를 들어, 절단 구조체(SC)는 제1 내지 제3 구역(I, II, III)을 각각 절단하도록 형성될 수 있다. 이에 따라, 각각의 제1 내지 제3 구역(I, II, III)은 전기적으로 분리되어 별개로 제어되는 2개의 스트링 선택 라인(SSL)을 제공할 수 있다. 즉, 인접하는 2개의 블록 분리 영역(WLC) 내에 예시적으로 6개의 스트링 선택 라인(SSL)이 형성될 수 있다.
제1 절연 패턴(120, 122)은 복수 개로 셀 어레이 영역(CELL)의 몰드 구조체(MS) 내에 형성될 수 있다. 복수의 제1 절연 패턴(120, 122)들은 서로 이격되어 제1 기판(100) 상에 적층될 수 있다. 예를 들어, 각각의 제1 절연 패턴(120, 122)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다.
복수의 제1 절연 패턴(120, 122)들은 복수의 게이트 전극들(GSL, WL1~WLn, SSL) 중 적어도 일부와 동일 레벨에 적층될 수 있다. 본 명세서에서, "동일 레벨에 적층"이라 함은 제1 기판(100)의 상면을 기준으로 실질적으로 동일한 높이에 형성되는 것을 의미한다. 예를 들어, 제1 절연 패턴(120, 122)들은 제1 워드 라인 그룹(WG1)과 동일한 높이에 각각 형성되는 복수의 제1 절연 라인(120)들을 포함할 수 있다. 또한, 제1 절연 패턴(120, 122)들은 제2 워드 라인 그룹(WG2)과 동일한 높이에 각각 형성되는 제2 절연 라인(122)들을 포함할 수 있다.
제1 절연 패턴(120, 122)들은 셀 어레이 영역(CELL) 내의 몰드 절연막(110)들 중 적어도 일부와 교대로 적층될 수 있다. 즉, 제1 절연 패턴(120, 122)들은 셀 어레이 영역(CELL)의 게이트 전극들(GSL, WL1~WLn, SSL)을 절단할 수 있다.
제1 절연 패턴(120, 122)은 몰드 절연막(110)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 몰드 절연막(110)이 산화물(예를 들어, 실리콘 산화물)을 포함하는 경우에, 제1 절연 패턴(120, 122)은 질화물(예를 들어, 실리콘 질화물)을 포함할 수 있다.
몇몇 실시예에서, 제1 절연 라인(120)과 제2 절연 라인(122)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(120, 122)이 질화물(예를 들어, 실리콘 질화물)을 포함하는 경우에, 제1 절연 라인(120)의 질소 비는 제2 절연 라인(122)의 질소 비와 다를 수 있다.
제1 관통 비아(152)는 평면적 관점에서 제1 절연 패턴(120, 122) 내에 형성될 수 있다. 제1 관통 비아(152)는 몰드 구조체(MS) 및 제1 기판(100)을 관통할 수 있다. 예를 들어, 제1 관통 비아(152)는 제3 방향(Z)으로 연장되어 복수의 몰드 절연막(110)들 및 복수의 제1 절연 패턴(120, 122)들을 관통할 수 있다.
몇몇 실시예에서, 제1 관통 비아(152)는 비트 라인(BL)과 접속될 수 있다. 예를 들어, 도 4 및 도 8에 도시된 것처럼, 제1 관통 비아(152)는 제1 내지 제3 층간 절연막(142, 144, 146)을 관통하여 비트 라인(BL)과 접속될 수 있다. 이에 따라, 비트 라인(BL)은 제1 관통 비아(152)와 채널 구조체(CH)를 연결할 수 있다.
몇몇 실시예에서, 제1 기판(100) 아래에 제2 기판(200) 및 제1 주변 회로 소자(PT1)가 형성될 수 있다.
제2 기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 제2 기판(200)은 실리콘-온-인슐레이터(SOI; Silicon-On-Insulator) 기판 혹은 게르마늄-온-인슐레이터(GOI; Germanium-On-Insulator) 기판 등을 포함할 수도 있다.
제1 주변 회로 소자(PT1)는 셀 어레이 영역(CELL)의 제2 기판(200) 상에 형성될 수 있다. 제1 주변 회로 소자(PT1)는 각각의 메모리 셀의 동작을 제어하는 주변 회로(예를 들어, 도 1의 30)를 구성할 수 있다. 예를 들어, 제1 주변 회로 소자(PT1)는 페이지 버퍼(예를 들어, 도 1의 35) 및 제어 로직(예를 들어, 도 1의 37) 등을 포함할 수 있다.
제1 주변 회로 소자(PT1)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 주변 회로 소자(PT1)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 제1 관통 비아(152)는 제1 주변 회로 소자(PT1)와 접속될 수 있다. 예를 들어, 제2 기판(200) 상에 제1 주변 회로 소자(PT1)를 덮는 제4 층간 절연막(240) 및 제4 층간 절연막(240) 내의 제1 주변 회로 배선(PW1)이 형성될 수 있다. 제1 관통 비아(152)는 제1 주변 회로 배선(PW1)에 의해 제1 주변 회로 소자(PT1)와 접속될 수 있다.
몇몇 실시예에서, 제1 워드 라인 그룹(WG1)이 제1 관통 비아(152)로부터 이격되는 거리는, 제2 워드 라인 그룹(WG2)이 제1 관통 비아(152)로부터 이격되는 거리와 다를 수 있다. 예를 들어, 도 6a에 도시된 것처럼, 제1 워드 라인 그룹(WG1)은 제1 기판(100) 상에 차례로 적층되며 제1 관통 비아(152)로부터 동일한 거리로 이격되는 제1 및 제2 워드 라인(Wa, Wb)을 포함할 수 있다. 또한, 제2 워드 라인 그룹(WG2)은 제1 워드 라인 그룹(WG1) 상에 차례로 적층되며 제1 관통 비아(152)로부터 동일한 거리로 이격되는 제3 내지 제6 워드 라인(Wc~Wf)을 포함할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
이 때, 제1 워드 라인 그룹(WG1)으로부터 제1 관통 비아(152)까지의 제1 거리(DT1)는, 제2 워드 라인 그룹(WG2)으로부터 제1 관통 비아(152)까지의 제2 거리(DT2)와 다를 수 있다. 예를 들어, 제1 워드 라인(Wa)과 제1 절연 라인(120)이 형성하는 제1 경계면(IS1)으로부터 제1 관통 비아(152)까지의 제1 거리(DT1)는, 제3 워드 라인(Wc)과 제2 절연 라인(122)이 형성하는 제2 경계면(IS2)으로부터 제1 관통 비아(152)까지의 제2 거리(DT2)와 다를 수 있다.
몇몇 실시예에서, 제1 거리(DT1)는 제2 거리(DT2)보다 작을 수 있다. 이에 따라, 제1 워드 라인 그룹(WG1)과 제1 관통 비아(152) 사이에 개재되는 제1 절연 라인(120)의 길이(예를 들어, DT1)는, 제2 워드 라인 그룹(WG2)과 제1 관통 비아(152) 사이에 개재되는 제2 절연 라인(122)의 길이(예를 들어, DT2)보다 작을 수 있다.
몇몇 실시예에서, 제1 절연 라인(120)의 두께는 제1 워드 라인(Wa)의 두께와 동일할 수 있고, 제2 절연 라인(122)의 두께는 제3 워드 라인(Wc)의 두께와 동일할 수 있다.
다시 도 4를 참조하면, 게이트 콘택(164)은 확장 영역(EXT) 내에 형성될 수 있다. 게이트 콘택(164)은 각각의 게이트 전극(GSL, WL1~WLn, SSL)과 접속될 수 있다. 예를 들어, 게이트 콘택(164)은 제1 내지 제3 층간 절연막(142, 144, 146)을 관통하여 각각의 게이트 전극(GSL, WL1~WLn, SSL)과 접속될 수 있다.
몇몇 실시예에서, 게이트 콘택(164)은 확장 영역(EXT)의 콘택 영역(CNR) 내에 형성될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 콘택 영역(CNR)에서 노출되는 게이트 전극들(예를 들어, Wb~Wd, Wf, Wg)은 계단형으로 배열될 수 있다. 게이트 콘택(164)은 콘택 영역(CNR)에서 계단형으로 배열되어 노출되는 각각의 게이트 전극들(예를 들어, Wb~Wd, Wf, Wg)의 일단과 접속될 수 있다.
제2 절연 패턴(125, 127)은 복수 개로 확장 영역(EXT)의 몰드 구조체(MS) 내에 형성될 수 있다. 복수의 제2 절연 패턴(125, 127)들은 서로 이격되어 제1 기판(100) 상에 적층될 수 있다. 예를 들어, 각각의 제2 절연 패턴(125, 127)은 제1 방향(X) 및 제2 방향(Y)으로 연장되는 층상 구조일 수 있다.
복수의 제2 절연 패턴(125, 127)들은 복수의 게이트 전극들(GSL, WL1~WLn, SSL) 중 적어도 일부와 동일 레벨에 적층될 수 있다. 예를 들어, 제2 절연 패턴(125, 127)들은 제1 워드 라인 그룹(WG1)과 동일한 높이에 각각 형성되는 복수의 제3 절연 라인(125)들을 포함할 수 있다. 또한, 제2 절연 패턴(125, 127)들은 제2 워드 라인 그룹(WG2)과 동일한 높이에 각각 형성되는 제4 절연 라인(127)들을 포함할 수 있다.
제2 절연 패턴(125, 127)들은 확장 영역(EXT)의 몰드 절연막(110)들 중 적어도 일부와 교대로 적층될 수 있다. 즉, 제2 절연 패턴(125, 127)들은 확장 영역(EXT)의 게이트 전극들(GSL, WL1~WLn, SSL) 중 일부(GSL, WL1~We)를 절단할 수 있다.
제2 절연 패턴(125, 127)은 몰드 절연막(110)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 몰드 절연막(110)이 산화물(예를 들어, 실리콘 산화물)을 포함하는 경우에, 제2 절연 패턴(125, 127)은 질화물(예를 들어, 실리콘 질화물)을 포함할 수 있다.
몇몇 실시예에서, 제3 절연 라인(125)과 제4 절연 라인(127)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제2 절연 패턴(125, 127)이 질화물(예를 들어, 실리콘 질화물)을 포함하는 경우에, 제3 절연 라인(125)의 질소 비는 제4 절연 라인(127)의 질소 비와 다를 수 있다.
몇몇 실시예에서, 제1 절연 라인(120)과 제3 절연 라인(125)을 구성하는 절연 물질들은 서로 동일할 수 있다. 또한, 제2 절연 라인(122)과 제4 절연 라인(127)을 구성하는 절연 물질들은 서로 동일할 수 있다.
제2 관통 비아(162)는 평면적 관점에서 제2 절연 패턴(125, 127) 내에 형성될 수 있다. 제2 관통 비아(162)는 몰드 구조체(MS) 및 제1 기판(100)을 관통할 수 있다. 예를 들어, 제2 관통 비아(162)는 제3 방향(Z)으로 연장되어 복수의 몰드 절연막(110)들 및 복수의 제2 절연 패턴(125, 127)들을 관통할 수 있다.
몇몇 실시예에서, 제2 관통 비아(162)는 게이트 콘택(164)과 접속될 수 있다. 예를 들어, 도 4 및 도 9에 도시된 것처럼, 제3 층간 절연막(146) 상에 연결 배선(166)이 형성될 수 있다. 게이트 콘택(164) 및 제2 관통 비아(162)는 제1 내지 제3 층간 절연막(142, 144, 146)을 관통하여 각각 연결 배선(166)과 접속될 수 있다. 이에 따라, 연결 배선(166)은 게이트 콘택(164)과 제2 관통 비아(162)를 연결할 수 있다.
몇몇 실시예에서, 확장 영역(EXT)의 제2 기판(200) 상에 제2 주변 회로 소자(PT2)가 형성될 수 있다. 제2 주변 회로 소자(PT2)는 각각의 메모리 셀의 동작을 제어하는 주변 회로(예를 들어, 도 1의 30)를 구성할 수 있다. 예를 들어, 제1 주변 회로 소자(PT1)는 로우 디코더(예를 들어, 도 1의 33) 및 제어 로직(예를 들어, 도 1의 37) 등을 포함할 수 있다.
제2 주변 회로 소자(PT2)는 예를 들어, 트랜지스터를 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 주변 회로 소자(PT2)는 트랜지스터 등의 다양한 능동 소자(active element)뿐만 아니라, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
몇몇 실시예에서, 제2 관통 비아(162)는 제2 주변 회로 소자(PT2)와 접속될 수 있다. 예를 들어, 제4 층간 절연막(240) 내에 제2 주변 회로 배선(PW2)이 형성될 수 있다. 제2 관통 비아(162)는 제2 주변 회로 배선(PW2)에 의해 제2 주변 회로 소자(PT2)와 접속될 수 있다.
몇몇 실시예에서, 제1 워드 라인 그룹(WG1)이 제2 관통 비아(162)로부터 이격되는 거리는, 제2 워드 라인 그룹(WG2)이 제2 관통 비아(162)로부터 이격되는 거리와 다를 수 있다. 예를 들어, 제1 워드 라인(Wa)과 제3 절연 라인(125)이 형성하는 제3 경계면(IS3)으로부터 제2 관통 비아(162)까지의 제3 거리(DT3)는, 제3 워드 라인(Wc)과 제4 절연 라인(127)이 형성하는 제4 경계면(IS4)으로부터 제2 관통 비아(162)까지의 제4 거리(DT4)와 다를 수 있다.
몇몇 실시예에서, 제3 거리(DT3)는 제4 거리(DT4)보다 작을 수 있다. 이에 따라, 제1 워드 라인 그룹(WG1)과 제2 관통 비아(162) 사이에 개재되는 제3 절연 라인(125)의 길이(예를 들어, DT3)는, 제2 워드 라인 그룹(WG2)과 제2 관통 비아(162) 사이에 개재되는 제4 절연 라인(127)의 길이(예를 들어, DT4)보다 작을 수 있다.
몇몇 실시예에서, 제3 절연 라인(125)의 두께는 제1 워드 라인(Wa)의 두께와 동일할 수 있고, 제4 절연 라인(127)의 두께는 제3 워드 라인(Wc)의 두께와 동일할 수 있다.
도 4 및 도 6b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 경계면(IS1) 또는 제2 경계면(IS2)은 제1 절연 패턴(120, 122)을 향해 볼록할 수 있다.
도 6b에서, 제1 경계면(IS1) 및 제2 경계면(IS2)이 모두 볼록한 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 경계면(IS1) 및 제2 경계면(IS2) 중 하나만이 볼록할 수도 있음은 물론이다. 또한, 도시되지 않았으나, 제3 경계면(IS3) 또는 제4 경계면(IS4)이 제2 절연 패턴(125, 127)을 향해 볼록할 수도 있음은 물론이다.
몇몇 실시예에서, 제1 경계면(IS1)의 곡률 반경과 제2 경계면(IS2)의 곡률 반경은 서로 다를 수 있다. 이는, 제1 절연 라인(120) 및 제2 절연 라인(122)을 형성하는 식각 공정의 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
도 4 및 도 6c를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 경계면(IS1) 또는 제2 경계면(IS2)은 제1 절연 패턴(120, 122)을 향해 기울어질 수 있다.
예를 들어, 제1 경계면(IS1)과 제1 워드 라인(Wa)의 바닥면은 제1 둔각(θ1)을 형성할 수 있고, 제2 경계면(IS2)과 제3 워드 라인(Wc)의 바닥면은 제2 둔각(θ2)을 형성할 수 있다.
도 6c에서, 제1 경계면(IS1) 및 제2 경계면(IS2)이 모두 기울어진 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 경계면(IS1) 및 제2 경계면(IS2) 중 하나만이 기울어질 수도 있음은 물론이다. 또한, 도시되지 않았으나, 제3 경계면(IS3) 또는 제4 경계면(IS4)이 제2 절연 패턴(125, 127)을 향해 기울어질 수도 있음은 물론이다.
몇몇 실시예에서, 제1 경계면(IS1)의 제1 둔각(θ1)과 제2 경계면(IS2)의 제2 둔각(θ2)은 서로 다를 수 있다. 이는, 제1 절연 라인(120) 및 제2 절연 라인(122)을 형성하는 식각 공정의 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
도 4 및 도 6d를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 경계면(IS1) 또는 제2 경계면(IS2)은 게이트 전극들(GSL, WL1~WLn, SSL)을 향해 기울어질 수 있다.
예를 들어, 제1 경계면(IS1)과 제1 워드 라인(Wa)의 바닥면은 제1 예각(θ3)을 형성할 수 있고, 제2 경계면(IS2)과 제3 워드 라인(Wc)의 바닥면은 제2 예각(θ4)을 형성할 수 있다.
도 6d에서, 제1 경계면(IS1) 및 제2 경계면(IS2)이 모두 기울어진 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 제1 경계면(IS1) 및 제2 경계면(IS2) 중 하나만이 기울어질 수도 있음은 물론이다. 또한, 도시되지 않았으나, 제3 경계면(IS3) 또는 제4 경계면(IS4)이 게이트 전극들(GSL, WL1~WLn, SSL)을 향해 기울어질 수도 있음은 물론이다.
몇몇 실시예에서, 제1 경계면(IS1)의 제1 예각(θ3)과 제2 경계면(IS2)의 제2 예각(θ4)은 서로 다를 수 있다. 이는, 제1 절연 라인(120) 및 제2 절연 라인(122)을 형성하는 식각 공정의 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
도 4 및 도 6e를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 워드 라인 그룹(WG1)의 두께는 제2 워드 라인 그룹(WG2)의 두께보다 클 수 있다.
예를 들어, 제1 워드 라인(Wa)의 두께(TH11)는 제3 워드 라인(Wc)의 두께(TH21)보다 클 수 있다. 이에 따라, 제1 절연 라인(120)의 두께(TH12)는 제2 절연 라인(122)의 두께(TH22)보다 클 수 있다. 도시되지 않았으나, 제3 절연 라인(125)의 두께가 제4 절연 라인(127)의 두께보다 클 수 있음은 물론이다.
도 4 및 도 7b를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 패드 영역(PAD)에서 노출되는 게이트 전극(예를 들어, We)은, 그 위의 게이트 전극(예를 들어, Wf)으로부터 노출되는 영역에서 두꺼운 두께를 가질 수 있다.
예를 들어, 제6 워드 라인(Wf)으로부터 노출되는 부분에서 제5 워드 라인(We)의 두께(TH32)는, 제6 워드 라인(Wf)과 중첩되는 부분에서 제5 워드 라인(We)의 두께(TH31)보다 클 수 있다. 이에 따라, 제5 워드 라인(We)과 동일 레벨에 적층되는 제4 절연 라인(127)의 두께(TH33)는 제6 워드 라인(Wf)과 중첩되는 부분에서 제5 워드 라인(We)의 두께(TH31)보다 클 수 있다. 이러한 경우에, 게이트 콘택(164)으로 인해 제5 워드 라인(We)이 손상되는 것이 효율적으로 방지될 수 있다.
관통 비아를 포함하는 반도체 메모리 장치는 몰드 구조체에 인가되는 스트레스로 인해 제품 신뢰성이 저하되는 문제가 있다. 예를 들어, 몰드 구조체(MS)를 관통하는 관통 비아(예를 들어, 제1 관통 비아(152) 및 제2 관통 비아(162))는 몰드 구조체(MS)에 스트레스를 인가하여 제품 신뢰성을 저하시키는 원인이 된다.
그러나, 상술한 것처럼, 몇몇 실시예에 따른 반도체 메모리 장치에서, 제1 관통 비아(152)는 제1 절연 패턴(120, 122) 내에 형성될 수 있고, 제2 관통 비아(162)는 제2 절연 패턴(125, 127) 내에 형성될 수 있다. 제1 절연 패턴(120, 122) 및 제2 절연 패턴(125, 127)은 게이트 전극들(GSL, WL1~WLn, SSL)과 마찬가지로 몰드 절연막(110)과 교대로 적층될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 메모리 장치는 몰드 구조체(MS)의 변형을 최소화하고, 제1 관통 비아(152) 및 제2 관통 비아(162)로 인해 몰드 구조체(MS)에 인가되는 스트레스를 경감함으로써 제품 신뢰성을 향상시킬 수 있다.
또한, 상술한 것처럼, 몇몇 실시예에 따른 반도체 메모리 장치에서, 게이트 전극들(GSL, WL1~WLn, SSL)은 관통 비아(제1 관통 비아(152) 또는 제2 관통 비아(162))와 서로 다른 거리로 이격되는 제1 워드 라인 그룹(WG1) 및 제2 워드 라인 그룹(WG2)을 포함할 수 있다. 각각의 게이트 전극(GSL, WL1~WLn, SSL)이 관통 비아(제1 관통 비아(152) 또는 제2 관통 비아(162))로부터 이격되는 거리는 몰드 구조체(MS)에 인가되는 스트레스에 영향을 줄 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 메모리 장치는 몰드 구조체(MS)에 인가되는 스트레스를 유연하게 조절함으로써 제품 신뢰성을 보다 향상시킬 수 있다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 관통 절연체(THI1) 및 제2 관통 절연체(THI2)를 더 포함한다.
제1 관통 절연체(THI1)는 평면적 관점에서 제1 절연 패턴(120, 122) 내에 형성될 수 있다. 제1 관통 절연체(THI1)는 몰드 구조체(MS) 및 제1 기판(100)을 관통할 수 있다. 예를 들어, 제1 관통 절연체(THI1)는 제3 방향(Z)으로 연장되어 복수의 몰드 절연막(110)들 및 복수의 제1 절연 패턴(120, 122)들을 관통할 수 있다.
몇몇 실시예에서, 제1 관통 비아(152)는 평면적 관점에서 제1 관통 절연체(THI1) 내에 형성될 수 있다. 제1 관통 비아(152)는 제1 관통 절연체(THI1)를 관통하여 제1 주변 회로 소자(PT1)와 접속될 수 있다.
제2 관통 절연체(THI2)는 평면적 관점에서 제2 절연 패턴(125, 127) 내에 형성될 수 있다. 제2 관통 절연체(THI2)는 제1 층간 절연막(142), 몰드 구조체(MS) 및 제1 기판(100)을 관통할 수 있다. 예를 들어, 제2 관통 절연체(THI2)는 제3 방향(Z)으로 연장되어 복수의 몰드 절연막(110)들 및 복수의 제2 절연 패턴(125, 127)들을 관통할 수 있다.
몇몇 실시예에서, 제2 관통 비아(162)는 평면적 관점에서 제2 관통 절연체(THI2) 내에 형성될 수 있다. 제2 관통 비아(162)는 제2 관통 절연체(THI2)를 관통하여 제2 주변 회로 소자(PT2)와 접속될 수 있다.
몇몇 실시예에서, 제1 관통 절연체(THI1) 및 제2 관통 절연체(THI2)는 제1 절연 패턴(120, 122) 및 제2 절연 패턴(125, 127)보다 유전율이 낮은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(120, 122) 및 제2 절연 패턴(125, 127)이 질화물(예를 들어, 실리콘 질화물)을 포함하는 경우에, 제1 관통 절연체(THI1) 및 제2 관통 절연체(THI2)는 산화물(예를 들어, 실리콘 산화물)을 포함할 수 있다. 제1 관통 절연체(THI1) 및 제2 관통 절연체(THI2)는 제1 관통 비아(152) 및 제2 관통 비아(162)로 인한 누설 전류를 경감하여 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 11은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 12는 도 11의 D-D를 따라서 절단한 단면도이다. 도 13은 도 12의 R4 영역을 설명하기 위한 확대도이다. 도 14는 도 12의 R5 영역을 설명하기 위한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 내지 도 14를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 패드 영역(PAD)에서 노출되는 게이트 전극(예를 들어, We)은 제1 워드 라인 그룹(WG1) 및 제2 워드 라인 그룹(WG2)보다 제1 관통 비아(152) 및 제2 관통 비아(162)에 인접할 수 있다.
예를 들어, 게이트 전극들(GSL, WL1~WLn, SSL)은 패드 영역(PAD)에서 노출되는 제5 워드 라인(We)을 포함할 수 있다. 제1 절연 패턴(120, 122)은 제5 워드 라인(We)과 동일 레벨에 적층되는 제5 절연 라인(123)을 포함할 수 있다. 이 때, 도 13에 도시된 것처럼, 제5 워드 라인(We)으로부터 제1 관통 비아(152)까지의 제5 거리(DT5)는, 제1 거리(DT1) 및 제2 거리(DT2)보다 작을 수 있다. 즉, 제5 워드 라인(We)과 제5 절연 라인(123)이 형성하는 제5 경계면(IS5)으로부터 제1 관통 비아(152)까지의 제5 거리(DT5)는, 제1 거리(DT1) 및 제2 거리(DT2)보다 작을 수 있다.
또한, 제2 절연 패턴(125, 127)은 제5 워드 라인(We)과 동일 레벨에 적층되는 제6 절연 라인(128)을 포함할 수 있다. 이 때, 도 14에 도시된 것처럼, 제5 워드 라인(We)으로부터 제2 관통 비아(162)까지의 제6 거리(DT6)는, 제3 거리(DT3) 및 제4 거리(DT4)보다 작을 수 있다. 즉, 제5 워드 라인(We)과 제6 절연 라인(128)이 형성하는 제6 경계면(IS6)으로부터 제1 관통 비아(152)까지의 제6 거리(DT6)는, 제3 거리(DT3) 및 제4 거리(DT4)보다 작을 수 있다. 이러한 경우에, 제5 워드 라인(We) 상에 게이트 콘택(164)을 형성하기 위한 충분한 공간이 효율적으로 확보될 수 있다.
몇몇 실시예에서, 패드 영역(PAD)에서 노출되는 게이트 전극(예를 들어, We)은, 그 위의 게이트 전극(예를 들어, Wf)으로부터 노출되는 영역에서 두꺼운 두께를 가질 수 있다. 예를 들어, 제6 워드 라인(Wf)으로부터 노출되는 부분에서 제5 워드 라인(We)의 두께(TH32)는, 제6 워드 라인(Wf)과 중첩되는 부분에서 제5 워드 라인(We)의 두께(TH31)보다 클 수 있다.
도 15는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 16은 도 15의 E-E를 따라서 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치에서, 게이트 전극들(GSL, WL1~WLn, SSL)은 제3 워드 라인 그룹(WG3)을 더 포함한다.
제3 워드 라인 그룹(WG3)은 제2 워드 라인 그룹(WG2) 상에 적층될 수 있다. 예를 들어, 제1 워드 라인 그룹(WG1)은 게이트 전극들(GSL, WL1~WLn, SSL) 중 일부(예를 들어, WL1~Wb)를 포함할 수 있고, 제2 워드 라인 그룹(WG2)은 게이트 전극들(GSL, WL1~WLn, SSL) 중 다른 일부(예를 들어, Wc~Wf)를 포함할 수 있고, 제3 워드 라인 그룹(WG3)은 게이트 전극들(GSL, WL1~WLn, SSL) 중 또 다른 일부(예를 들어, Wg~WLn)를 포함할 수 있다.
몇몇 실시예에서, 제3 워드 라인 그룹(WG3)이 제1 관통 비아(152) 및 제2 관통 비아(162)로부터 이격되는 거리는 제1 워드 라인 그룹(WG1) 및 제2 워드 라인 그룹(WG2)이 제1 관통 비아(152)로부터 이격되는 거리와 다를 수 있다. 예를 들어, 제3 워드 라인 그룹(WG3)으로부터 제1 관통 비아(152)까지의 제7 거리(DT7)는, 제1 거리(DT1) 및 제2 거리(DT2)보다 작을 수 있다.
또한, 제1 절연 패턴(120, 122)들은 제3 워드 라인 그룹(WG3)과 동일한 높이에 각각 형성되는 제7 절연 라인(124)들을 포함할 수 있다. 이에 따라, 제3 워드 라인 그룹(WG3)과 제1 관통 비아(152) 사이에 개재되는 제7 절연 라인(124)의 길이(예를 들어, DT7)는, 제1 거리(DT1) 및 제2 거리(DT2)보다 작을 수 있다.
도 17은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제3 절연 패턴(120A, 122A)을 더 포함한다.
제3 절연 패턴(120A, 122A)은 셀 어레이 영역(CELL)의 몰드 구조체(MS) 내에 형성될 수 있다. 제3 절연 패턴(120A, 122A)은 인접하는 2개의 블록 분리 영역(WLC) 사이에 개재될 수 있다. 제3 절연 패턴(120A, 122A)은 제1 절연 패턴(120, 122)으로부터 제1 방향(X)으로 이격되어 제2 방향(Y)으로 길게 연장될 수 있다. 몇몇 실시예에서, 제3 절연 패턴(120A, 122A)은 제2 방향(Y)으로 길게 연장되어 셀 어레이 영역(CELL)의 몰드 구조체(MS)를 완전히 절단할 수 있다.
제3 절연 패턴(120A, 122A)은 복수 개로 셀 어레이 영역(CELL)의 몰드 구조체(MS) 내에 형성될 수 있다. 복수의 제3 절연 패턴(120A, 122A)들은 복수의 게이트 전극들(GSL, WL1~WLn, SSL) 중 적어도 일부와 동일 레벨에 적층될 수 있다.
예를 들어, 제3 절연 패턴(120A, 122A)들은 제1 워드 라인 그룹(WG1)과 동일한 높이에 각각 형성되는 복수의 제8 절연 라인(120A)들을 포함할 수 있다. 또한, 제3 절연 패턴(120A, 122A)들은 제2 워드 라인 그룹(WG2)과 동일한 높이에 각각 형성되는 제9 절연 라인(122A)들을 포함할 수 있다. 제8 절연 라인(120A) 및 제9 절연 라인(122A)의 단면은 제1 절연 라인(120) 및 제2 절연 라인(122)의 단면과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제1 관통 비아(예를 들어, 도 4의 152)는 평면적 관점에서 제3 절연 패턴(120A, 122A) 내에도 형성될 수 있다.
이하에서, 도 1 내지 도 26을 참조하여, 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명한다.
도 18 내지 도 26은 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 16을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18 및 도 19를 참조하면, 제1 기판(100) 상에 몰드 구조체(MS)를 형성한다. 참고적으로, 도 19는 도 18의 A-A를 따라서 절단한 단면도이다.
몰드 구조체(MS)는 제1 기판(100) 상에 형성될 수 있다. 몰드 구조체(MS)는 제1 기판(100) 상에 교대로 적층되는 제1 예비 절연막(110L)들 및 제2 예비 절연막(115L)들을 포함할 수 있다.
몇몇 실시예에서, 셀 어레이 영역(CELL)의 몰드 구조체(MS) 내에 절단 구조체(SC)가 형성될 수 있다. 예를 들어, 셀 어레이 영역(CELL) 내에 복수의 절단 구조체(SC)들이 제1 방향(X)을 따라 배열될 수 있다. 각각의 절단 구조체(SC)는 제2 방향(Y)으로 연장되어 제2 예비 절연막(115L)들 중 최상부의 제2 예비 절연막(115L)을 절단할 수 있다.
도 20 및 도 21을 참조하면, 확장 영역(EXT) 내의 몰드 구조체(MS)를 계단형으로 패터닝한다. 참고적으로, 도 20은 도 19의 A-A를 따라서 절단한 단면도이다.
제1 예비 절연막(110L)은 패터닝되어, 확장 영역(EXT)에서 제2 방향(Y)을 따라 계단형으로 형성되는 몰드 절연막(110)을 형성할 수 있다. 또한, 제2 예비 절연막(115L)은 패터닝되어, 확장 영역(EXT)에서 제2 방향(Y)을 따라 계단형으로 형성되는 예비 절연 패턴(115)을 형성할 수 있다.
확장 영역(EXT)은 콘택 영역(CNR) 및 패드 영역(PAD)을 포함할 수 있다. 콘택 영역(CNR) 및 패드 영역(PAD)은 제2 방향(Y)을 따라 교대로 배열될 수 있다. 몇몇 실시예에서, 패드 영역(PAD)에서 돌출되는 예비 절연 패턴(115)의 길이는, 콘택 영역(CNR)에서 돌출되는 예비 절연 패턴(115)의 길이보다 길 수 있다.
도 22 및 도 23을 참조하면, 몰드 구조체(MS) 내에 채널 구조체(CH), 블록 분리 트렌치(WLT), 셀 게이트 절단 트렌치(CAT) 및 확장 게이트 절단 트렌치(CNT)를 형성한다. 참고적으로, 도 23은 도 22의 A-A를 따라서 절단한 단면도이다.
채널 구조체(CH)는 몰드 구조체(MS)를 관통할 수 있다. 채널 구조체(CH)는 제1 예비 절연막(110L)들 및 제2 예비 절연막(115L)들과 교차하는 방향으로 연장될 수 있다. 예를 들어, 채널 구조체(CH)는 제3 방향(Z)으로 연장되는 필러(pillar) 모양(예를 들어, 원기둥 모양)일 수 있다.
블록 분리 트렌치(WLT)는 셀 어레이 영역(CELL) 및 확장 영역(EXT) 내에 형성되어 복수의 게이트 전극들(GSL, WL1~WLn, SSL)을 절단할 수 있다. 셀 게이트 절단 트렌치(CAT)는 셀 어레이 영역(CELL) 내에 형성되어 복수의 게이트 전극들(GSL, WL1~WLn, SSL)을 절단할 수 있다. 확장 게이트 절단 트렌치(CNT)는 확장 영역(EXT) 내에 형성되어 복수의 게이트 전극들(GSL, WL1~WLn, SSL)을 절단할 수 있다.
도 24 및 도 25를 참조하면, 블록 분리 트렌치(WLT), 셀 게이트 절단 트렌치(CAT) 및 확장 게이트 절단 트렌치(CNT)를 이용하여 각각의 예비 절연 패턴(115)의 적어도 일부를 제거한다. 참고적으로, 도 25는 도 24의 A-A를 따라서 절단한 단면도이다.
예를 들어, 블록 분리 트렌치(WLT), 셀 게이트 절단 트렌치(CAT) 및 확장 게이트 절단 트렌치(CNT)를 이용하여 각각의 예비 절연 패턴(115)의 적어도 일부를 제거하는 풀백(pull back) 공정이 수행될 수 있다. 이에 따라, 예비 절연 패턴(115)의 일부가 잔존하여 제1 절연 패턴(120, 122) 및 제2 절연 패턴(125, 127)이 형성될 수 있다.
제1 절연 패턴(120, 122)은 서로 다른 폭을 갖는 제1 절연 라인(120) 및 제2 절연 라인(122)을 포함할 수 있다. 예를 들어, 제1 절연 라인(120)의 폭은 제2 절연 라인(122)의 폭보다 작을 수 있다. 또한, 제2 절연 패턴(125, 127)은 서로 다른 폭을 갖는 제3 절연 라인(125) 및 제4 절연 라인(127)을 포함할 수 있다. 예를 들어, 제3 절연 라인(125)의 폭은 제4 절연 라인(127)의 폭보다 작을 수 있다.
몇몇 실시예에서, 제1 절연 라인(120) 및 제3 절연 라인(125)을 구성하는 절연 물질은, 제2 절연 라인(122) 및 제4 절연 라인(127)을 구성하는 절연 물질과 다른 식각 선택비를 가질 수 있다. 예를 들어, 예비 절연 패턴(115)이 질화물(예를 들어, 실리콘 질화물)을 포함하는 경우에, 제1 절연 라인(120) 및 제3 절연 라인(125)의 질소 비는 제2 절연 라인(122) 및 제4 절연 라인(127)의 질소 비와 다를 수 있다.
이에 따라, 제1 절연 라인(120)과 제2 절연 라인(122)은 동일한 풀백 공정에 의해 서로 다른 폭을 가질 수 있고, 제3 절연 라인(125)과 제4 절연 라인(127)은 동일한 풀백 공정에 의해 서로 다른 폭을 가질 수 있다.
도 26을 참조하면, 몰드 절연막(110)들 과 교대로 적층되는 복수의 게이트 전극들(GSL, WL1~WLn, SSL)을 형성한다.
예를 들어, 예비 절연 패턴(115)의 적어도 일부가 제거된 영역 내에 복수의 게이트 전극들(GSL, WL1~WLn, SSL)이 형성될 수 있다. 즉, 예비 절연 패턴(115)의 적어도 일부가 제거된 영역은 복수의 게이트 전극들(GSL, WL1~WLn, SSL)로 대체될 수 있다. 이에 따라, 제1 절연 라인(120) 및 제3 절연 라인(125)에 인접하는 제1 워드 라인 그룹(WG1)이 형성될 수 있고, 제2 절연 라인(122) 및 제4 절연 라인(127)에 인접하는 제2 워드 라인 그룹(WG2)이 형성될 수 있다.
이어서, 블록 분리 트렌치(WLT), 셀 게이트 절단 트렌치(CAT) 및 확장 게이트 절단 트렌치(CNT)를 각각 채우는 블록 분리 영역(WLC), 셀 게이트 절단 영역(CAC) 및 확장 게이트 절단 영역(CNC)이 형성될 수 있다.
이어서, 도 3 및 도 4를 참조하면, 상술한 제1 관통 비아(152), 제2 관통 비아(162), 게이트 콘택(164), 비트 라인(BL) 및 연결 배선(166)이 형성될 수 있다. 이에 따라, 제품 신뢰성이 향상된 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 기판 105: 불순물 영역
110: 몰드 절연막 120, 122: 제1 절연 패턴
125, 127: 제2 절연 패턴 142: 제1 층간 절연막
144: 제2 층간 절연막 146: 제3 층간 절연막
152: 제1 관통 비아 162: 제2 관통 비아
164: 게이트 콘택 166: 연결 배선
170: 비트 라인 콘택 BL: 비트 라인
CELL: 셀 어레이 영역 EXT: 확장 영역
CNR: 콘택 영역 PAD: 패드 영역
WLC: 블록 절단 영역 CAC: 셀 게이트 절단 영역
CNC: 확장 게이트 절단 영역 SC: 분리 구조체

Claims (20)

  1. 제1 기판 상에 교대로 적층되는 복수의 몰드 절연막 및 복수의 게이트 전극을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하여 각각의 상기 게이트 전극과 교차하는 채널 구조체;
    상기 몰드 구조체 내에, 복수의 상기 몰드 절연막과 교대로 적층되며, 복수의 상기 몰드 절연막과 다른 물질을 포함하는 복수의 제1 절연 패턴; 및
    복수의 상기 제1 절연 패턴 내에, 상기 제1 기판 및 상기 몰드 구조체를 관통하는 제1 관통 비아를 포함하고,
    복수의 상기 게이트 전극은 제1 워드 라인 및 상기 제1 워드 라인 상의 제2 워드 라인을 포함하고,
    상기 제1 워드 라인으로부터 상기 제1 관통 비아까지의 제1 거리는, 상기 제2 워드 라인으로부터 상기 제1 관통 비아까지의 제2 거리와 다른 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 작은 반도체 메모리 장치.
  3. 제 1항에 있어서,
    제1 방향으로 연장되어 상기 채널 구조체와 접속되는 비트 라인과,
    상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 몰드 구조체를 완전히 절단하는 블록 분리 영역을 더 포함하고,
    상기 몰드 구조체는 상기 제2 방향을 따라 배열되는 셀 어레이 영역 및 확장 영역을 포함하고,
    상기 확장 영역 내에서, 복수의 상기 게이트 전극은 상기 제2 방향을 따라 계단형으로 배열되는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 몰드 구조체 내에, 복수의 상기 몰드 절연막과 교대로 적층되며, 복수의 상기 몰드 절연막과 다른 물질을 포함하는 복수의 제2 절연 패턴과,
    복수의 상기 제2 절연 패턴 내에, 상기 제1 기판 및 상기 몰드 구조체를 관통하는 제2 관통 비아를 더 포함하고,
    복수의 상기 제1 절연 패턴 및 상기 제1 관통 비아는 상기 셀 어레이 영역 내에 배치되고,
    복수의 상기 제2 절연 패턴 및 상기 제2 관통 비아는 상기 확장 영역 내에 배치되는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 관통 비아는 상기 비트 라인과 접속되고,
    상기 제2 관통 비아는 각각의 상기 게이트 전극과 접속되는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    복수의 상기 제1 절연 패턴 및 복수의 상기 제2 절연 패턴은 동일한 물질을 포함하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    복수의 상기 몰드 절연막 및 복수의 상기 제1 절연 패턴을 관통하는 관통 절연체를 더 포함하고,
    상기 제1 관통 비아는 상기 관통 절연체를 관통하는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    제2 기판과,
    상기 제2 기판 상의 주변 회로 소자와,
    상기 제2 기판 상에 상기 주변 회로 소자를 덮는 층간 절연막을 더 포함하고,
    상기 몰드 구조체는 상기 층간 절연막 상에 적층되고,
    상기 제1 관통 비아는 상기 층간 절연막을 관통하여 상기 주변 회로 소자와 접속되는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    복수의 상기 게이트 전극은 상기 제2 워드 라인 상의 제3 워드 라인을 더 포함하고,
    상기 제3 워드 라인으로부터 상기 제1 관통 비아까지의 제3 거리는, 상기 제1 거리 및 상기 제2 거리와 다른 반도체 메모리 장치.
  10. 기판 상에 서로 이격되어 적층되는 복수의 게이트 전극을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하여, 각각의 상기 게이트 전극과 교차하는 채널 구조체;
    상기 몰드 구조체 내에, 서로 이격되어 적층되는 절연 패턴; 및
    복수의 상기 절연 패턴 내에, 상기 기판 및 상기 몰드 구조체를 관통하는 관통 비아를 포함하고,
    복수의 상기 게이트 전극은, 제1 워드 라인 및 상기 제1 워드 라인 상의 제2 워드 라인을 포함하고,
    복수의 상기 절연 패턴은 상기 제1 워드 라인과 동일 레벨에 적층되는 제1 절연 라인과, 상기 제2 워드 라인과 동일 레벨에 적층되는 제2 절연 라인을 포함하고,
    상기 제1 워드 라인과 상기 제1 절연 라인 사이의 제1 경계면으로부터 상기 관통 비아까지의 제1 거리는, 상기 제2 워드 라인과 상기 제2 절연 라인 사이의 제2 경계면으로부터 상기 관통 비아까지의 제2 거리와 다른 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 제1 워드 라인의 두께는 상기 제1 절연 라인의 두께와 동일하고,
    상기 제2 워드 라인의 두께는 상기 제2 절연 라인의 두께와 동일한 반도체 메모리 장치.
  12. 제 10항에 있어서,
    상기 제1 경계면은 상기 제1 절연 라인을 향해 볼록하고,
    상기 제2 경계면은 상기 제2 절연 라인을 향해 볼록한 반도체 메모리 장치.
  13. 제 10항에 있어서,
    상기 몰드 구조체는 복수의 상기 게이트 전극이 계단형으로 배열되는 확장 영역을 포함하고,
    복수의 상기 절연 패턴은 상기 확장 영역 내에 배치되고,
    복수의 상기 게이트 전극은, 복수의 상기 절연 패턴 중 최상부에 배치되는 제3 절연 라인과 동일 레벨에 적층되는 제3 워드 라인을 더 포함하고,
    상기 제3 워드 라인과 상기 제3 절연 라인 사이의 제3 경계면으로부터 상기 관통 비아까지의 제3 거리는, 상기 제1 거리 및 상기 제2 거리보다 작은 반도체 메모리 장치.
  14. 제 13항에 있어서,
    복수의 상기 게이트 전극은 상기 제3 워드 라인 상의 제4 워드 라인을 더 포함하고,
    상기 제4 워드 라인에 의해 노출되는 상기 제3 워드 라인의 두께는, 상기 제1 워드 라인의 두께 및 상기 제2 워드 라인의 두께보다 큰 반도체 메모리 장치.
  15. 제 10항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 작고,
    상기 제1 절연 라인의 두께는 상기 제2 절연 라인의 두께보다 큰 반도체 메모리 장치.
  16. 기판 상에 서로 이격되어 적층되는 복수의 몰드 절연막;
    복수의 상기 몰드 절연막 중 일부와 교대로 적층되는 제1 워드 라인 그룹;
    상기 제1 워드 라인 그룹 상에, 복수의 상기 몰드 절연막 중 다른 일부와 교대로 적층되는 복수의 제2 워드 라인 그룹;
    각각의 상기 몰드 절연막, 상기 제1 워드 라인 그룹 및 상기 제2 워드 라인 그룹과 교차하는 채널 구조체;
    서로 이격되어 복수의 상기 몰드 절연막 중 상기 일부와 교대로 적층되는 복수의 제1 절연 라인;
    복수의 상기 제1 절연 라인 상에, 서로 이격되어 복수의 상기 몰드 절연막 중 상기 다른 일부와 교대로 적층되는 복수의 제2 절연 라인; 및
    각각의 상기 몰드 절연막, 각각의 상기 제1 절연 라인 및 각각의 상기 제2 절연 라인과 교차하는 제1 관통 비아를 포함하고,
    복수의 상기 제1 절연 라인 및 복수의 상기 제2 절연 라인은 복수의 상기 몰드 절연막과 다른 물질을 포함하고,
    복수의 상기 제1 절연 라인과 복수의 상기 제2 절연 라인은 서로 다른 물질을 포함하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    복수의 상기 몰드 절연막은 산화물을 포함하고,
    복수의 상기 제1 절연 라인 및 복수의 상기 제2 절연 라인은 질화물을 포함하고,
    각각의 상기 제1 절연 라인의 질소 비는 각각의 상기 제2 절연 라인의 질소 비와 다른 반도체 메모리 장치.
  18. 제 16항에 있어서,
    제1 방향으로 연장되어 상기 채널 구조체와 접속되는 비트 라인과,
    상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 워드 라인 그룹 및 상기 제2 워드 라인 그룹을 완전히 절단하는 블록 분리 영역을 더 포함하고,
    상기 반도체 메모리 장치는 상기 제2 방향을 따라 배열되는 셀 어레이 영역 및 확장 영역을 포함하고,
    상기 확장 영역 내에서, 상기 제1 워드 라인 그룹 및 상기 제2 워드 라인 그룹은 상기 제2 방향을 따라 계단형으로 배열되는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    서로 이격되어 복수의 상기 몰드 절연막 중 상기 일부와 교대로 적층되는 복수의 제3 절연 라인과,
    각각의 상기 몰드 절연막, 각각의 상기 제3 절연 라인과 교차하는 제2 관통 비아를 더 포함하고,
    복수의 상기 제1 절연 라인 및 복수의 상기 제2 절연 라인은 상기 셀 어레이 영역 내에 배치되고,
    복수의 상기 제3 절연 라인은 상기 확장 영역 내에 배치되고,
    복수의 상기 제1 절연 라인과 복수의 상기 제3 절연 라인은 서로 동일한 물질을 포함하는 반도체 메모리 장치.
  20. 기판 상에 교대로 적층되는 복수의 몰드 절연막 및 복수의 제1 절연 패턴을 포함하는 몰드 구조체를 형성하고,
    상기 몰드 구조체를 관통하여, 각각의 상기 몰드 절연막 및 각각의 상기 제1 절연 패턴과 교차하는 채널 구조체를 형성하고,
    각각의 상기 제1 절연 패턴의 일부를 제거하여, 복수의 상기 몰드 절연막 중 일부와 교대로 적층되는 복수의 제1 절연 라인과, 복수의 상기 몰드 절연막 중 다른 일부와 교대로 적층되는 복수의 제2 절연 라인을 형성하고,
    각각의 상기 제1 절연 패턴의 상기 일부가 제거된 영역 내에, 복수의 상기 몰드 절연막과 교대로 적층되는 복수의 게이트 전극을 형성하고,
    복수의 상기 제1 절연 라인 및 복수의 상기 제2 절연 라인 내에, 상기 기판 및 상기 몰드 구조체를 관통하는 관통 비아를 형성하는 것을 포함하되,
    각각의 상기 제1 절연 라인의 폭은 각각의 상기 제2 절연 라인의 폭과 다른 반도체 메모리 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393757B2 (en) * 2020-11-19 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same
US11716841B2 (en) * 2021-01-06 2023-08-01 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US12009306B2 (en) 2021-07-15 2024-06-11 Sandisk Technologies Llc Three-dimensional memory device containing a capped isolation trench fill structure and methods of making the same
KR20230075014A (ko) * 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
CN116504746A (zh) * 2022-01-18 2023-07-28 长鑫存储技术有限公司 半导体结构及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US8681555B2 (en) 2011-01-14 2014-03-25 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
KR20160013756A (ko) * 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
KR102251815B1 (ko) 2015-07-02 2021-05-13 삼성전자주식회사 메모리 장치 및 메모리 시스템
KR20170028731A (ko) 2015-09-04 2017-03-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US9818759B2 (en) 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102589301B1 (ko) 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
US20180033794A1 (en) 2016-07-27 2018-02-01 Sandisk Technologies Llc Non-Volatile Memory With Reduced Program Speed Variation
JP2019050271A (ja) * 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置
KR102414294B1 (ko) 2017-09-08 2022-06-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10290648B1 (en) * 2017-12-07 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing air gap rails and method of making thereof
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102633483B1 (ko) * 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
KR102678190B1 (ko) * 2019-07-15 2024-06-25 미미르아이피 엘엘씨 반도체 메모리 장치 및 그 제조방법
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
US11282827B2 (en) * 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers

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