CN110136642B - 一种像素电路及其驱动方法和显示面板 - Google Patents

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Abstract

本发明实施例公开了一种像素电路及其驱动方法和显示面板，像素电路中放电模块与存储模块电连接；比较模块包括第一输入端、第二输入端和输出端，第一输入端与存储模块和放电模块的公共端电连接，第二输入端用于输入参考电压，比较模块的输出端与驱动模块的控制端电连接；驱动模块用于根据比较模块输出端输出的电压驱动发光模块发光。通过在发光阶段，放电模块对存储模块进行放电，比较模块对第一输入端输入的电压和第二输入端输入的参考电压进行比较而向驱动模块的控制端输出使驱动模块导通或关断的固定电压，使得驱动模块在导通时具有恒定的驱动电流。当发光模块为无机发光二极管时，可以充分利用无机发光二极管大电流时高发光效率的特性。

Description

一种像素电路及其驱动方法和显示面板
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种像素电路及其驱动方法和显示面板。
背景技术
随着显示技术的发展，无机发光二极管显示面板，例如micro Light EmittingDiode(micro LED)显示面板因其亮度高，发光效率好，功耗低的优点而得到越来越广泛的应用。
无机发光二极管显示面板包括驱动无机发光二极管发光的像素电路，现有技术中的通常通过向像素电路中驱动晶体管的栅极写入不同的数据电压来控制驱动晶体管的驱动无机发光二极管的电流，进而控制不同的显示灰阶。
无机发光二极管工作在大电流时发光效率较高，采用现有像素电路的驱动方式来驱动无机发光二极管不能充分利用无机发光二极管大电流时的高效率特性。
发明内容
本发明提供一种像素电路及其驱动方法和显示面板，以实现充分利用无机发光二极管大电流时的高效率特性。
第一方面，本发明实施例提供了一种像素电路，包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；
数据电压写入模块与存储模块电连接，数据电压写入模块用于将数据电压传输至存储模块，存储模块用于存储数据电压；
放电模块与存储模块电连接，放电模块用于对存储模块进行放电；
比较模块包括第一输入端、第二输入端和输出端，第一输入端与存储模块和放电模块的公共端电连接，第二输入端用于输入参考电压，比较模块的输出端与驱动模块的控制端电连接；
驱动模块与发光模块电连接，驱动模块用于根据比较模块输出端输出的电压驱动发光模块发光。
第二方面，本发明实施例还提供了一种显示面板，包括多个像素电路、多条扫描线、多条数据线、多条第一电压信号线、多条第二电压信号线、多条第三电压信号线和多条放电控制信号线和多条参考电压线；
像素电路包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；
数据电压写入模块、放电模块和驱动模块分别包括第一端、第二端和控制端；存储模块和发光模块分别包括第一端和第二端，比较模块包括第一输入端、第二输入端和输出端；
数据电压写入模块的控制端与一扫描线电连接，数据电压写入模块的第一端与一数据线电连接，数据电压写入模块的第二端与存储模块的第一端电连接；
存储模块的第一端与放电模块的第一端电连接，存储模块的第二端与一第一电压信号线电连接，放电模块的控制端与一放电控制信号线电连接，放电模块的第二端与一第二电压信号线电连接；
比较模块的第一输入端与存储模块的第一端电连接，比较模块的第二输入端与一参考电压线电连接，比较模块的输出端与驱动模块的控制端电连接；
驱动模块的第一端与第三电压信号线电连接，驱动模块的第二端与发光模块的第一端电连接，发光模块的第二端与第二电压信号线电连接。
第三方面，本发明实施例还提供了一种像素电路的驱动方法，像素电路包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；
数据电压写入模块与存储模块电连接，数据电压写入模块用于将数据电压传输至存储模块，存储模块用于存储数据电压；
放电模块与存储模块电连接，放电模块用于对存储模块进行放电；
比较模块包括第一输入端、第二输入端和输出端，第一输入端与存储模块和放电模块的公共端电连接，第二输入端用于输入参考电压，比较模块的输出端与驱动模块的控制端电连接；
像素电路的驱动方法包括：
数据写入阶段，控制数据电压写入模块导通，数据电压通过数据电压写入模块写入到存储模块；
发光阶段，控制数据电压写入模块关断，放电模块对存储模块进行放电，比较模块向驱动模块的控制端输出第一电压或第二电压，驱动模块根据第一电压输出驱动电流驱动发光器件发光，并根据第二电压关闭输出。
本发明实施例提供了像素电路及其驱动方法和显示面板，像素电路包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；其中，放电模块与存储模块电连接，比较模块包括第一输入端、第二输入端和输出端，第一输入端与存储模块和放电模块的公共端电连接，第二输入端用于输入参考电压，比较模块的输出端与驱动模块的控制端电连接。通过在发光阶段，放电模块对存储模块进行放电，比较模块对第一输入端输入的电压和第二输入端输入的参考电压进行比较而向驱动模块的控制端输出使驱动模块导通或关断的固定电压，使得驱动模块在导通时具有恒定的驱动电流。因不同显示灰阶对应的数据电压不同，进而可以使得不同灰阶下，驱动模块的导通时长不同，通过控制驱动模块的导通时长，即控制发光模块的发光时长来控制发光模块的显示灰阶。通过控制比较模块的输出的固定驱动电压使得驱动模块具有较大的驱动电流，当发光模块为无机发光二极管时，进而可以充分利用无机发光二极管大电流时高发光效率的特性，可以使得在包括低灰阶范围的任意灰阶内，无机发光二极管的发光效率都较高。
附图说明
图1是本发明实施例提供的一种像素电路的结构示意图；
图2是本发明实施例提供的一种比较器的示意图；
图3是本发明实施例提供的存储模块与放电模块的公共端N0节点电压随时间变化关系图；
图4是本发明实施例提供的比较模块输出端输出电压随时间变化关系图；
图5是本发明实施例提供的另一种像素电路的结构示意图；
图6是本发明实施例提供的一种像素电路的工作时序图；
图7是本发明实施例提供的另一种像素电路的结构示意图；
图8是本发明实施例提供的另一种像素电路的结构示意图；
图9是本发明实施例提供的一种像素电路的工作时序图；
图10是本发明实施例提供的另一种像素电路的结构示意图；
图11是本发明实施例提供的另一种像素电路的结构示意图；
图12是本发明实施例提供的另一种像素电路的结构示意图；
图13是本发明实施例提供的一种像素电路的驱动方法的流程图；
图14是本发明实施例提供的一种显示面板的结构示意图；
图15是本发明实施例提供的一种像素电路与各信号线连接的示意图；
图16是本发明实施例提供的另一种像素电路与各信号线连接的示意图；
图17是本发明实施例提供的另一种显示面板的结构示意图；
图18示意性地示出了显示面板中一个像素电路的结构；
图19是本发明实施例提供的另一种显示面板的结构示意图；
图20是本发明实施例提供的另一种显示面板的结构示意图；
图21是本发明实施例提供的另一种显示面板的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
如背景技术中所述，现有技术中通常通过向像素电路中驱动晶体管的栅极写入不同的数据电压来控制驱动晶体管驱动无机发光二极管的电流，进而控制不同的显示灰阶，这种驱动方式不能充分利用无机发光二极管大电流时的高效率特性。经发明人研究发现，出现上述问题的原因在于，采用现有像素电路驱动无机发光二极管发光时，无机发光二极管的显示灰阶由驱动电流的大小决定，不同灰阶对应的驱动电流大小不同，驱动电流的大小可通过控制写入驱动晶体管的栅极的数据电压大小来控制。例如在低灰阶范围内，向驱动晶体管栅极写入的数据电压较小，相应的，驱动晶体管的驱动电流较小，使得在低灰阶范围内，流过无机发光二极管的电流较小，无机发光二极管的发光效率较低，则无法充分利用无机发光二极管在大电流时的高效率特性。并且，无机发光二极管的发光亮度由驱动电流和发光效率决定，在低灰阶范围内，无机发光二极管的发光效率低会导致显示亮度无法达到预期亮度，影响显示效果。
基于上述问题，本发明实施例提供了一种像素电路，图1是本发明实施例提供的一种像素电路的结构示意图，参考图1，该像素电路包括数据电压写入模块110、存储模块120、放电模块130、比较模块140、驱动模块150和发光模块160；
数据电压写入模块110与存储模块120电连接，数据电压写入模块110用于将数据电压传输至存储模块120，存储模块120用于存储数据电压；
放电模块130与存储模块120电连接，放电模块130用于对存储模块120进行放电；
比较模块包括第一输入端A1、第二输入端A2和输出端B1，第一输入端A1与存储模块120和放电模块130的公共端N0电连接，第二输入端A2用于输入参考电压，比较模块的输出端B1与驱动模块150的控制端G1电连接；
驱动模块150与发光模块160电连接，驱动模块150用于根据比较模块140输出端B1输出的电压驱动发光模块发光。
参考图1，具体的，数据电压写入模块110与存储模块120连接，存储模块120可对数据电压写入模块110传输的数据电压进行存储。存储模块120还与放电模块130电连接，以及存储模块120还与比较模块的第一电压输入端电连接，比较模块可根据第一输入端A1输入的电压以及第二输入端A2输入的参考电压向驱动模块150的控制端G1输出驱动电压。其中，参考电压可小于发光模块显示任一灰阶所对应的数据电压。
该像素电路的工作时序可以分为数据写入阶段和发光阶段。在数据写入阶段，数据电压写入模块110导通，并将数据电压传输至存储模块120，存储模块120对数据电压进行存储。
数据电压写入存储模块120完毕后，进入发光阶段。在发光阶段，数据电压写入模块110关断，放电模块130导通，并逐渐对存储模块120进行放电，因比较模块140的第一输入端A1与存储模块120和放电模块130的公共端电连接，因此第一输入端A1输入的从数据电压写入模块110写入到存储模块120的数据电压值开始逐渐减小。在第一输入端A1输入的电压大于第二输入端A2输入的参考电压时，比较模块140可输出一使驱动模块150导通的固定电压，使得第一输入端A1输入的电压大于第二输入端A2输入的参考电压时，驱动模块150导通，且驱动模块150所产生的驱动电流大小不变，发光模块160发光且发光亮度维持不变。随着放电过程的进行，比较模块140的第一输入端A1输入的电压逐渐减小，当减小至小于第二输入端A2输入的参考电压时，比较模块140可输出一使驱动模块150关断的固定电压，使得第一输入端A1输入的电压小于第二输入端A2输入的参考电压时，驱动模块150保持关断，不再驱动发光模块160发光。
本发明实施例中，数据电压大小仍与显示灰阶对应，显示灰阶不同，数据电压写入模块110传输至存储模块120的数据电压大小不同。但是因比较模块140在第一输入端A1输入的电压大于第二输入端A2输入的参考电压时，比较模块140输出一使驱动模块150导通的固定电压，即驱动模块150控制端的电位相同，使得对于不同的显示灰阶，流过发光模块160的驱动电流大小相同，即可以实现由发光模块160的恒流驱动，恒流驱动的电流大小由比较模块140输出的电压决定。因此通过控制比较模块140输出的使驱动模块150导通的固定驱动电压值，可以控制驱动模块150的驱动电流。
因对应不同显示灰阶的数据电压不同，因此放电模块130对存储模块120放电时，从每个灰阶对应的数据电压放电至小于参考电压的时间也不同，因此数据电压写入模块110传输不同数据电压至存储模块120时，比较模块140输出使驱动模块150导通的固定电压的时长也不同，发光模块160的发光时长不同。即本发明实施例提供的像素电路，将数据电压的值转化为驱动模块的导通时长，通过控制发光模块160的发光时长来控制显示灰阶，而非现有技术中的通过控制驱动电流大小来控制显示灰阶，且如上所述的，本发明实施例中在发光模块160发光时，流过发光模块160的驱动电流大小始终相同。
在上述方案的基础上，可选的，发光模块160为无机发光二极管，示例性的，发光模块160可以是Micro-led。当发光模块160为无机发光二极管时，可以通过控制比较模块140输出的使驱动模块150导通的固定驱动电压值使驱动模块150的驱动电流较大，并且在不同灰阶下驱动电流恒定，进而可以充分利用无机发光二极管大电流时高发光效率的特性，可以使得在包括低灰阶范围的任意灰阶内，无机发光二极管的发光效率都较高，进而避免低灰阶范围内因无机发光二极管发光效率低而达不到预期发光亮度而影响显示效果。
本发明实施例提供的像素电路，包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；其中，放电模块与存储模块电连接，比较模块包括第一输入端、第二输入端和输出端，第一输入端与存储模块和放电模块的公共端电连接，第二输入端用于输入参考电压，比较模块的输出端与驱动模块的控制端电连接。通过在发光阶段，放电模块对存储模块进行放电，比较模块对第一输入端输入的电压和第二输入端输入的参考电压进行比较而向驱动模块的控制端输出使驱动模块导通或关断的固定电压，使得驱动模块在导通时具有恒定的驱动电流。因不同显示灰阶对应的数据电压不同，进而可以使得不同灰阶下，驱动模块的导通时长不同，通过控制驱动模块的导通时长，即控制发光模块的发光时长来控制发光模块的显示灰阶。通过控制比较模块的输出的固定驱动电压使得驱动模块具有较大的驱动电流，当发光模块为无机发光二极管时，进而可以充分利用无机发光二极管大电流时高发光效率的特性，可以使得在包括低灰阶范围的任意灰阶内，无机发光二极管的发光效率都较高。
以上为本发明的核心思想，下面继续结合实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
可选的，比较模块140的输出端B1输出的电压包括第一电压和第二电压，当比较模块140的输出端B1输出第一电压时，驱动模块150导通，当比较模块140的输出端B1输出第二电压时，驱动模块150关断。可选的，当第一输入端A1输入的电压大于第二输入端A2输入的参考电压时，输出第一电压，驱动模块150接收到该第一电压后导通，进而驱动发光模块160发光。第一输入端A1输入的电压小于第二输入端A2输入的参考电压时，输出第二电压，驱动模块150接收到该第二电压后关断，进而无法驱动发光模块160发光。当发光模块160为无机发光二极管时，可通过控制比较模块140输出的第一电压值，使得驱动模块150的驱动电流较大，进而充分利用无机发光二极管大电流时的高效率特性。
可选的，比较模块140可以采用现有技术中任意可实现上述当第一输入端A1输入的电压大于第二输入端A2输入的参考电压时，输出第一电压，当第一输入端A1输入的电压小于第二输入端A2输入的参考电压时，输出第二电压的功能的比较器。图2是本发明实施例提供的一种比较器的示意图，该比较器为现有技术中较为常用的比较器，参考图2，该比较器包括第一输入端A1、第二输入端A2、第一端M1、第二端M2以及输出端B1，其中，第二输入端A2输入参考电压，第一端M1和第二端M2分别输入第一电压VGH和第二电压VGL。图3是本发明实施例提供的存储模块与放电模块的公共端N0节点电压随时间变化关系图，图4是本发明实施例提供的比较模块输出端输出电压随时间变化关系图，图3和图4所示情况分别以参考电压为1V，数据电压写入模块110向存储模块120传输的数据电压分别为2V、3V、4V、5V时为例进行了示出。参考图3，根据数据电压写入模块110向存储模块120传输2V数据电压对应的曲线11可知，放电模块130从存储模块120存储的2V电压放电至参考电压1V所需的时间为t2；根据数据电压写入模块110向存储模块120传输3V数据电压对应的曲线12可知，放电模块130从存储模块120存储的3V电压放电至参考电压1V所需的时间为t3；根据数据电压写入模块110向存储模块120传输4V数据电压对应的曲线13可知，放电模块130从存储模块120存储的4V电压放电至参考电压1V所需的时间为t4；根据数据电压写入模块110向存储模块120传输5V数据电压对应的曲线14可知，放电模块130从存储模块120存储的5V电压放电至参考电压1V所需的时间为t5，t2<t3<t4<t5。
结合图3，参考图4，其中VGH代表第一电压，VGL代表第二电压。写入存储模块120的数据电压为2V时对应比较器的输出曲线21，写入存储模块120的数据电压为3V时对应比较器的输出曲线22，写入存储模块120的数据电压为4V时对应比较器的输出曲线23，写入存储模块120的数据电压为5V时对应比较器的输出曲线24，写入存储模块120的数据电压分别为2V、3V、4V、5V时对应比较器输出第一电压的时间分别为t2、t3、t4、t5，其中t2<t3<t4<t5。由此可知，写入存储模块120的数据电压越大，比较器向驱动模块150控制端输出第一电压VGH的时间越长，驱动模块150导通以及发光模块160的发光时长越长。
需要说明的是，图4对应于比较器输出较高电压时，驱动模块150导通，例如对应驱动模块150为N型晶体管的情况；在另外的一些情况下，也可以使比较器输出较低电压时，驱动模块150导通，例如对应驱动模块150为P型晶体管的情况。即当驱动模块150为N型晶体管时，第一电压为高电压，第二电压为低电压；当驱动模块150为P型晶体管时，第一电压为低电压，第二电压为高电压。
图5是本发明实施例提供的另一种像素电路的结构示意图，参考图5，在上述技术方案的基础上，可选的，数据电压写入模块110包括第一晶体管T1、存储模块120包括第一电容C1，驱动模块150包括第二晶体管T2；
其中，第一晶体管T1的栅极与像素电路的第一扫描信号输入端Scan1电连接，第一晶体管T1的第一极与像素电路的数据电压输入端Vdata电连接，第一晶体管T1的第二极与第一电容C1的第一端电连接；
第一电容C1的第一端还与放电模块130的第一端电连接，第一电容C1的第二端与像素电路的第一电压信号输入端V0电连接，放电模块130的第二端与像素电路的第二电压信号输入端PVEE电连接，放电模块130的控制端与像素电路的放电控制信号输入端EM电连接；
比较模块140的第一输入端A1与第一电容C1的第一端电连接，比较模块140的输出端B1与第二晶体管T2的栅极电连接，第二晶体管T2的第一极与像素电路的第三电压信号输入端PVDD电连接，第二晶体管T2的第二极与发光模块160的一端电连接，发光模块160的另一端与像素电路的第二电压信号输入端PVEE电连接。
其中，第一晶体管T1和第二晶体管T2既可以是P型晶体管，也可以是N型晶体管。以下以第一晶体管T1和第二晶体管T2均为N型晶体管为例进行说明。图6是本发明实施例提供的一种像素电路的工作时序图，该时序图可对应图5所示的像素电路。参考图5和图6，图5所示像素电路的工作时序可以包括数据写入阶段t1和发光阶段t2。在数据写入阶段t1，第一扫描信号输入端Scan1输入高电平信号，第一晶体管T1导通，数据电压输入端Vdata输入的数据电压通过导通的第一晶体管T1传输至第一电容C1的第一端，第一电容C1对该数据电压进行存储。在发光阶段t2，第一扫描信号输入端Scan1输入低电平信号，第一晶体管T1截止；并且，在发光阶段t2，通过控制放电控制信号输入端EM输入的信号控制放电模块130导通，使放电模块130对第一电容C1进行放电，第一电容C1与放电模块130公共端N0节点的电位之间降低，相应的，比较模块140第一输入端A1输入的电压逐渐降低，比较模块140根据第一输入端A1输入的电压和第二输入端A2输入的参考电压进行输出，输出的电压包括第一电压和第二电压。第二晶体管T2的栅极接收到第一电压时，第二晶体管T2导通，驱动发光模块160发光。第二晶体管T2作为像素电路的驱动晶体管，因第二晶体管T2的第一极(可以是第二晶体管T2的源极)与像素电路的第三电压信号输入端PVDD电连接，即第二晶体管T2的第一极输入的电压固定，驱动晶体管的栅极接收到第一电压时，第一电压也为固定电压，根据驱动晶体管的电流计算公式
Figure BDA0002079320030000131
其中，Cox为栅氧化层电容(栅极氧化物单位面积上电容)，μ为载流子迁移率，
Figure BDA0002079320030000132
为驱动晶体管的宽长比，VGS为驱动晶体管栅极与源极之间电压差值，VG为驱动晶体管的栅极电压，VS为驱动晶体管的源极电压，Vth为驱动晶体管的阈值电压；可知驱动晶体管的驱动电流为定值，进而可以实现恒流驱动。并且，因对应于不同灰阶的数据电压不同，放电模块130对第一电容C1进行放电时，放电至小于参考电压的时间长度不同，进而可通过发光模块160的发光时长控制显示灰阶。
需要说明的是，放电模块130的第二端以及发光模块160也可与不同的电压信号输入端连接，本发明在此不做具体限定。
图7是本发明实施例提供的另一种像素电路的结构示意图，参考图7，第一电压信号输入端V0和第三电压信号输入端PVDD电连接，可以使得第一电压信号输入端V0和第三电压信号输入端PVDD可输入同一电压，进而可以使得第一电压信号输入端V0和第三电压输入端与同一电压信号线连接即可，进而可以使得包括该像素电路的显示面板中的信号线数量较少，有利于降低包括该像素电路的显示面板的布线难度。
图8是本发明实施例提供的另一种像素电路的结构示意图，参考图8，在上述方案的基础上，可选的，放电模块130包括依次串联的第三晶体管T3、第一电阻R1和第二电容C2，第三晶体管T3的栅极作为放电模块130的控制端与像素电路的放电控制信号输入端EM电连接，第三晶体管T3的第一极作为放电模块130的第一端与存储模块120的第一端电连接，第三晶体管T3的第二极与第一电阻R1的第一端电连接，第一电阻R1的第二端与第二电容C2的第一端电连接，第二电容C2的第二端作为放电模块130的第二端与像素电路的第二电压信号输入端PVEE电连接。
其中，图8以数据电压写入模块110包括第一晶体管T1，存储模块120包括第一电容C1，驱动模块150包括第二晶体管T2，发光模块160包括无机发光二极管D1进行了示例性示出。其中，第一晶体管T1、第二晶体管T2和第三晶体管T3既可以是P型晶体管，也可以是N型晶体管。以下以第一晶体管T1、第二晶体管T2和第三晶体管T3均为N型晶体管为例进行说明。图9是本发明实施例提供的一种像素电路的工作时序图，该时序图可对应图8所示的像素电路。参考图8和图9，图8所示像素电路的工作时序可以包括数据写入阶段t1和发光阶段t2。在数据写入阶段t1，第一扫描信号输入端Scan1输入高电平信号，第一晶体管T1导通，数据电压输入端Vdata输入的数据电压通过导通的第一晶体管T1传输至第一电容C1的第一端，第一电容C1对该数据电压进行存储。在发光阶段t2，放电控制信号输入端EM输入高电平信号，第三晶体管T3导通，第一电阻R1和第二电容C2组成的RC电路对存储模块120进行放电。本发明实施例提供的像素电路，放电模块130包括第三晶体管T3、第一电阻R1和第二电容C2，进而可以通过控制第三晶体管T3的导通或关断来控制第一电容C1的放电状态，进而可以保证数据电压写入存储模块120完毕后，才开始对存储模块120放电，避免因数据电压未完全写入存储模块120即开始放电造成的存储模块120充电不足，进而可以准确控制与各灰阶对应的发光模块160的发光时长，保证良好的显示效果。
图10是本发明实施例提供的另一种像素电路的结构示意图，参考图10，在上述方案的基础上，可选的，该像素电路还包括初始化模块170，初始化模块170与第一电阻R1的第一端电连接，用于对第一电阻R1第一端，即N1节点的电位进行初始化。像素电路中加入初始化模块170后，初始化模块170可以对第一电阻R1第一端，即N1节点的电位进行初始化，使得在每一帧内，存储模块120开始放电时，第一电阻R1第一端，即N1节点的电位都是一致的，避免第一电阻R1第一端残留上一帧驱动的电荷造成的第一电阻R1第一端，即N1节点电位不一致，而对放电时长造成影响，进而避免上一帧残留电荷对本帧显示画面的影响，即使得第一电阻R1第一端不会残留上一帧驱动时的电荷，保证良好的显示效果。对第一电阻R1第一端的初始化可以在数据写入阶段t1之前进行，也可与数据写入阶段t1重合。
继续参考图10，在上述方案的基础上，可选的，初始化模块170包括第四晶体管T4，第四晶体管T4的栅极与像素电路的第一扫描信号输入端Scan1电连接，第四晶体管T4的第一极与像素电路的初始化电压输入端Vref电连接，第四晶体管T4的第二极与第三晶体管T3的第二极电连接。
其中，第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4既可以是P型晶体管，也可以是N型晶体管。以下以第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4均为N型晶体管为例进行说明。图9所示像素电路的工作时序同样适用于图10所示像素电路。参考图9和图10，在数据写入阶段t1，第一扫描信号输入端Scan1输入高电平信号，第一晶体管T1和第四晶体管T4导通，数据电压输入端Vdata输入的数据电压通过导通的第一晶体管T1写入到存储模块120；同时初始化电压输入端Vref输入的初始化电压通过导通的第四晶体管T4传输至第一电阻R1的第一端，进而可以对第一电阻R1第一端，即N1节点的电位进行初始化，使得在每一帧内，存储模块120放电时，第一电阻R1第一端，即N1节点的电位都是一致的，使得第一电阻R1第一端不会残留上一帧驱动时的电荷，保证良好的显示效果。并且，本发明实施例中，第四晶体管T4的栅极与第一扫描信号输入端Scan1电连，使得第四晶体管T4和第一晶体管T1的栅极可以连接同一条扫描线，使得包括该像素电路的显示面板无需增强额外的控制信号线，进而使得包括该像素电路的显示面板的布线较为简化。
图11是本发明实施例提供的另一种像素电路的结构示意图，参考图11，在上述方案的基础上，可选的，像素电路还包括第五晶体管T5，第五晶体管T5的栅极与像素电路的放电控制信号输入端EM电连接，第五晶体管T5的第一极与存储模块120的第一端电连接，第五晶体管T5的第二极与比较模块140的第一输入端A1电连接。
其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5既可以是P型晶体管，也可以是N型晶体管。以下以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5均为N型晶体管为例进行说明。图9所示像素电路的工作时序同样适用于图11所示像素电路。参考图9和图11，其中数据写入阶段t1的工作时序与图10所示像素电路工作过程相同，在此不再赘述。在发光阶段t2，放电控制信号输入端EM输入高电平信号，第三晶体管T3和第五晶体管T5同时导通，进而使得放电模块130对存储模块120的放电与比较模块140第一输入端A1输入存储模块120所存储的数据电压同时进行，避免比较模块140的第一输入端A1输入电压早于放电模块130开始放电的时间造成的对发光模块160发光时长控制的不准确，保证每个灰阶对应发光模块160准确的发光时长，进而保证包括该像素电路的显示面板的良好的显示效果。
图12是本发明实施例提供的另一种像素电路的结构示意图，参考图12，可选的，比较模块140包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12；其中，第六晶体管T6和第七晶体管T7沟道类型相同，第八晶体管T8和第九晶体管T9的沟道类型相同，并且，第六晶体管T6与第八晶体管T8沟道类型不同；
第六晶体管T6的栅极与第七晶体管T7的栅极电连接，第六晶体管T6的第一极与像素电路的第五电压信号输入端VDD电连接，第六晶体管T6的第二极与第八晶体管T8的第一极电连接；第六晶体管T6的栅极还与第六晶体管T6的第二极电连接；
第八晶体管T8的栅极作为比较模块140的第二输入端A2，第八晶体管T8的第二极与第九晶体管T9的第二极电连接；
第七晶体管T7的第一极与像素电路的第五电压信号输入端VDD电连接，第七晶体管T7的第二极与第九晶体管T9的第一极电连接，第九晶体管T9的栅极作为比较模块140的第一输入端A1；
第十晶体管T10的栅极与像素电路的第六电压信号输入端Vbias电连接，第十晶体管T10的第一极与第八晶体管T8的第二极和第九晶体管T9的第二极的公共端电连接，第十晶体管T10的第二极与像素电路的第七电压信号输入端VSS电连接；
第十一晶体管T11的栅极与第七晶体管T7的第二极和第九晶体管T9的第一极的公共端电连接，第十一晶体管T11的第一极与像素电路的第五电压信号输入端VDD电连接，第十一晶体管T11的第二极与第十二晶体管T12的第一极电连接；
第十二晶体管T12的栅极与像素电路的第六电压信号输入端Vbias电连接，第十二晶体管T12的第二极与像素电路的第七电压信号输入端VSS电连接；
第十一晶体管T11的第二极与第十二晶体管T12的第一极的公共端作为比较模块140的输出端B1。
图12所示像素电路中所示的比较模块140的具体结构，可以实现当第九晶体管T9的栅极输入的电压大于向第八晶体管T8栅极输入的参考电压时，比较模块140输出使驱动模块150导通的第一电压；当第九晶体管T9的栅极输入的电压小于向第八晶体管T8栅极输入的参考电压时，比较模块140输出使驱动模块150关断的第二电压，进而使得该像素电路可以实现数据电压写入模块110写入不同数据电压时，根据放电模块130放电至低于参考电压的时间不同，控制驱动模块150导通或关断的时间不同，以及控制驱动模块150在导通时具有相同的驱动电流，进而通过恒流驱动发光模块160以及通过控制发光模块160的发光时长控制显示灰阶。
本发明实施例还提供了一种像素电路的驱动方法，图13是本发明实施例提供的一种像素电路的驱动方法的流程图，结合图1，参考图13，像素电路包括数据电压写入模块110、存储模块120、放电模块130、比较模块140、驱动模块150和发光模块160；
数据电压写入模块110与存储模块120电连接，数据电压写入模块110用于将数据电压传输至存储模块120，存储模块120用于存储数据电压；
放电模块130与存储模块120电连接，放电模块130用于对存储模块120进行放电；
比较模块140包括第一输入端A1、第二输入端A2和输出端B1，第一输入端A1与存储模块120和放电模块130的公共端电连接，第二输入端A2用于输入参考电压，比较模块140的输出端B1与驱动模块150的控制端G1电连接；
像素电路的驱动方法包括：
步骤210、数据写入阶段，控制数据电压写入模块导通，数据电压通过数据电压写入模块写入到存储模块；
步骤220、发光阶段，控制数据电压写入模块关断，放电模块对存储模块进行放电，比较模块向驱动模块的控制端输出第一电压或第二电压，驱动模块根据第一电压输出驱动电流驱动发光器件发光，并根据第二电压关闭输出。
本发明实施例提供的像素电路的驱动方法，通过在发光阶段，放电模块对存储模块进行放电，比较模块对第一输入端输入的电压和第二输入端输入的参考电压进行比较而向驱动模块的控制端输出使驱动模块导通或关断的固定电压，使得驱动模块在导通时具有恒定的驱动电流。因不同显示灰阶对应的数据电压不同，进而可以使得不同灰阶下，驱动模块的导通时长不同，通过控制驱动模块的导通时长，即控制发光模块的发光时长来控制发光模块的显示灰阶。通过控制比较模块的输出的固定驱动电压使得驱动模块具有较大的驱动电流，当发光模块为无机发光二极管时，进而可以充分利用无机发光二极管大电流时高发光效率的特性，可以使得在包括低灰阶范围的任意灰阶内，无机发光二极管的发光效率都较高。
结合上述实施例中图10，在上述技术方案的基础上，可选的，放电模块130包括依次串联的第三晶体管T3、第一电阻R1和第二电容C2，第三晶体管T3的栅极作为放电模块130的控制端与像素电路的放电控制信号输入端EM电连接，第三晶体管T3的第一极作为放电模块130的第一端与存储模块120的第一端电连接，第三晶体管T3的第二极与第一电阻R1的第一端电连接，第一电阻R1的第二端与第二电容C2的第一端电连接，第二电容C2的第二端作为放电模块130的第二端与像素电路的第二电压信号输入端PVEE电连接；
像素电路还包括初始化模块170，初始化模块170包括第四晶体管T4，第四晶体管T4的栅极与像素电路的第一扫描信号输入端Scan1电连接，第四晶体管T4的第一极与像素电路的初始化电压输入端Vref电连接，第四晶体管T4的第二极与第三晶体管T3的第二极电连接；
像素电路的驱动方法还包括：
在数据写入阶段，第一扫描信号输入端向第四晶体管输入控制信号以使第四晶体管导通，进而对第一电阻的第一端进行初始化。
通过在数据写入阶段，控制第四晶体管导通，即控制初始化模块导通，使得初始化模块可以对第一电阻第一端的电位进行初始化，使得在每一帧内，存储模块开始放电时，第一电阻第一端的电位都是一致的，避免第一电阻第一端残留上一帧驱动的电荷造成的第一电阻第一端电位不一致，而对放电时长造成影响，进而避免上一帧残留电荷对本帧显示画面的影响，即使得第一电阻第一端不会残留上一帧驱动时的电荷，保证良好的显示效果。
结合上述实施例中附图11，在上述技术方案的基础上，可选的，像素电路还包括第五晶体管T5，第五晶体管T5的栅极与像素电路的放电控制信号输入端EM电连接，第五晶体管T5的第一极与存储模块120的第一端电连接，第五晶体管T5的第二极与比较模块140的第一输入端A1电连接；
像素电路的驱动方法还包括：
在发光阶段，放电控制信号输入端向第三晶体管的栅极和第五晶体管的栅极输入控制信号以使第三晶体管和第五晶体管同时导通。
通过在发光阶段，控制第三晶体管和第五晶体管同时导通，进而使得放电模块对存储模块的放电与比较模块第一输入端输入存储模块所存储的数据电压同时进行，避免比较模块的第一输入端输入电压早于放电模块开始放电的时间造成的对发光模块发光时长控制的不准确，保证每个灰阶对应发光模块准确的发光时长，进而保证包括该像素电路的显示面板的良好的显示效果。
本发明实施例还提供了一种显示面板，图14是本发明实施例提供的一种显示面板的结构示意图，图15是本发明实施例提供的一种像素电路与各信号线连接的示意图。参考图14和图15，该显示面板300包括多个像素电路、多条扫描线(S1、S2、S3……)、多条数据线(D1、D2、D3……)、多条第一电压信号线(V11、V12、V13……)、多条第二电压信号线(V21、V22、V33……)、多条第三电压信号线(V31、V32、V33……)和多条放电控制信号线(E1、E2、E3……)和多条参考电压线(Vr1、Vr2、Vr3……)；
像素电路包括数据电压写入模块110、存储模块120、放电模块130、比较模块140、驱动模块150和发光模块160；
数据电压写入模块110、放电模块130和驱动模块150分别包括第一端、第二端和控制端；存储模块120和发光模块160分别包括第一端和第二端，比较模块140包括第一输入端A1、第二输入端A2和输出端B1；
数据电压写入模块110的控制端与一扫描线电连接，数据电压写入模块110的第一端与一数据线电连接，数据电压写入模块110的第二端与存储模块120的第一端电连接；
存储模块120的第一端与放电模块130的第一端电连接，存储模块120的第二端与一第一电压信号线电连接，放电模块130的控制端与一放电控制信号线电连接，放电模块130的第二端与一第二电压信号线电连接；
比较模块140的第一输入端A1与存储模块120的第一端电连接，比较模块140的第二输入端A2与一参考电压线电连接，比较模块140的输出端B1与驱动模块150的控制端G1电连接；
驱动模块150的第一端与第三电压信号线电连接，驱动模块150的第二端与发光模块160的第一端电连接，发光模块160的第二端与第二电压信号线电连接。
参考图14，扫描线和数据线交叉限定出多个子像素310，像素电路可包括在子像素310中，图15可对应图14中虚线框中子像素310所包括的像素电路与各信号线的连接关系。
本发明实施例提供的显示面板，包括多个像素电路，包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；其中，放电模块与存储模块电连接，比较模块包括第一输入端、第二输入端和输出端，第一输入端与存储模块和放电模块的公共端电连接，第二输入端用于输入参考电压，比较模块的输出端与驱动模块的控制端电连接。通过在发光阶段，放电模块对存储模块进行放电，比较模块对第一输入端输入的电压和第二输入端输入的参考电压进行比较而向驱动模块的控制端输出使驱动模块导通或关断的固定电压，使得驱动模块在导通时具有恒定的驱动电流。因不同显示灰阶对应的数据电压不同，进而可以使得不同灰阶下，驱动模块的导通时长不同，通过控制驱动模块的导通时长，即控制发光模块的发光时长来控制发光模块的显示灰阶。通过控制比较模块的输出的固定驱动电压使得驱动模块具有较大的驱动电流，当发光模块为无机发光二极管时，进而可以充分利用无机发光二极管大电流时高发光效率的特性，可以使得在包括低灰阶范围的任意灰阶内，无机发光二极管的发光效率都较高。
图16是本发明实施例提供的另一种像素电路与各信号线连接的示意图，图16可对应图14中虚线框中子像素所包括的像素电路与各信号线的连接关系。结合图14，参考图16，在上述方案的基础上，可选的，数据电压写入模块110包括第一晶体管T1、存储模块120包括第一电容C1，驱动模块150包括第二晶体管T2，放电模块130包括串联的第三晶体管T3、第一电阻R1和第二电容C2；
其中，第一晶体管T1的栅极与一扫描线S1电连接，第一晶体管T1的第一极与一数据线D1电连接，第一晶体管T1的第二极与第一电容C1的第一端电连接；
第一电容C1的第一端与第三晶体管T3的第一极电连接，第一电容C1的第二端与一第一电压信号线V11电连接，第三晶体管T3的栅极与一放电控制信号线E1电连接，第三晶体管T3的第二极与第一电阻R1的第一端连接，第一电阻R1的第二端与第二电容C2的第一端电连接，第二电容C2的第二端与一第二电压信号线V21电连接；
比较模块140的第一输入端A1与第一电容C1的第一端电连接，比较模块140的输出端B1与第二晶体管T2的栅极电连接，第二晶体管T2的第一极与第三电压信号线V31电连接，第二晶体管T2的第二极与发光模块160的一端电连接，发光模块160的另一端与一第二电压信号线V21电连接。
图17是本发明实施例提供的另一种显示面板的结构示意图，图18是本发明实施例提供的另一种像素电路与各信号线连接的示意图。参考图17，扫描线和数据线交叉限定出多个子像素，像素电路可包括在子像素中，图18可对应图16中虚线框中子像素所包括的像素电路与各信号线的连接关系。参考图17和图18，可选的，与同一像素电连接的第一电压信号线和第三电压信号线为同一电压信号线，即同一像素电路中，驱动模块160的第一端与存储模块120的第二端与同一电压信号线(例如对于图18中V11)连接，进而可以减少显示面板中信号线的数量，减小显示面板的布线难度。
图19是本发明实施例提供的另一种显示面板的结构示意图，参考图19，可选的，该显示面板还包括基板410，第一电容421和第二电容422设置于基板410上，第一电阻、第一晶体管、第二晶体管、第三晶体管和比较模块集成在微型集成电路430中，微型集成电路430通过绑定方式设置于基板410设有第一电容421和第二电容422的一侧。
图18示意性地示出了显示面板中一个像素电路的结构。基板410可以为整个显示面板提供缓冲、保护、支撑作用，因此基板410的面积很大，基板410例如可以包括：柔性基板或者玻璃。因电容的所占用的面积较大，而包括集成电路的IC尺寸较小，故传统将电容制作在集成电路上的方式，不但制作难度大，而且会占用集成电路很大的面积，造成集成电路中其他器件的空间较小，影响集成电路性能。而因基板410尺寸很大，故本实施例中，将第一电容421和第二电容422制作在基板410上，可以降低电容的制作难度，并且可以使得集成电路中器件可以占用的空间变大，有利于保证集成电路的性能。并且，集成电路的制成能力较高，将第一电阻、第一晶体管、第二晶体管、第三晶体管和比较模块集成在微型集成电路430中，可以使得电阻、晶体管以及比较模块被制作的尺寸减小，有利于减小像素电路的尺寸，进而提高像素密度。显示面板还包括绑定焊盘440，第一电容421、第二电容422与微型集成电路430可通过绑定焊盘440连接，发光模块450与像素电路中的其他器件也可通过绑定焊盘440连接。显示面板的制作过程中，微型集成电路430可以通过转运的方式转移到玻璃基板410上与像素电路中的其他元件进行绑定。需要说明的是，图19只是示意性地示出了显示面板中像素电路的结构，像素中第一电容421和第二电容422的位置与微型集成电路430中的像素电路元件以及发光模块450连接时，可以不限于图19所示的方式，第一电容431和第二电容432的位置可以互换，只要可以实现本发明实施例中像素电路的连接关系即可，并且，基板410上可以设置连接像素电路中各元件的走线。
图20是本发明实施例提供的另一种显示面板的结构示意图，参考图20，在上述方案的基础上，可选的，显示面板还包括基板410，第一晶体管、第二晶体管、第三晶体管、第一电阻以及第一电容421、第二电容422设置于基板410上，比较模块集成在微型集成电路430中，微型集成电路430通过绑定方式设置于基板410设有第一电容421和第二电容422的一侧。
图20示意性地示出了一个像素电路的结构。图20中附图标记260所示出结构可包括第一晶体管、第二晶体管、第三晶体管和第一电阻，因基板410面积很大，将第一晶体管、第二晶体管、第三晶体管、第一电阻，以及第一电容421、第二电容422设置于基板410上，可以降低第一晶体管、第二晶体管、第三晶体管、第一电阻，以及第一电容421、第二电容422的制作难度；因集成电路制成能力较高，将比较模块制作在微型集成电路430中，有利于减小像素电路的尺寸，进而提高像素密度。并且，本实施例提供的显示面板中，微型集成电路430中只包括比较模块，可以使得比较模块可占用的空间较大，降低比较模块的制作难度。显示面板还包括绑定焊盘440，微型集成电路430可通过绑定焊盘440与设置于基板410上的像素电路中的其他元件连接。显示面板的制作过程中，微型集成电路430可以通过转运的方式转移到玻璃基板410上与像素电路中的其他元件进行绑定。
可选的，上述任意实施例中的显示面板中，基板410为玻璃基板410。相对于柔性基板410，玻璃基板410的支撑强度更大，更加有利于第一电容421、第二电容422或其他器件在基板410上的制作。
图21是本发明实施例提供的另一种显示面板的结构示意图，参考图21，可选的，一个微型集成电路430中集成至少两个比较模块，每个比较模块连接于一个像素电路中。参考图21，图21中以显示面板中的两个像素电路结构，且一个微型集成电路430包括两个比较模块为例进行了示意性说明，参考图21，虚线左侧和虚线右侧分别对应一个像素电路，微型集成电路集成第一比较模块431和第二比较模块432,且第一比较模块431和第二比较模块432分别连接于一个像素电路中。通过在一个微型集成电路430中集成至少两个比较模块，每个比较模块连接于一个像素电路中，可以使得对应同样大的显示面板，微型集成电路430的数量减少，进而使得转运微型集成电路430时更加简单方便，并且使得微型集成电路的集成度更高。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (15)

1.一种像素电路，其特征在于，包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；
所述数据电压写入模块与所述存储模块电连接，所述数据电压写入模块用于将数据电压传输至所述存储模块，所述存储模块用于存储所述数据电压；
所述放电模块与所述存储模块电连接，所述放电模块用于对所述存储模块进行放电；
所述比较模块包括第一输入端、第二输入端和输出端，所述第一输入端与所述存储模块和所述放电模块的公共端电连接，所述第二输入端用于输入参考电压，所述比较模块的输出端与所述驱动模块的控制端电连接；
所述驱动模块与所述发光模块电连接，所述驱动模块用于根据所述比较模块输出端输出的电压驱动所述发光模块发光；
所述放电模块包括依次串联的第三晶体管、第一电阻和第二电容，所述第三晶体管的栅极作为所述放电模块的控制端与所述像素电路的放电控制信号输入端电连接，所述第三晶体管的第一极作为所述放电模块的第一端与所述存储模块的第一端电连接，所述第三晶体管的第二极与所述第一电阻的第一端电连接，所述第一电阻的第二端与所述第二电容的第一端电连接，所述第二电容的第二端作为所述放电模块的第二端与所述像素电路的第二电压信号输入端电连接；
所述像素电路还包括初始化模块，所述初始化模块与所述第一电阻的第一端电连接，用于对所述第一电阻第一端的电位进行初始化；所述初始化模块包括第四晶体管，所述第四晶体管的栅极与所述像素电路的第一扫描信号输入端电连接，所述第四晶体管的第一极与所述像素电路的初始化电压输入端电连接，所述第四晶体管的第二极与所述第三晶体管的第二极电连接；
其中，所述参考电压为固定电压值；所述发光模块为无机发光二极管。
2.根据权利要求1所述的像素电路，其特征在于，所述比较模块的输出端输出的电压包括第一电压和第二电压，当所述比较模块的输出端输出所述第一电压时，所述驱动模块导通，当所述比较模块的输出端输出所述第二电压时，所述驱动模块关断。
3.根据权利要求1所述的像素电路，其特征在于，所述数据电压写入模块包括第一晶体管、所述存储模块包括第一电容，所述驱动模块包括第二晶体管；
其中，所述第一晶体管的栅极与所述像素电路的第一扫描信号输入端电连接，所述第一晶体管的第一极与所述像素电路的数据电压输入端电连接，所述第一晶体管的第二极与所述第一电容的第一端电连接；
所述第一电容的第一端还与所述放电模块的第一端电连接，所述第一电容的第二端与所述像素电路的第一电压信号输入端电连接，所述放电模块的第二端与所述像素电路的第二电压信号输入端电连接，所述放电模块的控制端与所述像素电路的放电控制信号输入端电连接；
所述比较模块的第一输入端与所述第一电容的第一端电连接，所述比较模块的输出端与所述第二晶体管的栅极电连接，所述第二晶体管的第一极与所述像素电路的第三电压信号输入端电连接，所述第二晶体管的第二极与所述发光模块的一端电连接，所述发光模块的另一端与所述像素电路的第二电压信号输入端电连接。
4.根据权利要求3所述的像素电路，其特征在于，所述第一电压信号输入端和所述第三电压信号输入端电连接。
5.根据权利要求1所述的像素电路，其特征在于，还包括第五晶体管，所述第五晶体管的栅极与所述像素电路的放电控制信号输入端电连接，所述第五晶体管的第一极与所述存储模块的第一端电连接，所述第五晶体管的第二极与所述比较模块的第一输入端电连接。
6.根据权利要求1所述的像素电路，其特征在于，所述比较模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；其中，所述第六晶体管和所述第七晶体管沟道类型相同，所述第八晶体管和所述第九晶体管的沟道类型相同，并且，所述第六晶体管与所述第八晶体管沟道类型不同；
所述第六晶体管的栅极与所述第七晶体管的栅极电连接，所述第六晶体管的第一极与所述像素电路的第五电压信号输入端电连接，所述第六晶体管的第二极与所述第八晶体管的第一极电连接；所述第六晶体管的栅极还与所述第六晶体管的第二极电连接；
所述第八晶体管的栅极作为所述比较模块的第二输入端，所述第八晶体管的第二极与所述第九晶体管的第二极电连接；
所述第七晶体管的第一极与所述像素电路的第五电压信号输入端电连接，所述第七晶体管的第二极与所述第九晶体管的第一极电连接，所述第九晶体管的栅极作为所述比较模块的第一输入端；
所述第十晶体管的栅极与所述像素电路的第六电压信号输入端电连接，所述第十晶体管的第一极与所述第八晶体管的第二极和第九晶体管的第二极的公共端电连接，所述第十晶体管的第二极与所述像素电路的第七电压信号输入端电连接；
所述第十一晶体管的栅极与所述第七晶体管的第二极和所述第九晶体管的第一极的公共端电连接，所述第十一晶体管的第一极与所述像素电路的第五电压信号输入端电连接，所述第十一晶体管的第二极与所述第十二晶体管的第一极电连接；
所述第十二晶体管的栅极与所述像素电路的第六电压信号输入端电连接，所述第十二晶体管的第二极与所述像素电路的第七电压信号输入端电连接；
所述第十一晶体管的第二极与所述第十二晶体管的第一极的公共端作为所述比较模块的输出端。
7.一种显示面板，其特征在于，包括多个像素电路、多条扫描线、多条数据线、多条第一电压信号线、多条第二电压信号线、多条第三电压信号线和多条放电控制信号线和多条参考电压线；
所述像素电路包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；
所述数据电压写入模块、所述放电模块和所述驱动模块分别包括第一端、第二端和控制端；所述存储模块和所述发光模块分别包括第一端和第二端，所述比较模块包括第一输入端、第二输入端和输出端；
所述数据电压写入模块的控制端与一扫描线电连接，所述数据电压写入模块的第一端与一数据线电连接，所述数据电压写入模块的第二端与所述存储模块的第一端电连接；
所述存储模块的第一端与所述放电模块的第一端电连接，所述存储模块的第二端与一第一电压信号线电连接，所述放电模块的控制端与一所述放电控制信号线电连接，所述放电模块的第二端与一第二电压信号线电连接；
所述比较模块的第一输入端与所述存储模块的第一端电连接，所述比较模块的第二输入端与一所述参考电压线电连接，所述比较模块的输出端与所述驱动模块的控制端电连接；
所述驱动模块的第一端与第三电压信号线电连接，所述驱动模块的第二端与所述发光模块的第一端电连接，所述发光模块的第二端与所述第二电压信号线电连接；
所述放电模块包括依次串联的第三晶体管、第一电阻和第二电容，所述第三晶体管的栅极作为所述放电模块的控制端与所述像素电路的放电控制信号输入端电连接，所述第三晶体管的第一极作为所述放电模块的第一端与所述存储模块的第一端电连接，所述第三晶体管的第二极与所述第一电阻的第一端电连接，所述第一电阻的第二端与所述第二电容的第一端电连接，所述第二电容的第二端作为所述放电模块的第二端与所述像素电路的第二电压信号输入端电连接；
所述像素电路还包括初始化模块，所述初始化模块与所述第一电阻的第一端电连接，用于对所述第一电阻第一端的电位进行初始化；所述初始化模块包括第四晶体管，所述第四晶体管的栅极与所述像素电路的第一扫描信号输入端电连接，所述第四晶体管的第一极与所述像素电路的初始化电压输入端电连接，所述第四晶体管的第二极与所述第三晶体管的第二极电连接；
其中，所述参考电压线上的电压为固定电压值；所述发光模块为无机发光二极管。
8.根据权利要求7所述的显示面板，其特征在于，所述数据电压写入模块包括第一晶体管、所述存储模块包括第一电容，所述驱动模块包括第二晶体管；
其中，所述第一晶体管的栅极与一所述扫描线电连接，所述第一晶体管的第一极与一所述数据线电连接，所述第一晶体管的第二极与所述第一电容的第一端电连接；
所述第一电容的第一端与所述第三晶体管的第一极电连接，所述第一电容的第二端与一所述第一电压信号线电连接；
所述比较模块的第一输入端与所述第一电容的第一端电连接，所述比较模块的输出端与所述第二晶体管的栅极电连接，所述第二晶体管的第一极与所述第三电压信号线电连接，所述第二晶体管的第二极与所述发光模块的一端电连接，所述发光模块的另一端与一所述第二电压信号线电连接。
9.根据权利要求8所述的显示面板，其特征在于，还包括基板，所述第一电容和所述第二电容设置于基板上，所述第一电阻、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述比较模块集成在微型集成电路中，所述微型集成电路通过绑定方式设置于所述基板设有第一电容和第二电容的一侧。
10.根据权利要求8所述的显示面板，其特征在于，还包括基板，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第一电阻以及所述第一电容、所述第二电容设置于基板上，所述比较模块集成在微型集成电路中，所述微型集成电路通过绑定方式设置于所述基板设有第一电容和第二电容的一侧。
11.根据权利要求10所述的显示面板，其特征在于，一个所述微型集成电路中集成至少两个所述比较模块，每个所述比较模块连接于一个所述像素电路中。
12.根据权利要求9或10所述的显示面板，其特征在于，所述基板为玻璃基板。
13.根据权利要求8所述的显示面板，其特征在于，与同一所述像素电连接的所述第一电压信号线和所述第三电压信号线为同一电压信号线。
14.一种像素电路的驱动方法，其特征在于，所述像素电路包括数据电压写入模块、存储模块、放电模块、比较模块、驱动模块和发光模块；
所述数据电压写入模块与所述存储模块电连接，所述数据电压写入模块用于将数据电压传输至所述存储模块，所述存储模块用于存储所述数据电压；
所述放电模块与所述存储模块电连接，所述放电模块用于对所述存储模块进行放电；
所述比较模块包括第一输入端、第二输入端和输出端，所述第一输入端与所述存储模块和所述放电模块的公共端电连接，所述第二输入端用于输入参考电压，所述比较模块的输出端与所述驱动模块的控制端电连接；
所述放电模块包括依次串联的第三晶体管、第一电阻和第二电容，所述第三晶体管的栅极作为所述放电模块的控制端与所述像素电路的放电控制信号输入端电连接，所述第三晶体管的第一极作为所述放电模块的第一端与所述存储模块的第一端电连接，所述第三晶体管的第二极与所述第一电阻的第一端电连接，所述第一电阻的第二端与所述第二电容的第一端电连接，所述第二电容的第二端作为所述放电模块的第二端与所述像素电路的第二电压信号输入端电连接；
所述像素电路还包括初始化模块，所述初始化模块与所述第一电阻的第一端电连接，用于对所述第一电阻第一端的电位进行初始化；所述初始化模块包括第四晶体管，所述第四晶体管的栅极与所述像素电路的第一扫描信号输入端电连接，所述第四晶体管的第一极与所述像素电路的初始化电压输入端电连接，所述第四晶体管的第二极与所述第三晶体管的第二极电连接；
其中，所述参考电压为固定电压值；所述发光模块为无机发光二极管；
所述像素电路的驱动方法包括：
数据写入阶段，控制所述数据电压写入模块导通，数据电压通过所述数据电压写入模块写入到所述存储模块；
发光阶段，控制所述数据电压写入模块关断，所述放电模块对存储模块进行放电，所述比较模块向驱动模块的控制端输出第一电压或第二电压，所述驱动模块根据第一电压输出驱动电流驱动发光器件发光，并根据所述第二电压关闭输出；
所述像素电路的驱动方法还包括：
在数据写入阶段，所述第一扫描信号输入端向所述第四晶体管输入控制信号以使所述第四晶体管导通，进而对所述第一电阻的第一端进行初始化。
15.根据权利要求14所述的像素电路的驱动方法，其特征在于，所述像素电路还包括第五晶体管，所述第五晶体管的栅极与所述像素电路的放电控制信号输入端电连接，所述第五晶体管的第一极与所述存储模块的第一端电连接，所述第五晶体管的第二极与所述比较模块的第一输入端电连接；
所述像素电路的驱动方法还包括：
在发光阶段，所述放电控制信号输入端向所述第三晶体管的栅极和第五晶体管的栅极输入控制信号以使所述第三晶体管和所述第五晶体管同时导通。
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