CN110021311A - 非易失性存储设备以及操作其的方法 - Google Patents

非易失性存储设备以及操作其的方法 Download PDF

Info

Publication number
CN110021311A
CN110021311A CN201811293761.5A CN201811293761A CN110021311A CN 110021311 A CN110021311 A CN 110021311A CN 201811293761 A CN201811293761 A CN 201811293761A CN 110021311 A CN110021311 A CN 110021311A
Authority
CN
China
Prior art keywords
read operation
read
latch
voltage
reading
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811293761.5A
Other languages
English (en)
Inventor
方真培
边大锡
金志秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110021311A publication Critical patent/CN110021311A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/563—Multilevel memory reading aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一种非易失性存储设备包括：包含多个存储单元的存储单元阵列；用于执行多个读取操作并且存储读取操作的结果的页缓冲器，其中，读取操作中的每一个包括用于多个存储单元中的所选择的存储单元的至少一个读出操作；多读出管理器，用于确定多个读取操作中的每一个的读出操作的数量并且控制页缓冲器执行读取操作；以及数据识别器，用于基于读取操作的结果来识别所选择的存储单元的比特的数据状态，其中，多读出管理器确定用于读取操作当中的至少一个读取操作的读出操作的数量不同于用于读取操作当中的其他读取操作的读出操作的数量。

Description

非易失性存储设备以及操作其的方法
相关申请的交叉引用
本申请要求在韩国知识产权局于2018年1月10日提交的第10-2018-0003446号韩国专利申请的优先权，该专利申请的公开通过引用被整体合并。
技术领域
本发明构思涉及一种存储设备，并且更具体地涉及能够执行多读出(sense)的非易失性存储设备。
背景技术
可以通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)之类的半导体来实施半导体存储设备。半导体存储设备可以是易失性存储设备或非易失性存储设备。易失性存储设备在被供电时保留存储的数据，但是当电力被中断时数据丢失。非易失性存储设备在电力被中断时不丢失存储的数据。
非易失性存储设备可以包括只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、闪速存储设备、相变随机存取存储器(RAM)(PRAM)、磁阻RAM(MRAM)以及铁电RAM(FRAM)。闪速存储设备可以是NOR类型或NAND类型闪速存储器。
发明内容
根据本发明构思的示例性实施例，提供一种非易失性存储设备，包括：包含多个存储单元的存储单元阵列；用于执行多个读取操作并且存储多个读取操作的结果的页缓冲器，其中，读取操作中的每一个包括用于多个存储单元中的所选择的存储单元的至少一个读出操作；多读出管理器，用于确定多个读取操作中的每一个的读出操作的数量并且控制页缓冲器执行读取操作；以及数据识别器，用于基于读取操作的结果来识别所选择的存储单元的比特的数据状态，其中，多读出管理器确定用于多个读取操作当中的至少一个读取操作的读出操作的数量不同于用于多个读取操作当中的其他读取操作的读出操作的数量。
根据本发明构思的示例性实施例，提供一种非易失性存储设备，包括：包含多个存储单元的存储单元阵列；页缓冲器，被配置为对多个存储单元当中的所选择的存储单元执行读取操作，其中，读取操作包括多个读出操作；多读出管理器，被配置为控制页缓冲器执行用于基于第一读出电压集合来执行多个第一读出操作的第一读取操作和用于基于第二读出电压集合来执行多个第二读出操作的第二读取操作；以及数据识别器，被配置为基于第一读取操作的结果和第二读取操作的结果来识别所选择的存储单元的比特的数据状态，以及把结果存储在锁存器集合中，其中，第一读出操作的数量不同于第二读出操作的数量。
根据本发明构思的示例性实施例，提供一种操作包括连接到多个位线的多个存储单元的非易失性存储设备的方法，该方法包括：确定用于多个读取操作的每一个的读出操作的数量，其中，读取操作中的每一个通过使用读出电压集合来执行对于从多个存储单元当中选择的存储单元的至少一个读出操作；基于读出操作的数量来对从多个存储单元当中选择的存储单元顺序地执行多个读取操作；以及基于多个读取操作的结果来识别所选择的存储单元的比特的数据状态，其中，与多个读取操作当中的至少一个读取操作相对应的读出操作的数量不同于用于多个读取操作当中的其他读取操作的读出操作的数量。
根据本发明构思的示例性实施例，提供一种非易失性存储***，包括：存储器控制器，被配置为确定与多个读取操作中的每一个相对应的读出操作的数量；以及非易失性存储设备，被配置为执行多个读取操作并且基于多个操作的结果来识别所选择的存储单元的比特的数据状态，其中，多个读取操作中的每一个对从多个存储单元当中选择的存储单元执行至少一个读出操作，并且其中，存储器控制器确定与多个读取操作当中的至少一个读取操作相对应的读出操作的数量不同于与多个读取操作当中的其他读取操作相对应的读出操作的数量。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征和优点将被更清楚地理解，在附图中：
图1是示出根据本发明构思的示例性实施例的非易失性存储***的框图；
图2是示出根据本发明构思的示例性实施例的非易失性存储设备的框图；
图3是示出根据本发明构思的示例性实施例的非易失性存储设备的框图；
图4是根据本发明构思的示例性实施例的非易失性存储***的操作的流程图；
图5是示出根据本发明构思的示例性实施例的在存储单元阵列中所包括的存储块的电路图；
图6是示出根据本发明构思的示例性实施例的在存储单元阵列中所包括的存储块的电路图；
图7是根据本发明构思的示例性实施例的图6的存储块的立体图；
图8是示出根据本发明构思的示例性实施例的单元散布的图；
图9A和图9B是示出根据本发明构思的示例性实施例的非易失性存储设备的操作的图；
图10A和图10B是示出根据本发明构思的示例性实施例的非易失性存储设备的操作的图；
图11是示出根据本发明构思的示例性实施例的读出节点的电平的改变的波形图；
图12是示出根据本发明构思的示例性实施例的读取操作的时序图；
图13A、图13B和图13C是示出根据本发明构思的示例性实施例的、当读出操作的数量是“3”时选择数据的方法的图；
图14A和图14B是示出根据本发明构思的示例性实施例的、当读出操作的数量是“2”时选择数据的方法的图；
图15是根据本发明构思的示例性实施例的非易失性存储***的操作的流程图；
图16是示出根据本发明构思的示例性实施例的非易失性存储***的图；
图17是示出根据本发明构思的示例性实施例的非易失性存储设备的框图；并且
图18是示出根据本发明构思的示例性实施例的非易失性存储设备至固态驱动(SSD)***的应用的框图。
具体实施方式
图1是示出根据本发明构思的示例性实施例的非易失性存储***1的框图。
参考图1，非易失性存储***1可以包括存储器控制器20和非易失性存储设备10。根据本发明构思的示例性实施例，可以将主机HOST、存储器控制器20和非易失性存储设备10中的每一个作为一个芯片、一个数据包、一个模块等等来提供。另外地，存储器控制器20和非易失性存储设备10可以是包括层叠封装(Package on Package，PoP)、球栅阵列(Ballgrid array，BGA)、芯片尺寸封装(Chip scale package，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(Plastic Dual In LinePackage，PDIP)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in WaferForm)、板上芯片(Chip On Board，COB)、陶瓷双列直插封装(Ceramic Dual In-LinePackage，CERDIP)、塑料标准四边扁平封装(Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad Flatpack，TQFP)、小外型IC(Small Outline IC，SOIC)、缩小型小外型封装(Shrink Small Outline Package，SSOP)、薄型小外型封装(Thin Small Outline，TSOP)、***级封装(System In Package，SIP)、多芯片封装(Multi Chip Package，MCP)、晶片级结构封装(Wafer-level Fabricated Package，WFP)、晶片级处理堆叠封装(Wafer-Level Processed Stack Package，WSP)等等的封装。
存储器控制器20可以响应于从主机HOST接收到的写入请求或读取请求来控制非易失性存储设备10。例如，存储器控制器20可以响应于从主机HOST接收到的写入请求或读取请求向非易失性存储设备10传送命令CMD和地址ADDR。存储器控制器20向非易失性存储设备10传送的地址ADDR可以是非易失性存储设备10中的物理地址。存储器控制器20可以与非易失性存储设备10交换数据。例如，当命令CMD是写入命令CMD_w时，非易失性存储设备10可以向存储单元阵列140写入从存储器控制器20接收到的数据DATA。当命令CMD是读取命令CMD_r时，非易失性存储设备10可以向存储器控制器20输出存储在从存储器控制器20接收到的地址ADDR的数据DATA。
非易失性存储设备10可以包括多读出管理器110、数据识别器120、页缓冲器130和存储单元阵列140。多读出管理器110可以控制页缓冲器130执行多读出，用于识别与从存储器控制器20接收到的读取命令CMD_r相对应的所选择的存储单元的某状态。多读出可以指被执行以识别存储在所选择的存储单元中的任何一个数据状态的多个读出操作(sensingoperation)。多读出可以被称为片上最低点搜索(on-chip-valley search)。可以执行多个读取操作(read operation)以识别存储在存储单元中的任何一个数据状态，并且多个读取操作中的每一个可以包括基于读出电压集合的多个读出操作。多读出管理器110可以确定用于多个读取操作中的每一个的读出操作的数量。此外，多读出管理器110可以确定用于执行多个读取操作的顺序。
根据本发明构思的示例性实施例，多读出管理器110可以确定与多个读取操作中的至少一个相对应的读出操作的数量不同于与其余读取操作相对应的那些数量。换句话说，与第一读取操作相对应的读出操作的数量可以不同于与第二读取操作相对应的读出操作的数量。例如，多读出管理器110可以基于参考电压将多个读取操作互相区分并且分别确定用于所区分的读取操作的读出操作的不同数量。将参考图8在下面给出其描述。
根据本发明构思的示例性实施例，多读出管理器110可以基于所确定的读出操作的数量来确定用于执行多个读取操作的顺序。例如，多读出管理器110可以确定用于执行多个读取操作的顺序，使得最后执行与所确定的最小数量的读出操作相对应的读取操作。将参考图15在下面给出其描述。
数据识别器120可以执行用于从由于多读出而被存储在页缓冲器130中的多则数据当中选择最优数据的处理。为了选择最优数据，数据识别器120可以包括单元计数器并且可以参考从单元计数器提供的计数结果。换句话说，数据识别器120可以控制页缓冲器130从由于多读出的多则数据当中选择最靠近最低点的数据并输出。将参考图13A至图14B在下面给出数据识别器120的操作的详细描述。
页缓冲器130可以包括写驱动器和读出放大器。在写入操作期间，页缓冲器130可以传递与将被写入到存储单元阵列140的位线的数据相对应的位线电压。在读取操作或验证操作期间，页缓冲器130可以通过位线读出存储在所选择的存储单元中的数据。页缓冲器130可以包括连接到一个或两个位线的多个锁存器集合。
存储单元阵列140可以包括多个存储单元。例如，多个存储单元可以是闪速存储单元。在下文中，将假定多个存储单元是NAND闪速存储单元的情况来描述本发明构思的示例性实施例。然而，本发明构思不限于此，并且在其他示例性实施例中，多个存储单元可以是像电阻RAM(RRAM)的电阻存储单元、相变RAM(PRAM)或磁性RAM(MRAM)。
存储单元阵列140可以是三维(3D)存储单元阵列。3D存储单元阵列可以包括布置在硅基板上的有源区域和与存储单元的操作相关联的电路。电路可以与存储单元阵列的至少一个物理层级单片地形成在硅基板上或者硅基板中。术语“单片”可以指其中电路被堆叠在存储单元阵列的较低层级的层上的结构。3D存储单元阵列包括在垂直方向上布置的NAND串，使得至少一个存储单元位于另一个存储单元之上。至少一个存储单元可以包括电荷俘获层。然而，本发明构思不限于此，并且在其他示例性实施例中，存储单元阵列140可以是二维(2D)存储单元阵列。
美国专利第7,679,133号、第8,553,466号、第8,654,587号和第8,559,235号以及美国专利申请公布第2011/0233648号公开了包括多个层级的3D存储器阵列的配置，其中在多个层级当中共享字线和/或位线。这些专利文献的公开通过引用在本文被整体合并。此外，美国专利申请公布第2014-0334232号和美国专利第8,488,381号通过引用整体被合并于本文。
根据目前实施例，在存储单元阵列140中所包括的每个存储单元可以是存储两个或更多比特的数据的多级单元(MLC)。例如，存储单元可以是存储两个比特的数据的MLC。在另一个示例中，存储单元可以是用于存储3比特数据的三级单元(TLC)或用于存储4比特数据的四级单元(QLC)。然而，本发明构思不限于此。例如，在存储单元阵列140中所包括的一些存储单元可以是用于存储1比特数据的单级单元(SLC)，并且其余存储单元可以是MLC。
图2是示出根据本发明构思的示例性实施例的非易失性存储设备的框图。可以省略与以上参考图1给出的那些描述相同或类似的描述。
参考图2，非易失性存储设备10可以包括控制逻辑100、页缓冲器130、存储单元阵列140、电压生成器150、行译码器160和输入/输出电路170。
控制逻辑100可以包括多读出管理器110和数据识别器120。控制逻辑100可以基于从存储器控制器(例如，图1的20)接收到的命令CMD_w/CMD_r和地址ADDR来输出用于向存储单元阵列140写入数据或者从存储单元阵列140读取数据的各种控制信号。
多读出管理器110可以响应于从存储器控制器(例如，图1的20)接收到的读取命令CMD_r来向页缓冲器130输出多读出控制信号Ctrl_MS，并且页缓冲器130可以响应于多读出控制信号Ctrl_MS对所选择的存储单元执行多读出。根据本发明构思的示例性实施例，多读出控制信号Ctrl_MS可以包括关于用于多个读取操作中的每一个的读出操作的数量的信息。根据本发明构思的示例性实施例，多读出控制信号Ctrl_MS可以包括关于用于执行多个读取操作的顺序的信息。
页缓冲器130可以包括多个锁存器集合LS1至LSn，并且多个锁存器集合LS1至LSn中的每一个可以执行用于执行多读出操作的读出和锁存。例如，页缓冲器130可以通过多个位线BL来执行读出操作。换句话说，多个锁存器集合LS1至LSn中的每一个可以在控制逻辑100的控制下执行多个读出操作以识别存储在所选择的存储单元中的数据的状态。接下来，多个锁存器集合LS1至LSn中的每一个可以在控制逻辑100的控制下存储通过多个读出操作所读出的数据并且选择数则数据中的任何一个。多个锁存器集合LS1至LSn中的每一个可以执行多读出以识别存储在存储单元中的数据的状态。根据本发明构思的示例性实施例，多个锁存器集合LS1至LSn可以基于从多读出管理器110提供的多读出控制信号Ctrl_MS来对于多个读取操作中的每一个执行读出操作不同次数。多个锁存器集合LS1至LSn中的每一个可以在控制逻辑100的控制下选择或者输出所读出的多则数据当中的最优数据。
电压生成器150可以基于电压控制信号Ctrl_vol来生成用于关于存储单元阵列140执行写入、读取和擦除操作的各种类型的电压。例如，电压生成器150可以生成字线电压VWL，例如，编程电压(或者写入电压)、读取电压、通过电压(或者未被选择的字线电压)、验证电压或者恢复电压。
行译码器160可以响应于行地址X-ADDR来选择一些字线WL。行译码器160向字线WL传递字线电压。在编程操作期间，行译码器160可以向被选择的字线WL施加编程电压和验证电压并且向未被选择的字线WL施加编程禁止电压。在读取操作期间，行译码器160可以向被选择的字线WL施加读取电压并且向未被选择的字线WL施加读取禁止电压。在恢复操作期间，行译码器160可以向被选择的字线WL施加恢复电压。此外，行译码器160可以响应于行地址X-ADDR来选择一些串选择线SSL或者一些地选择线GSL。
输入/输出电路170可以从外部设备(例如，存储器控制器)接收数据并且把输入数据存储在存储单元阵列140中。此外，输入/输出电路170可以从存储单元阵列140读取数据并且向外部设备输出所读取的数据。
图3是示出根据本发明构思的示例性实施例的非易失性存储设备的框图。可以省略与参考图1和图2在以上给出的那些描述相同或类似的描述。
参考图3，非易失性存储设备10可以包括多读出管理器110、数据识别器120和页缓冲器130，其中，多读出管理器110可以包括读出操作数量确定器111(例如，NoS确定器)和读取操作顺序确定器112(例如，读取顺序确定器)。读出操作数量确定器111可以确定用于多个读取操作中的每一个的读出操作的数量。多个读取操作中的每一个可以基于读出电压集合包括多个读出操作。根据本发明构思的示例性实施例，读出操作数量确定器111可以基于读出电压集合或者与读出电压集合相对应的读取电压的电压电平来确定用于多个读取操作中的每一个的读出操作的数量。例如，读出操作数量确定器111可以通过将参考电压与读出电压集合或者与读出电压集合相对应的读取电压相比较来确定读出操作的数量。为了完成这个，读出操作数量确定器111可以包括存贮设备来存储参考电压和与其对应的读出操作的数量。根据本发明构思的示例性实施例，存储器控制器20可以通过读取命令CMD_r来更新参考电压和与其对应的读出操作的数量。
例如，当读出电压集合的电压电平等于或小于第一参考电压时，读出操作数量确定器111可以确定第一次数作为读出操作的数量。当读出电压集合的电压电平大于第一参考电压并且等于或小于第二参考电压时，读出操作数量确定器111可以确定第二次数作为读出操作的数量。当读出电压集合的电压电平大于第二参考电压时，读出操作数量确定器111可以确定第三次数作为读出操作的数量。此外，读出操作数量确定器111可以确定第一次数以及第三次数大于第二次数。
在另一个示例中，当读出电压集合的电压电平等于或小于第一参考电压时，读出操作数量确定器111可以确定第一次数作为读出操作的数量。当读出电压集合的电压电平大于第一参考电压并且等于或小于第二参考电压时，读出操作数量确定器111可以确定第二次数作为读出操作的数量。当读出电压集合的电压电平大于第二参考电压并且等于或小于第三参考电压时，读出操作数量确定器111可以确定第三次数作为读出操作的数量。当读出电压集合的电压电平大于第三参考电压时，读出操作数量确定器111可以确定第四次数作为读出操作的数量。此外，读出操作数量确定器111可以确定第一次数大于第二次数以及第三次数并且确定第四次数大于第三次数。
在多读出操作期间，页缓冲器130可以在不同的发展时间点(development timepoint)锁存读出节点。例如，读出电压集合可以指在读出节点被锁存的不同时间点的电压电平。
读取操作顺序确定器112可以确定用于执行多个读取操作的顺序。根据本发明构思的示例性实施例，读取操作顺序确定器112可以基于读出操作的数量来确定用于执行多个读取操作的顺序。例如，读取操作顺序确定器112可以如下确定用于执行多个读取操作的顺序：最后执行多个读取操作当中的与最小数量的读出操作相对应的第一读取操作，并且根据对应的读出电压集合的电压电平以升序或者降序顺序地执行第一读取操作以外的多个读取操作。换句话说，顺序地执行第一读取操作以外的多个读取操作，并且然后执行第一读取操作。
多读出管理器110可以向页缓冲器130传送包括关于所确定的读出操作数量的信息以及关于执行读取操作的顺序的信息的多读出控制信号Ctrl_MS。页缓冲器130被控制为响应于多读出控制信号Ctrl_MS来执行多读出。
页缓冲器130可以执行多读出并且把多读出的结果存储在第一至第N锁存器集合LS1至LSn中。在由多读出管理器110确定的读出操作的数量是四(4)的示例中，第一至第N锁存器集合LS1至LSn中的每一个可以包括用于存储通过第一读出操作读出的数据的第一锁存器、用于存储通过第二读出操作读出的数据的第二锁存器、用于存储通过第三读出操作读出的数据的第三锁存器以及用于存储通过第四读出操作读出的数据的第四锁存器。页缓冲器130可以向数据识别器120传送通过多读出获取的多则数据作为多读出结果Rst_MS。当由多读出管理器110确定的读出操作的数量大于四(4)时，第一至第N锁存器集合LS1至LSn中的每一个可以包括多于四个的锁存器。
数据识别器120可以包括单元计数器121和读取结果选择器122。单元计数器121可以基于多读出结果Rst_MS来执行单元计数并且向读取结果选择器122输出计数结果Cnt。读取结果选择器122可以基于计数结果Cnt从在多读出结果Rst_MS中所包括的多则数据当中选择最优数据作为读取数据。
例如，当所确定的读出操作的数量是二(2)时，读取结果选择器122将通过使用第一锁存器所计数的ON(开)单元的数量与通过使用第二锁存器所计数的OFF(断)单元的数量相比较。这样，读取结果选择器122从存储在第一锁存器和第二锁存器中的数据当中确定指示关于所选择的存储单元的数据状态的读取数据。将参考图13A至图13C在下面给出其详细描述。
例如，当所确定的读出操作的数量是三(3)时，读取结果选择器122通过将由第一锁存器计数的结果与由第二锁存器计数的结果相比较来计算第一单元计数，通过将由第二锁存器计数的结果与由第三锁存器计数的结果相比较来计算第二单元计数，并且将第一单元计数与第二单元计数相比较。这样，读取结果选择器122从在第一至第三锁存器中所包括的数据当中确定指示关于所选择的存储单元的数据状态的读取数据。将参考图14A和图14B在下面给出其详细描述。
例如，当所确定的读出操作的数量是四(4)时，读取结果选择器122将由第一至第四锁存器计数的结果与彼此相比较，因此从在第一至第四锁存器中所包括的数据当中确定指示关于所选择的存储单元的数据状态的读取数据。
数据识别器120可以向页缓冲器130输出关于确定的读取数据的信息Info_Sel，并且页缓冲器130可以向输入/输出电路170输出与信息Info_Sel相对应的数据作为读取结果Rst_Rd。
图4是根据本发明构思的示例性实施例的非易失性存储***的操作的流程图。
参考图2和图4，当非易失性存储设备10接收读取命令CMD_r(操作S110)时，多读出管理器110可以确定用于多个读取操作中的每一个的读出操作的数量(操作S120)。多读出管理器110可以基于所确定的读出操作的数量来确定执行多个读取操作的顺序(操作S130)。多读出管理器110可以控制页缓冲器130基于所确定的读出操作的数量以及执行多个读取操作的顺序来顺序地执行用于所选择的存储单元的多个读取操作(操作S140)。数据识别器120可以从页缓冲器130接收多读出结果Rst_MS，并且基于多读出结果Rst_MS来确定多个读取操作中的每一个的读取数据(操作S150)。非易失性存储设备10可以基于多个读取操作的读取数据来识别所选择的存储单元的一个比特的数据状态(操作S160)。
图5是示出根据本发明构思的示例性实施例的在存储单元阵列中所包括的存储块的电路图。
参考图5，存储单元阵列(例如，图2中的存储单元阵列140)可以是水平NAND闪速存储器的存储单元阵列并且可以包括多个存储块。每个存储块BLKa可以包括n(n是等于或大于的整数2)个单元串STR，在单元串STR中，多个存储单元MC(例如，MC1-MCn)在位线BL0至BLm-1上被串联连接。例如，图5示出其中每个单元串STR包括八个或更多存储单元MC的示例。
在具有如图5中所示的结构的NAND闪速存储设备中，逐块执行擦除操作并且逐页执行编程操作，其中当每个单元串STR包括八个存储单元MC时，页对应于字线WL0至WL7。图5示出其中每块布置分别与n个字线WL1至WLn相对应的n个页的示例。此外，图1和图2的非易失性存储设备10可以包括多个与在以上描述的存储单元阵列140具有相同的结构并且执行相同的操作的存储单元阵列。
图6是示出根据本发明构思的示例性实施例的在存储单元阵列中所包括的存储块的电路图。
参考图6，存储单元阵列(例如，图2中的存储单元阵列140)可以是垂直NAND闪速存储器的存储单元阵列并且可以包括多个存储块。每个存储块BLK0可以包括多个NAND串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1至GSL3、多个串选择线SSL1至SSL3以及公共源极线CSL。在这里，可以根据本发明构思的示例性实施例来改变NAND单元串的数量、字线的数量、位线的数量、地选择线的数量和单元串选择线的数量。
在第一位线BL1和公共源极线CSL之间提供NAND单元串NS11、NS21和NS31，在第二位线BL2和公共源极线CSL之间提供NAND单元串NS12、NS22和NS32，并且在第三位线BL3和公共源极线CSL之间提供NAND单元串NS13、NS23和NS33。每个NAND单元串(例如，NAND单元串NS11)可以包括串联连接的单元串选择晶体管SST、多个存储单元MC1至MC8、和地选择晶体管GST。
共同连接到一个位线BL的NAND单元串构成一列。例如，共同连接到第一位线BL1的NAND单元串NS11、NS21和NS31可以对应于第一列，共同连接到第二位线BL2的NAND单元串NS12、NS22和NS32可以对应于第二列，并且共同连接到第三位线BL3的NAND单元串NS13、NS23和NS33可以对应于第三列。
连接到一个单元串选择线SSL的NAND单元串构成一个行。例如，连接到第一单元串选择线SSL1的NAND单元串NS11、NS12和NS13对应于第一行，连接到第二单元串选择线SSL2的NAND单元串NS21、NS22和NS23对应于第二行，并且连接到第三单元串选择线SSL3的NAND单元串NS31、NS32和NS33对应于第三行。
单元串选择晶体管SST连接到对应的单元串选择线SSL1至SSL3。多个存储单元MC1至MC8连接到对应的字线WL1至WL8。地选择晶体管GST连接到对应的地选择线GSL1至GSL3。单元串选择晶体管SST连接到它们对应的位线BL1至BL3，并且地选择晶体管GST连接到公共源极线CSL。
在相同高度的字线(例如，第一字线WL1)共同连接到彼此，单元串选择线SSL1至SSL3彼此分离，并且地选择线GSL1至GSL3也彼此分离。例如，在对连接到第一字线WL1并且属于NAND单元串NS11、NS12和NS13的存储单元MC1进行编程的情况下，选择第一字线WL1和第一单元串选择线SSL1。地选择线GSL1至GSL3也可以共同连接到彼此。
图7是根据本发明构思的示例性实施例的、图6的存储块BLK0的立体图。
参考图7，在与基板SUB垂直的方向上形成在存储单元阵列(例如，图2中的存储单元阵列140)中所包括的每一个存储块。尽管图6示出每个存储块包括两个选择线GSL和SSL、八个字线WL1至WL8，以及三个位线BL1至BL3，但各个元件的数量可以大于或小于以上陈述的数量。
基板SUB具有第一导电类型(例如，p类型)，其中，在基板SUB上提供在第一方向(例如，Y轴方向)上延伸并且利用具有第二导电类型(例如，n类型)的杂质掺杂的公共源极线CSL。在彼此相邻的两个公共源极线CSL之间的基板SUB的区域中在第三方向(例如，Z方向)上顺序地提供在第一方向上延伸的多个绝缘薄膜IL。多个绝缘薄膜IL在第三方向上互相分开特定距离。例如，多个绝缘薄膜IL可以包括绝缘材料，诸如氧化硅。
在基板SUB上提供多个柱P。例如，在两个相邻的公共源极线CSL之间的基板SUB的区域中在第一方向顺序地布置多个柱P并且多个柱P在第一方向上贯穿通过多个绝缘薄膜IL。例如，多个柱P可以贯穿通过多个绝缘薄膜IL并且接触基板SUB。每个柱P的表面层S可以包括具有第一导电类型的基于硅的材料并且起沟道区的作用。每个柱P的内层I可以包括像氧化硅的绝缘材料或者空气隙。
在两个相邻的公共源极线CSL之间的区域中，沿着绝缘薄膜IL的暴露表面、多个柱P和基板SUB来提供电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(例如，“隧穿绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。此外，在两个相邻的公共源极线CSL之间的区域中，在电荷存储层CS的暴露表面上提供包括选择线GSL和SSL以及字线WL1至WL8的栅极电极GE。
分别在多个柱P上提供漏极或者漏极接点DR。例如，漏极或者漏极接点DR可以包括掺杂有具有第二导电类型的杂质的基于硅的材料。在漏极DR上提供在第二方向(例如，X方向)上延伸并且在第一方向上互相分开某距离布置的位线BL1至BL3。
图8是示出根据本发明构思的示例性实施例的单元散布的图。图8可以示出逐页读取能够每单元存储4比特数据的QLC的方法。此外，图8的图的水平轴表示单元的阈值电压电平，而图的垂直轴表示单元的数量。
参考图2和图8，为了读取最低有效位(LSB)页，可以根据由多读出管理器110确定的执行读取操作的顺序来执行第一读取操作RD1、第五读取操作RD5、第九读取操作RD9以及第十二读取操作RD12。例如，多读出管理器110可以以第一读取操作RD1、第九读取操作RD9、第十二读取操作RD12和第五读取操作RD5的次序读取LSB页，并且可以首先对所选择的存储单元的字线提供第一读取操作RD1。第一读取操作RD1的ON/OFF(通/断)状态可以被读出并且被存储在多个锁存器中的任何一个中。可以作为读出具有与第一读取操作RD1相比更低的电压的存储单元(例如，ON单元)的结果来锁存逻辑“1”，并且可以作为读出具有等于或者高于第一读取操作RD1的阈值电压的存储单元(例如，OFF单元)的结果来锁存逻辑“0”。此后，可以向所选择的存储单元的字线顺序地提供第五读取操作RD5、第九读取操作RD9以及第十二读取操作RD12。对于第五读取操作RD5、第九读取操作RD9和第十二读取操作RD12中的每一个，对于被读出为ON单元的存储单元维持先前锁存的逻辑值，而对于被读出为OFF单元的存储单元可以拨转(toggle)先前锁存的逻辑值。在完成这样的处理之后，可以输出读取LSB页的结果。
为了读取第一中间比特(CSB1)页，可以根据由多读出管理器110确定的执行读取操作的顺序来执行第二读取操作RD2、第六读取操作RD6、第十读取操作RD10和第十三读取操作RD13。为了读取第二中间比特(CSB2)页，可以根据由多读出管理器110确定的执行读取操作的顺序来执行第三读取操作RD3、第七读取操作RD7和第十四读取操作RD14。此外，为了读取最高有效位(MSB)页，可以根据由多读出管理器110确定的执行读取操作的顺序来执行第四读取操作RD4、第八读取操作RD8、第十一读取操作RD11和第十五读取操作RD15。
此外，可以基于包括具有不同的电压电平的多个读取电压的读出电压集合来执行第一至第十五读取操作RD1至RD15中的每一个。在该情况下，多读出管理器110可以基于彼此不同的读出操作的数量来向所选择的存储单元施加分别与第一至第十五读取操作RD1至RD15相对应的读出电压集合。例如，阈值电压电平可以包括小于或等于第一参考电压Vref1的第一区域Region1、大于第一参考电压Vref1并且小于或等于第二参考电压Vref2的第二区域Region2、大于第二参考电压Vref2并且小于或等于第三参考电压Vref3的第三区域Region3和大于第三参考电压Vref3的第四区域Region4。多读出管理器110可以确定用于区域Region1-Region4中的每一个的读出操作的不同数量。当存储单元阵列140劣化时，各个区域中的劣化程度可以根据编程的阈值电压而不同。根据本发明构思的示例性实施例，根据特定区域的劣化程度，多读出管理器110确定在严重劣化的区域中执行多读出的次数相对大并且确定在未严重劣化的区域中执行多读出的次数相对小，并且因此，可以有效地执行读取操作。
尽管图8示出与QLC有关的情况，但本发明构思不限于此。例如，本发明构思的示例性实施例还可以被应用于SLC、MLC和TLC。
图9A和图9B是示出根据本发明构思的示例性实施例的非易失性存储设备的操作的图。例如，图9A和图9B示出其中多读出管理器110把阈值电压电平划分为三个区域并且对于各个区域确定读出操作的不同数量的实施例。
参考图2、图8和图9A，多读出管理器110可以确定用于与第一区域Region1和第二区域Region2相对应的第一至第三读取操作RD1至RD3的读出操作的数量为“3”，确定用于与第三区域Region3相对应的第四至第八读取操作RD4至RD8的读出操作的数量为“2”，并且确定用于与第四区域Region4相对应的第九至第十五读取操作RD9至RD15的读出操作的数量为“3”。
图9B是示出依据根据图9A的实施例所确定的读出操作的数量所执行的用于LSB页的多个读取操作和用于MSB页的多个读取操作的单元散布图。对于LSB页，多读出管理器110可以控制页缓冲器130，使得对于在第一区域Region1中所包括的第一读取操作RD1执行三个(3)读出操作，对于在第三区域Region3中所包括的第五读取操作RD5执行两个(2)读出操作，并且对于在第四区域Region4中所包括的第九读取操作RD9和第十二读取操作RD12中的每一个执行三个(3)读出操作。
对于MSB页，多读出管理器110可以控制页缓冲器130，使得对于在第三区域Region3中所包括的第四读取操作RD4和第八读取操作RD8中的每一个执行两个(2)读出操作，并且对于在第四区域Region4中所包括的第十一读取操作RD11和第十五读取操作RD15中的每一个执行三个(3)读出操作。
图10A和图10B是示出根据本发明构思的示例性实施例的非易失性存储设备的操作的图。例如，图10A和图10B示出其中多读出管理器110把阈值电压电平划分为四个区域并且对于各个区域确定读出操作的不同数量的实施例。
参考图2、图8和图10A，多读出管理器110可以确定用于与第一区域Region1相对应的第一读取操作RD1的读出操作的数量为“4”，确定用于与第三区域Region2相对应的第二和第三读取操作RD2和RD3的读出操作的数量为“3”，确定用于与第三区域Region3相对应的第四至第八读取操作RD4至RD8的读出操作的数量为“2”，并且确定用于与第四区域Region4相对应的第九至第十五读取操作RD9至RD15的读出操作的数量为“3”。
图10B是示出依据根据图10A的实施例所确定的读出操作的数量所执行的用于LSB页的多个读取操作和用于MSB页的多个读取操作的单元散布图。对于LSB页，多读出管理器110可以控制页缓冲器130，使得对于在第一区域Region1中所包括的第一读取操作RD1执行四(4)个读出操作，对于在第三区域Region3中所包括的第五读取操作RD5执行两个(2)读出操作，并且对于在第四区域Region4中所包括的第九读取操作RD9和第十二读取操作RD12中的每一个执行三个(3)读出操作。
对于MSB页，多读出管理器110可以控制页缓冲器130，使得对于在第三区域Region3中所包括的第四读取操作RD4和第八读取操作RD8中的每一个执行两个(2)读出操作，并且对于在第四区域Region4中所包括的第十一读取操作RD11和第十五读取操作RD15中的每一个执行三个(3)读出操作。
图11是示出根据本发明构思的示例性实施例的读出节点的电平的改变的波形图。
参考图11，可以示出根据存储单元的阈值电压电平的读出节点的电平的改变以及根据发展时间点的锁存的结果。从时间点TO到时间点T1的时段将被称为预充电时段，从时间点T1到时间点T2的时段将被称为发展时段，并且在时间点T2之后的时段将被称为锁存时段。
在预充电时段中，可以把位线电压VBL充电到第一电压电平V1，并且可以将读出节点充电到读出节点电压VSO。在发展时段开始的时间点T1，在读出节点中充电的电荷可以移动到位线。当存在具有相对高于读取电压的阈值电压的强OFF单元时，读出节点的电平的改变可以相对较小。通过虚线C0来指示在发展时段中强OFF单元的读出节点的电势的改变。例如，强OFF单元的读出节点的电势仅仅在发展时段中下降。
当存在具有相对低于读取电压的阈值电压的强ON单元时，读出节点的电平的改变可以相对较大。通过第一曲线C1来指示在发展时段中强ON单元的读出节点的电势的改变。例如，强ON单元的读出节点的电势在发展时段中下降到第一电压电平V1。强OFF单元或者强ON单元可能不显著地受发展时段中的小改变的影响。分别通过第二至第四曲线C2、C3和C4来指示用于读出阈值电压位于读取电压周围的存储单元的读出节点的电势的改变。第二曲线C2可以示出具有略微低于读取电压的阈值电压的存储单元的发展趋势，曲线C3可以示出具有几乎类似于读取电压的阈值电压的存储单元的发展趋势，并且第四曲线C4可以示出具有略微高于读取电压的阈值电压的存储单元的发展趋势。
根据多读出操作，可以提供用于锁存存储单元的读出节点的第一锁存信号LTCH_1。第一锁存信号LTCH_1可以基于时间点T2把锁存时间点移动到更早的时间点。当由第一锁存信号LTCH_1锁存读出节点时，用于强OFF单元C0和强ON单元C1的锁存器可以被分别设置为与OFF单元和ON单元相对应的逻辑值。然而，具有与第二曲线C2相对应的相对低的阈值电压的存储单元可以被锁存为与ON单元相对应的逻辑值。另外地，可以由第一锁存信号LTCH_1把与第三和第四曲线C3和C4相对应的存储单元锁存为与OFF单元相对应的逻辑值。
当由第二锁存信号LTCH_2锁存读出节点时，如在利用第一锁存信号LTCH_1的情况中那样，可以对于强OFF单元C0和强ON单元C1锁存逻辑“0”和逻辑“1”。然而，具有与第二曲线C2相对应的阈值电压的存储单元可以被锁存为与ON单元相对应的逻辑值。另外地，在与第三曲线C3相对应的存储单元的情况下，可以由第二锁存信号LTCH_2来锁存其中逻辑“0”和逻辑“1”未被清楚区分的俘获电平V2。可以由第二锁存信号LTCH_2把与第四曲线C4相对应的存储单元锁存为与OFF单元相对应的逻辑值。
当由第三锁存信号LTCH_3锁存读出节点时，如在利用第一锁存信号LTCH_1的情况中那样，可以对于强OFF单元C0和强ON单元C1锁存逻辑“0”和逻辑“1”。然而，具有与第二和第三曲线C2和C3相对应的阈值电压的全部存储单元可以被锁存为与ON单元相“1”对应的逻辑值“1”。此外，可以由第三锁存信号LTCH_3把与第四曲线C4相对应的存储单元锁存为与OFF单元相对应的逻辑值“0”。
通过如在以上描述的方法中在不同的发展时间点将读出节点的状态锁存为逻辑值以识别任何一个状态，可以根据发展时间点在不同的电平向字线提供读取电压。读出电压集合可以指根据在以上描述的方法的根据锁存时间点的读出节点的多个不同的电压电平、或者向字线提供的用于读出的在不同电平的多个电压电平。
图12是示出根据本发明构思的示例性实施例的读取操作的时序图。可以省略与以上参考图11给出的那些描述相同或类似的描述。
参考图2和图12，可以执行第五读取操作RD5和第九读取操作RD9以对MSB页进行多读出。在图12的实施例中，多读出管理器110可以确定与第五读取操作RD5相对应的读出操作的数量是“2”并且与第九读取操作RD9相对应的读出操作的数量是“3”。在第五读取操作RD5中，位线和读出节点被预充电，并且与第五读取操作RD5相对应的读取电压可以被提供到所选择的存储单元的字线。当位线和读出节点的预充电完成时，在页缓冲器130中可能发生其中读出节点的电势根据存储单元的状态而改变的发展操作。此外，可以通过在不同的发展时间点顺序地提供锁存信号LTCH_1和LTCH_2来锁存所选择的存储单元的状态。在锁存所选择的存储单元之后，可以把锁存的数据存储在于多个锁存器集合LS1至LSn中所提供的多个锁存器中的页缓冲器130中。
接下来，在第九读取操作RD9中，位线和读出节点被预充电，并且与第九读取操作RD9相对应的读取电压可以被提供到所选择的存储单元的字线。当位线和读出节点的预充电完成时，在页缓冲器130中可能发生其中读出节点的电势根据存储单元的状态而改变的发展操作。此外，可以通过在不同的发展时间点顺序地提供锁存信号LTCH_1、LTCH_2和LTCH_3来锁存所选择的存储单元的状态。在锁存所选择的存储单元之后，可以把锁存的数据存储在于多个锁存器集合LS1至LSn中所提供的多个锁存器中的页缓冲器130中。
数据识别器120可以执行用于比较和选择在多个锁存器集合LS1至LSn中所包括的各个锁存器中锁存的数据的操作。例如，可以通过将由第一锁存信号LTCH_1锁存的数据与由第二锁存信号LTCH_2锁存的数据相比较来对单元进行计数。接下来，可以通过将由第二锁存信号LTCH_2锁存的数据与由第三锁存信号LTCH_3锁存的数据相比较来对存储单元的数量进行计数。可以将计数的单元的数量彼此相比较，由此选择分别由锁存信号LTCH_1、LTCH_2和LTCH_3锁存的数据集合中的任何一个。
图13A至图13C是示出根据本发明构思的示例性实施例的当读出操作的数量是“3”时选择数据的方法的图。例如，图13A示出在通过多读出所读出的存储单元的阈值电压位于最低点的左侧的情况下选择数据的方法。图13A中的最低点可以对应于通过(3)所指示的区域。图13B示出在通过多读出所读出的存储单元的阈值电压位于最低点周围的情况下选择数据的方法。图13B中的最低点可以对应于通过(2)所指示的区域。图13C示出在通过多读出所读出的存储单元的阈值电压位于最低点的右侧的情况下选择数据的方法。图13C中的最低点可以对应于通过(1)所指示的区域。
参考图13A和图13B，可以根据用于识别存储单元的两个状态S1和S2的多读出来指示存储在锁存器集合中的存储单元的阈值电压电平。换句话说，图13A和图13B每个提供当在不同的发展时间点读出存储单元的阈值电压时或者当由不同的电平的读出电压读出它们时存储单元的阈值电压的位置的散布图。
在相同的读取电压条件下，当通过第一锁存信号LTCH_1将读出节点的状态锁存为逻辑电平时，读出和锁存的结果可以与在电平(1)的读出电压匹配，当通过第二锁存信号LTCH_2将读出节点的状态锁存为逻辑电平时，读出和锁存的结果可以与在电平(2)的读出电压匹配，并且当通过第三锁存信号LTCH_3将读出节点的状态锁存为逻辑电平时，读出和锁存的结果可以与在电平(3)的读出电压匹配。
可以通过将与电平(1)相对应的第一锁存器和与电平(2)相对应的第二锁存器相比较来对阈值电压位于电平(1)和电平(2)之间的存储单元进行计数。例如，数据识别器120可以对锁存在第一锁存器和第二锁存器中的每一个中的数据执行异或逻辑或(XOR)运算，因此对阈值电压位于电平(1)和电平(2)之间的第一存储单元的数量Cnt1进行计数。数据识别器120可以对锁存在第二锁存器和第三锁存器中的每一个中的数据执行XOR运算以对阈值电压位于电平(2)和电平(3)之间的第二存储单元的数量Cnt2进行计数。
当对存储单元的数量Cnt1和Cnt2计数时，数据识别器120可以将存储单元的计数的数量相比较。在图13A的实施例中，当确定第一存储单元的数量Cnt1大于第二存储单元的数量Cnt2时，数据识别器120可以选择与电平(3)相对应的第三锁存器集合并且确定存储在第三锁存器集合中的数据为最优数据。在图13B的实施例中，当确定第一存储单元的数量Cnt1等于第二存储单元的数量Cnt2或其间的差小于或等于参考值时，数据识别器120可以选择与电平(2)相对应的第二锁存器集合并且确定存储在第二锁存器集合中的数据为最优数据。在图13C的实施例中，当确定第一存储单元的数量Cnt1小于第二存储单元的数量Cnt2时，数据识别器120可以选择与电平(1)相对应的第一锁存器集合并且确定存储在第一锁存器集合中的数据为最优数据。
图14A和图14B是示出根据本发明构思的示例性实施例的、当读出操作的数量是“2”时选择数据的方法的图。例如，图14A示出在通过多读出所读出的存储单元的阈值电压位于最低点的左侧的情况下选择数据的方法，并且图14B示出在通过多读出所读出的存储单元的阈值电压位于最低点的右侧的情况下选择数据的方法。在图14A和图14B中，可以根据用于识别存储单元的两个状态S1和S2的多读出来指示存储在锁存器集合中的存储单元的阈值电压电平。
在相同的读取电压状况下，当通过第一锁存信号LTCH_1将读出节点的状态锁存为逻辑电平时，读出和锁存的结果可以与在电平(1)的读出电压匹配，并且当通过第二锁存信号LTCH_2将读出节点的状态锁存为逻辑电平时，读出和锁存的结果可以与在电平(2)的读出电压匹配。
在存储单元当中，可以通过使用第一锁存器对具有高于电平(1)的阈值电压的第一存储单元进行计数，并且可以通过使用第二锁存器对低于电平(2)的阈值电压的第二存储单元进行计数。数据识别器120可以通过对第一存储单元和第二存储单元的XOR运算来生成计数Cnt。
数据识别器120可以将计数Cnt与参考比特(或者值)A相比较。在图14A的实施例中，当确定计数Cnt小于参考比特A时，数据识别器120可以选择与电平(2)相对应的第二锁存器并且确定存储在第二锁存器中的数据作为最优数据。在图14B的实施例中，当确定计数Cnt大于参考比特A时，数据识别器120可以选择与电平(1)相对应的第一锁存器并且确定存储在第一锁存器中的数据作为最优数据。
图15是根据本发明构思的示例性实施例的非易失性存储***的操作的流程图。例如，图15是示出用于顺序地执行多个读取操作的图4的操作S140的流程图。
参考图2和图15，非易失性存储设备10可以顺序地执行除与最小数量的读出操作相对应的读取操作之外的多个读取操作(操作S141)。例如，非易失性存储设备10可以根据读取电压的电平以升序或者降序顺序地执行除与最小数量的读出操作相对应的读取操作之外的多个读取操作。可以在其他读取操作正被执行时由数据识别器120并行地执行对于已经执行的读取操作的单元计数。在完成除与最小数量的读出操作相对应的读取操作以外的读取操作之后，非易失性存储设备10可以执行与最小数量的读出操作相对应的读取操作(操作S142)。在这时，可以完成对于除与最小数量的读出操作相对应的读取操作之外的读取操作的单元计数。在完成与最小数量的读出操作相对应的读取操作之后，非易失性存储设备10可以执行对于与最小数量的读出操作相对应的读取操作的单元计数(操作S143)。
因为最后执行的单元计数对应于与最小数量的读出操作相对应的读取操作，所以最后一个单元计数所花费的时间也是最短的。根据本发明构思的示例性实施例，最后执行对于与最小数量的读出操作相对应的读取操作的单元计数，并且因此可以减小总体读取时间。
图16是示出根据本发明构思的示例性实施例的非易失性存储***的图。可以省略与以上参考图15给出的那些描述相同或类似的描述。
参考图2和图16，多读出管理器110可以控制页缓冲器130最后执行用于LSB页的多个读取操作RD1、RD5、RD9和RD12当中具有最小数量的读出操作的第五读取操作RD5。可以在由页缓冲器130执行第九读取操作RD9时由数据识别器120来执行与(4个读出的)第一读取操作RD1相对应的第一单元计数CC1。可以在由页缓冲器130执行第十二读取操作RD12时由数据识别器120来执行与(3个读出的)读取操作RD9相对应的第九单元计数CC9。可以在由页缓冲器130执行第五读取操作RD5时由数据识别器120来执行与(3个读出的)读取操作RD12相对应的第十二单元计数CC12。因此，第一单元计数CC1、第九单元计数CC9和第十二单元计数CC12可以不影响总体读取时间。此外，因为第五读取操作RD5对应于最小数量的读出操作，所以第五单元计数CC5的流逝的时间t4可以分别比第一单元计数CC1、第九单元计数CC9和第十二单元计数CC12的流逝的时间t1、t2和t3短。因此，根据本发明构思的示例性实施例，最后执行与最小数量的读出操作相对应的读取操作以尽快完成影响读取时间的最后一个单元计数，因此减少总体读取时间。将进一步理解的是，与流逝的时间t1相比，流逝的时间t2和t3可以更短。
尽管图16仅仅示出用于LSB页的读取操作，但其描述还可以被应用于第一中间比特CSB1、第二中间比特CSB2和MSB。
图17是示出根据本发明构思的示例性实施例的非易失性存储设备的框图。可以省略与以上参考图1给出的那些描述相同或类似的描述。
参考图17，非易失性存储***1a可以包括存储器控制器20a和非易失性存储设备10a。存储器控制器20a可以包括多读出管理器110a，并且非易失性存储设备10a可以包括数据识别器120a、页缓冲器130a和存储单元阵列140a。多读出管理器110a、数据识别器120a、页缓冲器130a和存储单元阵列140a的操作可以类似于图1的多读出管理器110、数据识别器120、页缓冲器130和存储单元阵列140的操作或者与其相同。因此，可以省略与以上给出的那些描述相同或类似的描述。可以将多读出管理器110a包括在存储器控制器20a中。多读出管理器110a可以基于来自主机HOST的读取请求来生成多读出控制信号Ctrl_MS并且向非易失性存储设备10a输出多读出控制信号Ctrl_MS。非易失性存储设备10a可以基于多读出控制信号Ctrl_MS对存储单元阵列140a执行多读出。
图18是示出根据本发明构思的示例性实施例的非易失性存储设备至固态驱动(SSD)***的应用的框图。
参考图18，SSD***3000可以包括主机3100和SSD 3200。SSD 3200通过信号连接器与主机3100交换信号SGL并且经由电力连接器接收电力PWR。SSD 3200可以包括SSD控制器3210、辅助电源3220以及多个闪速存储设备3230、3240和3250。多个闪速存储设备3230、3240和3250可以经由多个信道Ch1至Chn与SSD控制器3210进行通信。在这里，可以通过使用图1至图17中示出的实施例来实施SSD 3200。
例如，图2的非易失性存储设备10可以被应用于闪速存储设备3230、3240和3250中的至少一个。因此，当执行读取操作时，可以不同地确定用于闪速存储设备3230、3240和3250中的至少一个的读出操作的数量，并且可以基于所确定的读出操作的数量来确定执行读取操作的顺序。因此，可以提高读取操作的效率。
可以不仅仅向SSD 3200，而且也向存储卡***、计算***、通用闪速存储(UFS)等等安装或者应用根据本发明构思的示例性实施例的非易失性存储设备。此外，根据本发明构思的示例性实施例的操作非易失性存储设备的方法可以被应用于在其上安装有非易失性存储器的各种类型的电子***。
尽管已经参考其示例性实施例具体示出和描述了本发明构思，但本领域普通技术人员应当理解，在不背离如所附权利要求所限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节的各种改变。

Claims (25)

1.一种非易失性存储设备，包括：
存储单元阵列，包含多个存储单元；
页缓冲器，用于执行多个读取操作并且存储所述多个读取操作的结果，其中，所述多个读取操作中的每一个包括用于所述多个存储单元中的所选择的存储单元的至少一个读出操作；
多读出管理器，用于确定用于所述多个读取操作中的每一个的读出操作的数量并且控制所述页缓冲器来执行所述多个读取操作；以及
数据识别器，用于基于所述多个读取操作的结果来识别所选择的存储单元的比特的数据状态，
其中，所述多读出管理器确定用于所述多个读取操作当中的至少一个读取操作的读出操作的数量不同于用于所述多个读取操作当中的其他读取操作的读出操作的数量。
2.根据权利要求1所述的非易失性存储设备，其中，所述页缓冲器通过使用读取电压来执行所述读出操作，并且
所述多读出管理器基于所述读取电压的电压电平来确定所述读出操作的数量。
3.根据权利要求2所述的非易失性存储设备，其中，当所述读取电压的电压电平等于或小于第一参考电压时，所述多读出管理器确定所述读出操作的数量为第一数量，
当所述读取电压的电压电平大于所述第一参考电压并且等于或小于第二参考电压时，所述多读出管理器确定所述读出操作的数量为第二数量，并且
当所述读取电压的电压电平大于所述第二参考电压时，所述多读出管理器确定所述读出操作的数量为第三数量。
4.根据权利要求3所述的非易失性存储设备，其中，所述第一数量和所述第三数量大于所述第二数量。
5.根据权利要求2所述的非易失性存储设备，其中，当所述读取电压的电压电平等于或小于第一参考电压时，所述多读出管理器确定所述读出操作的数量为第一数量，
当所述读取电压的电压电平大于所述第一参考电压并且等于或小于第二参考电压时，所述多读出管理器确定所述读出操作的数量为第二数量，
当所述读取电压的电压电平大于所述第二参考电压并且等于或小于第三参考电压时，所述多读出管理器确定所述读出操作的数量为第三数量，并且
当所述读取电压的电压电平大于所述第三参考电压时，所述多读出管理器确定所述读出操作的数量为第四数量。
6.根据权利要求5所述的非易失性存储设备，其中，所述第一数量大于所述第二数量和所述第三数量，并且
所述第四数量大于所述第三数量。
7.根据权利要求1所述的非易失性存储设备，其中，所述多读出管理器基于所述读出操作的数量来确定用于执行所述多个读取操作的顺序。
8.根据权利要求7所述的非易失性存储设备，其中，所述多读出管理器控制所述页缓冲器最后执行所述多个读取操作当中的第一读取操作，其中，所述第一读取操作具有最小数量的读出操作。
9.根据权利要求8所述的非易失性存储设备，
其中，所述多读出管理器控制所述页缓冲器根据除所述第一读取操作以外的多个读取操作对应的读取电压的电压电平来以升序或者降序顺序地执行除所述第一读取操作以外的所述多个读取操作。
10.根据权利要求8所述的非易失性存储设备，其中，在所述页缓冲器完成所述第一读取操作之后，所述数据识别器执行与所述第一读取操作相对应的第一单元计数，并且
与分别对应于除所述第一读取操作以外的多个读取操作的多个单元计数中的每一个相比，所述第一单元计数在时间上更短。
11.根据权利要求1所述的非易失性存储设备，其中，所述页缓冲器包括用于存储所述多个读取操作的结果的锁存器集合，并且
所述页缓冲器在不同的发展时间点中的每一个执行所述读出操作至少一次，并且把所述读出操作的结果存储在于所述锁存器集合中所包括的多个锁存器中。
12.根据权利要求11所述的非易失性存储设备，其中，所述锁存器集合包括：
第一锁存器，被配置为存储通过所述读出操作当中的第一读出操作所读出的数据；
第二锁存器，被配置为存储通过所述读出操作当中的第二读出操作所读出的数据；
第三锁存器，被配置为存储通过所述读出操作当中的第三读出操作所读出的数据；以及
第四锁存器，被配置为存储通过所述读出操作当中的第四读出操作所读出的数据。
13.根据权利要求12所述的非易失性存储设备，其中，所述多读出管理器控制所述页缓冲器通过根据用于所述多个读取操作中的每一个的读出操作的数量执行所述第一读出操作、第二读出操作、第三读出操作和第四读出操作中的至少一个来把所读出的数据存储在所述第一锁存器、第二锁存器、第三锁存器和第四锁存器中。
14.根据权利要求12所述的非易失性存储设备，其中，当所述读出操作的数量是二时，数据识别器将对通过使用所述第一锁存器所计数的OFF单元的数量和通过使用所述第二锁存器所计数的ON单元的数量进行XOR计算所生成的计数与参考比特相比较，并且从在所述第一锁存器和所述第二锁存器中所包括的数据中确定所选择的存储单元中的一个的数据状态。
15.根据权利要求12所述的非易失性存储设备，其中，当所述读出操作的数量是三时，所述数据识别器通过将所述第一锁存器与所述第二锁存器相比较来计算第一单元计数，通过将所述第二锁存器与所述第三锁存器相比较来计算第二单元计数，并且将所述第一单元计数与所述第二单元计数相比较，从而从在所述第一锁存器、所述第二锁存器和所述第三锁存器中所包括的数据中确定所选择的存储单元中的一个的数据状态。
16.根据权利要求12所述的非易失性存储设备，其中，当所述读出操作的数量是四时，所述数据识别器通过将所述第一锁存器、第二锁存器、第三锁存器和第四锁存器彼此相比较来从在所述第一锁存器、所述第二锁存器、所述第三锁存器和所述第四锁存器中所包括的数据中确定所选择的存储单元中的一个的数据状态。
17.一种非易失性存储设备，包括：
存储单元阵列，包含多个存储单元；
页缓冲器，被配置为对所述多个存储单元当中的所选择的存储单元执行读取操作，其中，所述读取操作包括多个读出操作；
多读出管理器，被配置为控制所述页缓冲器执行用于基于第一读出电压集合来执行多个第一读出操作的第一读取操作和用于基于第二读出电压集合来执行多个第二读出操作的第二读取操作；以及
数据识别器，被配置为基于所述第一读取操作的结果和所述第二读取操作的结果来识别所选择的存储单元的比特的数据状态，并且把所述结果存储在锁存器集合中，
其中，所述第一读出操作的数量不同于所述第二读出操作的数量。
18.根据权利要求17所述的非易失性存储设备，其中，所述多读出管理器基于所述第一读出电压集合是否具有比第一参考电压更高的电压电平来确定所述第一读出操作的数量，并且
所述多读出管理器基于所述第二读出电压集合是否具有比所述第一参考电压更高的电压电平来确定所述第二读出操作的数量。
19.根据权利要求17所述的非易失性存储设备，其中，所述多读出管理器控制所述页缓冲器执行第三读取操作来基于所述第三读出电压集合执行多个第三读出操作，
所述数据识别器基于所述第一读取操作的结果、所述第二读取操作的结果以及所述第三读取操作的结果来识别所选择的存储单元的比特的数据状态，并且
所述第三读出操作的数量不同于所述第一读出操作的数量和所述第二读出操作的数量中的至少一个。
20.根据权利要求17所述的非易失性存储设备，其中，所述多读出管理器控制所述页缓冲器执行第三读取操作和第四读取操作，并且，
当用于所述第一读取操作的第一读出操作的数量小于用于所述第二读取操作的第二读出操作的数量、用于所述第三读取操作的第三读出操作的数量和用于第四读取操作的第四读出操作的数量中的每一个时，所述多读出管理器控制所述页缓冲器最后执行所述第一读取操作。
21.根据权利要求20所述的非易失性存储设备，其中，当完成所述第一读取操作、第二读取操作、第三读取操作和第四读取操作时，所述数据识别器分别执行第一单元计数、第二单元计数、第三单元计数和第四单元计数，并且
在完成所述第一读取操作之后执行的第一单元计数与所述第二单元计数、第三单元计数和第四单元计数中的每一个相比，花费更短的时间。
22.一种操作包括连接到多个位线的多个存储单元的非易失性存储设备的方法，该方法包括：
确定用于多个读取操作的每一个的读出操作的数量，其中，所述多个读取操作中的每一个通过使用读出电压集合来执行用于从所述多个存储单元当中选择的存储单元的至少一个读出操作；
基于所述读出操作的数量对从多个存储单元当中选择的存储单元顺序地执行所述多个读取操作；以及
基于所述多个读取操作的结果来识别所选择的存储单元的比特的数据状态，
其中，与所述多个读取操作当中的至少一个读取操作相对应的读出操作的数量不同于所述多个读取操作当中的其他读取操作的读出操作的数量。
23.根据权利要求22所述的方法，其中，确定所述读出操作的数量包括：
当所述读出电压集合的电压电平小于或等于第一参考电压或者大于第二参考电压时，确定所述读出操作的数量为第一数量，并且
当所述读出电压集合的电压电平大于所述第一参考电压并且小于或等于第二参考电压时，确定所述读出操作的数量为第二数量，
其中，所述第一数量大于所述第二数量。
24.根据权利要求22所述的方法，其中，确定所述读出操作的数量包括：
当读取电压的电压电平等于或小于所述第一参考电压的电压电平时，确定所述读出操作的数量为第一数量；
当所述读出电压集合的电压电平大于所述第一参考电压并且小于或等于第二参考电压时，确定所述读出操作的数量为第二数量；
当所述读出电压集合的电压电平大于所述第二参考电压并且小于或等于第三参考电压时，确定所述读出操作的数量为第三数量；并且
当所述读出电压集合的电压电平大于所述第三参考电压时，确定所述读出操作的数量为第四数量，并且
所述第一数量大于所述第二数量和所述第三数量，并且所述第四数量大于所述第三数量。
25.根据权利要求22所述的方法，进一步包括：
基于所述读出操作的数量来确定用于执行所述多个读取操作当中的至少一个读取操作的顺序，
其中，基于用于执行所述至少一个读取操作的顺序来顺序地执行所述多个读取操作。
CN201811293761.5A 2018-01-10 2018-11-01 非易失性存储设备以及操作其的方法 Pending CN110021311A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180003446A KR102402667B1 (ko) 2018-01-10 2018-01-10 비휘발성 메모리 장치 및 이의 동작 방법
KR10-2018-0003446 2018-01-10

Publications (1)

Publication Number Publication Date
CN110021311A true CN110021311A (zh) 2019-07-16

Family

ID=67139908

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811293761.5A Pending CN110021311A (zh) 2018-01-10 2018-11-01 非易失性存储设备以及操作其的方法

Country Status (3)

Country Link
US (1) US10803958B2 (zh)
KR (1) KR102402667B1 (zh)
CN (1) CN110021311A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210099895A (ko) 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20220012435A (ko) * 2020-07-22 2022-02-04 삼성전자주식회사 비휘발성 메모리 장치, 그것의 동작 방법, 그것을 제어하는 제어기, 및 그것을 포함하는 저장 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120033498A1 (en) * 2010-08-04 2012-02-09 Jae Yun Kim Semiconductor memory device and method of reading the same
CN106683702A (zh) * 2015-11-09 2017-05-17 三星电子株式会社 非易失性存储器装置及其读方法
CN106997778A (zh) * 2015-11-12 2017-08-01 三星电子株式会社 非易失性存储器设备和操作其的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635066B2 (ja) * 2008-03-19 2011-02-16 株式会社東芝 半導体記憶装置
KR101486980B1 (ko) 2008-10-27 2015-01-30 삼성전자주식회사 불휘발성 메모리의 문턱 전압 산포의 분석 방법
US8233324B2 (en) 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
KR101200125B1 (ko) * 2010-12-20 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US8358542B2 (en) 2011-01-14 2013-01-22 Micron Technology, Inc. Methods, devices, and systems for adjusting sensing voltages in devices
KR20140013401A (ko) 2012-07-23 2014-02-05 삼성전자주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR101984900B1 (ko) 2012-07-24 2019-05-31 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 독출 전압 결정 방법
US9036417B2 (en) 2012-09-06 2015-05-19 Sandisk Technologies Inc. On chip dynamic read level scan and error detection for nonvolatile storage
KR101934892B1 (ko) 2012-10-17 2019-01-04 삼성전자 주식회사 메모리 장치의 열화 상태 판정 방법 및 이를 이용한 메모리 시스템
KR20140072637A (ko) 2012-12-05 2014-06-13 삼성전자주식회사 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
KR102190241B1 (ko) 2014-07-31 2020-12-14 삼성전자주식회사 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템
KR102290974B1 (ko) 2014-11-07 2021-08-19 삼성전자주식회사 불휘발성 메모리 장치, 메모리 컨트롤러 및 그것들을 포함하는 불휘발성 메모리 시스템의 동작 방법
KR20160075064A (ko) 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9472298B1 (en) 2015-05-13 2016-10-18 Sandisk Technologies Llc Dynamic read valley search in non-volatile memory
KR102391514B1 (ko) 2015-11-04 2022-04-27 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120033498A1 (en) * 2010-08-04 2012-02-09 Jae Yun Kim Semiconductor memory device and method of reading the same
CN106683702A (zh) * 2015-11-09 2017-05-17 三星电子株式会社 非易失性存储器装置及其读方法
CN106997778A (zh) * 2015-11-12 2017-08-01 三星电子株式会社 非易失性存储器设备和操作其的方法

Also Published As

Publication number Publication date
US10803958B2 (en) 2020-10-13
KR20190085379A (ko) 2019-07-18
KR102402667B1 (ko) 2022-05-26
US20190214094A1 (en) 2019-07-11

Similar Documents

Publication Publication Date Title
JP5542737B2 (ja) 不揮発性半導体記憶装置
CN108364667B (zh) 非易失性存储器器件及其编程方法
US10573378B2 (en) Methods of programming memory devices
CN102906820B (zh) 用同步耦合编程非易失性存储器
CN103219040B (zh) 非易失性存储器件和存储器***及其编程方法和控制方法
KR101691092B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9053794B2 (en) Nonvolatile memory device and related method of operation
CN104821184B (zh) 半导体器件
US20210005265A1 (en) Non-volatile memory device and operating method thereof
CN107123442A (zh) 存储器装置和存储器***
CN110136764A (zh) 非易失性存储器装置及其读取方法
CN109545260B (zh) 非易失性存储器装置和对非易失性存储器装置编程的方法
US9824765B2 (en) Memory device, memory system, method of operating the memory device, and method of operating the memory system
CN106486166A (zh) 存储器设备、存储器***及其操作方法
CN106981306A (zh) 非易失性存储器装置的操作方法
KR20120057284A (ko) 불휘발성 메모리 장치 및 메모리 시스템 그리고 그것의 읽기 방법
US11309041B2 (en) Smart erase verify test to detect slow-erasing blocks of memory cells
KR20200036653A (ko) 메모리 장치 및 이를 이용한 스토리지 시스템
CN109410999A (zh) 非易失性存储器器件及操作其的方法
CN111798904A (zh) 非易失性存储器装置、其操作方法和存储器***
CN107958680A (zh) 存储器装置的边缘字线管理方法及操作存储器装置的方法
JP2008091011A (ja) フラッシュメモリ素子とそのプログラム方法
US20190267107A1 (en) Nonvolatile memory device and method of operating the same
CN110021311A (zh) 非易失性存储设备以及操作其的方法
KR100898684B1 (ko) 플래시 메모리 소자 및 그의 프로그램 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination