CN110010500A - 一种高度集成的射频芯片***级封装工艺 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims abstract description 47
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000004806 packaging method and process Methods 0.000 claims abstract description 11
- 238000005538 encapsulation Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 241
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 72
- 229910052802 copper Inorganic materials 0.000 claims description 72
- 239000010949 copper Substances 0.000 claims description 72
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 30
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 28
- 238000001259 photo etching Methods 0.000 claims description 26
- 238000005516 engineering process Methods 0.000 claims description 25
- 239000004411 aluminium Substances 0.000 claims description 24
- 229910052782 aluminium Inorganic materials 0.000 claims description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 24
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 23
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 23
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 23
- 229910052737 gold Inorganic materials 0.000 claims description 23
- 239000010931 gold Substances 0.000 claims description 23
- 229910052759 nickel Inorganic materials 0.000 claims description 23
- 229910052709 silver Inorganic materials 0.000 claims description 23
- 239000004332 silver Substances 0.000 claims description 23
- 229910052718 tin Inorganic materials 0.000 claims description 23
- 239000011135 tin Substances 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 14
- 238000009713 electroplating Methods 0.000 claims description 14
- 229910052763 palladium Inorganic materials 0.000 claims description 14
- 229910052716 thallium Inorganic materials 0.000 claims description 14
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 claims description 14
- 239000010936 titanium Substances 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- 238000000280 densification Methods 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000004033 plastic Substances 0.000 claims description 8
- 229920003023 plastic Polymers 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 5
- 238000003466 welding Methods 0.000 claims description 5
- 239000004814 polyurethane Substances 0.000 claims description 4
- 229920002635 polyurethane Polymers 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 230000005496 eutectics Effects 0.000 claims description 3
- 238000003698 laser cutting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 238000007747 plating Methods 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 10
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
本发明公开了一种高度集成的射频芯片***级封装工艺,包括如下步骤:101)中间层初步处理步骤、102)中间层开凹槽步骤、103)底座处理步骤、104)顶层处理步骤、105)封装步骤;本发明提供节省了封装体的占用面积、提高适用性的一种高度集成的射频芯片***级封装工艺。
Description
技术领域
本发明涉及半导体技术领域,更具体的说,它涉及一种高度集成的射频芯片***级封装工艺。
背景技术
传统的射频组件都是二维封装,面积较大、连接线较长,不利于小型化应用要求。随着硅基MEMS技术和RF TSV技术的发展,结合了硅基MEMS的三维异构集成(heterogeneousintegration)TR组件技术成为下一代军用高集成电子***技术发展重要方向。硅基MEMS三维异构集成采用MEMS硅腔技术和基于TSV的硅转接板技术,实现SDR综合数字处理单元、SDR多模射频单元和多模射频前端芯片三维集成,有效缩减信号传输路径和***整体面积。
此外,基于该技术可实现圆片级全自动化生产及测试,加工精度高,具有轻小型化、高集成度、批量生产、高性能、成本低等优势。因此硅基MEMS三维异构集成技术是新一代射频前端组件的必然技术途径,是新一代武器装备向小型化、高性能、低成本方向发展的主要支撑技术之一。
但是在硅基三维集成射频芯片的***级封装结构中,需要同时放置不同功能的芯片,这样不同材质不同功能的芯片都焊接在同一个结构中,如果不进行隔离,则无论是散热性能还是抗电磁干扰性能都有较大问题。为了改善这个问题,设计人员就会对每层芯片都用独立的硅空腔进行隔离,这样增大了***级封装体的高度,且对于不同尺寸的芯片来讲,要同时照顾到最大面积的芯片和最小面积的芯片的组合会比较困难。
发明内容
本发明克服了现有技术的不足,提供节省了封装体的占用面积、提高适用性的一种高度集成的射频芯片***级封装工艺。
本发明的技术方案如下:
一种高度集成的射频芯片***级封装工艺,结构上包括顶层、中间层和底座,具体处理包括如下步骤:
101)中间层初步处理步骤:通过干法刻蚀的方法在中间层制作出凹坑,凹坑采用立方形、倒梯形、圆柱形或半球形,凹坑的尺寸范围在10um到10000um之间,该尺寸包括立方形,倒梯形的长宽高或者圆柱形、半球形的直径、高度;在中间层表面设置绝缘层,绝缘层采用氧化硅、氮化硅或者直接通过热氧化形成,绝缘层上设置种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;通过电镀铜,使铜金属充满凹坑,并在200到500度温度下密化,用CMP工艺使中间层只剩下填铜;
通过光刻、刻蚀工艺在中间层表面制作TSV孔,TSV孔直径范围在1um到1000um,深度在10um到1000um;在中间层上方制作绝缘层,绝缘层厚度范围在10nm到100um之间,绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种;
在中间层的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗, TSV铜柱能与RDL连接;通过光刻、电镀工艺在硅片表面制作RDL,RDL包括走线、键合功能和粘贴芯片用的金属块;并再次通过光刻、电镀工艺在中间层表面制作键合金属即形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜,铝,镍,银,金,锡中的一种或多种,键合金属本身结构为一层或多层,其厚度范围为10nm到1000um;使得焊盘和RDL位于TSV铜柱露出的一面;
102)中间层开凹槽步骤:通过干法刻蚀的方法在中间层与制作RDL相对的一面上制作凹槽,凹槽采用立方形、倒梯形、圆柱形或者半球形,其尺寸范围在10um到10000um之间,凹槽尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度;
103)底座处理步骤:通过干法刻蚀在底座上表面制作凹坑,凹坑采用立方形、倒梯形、圆柱形或者半球形,凹坑的尺寸为10um到10000um,其包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度;底座的尺寸与盖板的尺寸一致,底座的厚度范围为200um到2000um;在底座上表面设置绝缘层,绝缘层采用氧化硅、氮化硅或者直接通过热氧化形成,绝缘层厚度范围在10nm到100um之间;绝缘层上设置种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;通过电镀铜,使铜金属充满凹坑,并在200到500度温度下密化;CMP工艺去除盖板表面铜;
通过光刻,刻蚀工艺在底座表面制作TSV孔,孔直径范围在1um到1000um,深度在10um到1000um,并且进行相同的处理,使该表面设置绝缘层和种子层,并通过电镀铜处理;在中间层上方制作绝缘层,绝缘层厚度范围在10nm到100um之间,绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种;通过电镀铜,使铜金属充满TSV孔,并在200到500度温度下密化;CMP工艺去除盖板表面铜;
在底层的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗,TSV铜柱能与RDL连接;通过光刻、电镀工艺在硅片表面制作RDL,RDL包括走线和键合功能;并再次通过光刻、电镀工艺在底层表面制作键合金属即形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜,铝,镍,银,金,锡中的一种或多种,键合金属本身结构为一层或多层,其厚度范围为10nm到1000um;使得焊盘和RDL位于TSV铜柱露出的一面;
104)顶层处理步骤:其处理过程与中间层相同;
105)封装步骤:把功能芯片焊接在底座上,并打线引出信号;通过键合工艺把中间层通过焊盘金属熔融键合盖在底座上,在中间层的焊盘上共晶焊接方式放置功能芯片;通过键合的工艺把顶层与中间层键合,形成三层堆叠结构;切割堆叠结构成单个模组,通过表面贴装工艺把其他功能芯片焊接在堆叠结构的侧面及背面,把模组置于基板上完成焊接,最后将堆叠结构塑封。
进一步的,盖板、中间层、底座都采用硅片、玻璃,石英,碳化硅,氧化铝、硅片、环氧树脂、聚氨酯中的一种,提供支撑作用。
进一步的,盖板、中间层、底座都采用统一尺寸,该尺寸大小为4,6,8,12寸中的一种,厚度范围为200um到2000um。
进一步的,步骤105)切割位置位于凹坑填铜位置的中间,切割方式采用激光切割或刀具切割。
进一步的,步骤105)键合温度在200到500度之间。
本发明相比现有技术优点在于:本发明通过在硅转接板密闭结构的侧面设置焊盘,把一些较小较薄的芯片竖直焊接在封装体的侧面,节省了封装体的占用面积,还减小了封装体的高度,大大增加了硅转接板***级封装的适用性。
附图说明
图1为本发明的中间层的俯视图;
图2为本发明的中间层初步处理的结构图;
图3为本发明的中间层开凹槽的结构图;
图4为本发明的底座的俯视图;
图5为本发明的底层处理后的结构图;
图6为本发明的功能芯片焊接在底座上的结构图;
图7为本发明的顶层和中间层键合的结构图;
图8为本发明的在图7的中间层上焊接功能芯片的结构图;
图9为本发明的三层堆叠的结构图;
图10为本发明的塑封后的结构图;
图11为本发明的塑封后的俯视图。
中间层101、中间层凹坑102、中间层TSV孔103、中间层RDL104、金属块105、凹槽106、底座201、底座凹坑202、底座TSV孔203、底座RDL204、功能芯片301、其他功能芯片401、基板501、塑封料601。
具体实施方式
下面详细描述本发明的实施方式,其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的,仅用于解释本发明而不能作为对本发明的限制。
本技术领域技术人员可以理解的是,除非另外定义,这里使用的所有术语(包括技术术语和科技术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是,诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义,并且除非像这里一样的定义,不会用理想化或过于正式的含义来解释。
各实施方式中提到的有关于步骤的标号,仅仅是为了描述的方便,而没有实质上先后顺序的联系。各具体实施方式中的不同步骤,可以进行不同先后顺序的组合,实现本发明的发明目的。
下面结合附图和具体实施方式对本发明进一步说明。
如图1至11所示,一种高度集成的射频芯片***级封装工艺,结构上包括顶层、中间层101和底座201,具体处理包括如下步骤:
101)中间层101初步处理步骤:通过干法刻蚀的方法在中间层101制作出中间层凹坑102,中间层凹坑102采用立方形、倒梯形、圆柱形或半球形,中间层凹坑102的尺寸范围在10um到10000um之间,该尺寸包括立方形,倒梯形的长宽高或者圆柱形、半球形的直径、高度;在中间层101表面设置绝缘层,绝缘层采用氧化硅、氮化硅或者直接通过热氧化形成,绝缘层上设置种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;通过电镀铜,使铜金属充满中间层凹坑102,并在200到500度温度下密化,用CMP工艺使中间层101只剩下填铜;
即具体如图1所示,在中间层101硅片表面通过干法刻蚀的方法制作出中间层凹坑102,中间层凹坑102可以是立方形,倒梯形也可以是圆柱形或者半球形;其尺寸范围在10um到10000um之间,此处尺寸包括立方形,倒梯形的长宽高或者圆柱形,半球形的直径或高度;其中的硅片包括4,6,8,12寸晶圆,厚度范围为200um到2000um,也可以是其他材质,包括玻璃,石英,碳化硅,氧化铝等无机材料,也可以是环氧树脂,聚氨酯等有机材料,其主要功能是提供支撑作用。
在硅片上方沉积氧化硅或者氮化硅等绝缘层,或者直接热氧化,绝缘层厚度范围在10nm到100um之间;通过物理溅射,磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,其可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等;
通过电镀铜,使铜金属充满中间层凹坑102,200到500度温度下密化使铜更致密;铜CMP工艺使硅片表面铜去除,使硅片表面只剩下填铜;硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除;硅片表面绝缘层也可以保留;
通过光刻、刻蚀工艺在中间层101表面制作中间层TSV孔103,中间层TSV孔103直径范围在1um到1000um,深度在10um到1000um;在中间层101上方制作绝缘层,绝缘层厚度范围在10nm到100um之间,绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种;
在中间层101的表面制作中间层RDL104,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗, TSV铜柱能与中间层RDL104连接;通过光刻、电镀工艺在硅片表面制作中间层RDL104,中间层RDL104包括走线、键合功能和粘贴芯片用的金属块105;并再次通过光刻、电镀工艺在中间层101表面制作键合金属即形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜,铝,镍,银,金,锡中的一种或多种,键合金属本身结构为一层或多层,其厚度范围为10nm到1000um;使得焊盘和中间层RDL104位于TSV铜柱露出的一面;
具体如图2所示,通过光刻、刻蚀工艺在硅片表面制作中间层TSV孔103,中间层TSV孔103直径范围在1um到1000um,深度在10um到1000um;在硅片上方沉积氧化硅或者氮化硅等绝缘层,或者直接热氧化,绝缘层厚度范围在10nm到100um之间;通过物理溅射,磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,其可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等;
通过电镀铜,使铜金属充满TSV中间层TSV孔103,200到500度温度下密化使铜更致密;铜CMP工艺使硅片表面铜去除,使硅片表面只剩下填铜;硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除;硅片表面绝缘层也可以保留;
在硅片的表面制作中间层RDL104,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质可以是氧化硅或者氮化硅;通过光刻,干法刻蚀工艺开窗,使中间层RDL104和TSV铜柱一端连接;通过光刻,电镀工艺在硅片表面制作中间层RDL104;中间层RDL104包括走线和键合功能,中间层RDL104还包括粘贴芯片用的金属块105;
也可以在中间层RDL104表面覆盖绝缘层,在绝缘层上开窗露出焊盘;此处中间层RDL104金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;焊盘开窗10um到10000um直径;
然后再次通过光刻、电镀工艺在硅片表面制作键合金属,焊盘高度范围在10nm到1000um,金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;
最终使得焊盘和中间层RDL104是一面的,位于TSV铜柱露出的一端;
102)中间层101开凹槽106步骤:通过干法刻蚀的方法在中间层101与制作中间层RDL104相对的一面上制作凹槽106,凹槽106采用立方形、倒梯形、圆柱形或者半球形,其尺寸范围在10um到10000um之间,凹槽106尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度;
103)底座201处理步骤:通过干法刻蚀在底座201上表面制作底座凹坑202,底座凹坑202采用立方形、倒梯形、圆柱形或者半球形,底座凹坑202的尺寸为10um到10000um,其包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度;底座201的尺寸与盖板的尺寸一致,底座201的厚度范围为200um到2000um;也可以是其他材质,包括玻璃,石英,碳化硅,氧化铝等无机材料,也可以是环氧树脂,聚氨酯等有机材料,其主要功能是提供支撑作用。在底座201上表面设置绝缘层,绝缘层采用氧化硅、氮化硅或者直接通过热氧化形成,绝缘层厚度范围在10nm到100um之间;绝缘层上设置种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,采用钛、铜、铝、银、钯、金、铊、锡、镍等材料中的一种或者多种;通过电镀铜,使铜金属充满底座凹坑202,并在200到500度温度下密化;CMP工艺去除盖板表面铜;使底层201的硅片表面只剩下填铜;硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除;硅片表面绝缘层也可以保留;
通过光刻,刻蚀工艺在底座201表面制作TSV底座TSV孔203,底座TSV孔203直径范围在1um到1000um,深度在10um到1000um,并且进行相同的处理,使该表面设置绝缘层和种子层,并通过电镀铜处理;在底座201上方制作绝缘层,绝缘层厚度范围在10nm到100um之间,绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍材料中的一种或多种;通过电镀铜,使铜金属充满TSV底座TSV孔203,并在200到500度温度下密化;CMP工艺去除盖板表面铜;使硅片表面只剩下填铜;硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除;硅片表面绝缘层也可以保留;
在底层的表面制作底座RDL204,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗,TSV铜柱能与底座RDL204连接;通过光刻、电镀工艺在硅片表面制作底座RDL204,底座RDL204包括走线和键合功能;也可以在底座RDL204表面覆盖绝缘层,在绝缘层上开窗露出焊盘;此处底座RDL204金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;焊盘开窗10um到10000um直径;
然后再次通过光刻、电镀工艺在底层表面制作键合金属即形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜,铝,镍,银,金,锡中的一种或多种,键合金属本身结构为一层或多层,其厚度范围为10nm到1000um;使得焊盘和底座RDL204位于TSV铜柱露出的一面;
104)顶层处理步骤:其处理过程与中间层101相同;即通过相同的工艺制作出顶层晶圆图9所示的相同。
105)封装步骤:把功能芯片301焊接在底座201上,并打线引出信号;通过键合工艺把中间层101通过焊盘金属熔融键合盖在底座201上,在中间层101的焊盘上共晶焊接方式放置功能芯片301;通过键合的工艺把顶层与中间层101键合,形成三层堆叠结构;切割堆叠结构成单个模组,切割位置位于凹坑填铜位置的中间,切割方式可以是激光切割,也可以是刀具切割,其目的是把凹坑中的铜切成两部分,其露出的部分的侧面作为焊接焊盘。通过表面贴装工艺把其他功能芯片401焊接在堆叠结构的侧面及背面,把模组置于基板501上完成焊接,最后将堆叠结构塑封。具体其顶部视图如图11所示,将单个模组用表面贴装的工艺焊接在PCB或者基板501的突出焊盘上完成电性和散热结构互联;并用如图10所示,用塑封料601对模组结构进行塑封,完成密封保护。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明构思的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明保护范围内。
Claims (5)
1.一种高度集成的射频芯片***级封装工艺,其特征在于,结构上包括顶层、中间层和底座,具体处理包括如下步骤:
101)中间层初步处理步骤:通过干法刻蚀的方法在中间层制作出凹坑,凹坑采用立方形、倒梯形、圆柱形或半球形,凹坑的尺寸范围在10um到10000um之间,该尺寸包括立方形,倒梯形的长宽高或者圆柱形、半球形的直径、高度;在中间层表面设置绝缘层,绝缘层采用氧化硅、氮化硅或者直接通过热氧化形成,绝缘层上设置种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;通过电镀铜,使铜金属充满凹坑,并在200到500度温度下密化,用CMP工艺使中间层只剩下填铜;
通过光刻、刻蚀工艺在中间层表面制作TSV孔,TSV孔直径范围在1um到1000um,深度在10um到1000um;在中间层上方制作绝缘层,绝缘层厚度范围在10nm到100um之间,绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种;
在中间层的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗, TSV铜柱能与RDL连接;通过光刻、电镀工艺在硅片表面制作RDL,RDL包括走线、键合功能和粘贴芯片用的金属块;并再次通过光刻、电镀工艺在中间层表面制作键合金属即形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜,铝,镍,银,金,锡中的一种或多种,键合金属本身结构为一层或多层,其厚度范围为10nm到1000um;使得焊盘和RDL位于TSV铜柱露出的一面;
102)中间层开凹槽步骤:通过干法刻蚀的方法在中间层与制作RDL相对的一面上制作凹槽,凹槽采用立方形、倒梯形、圆柱形或者半球形,其尺寸范围在10um到10000um之间,凹槽尺寸包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度;
103)底座处理步骤:通过干法刻蚀在底座上表面制作凹坑,凹坑采用立方形、倒梯形、圆柱形或者半球形,凹坑的尺寸为10um到10000um,其包括立方形、倒梯形的长宽高或者圆柱形、半球形的直径、高度;底座的尺寸与盖板的尺寸一致,底座的厚度范围为200um到2000um;在底座上表面设置绝缘层,绝缘层采用氧化硅、氮化硅或者直接通过热氧化形成,绝缘层厚度范围在10nm到100um之间;绝缘层上设置种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;通过电镀铜,使铜金属充满凹坑,并在200到500度温度下密化;CMP工艺去除盖板表面铜;
通过光刻,刻蚀工艺在底座表面制作TSV孔,孔直径范围在1um到1000um,深度在10um到1000um,并且进行相同的处理,使该表面设置绝缘层和种子层,并通过电镀铜处理;在中间层上方制作绝缘层,绝缘层厚度范围在10nm到100um之间,绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构为一层或多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种;通过电镀铜,使铜金属充满TSV孔,并在200到500度温度下密化;CMP工艺去除盖板表面铜;
在底层的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗,TSV铜柱能与RDL连接;通过光刻、电镀工艺在硅片表面制作RDL,RDL包括走线和键合功能;并再次通过光刻、电镀工艺在底层表面制作键合金属即形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜,铝,镍,银,金,锡中的一种或多种,键合金属本身结构为一层或多层,其厚度范围为10nm到1000um;使得焊盘和RDL位于TSV铜柱露出的一面;
104)顶层处理步骤:其处理过程与中间层相同;
105)封装步骤:把功能芯片焊接在底座上,并打线引出信号;通过键合工艺把中间层通过焊盘金属熔融键合盖在底座上,在中间层的焊盘上共晶焊接方式放置功能芯片;通过键合的工艺把顶层与中间层键合,形成三层堆叠结构;切割堆叠结构成单个模组,通过表面贴装工艺把其他功能芯片焊接在堆叠结构的侧面及背面,把模组置于基板上完成焊接,最后将堆叠结构塑封。
2.根据权利要求1所述的一种高度集成的射频芯片***级封装工艺,其特征在于:盖板、中间层、底座都采用硅片、玻璃,石英,碳化硅,氧化铝、硅片、环氧树脂、聚氨酯中的一种,提供支撑作用。
3.根据权利要求1所述的一种高度集成的射频芯片***级封装工艺,其特征在于:盖板、中间层、底座都采用统一尺寸,该尺寸大小为4,6,8,12寸中的一种,厚度范围为200um到2000um。
4.根据权利要求1所述的一种高度集成的射频芯片***级封装工艺,其特征在于:步骤105)切割位置位于凹坑填铜位置的中间,切割方式采用激光切割或刀具切割。
5.根据权利要求1所述的一种高度集成的射频芯片***级封装工艺,其特征在于:步骤105)键合温度在200到500度之间。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811176981.XA CN110010500B (zh) | 2018-10-10 | 2018-10-10 | 一种高度集成的射频芯片***级封装工艺 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811176981.XA CN110010500B (zh) | 2018-10-10 | 2018-10-10 | 一种高度集成的射频芯片***级封装工艺 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110010500A true CN110010500A (zh) | 2019-07-12 |
CN110010500B CN110010500B (zh) | 2021-01-26 |
Family
ID=67164938
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811176981.XA Active CN110010500B (zh) | 2018-10-10 | 2018-10-10 | 一种高度集成的射频芯片***级封装工艺 |
Country Status (1)
Country | Link |
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CN (1) | CN110010500B (zh) |
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PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |