CN110010502A - 一种射频芯片的***级封装工艺 - Google Patents
一种射频芯片的***级封装工艺 Download PDFInfo
- Publication number
- CN110010502A CN110010502A CN201811177024.9A CN201811177024A CN110010502A CN 110010502 A CN110010502 A CN 110010502A CN 201811177024 A CN201811177024 A CN 201811177024A CN 110010502 A CN110010502 A CN 110010502A
- Authority
- CN
- China
- Prior art keywords
- cover board
- copper
- rdl
- insulating layer
- pedestal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 77
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims abstract description 78
- 238000012545 processing Methods 0.000 claims abstract description 12
- 238000005538 encapsulation Methods 0.000 claims abstract description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 107
- 239000010949 copper Substances 0.000 claims description 107
- 229910052802 copper Inorganic materials 0.000 claims description 107
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 74
- 229910052751 metal Inorganic materials 0.000 claims description 65
- 239000002184 metal Substances 0.000 claims description 65
- 238000001259 photo etching Methods 0.000 claims description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 46
- 239000000463 material Substances 0.000 claims description 40
- 238000005516 engineering process Methods 0.000 claims description 39
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 37
- 239000004411 aluminium Substances 0.000 claims description 37
- 229910052782 aluminium Inorganic materials 0.000 claims description 37
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 37
- 229910052759 nickel Inorganic materials 0.000 claims description 37
- 239000011135 tin Substances 0.000 claims description 37
- 229910052718 tin Inorganic materials 0.000 claims description 37
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 36
- 229910052709 silver Inorganic materials 0.000 claims description 36
- 239000004332 silver Substances 0.000 claims description 36
- 230000008569 process Effects 0.000 claims description 34
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 33
- 229910052737 gold Inorganic materials 0.000 claims description 33
- 239000010931 gold Substances 0.000 claims description 33
- 238000009713 electroplating Methods 0.000 claims description 29
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 239000000377 silicon dioxide Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 12
- 229910052763 palladium Inorganic materials 0.000 claims description 12
- 229910052716 thallium Inorganic materials 0.000 claims description 12
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052719 titanium Inorganic materials 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 11
- 239000007769 metal material Substances 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 8
- 238000000280 densification Methods 0.000 claims description 8
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 8
- 238000000227 grinding Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000007797 corrosion Effects 0.000 claims description 6
- 238000005260 corrosion Methods 0.000 claims description 6
- 230000005496 eutectics Effects 0.000 claims description 6
- 238000001704 evaporation Methods 0.000 claims description 6
- 230000008020 evaporation Effects 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 229910003978 SiClx Inorganic materials 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 239000004814 polyurethane Substances 0.000 claims description 4
- 229920002635 polyurethane Polymers 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 238000003698 laser cutting Methods 0.000 claims description 2
- 238000007747 plating Methods 0.000 claims description 2
- 238000010025 steaming Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 16
- 230000006870 function Effects 0.000 description 15
- 230000017525 heat dissipation Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000007123 defense Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000008447 perception Effects 0.000 description 1
- 230000005622 photoelectricity Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种射频芯片的***级封装工艺,包括如下步骤:101)底座处理步骤、102)盖板处理步骤、103)封装步骤;本发明提供不同的结构分开做在不同的转接板上,简化了工艺,并且保护高频信号的完整性的一种射频芯片的***级封装工艺。
Description
技术领域
本发明涉及半导体技术领域,更具体的说,它涉及一种射频芯片的***级封装工艺。
背景技术
微波毫米波射频集成电路技术是现代国防武器装备和互联网产业的基础,随着智能通信、智能家居、智能物流、智能交通等“互联网+”经济的快速兴起,承担数据接入和传输功能的微波毫米波射频集成电路也存在巨大现实需求及潜在市场。
在后摩尔定律的时代背景下,通过传统的缩小晶体管尺寸的方式来提高集成度变得更加困难,。现在的电子***正朝着小型化、多样化、智能化的方向发展,并最终形成具有感知、通信、处理、传输等融合多功能于一体的高集成度低成本综合电子***。多功能综合电子***的核心技术是集成,正在由平面集成向三维集成、由芯片级向集成度和复杂度更高的***级集成发展。三维集成***级封装能够解决同样面积内集成更多的晶体管的问题,是未来的发展方向。
通过转接板做载板或者盖板来做***级封装的结构既能在架构上将芯片由平面布局改为堆叠式布局,又能集成无源器件或分立元件等***构建,使得精度、密度增加,性能大大提高,代表着未来射频集成电路技术的发展趋势,在多方面存在极大的优势特性:
a)三维异构集成***级封装采用一个芯片壳体来完成一个***的全部互连,使总的焊点大为减少,也缩短了元件的连线路程,从而使电性能得以提高。
b)三维异构集成***级封装在同一转接板芯片中叠加两个或更多的芯片,把Z方向的空间也利用起来,又不必增加封装引脚,两芯片叠装在同一壳内与芯片面积比均大于100%,三芯片叠装可增至250%;
c)物理尺寸小,重量轻。例如,最先进的技术可实现4层堆叠芯片只有1mm厚的超薄厚度,三叠层芯片的重量减轻35%;
不同工艺(如MEMS工艺、SiGe HBT、SiGe BiCMOS、Si CMOS、III-V(InP、GaN、GaAs)MMIC工艺等),不同材料(如Si、GaAs、InP)制作的不同功能的芯片(如射频、生物、微机电和光电芯片等)组装形成一个***,有很好的兼容性,并可与集成无源元件结合。有数据显示,无线电和便携式电子整机中现用的无源元件至少可被嵌入30-50%。
但是在实际应用当中,底部的转接板既做载板负责粘贴芯片和散热,又做信号的引出结构和对PCB或基板的连接结构,通常工艺是把芯片直接粘贴在转接板的散热金属上,然后通过打线的方式把信号引出到转接板的线路,然后通过TSV工艺将信号引入到底层PCB或者基板上,底部的金属线路和信号引出线路以及散热和电磁屏蔽结构都在一个平面内,不仅增加了工艺难度还会导致高频信号被干扰。
发明内容
本发明克服了现有技术的不足,提供不同的结构分开做在不同的转接板上,简化了工艺,并且保护高频信号的完整性的一种射频芯片的***级封装工艺。
本发明的技术方案如下:
一种射频芯片的***级封装工艺,具体处理包括如下步骤:
101)底座处理步骤:通过光刻、刻蚀工艺在底座表面制作底座TSV孔,底座TSV孔直径范围在1um到1000um,深度在10um到1000um;在底座上方通过沉积氧化硅或者氮化硅或者直接热氧化作为绝缘层,绝缘层厚度范围在10nm到100um之间;通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构采用一层或者多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者几种;通过电镀铜,使铜金属充满底座TSV孔,在200到500度温度下密化;CMP工艺使底座表面只剩下填铜形成铜柱;在底座的表面制作RDL,其过程包括制作绝缘层,该绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅;再通过光刻、干法刻蚀工艺开窗,使底座TSV孔的铜柱与RDL连接,通过光刻、电镀工艺在底座表面制作RDL;RDL包括走线和键合功能;
通过光刻、电镀工艺在底座表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡中的一种或者几种,键合金属本身结构为一层或者多层,其厚度范围为10nm到1000um;焊盘和RDL都位于TSV孔的铜柱露出的一面;
对底座的另一面进行减薄,通过研磨、湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出,在露出铜柱的表面覆盖绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅,再通过光刻、刻蚀工艺在绝缘层表面开窗,开窗后使铜柱露出;在底座的该表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅,通过光刻、电镀工艺在底座表面制作RDL;RDL包括走线和键合功能;通过光刻、电镀工艺在底座该表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡中的一种或者多种,键合金属的结构为一层或者多层;通过光刻、电镀工艺在底座表面制作金属墙和金属柱,金属墙和金属柱高度范围在10nm到1000um,金属墙和金属柱的金属都采用铝、镍、银、金、锡、铜,金属墙和金属柱的结构都采用一层或多层;
102)盖板处理步骤:通过光刻、刻蚀工艺在盖板表面制作盖板TSV孔,盖板TSV孔直径范围在1um到1000um,深度在10um到1000um;在盖板制作盖板TSV孔的表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层,绝缘层厚度范围在10nm到100um之间;通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构采用一层或者多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者几种;通过电镀铜,使铜金属充满盖板TSV孔,并在200到500度温度下密化铜,CMP工艺使盖板只剩下填铜形成铜柱;
在盖板的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗,使RDL和盖板TSV孔的铜柱一端连接,再通过光刻,电镀工艺在盖板表面制作RDL;RDL包括走线和键合功能;通过光刻、电镀工艺在盖板表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡中的一种或者几种,键合金属本身结构为一层或者多层,焊盘和RDL都位于盖板TSV孔的铜柱露出的一面;
对盖板的另一面进行减薄,通过光刻、电镀工艺制作金属焊盘,金属焊盘厚度范围在1nm到100um,金属焊盘本身结构为一层或多层,金属焊盘采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;
通过研磨、湿法腐蚀和干法刻蚀的工艺对盖板制作空腔,空腔刻蚀到盖板TSV孔的下端,使盖板TSV孔露出来,通过干法或湿法刻蚀工艺使盖板TSV孔中的铜柱露出;
将射频功能芯片通过共晶焊接的方式置于盖板的空腔中露出的铜柱上;
103)封装步骤:把盖板和底座通过晶圆级键合工艺组合在一起,键合温度在200到500度,在底座远离盖板的一面上置球,再切割得到单个模组。
进一步的,盖板、底座采用统一尺寸,其采用4,6,8,12寸中的一种尺寸,厚度范围为200um到2000um,材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯。
进一步的,底座、盖板的表面绝缘层用干法刻蚀或者湿法腐蚀工艺去除。
进一步的,在底座和盖板的RDL表面覆盖绝缘层,在绝缘层上开窗露出焊盘;此处RDL的金属采用铜、铝、镍、银、金、锡中的一种或者多种,RDL本身结构采用一层或多层,RDL的厚度范围为10nm到1000um;焊盘开窗直径为10um到10000um。
进一步的,切割方式采用激光切割或者刀具切割,切割位置位于凹坑填铜位置的中间。
本发明相比现有技术优点在于:本发明通过铜柱把射频信号直接引出到作为盖板的转接板上,通过盖板中的电路把信号引出,同时在盖板上面做BGA,通过键合的方式把芯片密闭封装在两个转接板中间,然后盖板作为焊接到PCB或基板的连接板,底座则作为散热用的结构朝上放置;这样能散热和电磁屏蔽结构能与信号传输线路分开,且不同的结构分开做在不同的转接板上,简化了工艺,还保护了高频信号的完整性。
附图说明
图1为本发明的底座结构剖面图;
图2为本发明的盖板结构剖面图;
图3为本发明的结构剖面图;
图4为本发明的另一种底座结构剖面图;
图5为本发明的另一种盖板结构剖面图;
图6为本发明的另一种结构剖面图。
图中标识:底座101、金属墙102、凸点103、空腔201、TSV孔202、功能芯片203。
具体实施方式
下面详细描述本发明的实施方式,其中自始至终相同或类似的标号表示相同或类似的元件或类似功能的元件。下面通过参考附图描述的实施方式是示例性的,仅用于解释本发明而不能作为对本发明的限制。
本技术领域技术人员可以理解的是,除非另外定义,这里使用的所有术语(包括技术术语和科技术语)具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是,诸如通用字典中定义的那些术语应该被理解为具有与现有技术的上下文中的意义一致的意义,并且除非像这里一样的定义,不会用理想化或过于正式的含义来解释。
下面结合附图和具体实施方式对本发明进一步说明。
一种射频芯片的***级封装工艺,包括底座101、盖板,底座101、盖板采用统一的尺寸,尺寸包括4,6,8,12寸晶圆,厚度范围为200um到2000um,一般斗采用硅片,也可以是其他材质,包括玻璃,石英,碳化硅,氧化铝等无机材料,也可以是环氧树脂,聚氨酯等有机材料,其主要功能是提供支撑作用。具体处理包括如下步骤:
101)底座101处理步骤:通过光刻、刻蚀工艺在底座101表面制作底座TSV孔,底座TSV孔直径范围在1um到1000um,深度在10um到1000um;在底座101上方通过沉积氧化硅或者氮化硅或者直接热氧化作为绝缘层,即上方沉积氧化硅或者氮化硅等材料形成绝缘层,或者直接热氧化形成绝缘层,绝缘层厚度范围在10nm到100um之间;通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构采用一层或者多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍等材料中的一种或者几种;通过电镀铜,使铜金属充满底座TSV孔,在200到500度温度下密化,使铜更致密;通过CMP工艺使底座101表面只剩下填铜形成铜柱;即底座101表面铜去除,使底座101表面只剩下填铜;底座101表面的绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除;底座101表面绝缘层也可以保留不处理;
在底座101的该表面制作RDL,其过程包括制作绝缘层,该绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅;再通过光刻、干法刻蚀工艺开窗,使底座TSV孔的铜柱与RDL连接,通过光刻、电镀工艺在底座101表面制作RDL;RDL包括走线和键合功能;也可以在RDL表面再覆盖绝缘层,在绝缘层上开窗露出焊盘;此处RDL的金属可以是铜,铝,镍,银,金,锡等材料,绝缘层结构可以是一层也可以是多层,其厚度范围为10nm到1000um;此处作为焊盘的开窗的直径为10um到10000um;
通过光刻、电镀工艺在底座101表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡中的一种或者几种,键合金属本身结构为一层或者多层,其厚度范围为10nm到1000um;焊盘和RDL都位于底座TSV孔的铜柱露出的一面;
对底座101的另一面进行减薄,通过研磨、湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出,在露出铜柱的表面覆盖绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅,再通过光刻、刻蚀工艺在绝缘层表面开窗,开窗后使铜柱露出;在底座101的该表面制作RDL,其过程同样包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅,通过光刻、电镀工艺在底座101表面制作RDL;RDL包括走线和键合功能;也可以在RDL表面再覆盖绝缘层,在绝缘层上开窗露出焊盘;此处RDL金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;焊盘开窗10um到10000um直径;
通过光刻、电镀工艺在底座101该表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡等材料中的一种或者多种,键合金属的结构为一层或者多层;通过光刻、电镀工艺在底座101表面制作金属墙102和金属柱,金属墙102和金属柱高度范围在10nm到1000um,金属墙102和金属柱的金属都采用铝、镍、银、金、锡、铜等材料中的一种或者多种,金属墙102和金属柱的结构都采用一层或多层;
102)盖板处理步骤:通过光刻、刻蚀工艺在盖板表面制作盖板TSV孔202,盖板TSV孔202直径范围在1um到1000um,深度在10um到1000um;在盖板制作盖板TSV孔202的表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层,绝缘层厚度范围在10nm到100um之间;通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构采用一层或者多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍等材料中的一种或者几种;通过电镀铜,使铜金属充满盖板TSV孔202,并在200到500度温度下密化铜,使铜更致密,用CMP工艺使盖板只剩下填铜形成铜柱;盖板表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除,盖板表面绝缘层也可以保留;
在盖板的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗,使RDL和盖板TSV孔202的铜柱一端连接,再通过光刻,电镀工艺在盖板表面制作RDL;RDL包括走线和键合功能;也可以在RDL表面再覆盖绝缘层,在绝缘层上开窗露出焊盘;此处RDL金属可以是铜,铝,镍,银,金,锡等材料,绝缘层本身结构可以是一层也可以是多层,其厚度范围为10nm到1000um;用于焊盘的开窗的直径为10um到10000um;
通过光刻、电镀工艺在盖板表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡等材料中的一种或者几种,键合金属本身结构为一层或者多层,焊盘和RDL都位于盖板TSV孔202的铜柱露出的一面;
对盖板的另一面进行减薄即没有制作金属工艺的一面,通过光刻、电镀工艺制作金属焊盘,金属焊盘厚度范围在1nm到100um,金属焊盘本身结构为一层或多层,金属焊盘采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;
通过研磨、湿法腐蚀和干法刻蚀的工艺对盖板制作空腔201,空腔201刻蚀到盖板TSV孔202的下端,使盖板TSV孔202露出来,通过干法或湿法刻蚀工艺使盖板TSV孔202中的铜柱露出;把功能芯片203共晶焊放置在盖板晶圆空腔201内部,即将射频功能芯片203通过共晶焊接的方式置于盖板的空腔201中露出的铜柱上;
103)封装步骤:把盖板和底座101通过晶圆级键合工艺组合在一起,键合温度在200到500度,在底座101远离盖板的一面的焊盘上置球,再切割得到单个模组。
实施方式2:
201)在底座101上制作TSV,RDL,金属凸点103;
如图4所示,通过光刻,刻蚀工艺在底座101表面制作TSV孔,TSV孔直径范围在1um到1000um,深度在10um到1000um;在底座101上方沉积氧化硅或者氮化硅等绝缘层,或者直接热氧化,绝缘层厚度范围在10nm到100um之间;通过物理溅射,磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,其可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等;
通过电镀铜,使铜金属充满TSV孔202形成铜柱,200到500度温度下密化使铜更致密;铜CMP工艺使底座101表面铜去除,使底座101表面只剩下填铜;底座101表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除;底座101表面绝缘层也可以保留;
在底座101的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质可以是氧化硅或者氮化硅;通过光刻,干法刻蚀工艺开窗,使RDL和铜柱一端连接;通过光刻,电镀工艺在底座101表面制作RDL;RDL包括走线和键合功能;也可以在RDL表面覆盖绝缘层,在绝缘层上开窗露出需要焊盘的空间;此处RDL金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;焊盘开窗10um到10000um直径;
通过光刻,电镀工艺在底座101表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;此处焊盘和RDL是一面的,位于铜柱露出的一端;
此步骤的底座101采用包括4,6,8,12寸晶圆中的一种,厚度范围为200um到2000um,一般采用硅片,也可以是其他材质,包括玻璃,石英,碳化硅,氧化铝等无机材料,也可以是环氧树脂,聚氨酯等有机材料,其主要功能是提供支撑作用。
对底座101晶圆没有制作金属工艺的一面进行减薄,通过研磨,湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出;在露出的铜柱表面覆盖绝缘层,绝缘层厚度范围在10nm到1000um,其材质可以是氧化硅或者氮化硅;通过光刻,刻蚀工艺在绝缘层表面开窗,开窗后使铜柱露出;
在底座101的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质可以是氧化硅或者氮化硅;通过光刻,电镀工艺在底座101表面制作RDL;RDL包括走线和键合功能;也可以在RDL表面再覆盖绝缘层,在绝缘层上开窗露出焊盘;此处RDL金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;焊盘开窗10um到10000um直径;
通过光刻,电镀工艺在底座101表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;
通过光刻,电镀工艺在底座101表面制作金属凸点103,凸点103高度范围在10nm到1000um,此处金属可以是铝,镍,银,金,锡,铜等材料,可以是一层也可以是多层,其高度范围为10nm到1000um;
202)在盖板上制作TSV,RDL,焊盘,金属柱;
如图5所示,通过光刻,刻蚀工艺在盖板表面制作TSV孔202,TSV孔202直径范围在1um到1000um,深度在10um到1000um;在盖板上方沉积氧化硅或者氮化硅等绝缘层,或者直接热氧化,绝缘层厚度范围在10nm到100um之间;通过物理溅射,磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,其可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等;
通过电镀铜,使铜金属充满TSV孔202,200到500度温度下密化使铜更致密;铜CMP工艺使盖板表面铜去除,使盖板表面只剩下填铜形成铜柱;盖板表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除;盖板表面绝缘层也可以保留;
在盖板的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质可以是氧化硅或者氮化硅;通过光刻,干法刻蚀工艺开窗,使RDL和铜柱一端连接;通过光刻,电镀工艺在盖板表面制作RDL;RDL包括走线和键合功能;也可以在RDL表面覆盖绝缘层,在绝缘层上开窗露出焊盘;此处RDL金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;焊盘开窗10um到10000um直径;
通过光刻、电镀工艺在盖板表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,金属可以是铜,铝,镍,银,金,锡等材料,可以是一层也可以是多层,其厚度范围为10nm到1000um;此处焊盘和RDL是一面的,位于铜柱露出的一端;
对盖板没有制作金属工艺的一面进行减薄,通过光刻、电镀工艺制作金属焊盘;厚度范围在1nm到100um,其可以是一层也可以是多层,金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等;
通过光刻,电镀工艺在盖板表面制作金属柱104,金属柱104高度范围在10nm到1000um,此处金属可以是铝,镍,银,金,锡,铜等材料,可以是一层也可以是多层,其高度范围为10nm到1000um;
203)把功能芯片203共晶焊放置在盖板晶圆上;
将功能芯片203通过共晶焊接的方式置于盖板晶圆的焊盘上;
204)把盖板和底座101通过晶圆级键合工艺组合在一起,在底座101原理盖板的一面即背面焊盘上置球,切割得到单个模组。
如图6所示,把盖板晶圆和底座101晶圆通过晶圆级键合工艺组合在一起,键合温度在200到500度;在底座101晶圆背部RDL焊盘上置球,切割得到单个模组。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明构思的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明保护范围内。
Claims (5)
1.一种射频芯片的***级封装工艺,其特征在于,具体处理包括如下步骤:
101)底座处理步骤:通过光刻、刻蚀工艺在底座表面制作底座TSV孔,底座TSV孔直径范围在1um到1000um,深度在10um到1000um;在底座上方通过沉积氧化硅或者氮化硅或者直接热氧化作为绝缘层,绝缘层厚度范围在10nm到100um之间;通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构采用一层或者多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者几种;通过电镀铜,使铜金属充满底座TSV孔,在200到500度温度下密化;CMP工艺使底座表面只剩下填铜形成铜柱;在底座的表面制作RDL,其过程包括制作绝缘层,该绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅;再通过光刻、干法刻蚀工艺开窗,使底座TSV孔的铜柱与RDL连接,通过光刻、电镀工艺在底座表面制作RDL;RDL包括走线和键合功能;
通过光刻、电镀工艺在底座表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡中的一种或者几种,键合金属本身结构为一层或者多层,其厚度范围为10nm到1000um;焊盘和RDL都位于TSV孔的铜柱露出的一面;
对底座的另一面进行减薄,通过研磨、湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出,在露出铜柱的表面覆盖绝缘层,绝缘层厚度范围在10nm到1000um,其材质为氧化硅或者氮化硅,再通过光刻、刻蚀工艺在绝缘层表面开窗,开窗后使铜柱露出;在底座的该表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅,通过光刻、电镀工艺在底座表面制作RDL;RDL包括走线和键合功能;通过光刻、电镀工艺在底座该表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡中的一种或者多种,键合金属的结构为一层或者多层;通过光刻、电镀工艺在底座表面制作金属墙和金属柱,金属墙和金属柱高度范围在10nm到1000um,金属墙和金属柱的金属都采用铝、镍、银、金、锡、铜,金属墙和金属柱的结构都采用一层或多层;
102)盖板处理步骤:通过光刻、刻蚀工艺在盖板表面制作盖板TSV孔,盖板TSV孔直径范围在1um到1000um,深度在10um到1000um;在盖板制作盖板TSV孔的表面通过沉积氧化硅或者氮化硅或者直接热氧化形成绝缘层,绝缘层厚度范围在10nm到100um之间;通过物理溅射、磁控溅射或者蒸镀工艺在绝缘层上方制作种子层,种子层厚度范围在1nm到100um,种子层本身结构采用一层或者多层,种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者几种;通过电镀铜,使铜金属充满盖板TSV孔,并在200到500度温度下密化铜,CMP工艺使盖板只剩下填铜形成铜柱;
在盖板的表面制作RDL,其过程包括制作绝缘层,绝缘层厚度范围在10nm到1000um,其材质采用氧化硅或者氮化硅;通过光刻、干法刻蚀工艺开窗,使RDL和盖板TSV孔的铜柱一端连接,再通过光刻,电镀工艺在盖板表面制作RDL;RDL包括走线和键合功能;通过光刻、电镀工艺在盖板表面制作键合金属形成焊盘,焊盘高度范围在10nm到1000um,键合金属采用铜、铝、镍、银、金、锡中的一种或者几种,键合金属本身结构为一层或者多层,焊盘和RDL都位于盖板TSV孔的铜柱露出的一面;
对盖板的另一面进行减薄,通过光刻、电镀工艺制作金属焊盘,金属焊盘厚度范围在1nm到100um,金属焊盘本身结构为一层或多层,金属焊盘采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或者多种;
通过研磨、湿法腐蚀和干法刻蚀的工艺对盖板制作空腔,空腔刻蚀到盖板TSV孔的下端,使盖板TSV孔露出来,通过干法或湿法刻蚀工艺使盖板TSV孔中的铜柱露出;
将射频功能芯片通过共晶焊接的方式置于盖板的空腔中露出的铜柱上;
103)封装步骤:把盖板和底座通过晶圆级键合工艺组合在一起,键合温度在200到500度,在底座远离盖板的一面上置球,再切割得到单个模组。
2.根据权利要求1所述的一种射频芯片的***级封装工艺,其特征在于:盖板、底座采用统一尺寸,其采用4,6,8,12寸中的一种尺寸,厚度范围为200um到2000um,材料采用硅片、玻璃、石英、碳化硅、氧化铝、环氧树脂或聚氨酯。
3.根据权利要求1所述的一种射频芯片的***级封装工艺,其特征在于:底座、盖板的表面绝缘层用干法刻蚀或者湿法腐蚀工艺去除。
4.根据权利要求1所述的一种射频芯片的***级封装工艺,其特征在于:在底座和盖板的RDL表面覆盖绝缘层,在绝缘层上开窗露出焊盘;此处RDL的金属采用铜、铝、镍、银、金、锡中的一种或者多种,RDL本身结构采用一层或多层,RDL的厚度范围为10nm到1000um;焊盘开窗直径为10um到10000um。
5.根据权利要求1所述的一种射频芯片的***级封装工艺,其特征在于:切割方式采用激光切割或者刀具切割,切割位置位于凹坑填铜位置的中间。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811177024.9A CN110010502B (zh) | 2018-10-10 | 2018-10-10 | 一种射频芯片的***级封装工艺 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811177024.9A CN110010502B (zh) | 2018-10-10 | 2018-10-10 | 一种射频芯片的***级封装工艺 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110010502A true CN110010502A (zh) | 2019-07-12 |
CN110010502B CN110010502B (zh) | 2021-04-06 |
Family
ID=67164982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811177024.9A Active CN110010502B (zh) | 2018-10-10 | 2018-10-10 | 一种射频芯片的***级封装工艺 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110010502B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110729202A (zh) * | 2019-09-27 | 2020-01-24 | 浙江大学 | 一种三维异构模组焊接方法 |
CN112687617A (zh) * | 2020-12-24 | 2021-04-20 | 中国电子科技集团公司第十三研究所 | 绝缘子针的制备方法及绝缘子针 |
WO2023272641A1 (zh) * | 2021-06-30 | 2023-01-05 | 深南电路股份有限公司 | 一种转接板及其制作方法、电路板组件 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101282594A (zh) * | 2008-04-10 | 2008-10-08 | 苏州敏芯微电子技术有限公司 | 具有双面贴装电极的微机电传声器的封装结构 |
CN104022046A (zh) * | 2014-06-13 | 2014-09-03 | 中国科学院上海微***与信息技术研究所 | 基于带状吸气剂的混合晶圆级真空封装方法及结构 |
CN106783847A (zh) * | 2016-12-21 | 2017-05-31 | 中国电子科技集团公司第五十五研究所 | 针对射频微***器件的三维键合堆叠互连集成制造方法 |
US20170186679A1 (en) * | 2012-11-15 | 2017-06-29 | Amkor Technology, Inc. | Semiconductor Device Package and Manufacturing Method Thereof |
CN108083223A (zh) * | 2018-01-15 | 2018-05-29 | 杭州臻镭微波技术有限公司 | 一种硅基三维异构集成的射频微***及其制造方法 |
-
2018
- 2018-10-10 CN CN201811177024.9A patent/CN110010502B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101282594A (zh) * | 2008-04-10 | 2008-10-08 | 苏州敏芯微电子技术有限公司 | 具有双面贴装电极的微机电传声器的封装结构 |
US20170186679A1 (en) * | 2012-11-15 | 2017-06-29 | Amkor Technology, Inc. | Semiconductor Device Package and Manufacturing Method Thereof |
CN104022046A (zh) * | 2014-06-13 | 2014-09-03 | 中国科学院上海微***与信息技术研究所 | 基于带状吸气剂的混合晶圆级真空封装方法及结构 |
CN106783847A (zh) * | 2016-12-21 | 2017-05-31 | 中国电子科技集团公司第五十五研究所 | 针对射频微***器件的三维键合堆叠互连集成制造方法 |
CN108083223A (zh) * | 2018-01-15 | 2018-05-29 | 杭州臻镭微波技术有限公司 | 一种硅基三维异构集成的射频微***及其制造方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110729202A (zh) * | 2019-09-27 | 2020-01-24 | 浙江大学 | 一种三维异构模组焊接方法 |
CN112687617A (zh) * | 2020-12-24 | 2021-04-20 | 中国电子科技集团公司第十三研究所 | 绝缘子针的制备方法及绝缘子针 |
CN112687617B (zh) * | 2020-12-24 | 2022-07-22 | 中国电子科技集团公司第十三研究所 | 绝缘子针的制备方法及绝缘子针 |
WO2023272641A1 (zh) * | 2021-06-30 | 2023-01-05 | 深南电路股份有限公司 | 一种转接板及其制作方法、电路板组件 |
US11856702B2 (en) | 2021-06-30 | 2023-12-26 | Shennan Circuits Co., Ltd. | Adapter board, method for manufacturing the same and circuit board assembly using the same |
Also Published As
Publication number | Publication date |
---|---|
CN110010502B (zh) | 2021-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110010546B (zh) | 一种竖立放置射频模块的相变散热结构的制作工艺 | |
US11532575B2 (en) | Integrated antenna package structure and manufacturing method thereof | |
CN111293079B (zh) | 一种超厚转接板的制作方法 | |
CN110010502A (zh) | 一种射频芯片的***级封装工艺 | |
CN105826275A (zh) | 硅基多通道tr组件及设计方法 | |
CN110010500A (zh) | 一种高度集成的射频芯片***级封装工艺 | |
CN110010484A (zh) | 一种插孔式超深tsv互联的射频芯片***级封装工艺 | |
Carrillo-Ramirez et al. | A highly integrated millimeter-wave active antenna array using BCB and silicon substrate | |
CN110010556A (zh) | 一种金属做密闭壳体的射频芯片***级封装结构及工艺 | |
CN110010498A (zh) | 一种侧面散热的密闭型***级封装工艺 | |
CN110010476A (zh) | 一种***级封装结构中的新型电镀填孔工艺 | |
CN109473405A (zh) | 一种硅刻蚀通孔的扇出型晶圆级封装结构及其方法 | |
CN107359156B (zh) | 异质集成的硅基射频微***结构及其制作方法 | |
CN110010566A (zh) | 一种竖立放置的液冷散热射频结构及其制作方法 | |
CN110010480A (zh) | 一种晶圆级的射频芯片电磁屏蔽封装工艺 | |
CN110010486A (zh) | 一种密闭结构的***级射频芯片封装工艺 | |
CN111370316A (zh) | 一种六面包围嵌入式封装方法 | |
CN110010475B (zh) | 一种射频芯片***级封装的散热模块制作工艺 | |
CN110190376A (zh) | 一种天线结合液冷散热结构的射频***级封装模块及其制作方法 | |
CN110010504A (zh) | 一种具有电磁屏蔽功能的射频模块制作工艺 | |
CN110010487A (zh) | 一种立式焊接的射频芯片***级封装工艺 | |
CN110676214B (zh) | 一种金属填充弯管的垂直互联方法 | |
CN110010481A (zh) | 一种密闭型***级光电模块封装方式和工艺 | |
WO2019033608A1 (zh) | 雷达组件封装体及其制造方法 | |
US11784625B2 (en) | Packaging method and package structure for filter chip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |