TWI677055B - 磁性隨機存取記憶體之記憶胞、半導體裝置及製造磁性隨機存取記憶體 - Google Patents

磁性隨機存取記憶體之記憶胞、半導體裝置及製造磁性隨機存取記憶體 Download PDF

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Abstract

一種磁性隨機存取記憶體之記憶胞包含設置於第一金屬層與第二金屬層之間的多層。多層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。

Description

磁性隨機存取記憶體之記憶胞、半導體裝置及製造磁性隨機存取記憶體
本發明的實施例是有關於磁性隨機存取記憶體(magnetic random access memory；MRAM)裝置，且更特定言之，是關於形成有半導體裝置之基於磁性穿隧接面胞元之磁性RAM裝置。
MRAM提供可與揮發性靜態隨機存取記憶體(static random access memory；SRAM)相當的性能及可與揮發性動態隨機存取記憶體(dynamic random access memory；DRAM)相當的具有較低功率消耗之密度。相較於非揮發性記憶體(non-volatile memory；NVM)快閃記憶體，MRAM提供快得多的存取時間且隨時間推移遭受最低程度之劣化(degradation)，而快閃記憶體僅可重寫有限次數。MRAM胞元藉由包括被薄絕緣障壁隔開之兩個鐵磁性(ferromagnetic)層的磁性穿隧接面(magnetic tunneling iunction，MTJ)形成，且藉由在兩個鐵磁性層之間電子隧穿通過絕緣障壁來操作。
本發明實施例的一種磁性隨機存取記憶體之記憶胞，所述記憶胞包括設置於第一金屬層與第二金屬層之間的多層，其中所述多層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
本發明實施例的一種半導體裝置，包含具有多個磁性記憶胞的磁性隨機存取記憶體，其中：所述磁性記憶胞中之每一者包括設置於第一金屬層與第二金屬層之間的多層，且所述多層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
本發明實施例的一種製造磁性隨機存取記憶體的方法，所述方法包括：形成第一電極層；在所述第一電極層上方形成晶種層；在所述晶種層上方形成釘紮磁性層；在所述釘紮磁性層上方形成穿隧障壁層；在所述穿隧障壁上方形成自由磁性層；在所述自由磁性層上方形成罩蓋層；在所述罩蓋層上方形成擴散障壁層；以及在所述擴散障壁層上方形成第二電極層，其中：所述第一電極層、所述晶種層、所述擴散障壁層以及所述第二電極層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
10‧‧‧釘紮磁性層
15、135‧‧‧穿隧障壁層
20、140‧‧‧自由磁性層
30‧‧‧電流源
50‧‧‧MRAM陣列
100、255‧‧‧MTJ膜堆疊
101‧‧‧MTJ功能層
110‧‧‧第一電極層
115‧‧‧晶種層
120‧‧‧第一釘紮磁性層
125‧‧‧反鐵磁性層
130‧‧‧第二釘紮磁性層
145‧‧‧罩蓋層
150‧‧‧擴散障壁層
155‧‧‧第二電極層
201、202、203、204、205、206、207‧‧‧間隔物或障壁層
208‧‧‧基板
209、219‧‧‧通孔接點
210‧‧‧第一ILD層
213‧‧‧下部金屬佈線
215、217、300、1201、1202、1301、1302、1303、1304、1401、1402、1403‧‧‧層
220‧‧‧第一絕緣層
222‧‧‧通孔接點開口
225‧‧‧第二ILD層
227‧‧‧側壁間隔物層
230‧‧‧第三ILD層
230A‧‧‧介電材料層
235‧‧‧第一介電層
237‧‧‧第二介電層
240‧‧‧第三介電層
245‧‧‧導電接點
254‧‧‧底部電極
254A‧‧‧第一導電層
255A‧‧‧堆疊層
256‧‧‧頂部電極
256A‧‧‧第二導電層
BL‧‧‧位元線
D1‧‧‧凹陷量
Mc‧‧‧MTJ胞元
Mx‧‧‧下部金屬層
My‧‧‧上部金屬層
PL‧‧‧訊號線
SL‧‧‧固定電位
SW‧‧‧開關裝置
Tr‧‧‧電晶體
WL‧‧‧字元線
圖1A為根據本發明之實施例的MTJ MRAM胞元之示意圖。
圖1B為根據本發明之實施例的MTJ膜堆疊之示意性橫截面圖。
圖2A、圖2B及圖2C展示根據本發明之實施例的MTJ膜堆疊之磁性層之示意性橫截面圖。
圖3為根據本發明之另一實施例的MTJ膜堆疊之示意性橫截面圖。
圖4A及圖4B展示MTJ胞元之記憶體操作。
圖4C及圖4D展示MTJ胞元之記憶體操作。
圖5展示MRAM陣列。
圖6A、圖6B及圖6C展示根據本發明之實施例的包含MRAM之半導體裝置之連續製造製程的不同階段。
圖7A及圖7B展示根據本發明之實施例的包含MRAM之半導體裝置之連續製造製程的不同階段。
圖8A及圖8B展示根據本發明之實施例的包含MRAM之半導體裝置之連續製造製程的不同階段。
圖9A及圖9B展示根據本發明之實施例的包含MRAM之半導體裝置之連續製造製程的不同階段。
應理解，以下揭露內容提供用於實施本發明之不同構件的許多不同實施例或實例。下文描述組件及配置的特定實施例或 實例以簡化本發明。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，元件的尺寸並不限於所揭露之範圍或值，但可視裝置之製程條件及/或所要性質而定。此外，在以下描述中，在第二構件上方或第二構件上形成第一構件可包含其中第一構件與第二構件以直接接觸方式形成之實施例，且亦可包含其中額外構件可在第一構件與第二構件之間形成以使得第二構件與第一構件可不直接接觸之實施例。為簡單及清楚起見，各種構件可按不同比例任意地拉伸。在隨附圖式中，為簡化起見可省略一些層/構件。
另外，為了易於描述，在本文中可使用諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者的空間相對術語來描述一個元件或構件與其他元件或構件如在圖式中所示的關係。除了圖式中所描繪的定向以外，空間相對術語亦意欲涵蓋在使用或操作中裝置之不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述詞可同樣相應地進行解譯。另外，術語「由……製成」可意謂「包括」或「由……構成」。另外，在以下製造製程中，在所描述操作中/之間可存在一或多個額外操作，且可改變操作次序。在本發明中，除非另外描述，否則片語「A、B及C中之一者」意謂「A、B及/或C」(A、B、C、A及B、A及C、B及C，或A、B及C)，且並不意謂A中的一個元件、B中的一個元件以及C中的一個元件。
MRAM胞元包含多層之膜堆疊，所述多層包含磁性層。在一些MRAM裝置中，視磁性設計而定，可能需要將一或多個非 磁性間隔物層***磁性層之間以使磁性相互作用最佳化。MRAM胞元的膜堆疊常常遭受不良擴散問題的影響，其中來自晶種層及/或間隔物層之金屬可擴散至MTJ之功能層中，從而造成對磁性穿隧功能的不良影響。視膜堆疊設計中之擴散問題的嚴重程度而定，可能需要將一或多個擴散障壁層***至膜堆疊中以使不良擴散現象減至最少。另外，在MTJ MRAM胞元中，除了穿隧障壁層以外，膜堆疊內的每一層均需具有導電性以使讀取/寫入範圍最大化。
在此等要求下，適當地選擇用於晶種層、間隔物層及/或擴散障壁層之材料是至關重要的，所述材料可提供所要特定晶體結構以及定向，且不會破壞功能層之磁性相互作用。另外，晶種層、間隔物層以及擴散障壁層應為平坦的、非特定定向的(非晶形)、導電的以及非磁性的。
MTJ MRAM胞元之磁性穿隧功能視MTJ膜之特定晶體結構以及定向而定。為了具有MTJ膜之所要晶體結構以及定向，整個膜堆疊需要在平坦的非晶形導電性非磁性晶種層上生長。在各種材料當中，鉭(tantalum；Ta)最廣泛地用作晶種層，應其可容易地生長為平坦的非晶形層。然而，Ta也容易擴散至MTJ膜中，從而造成對磁性穿隧作用的不良影響。另外，諸如鉬(molybdenum；Mo)的非磁性間隔物層常常被用於MTJ膜中，但Mo膜亦呈現類似的不良擴散問題。
除了鉭(Ta)以及鉬(Mo)以外，鈷(cobalt；Co)、鉑(platinum；Pt)及/或鎳(nickel；Ni)也可用作晶種層或間隔物層，但其亦會擴散至MTJ膜的作為金屬氧化物層(例如MgO) 之穿隧障壁層中。此外，Ta可以與氧化物層內的氧反應，從而引起金屬氧化物晶體結構以及定向自所要狀態之變化。將經擴散的原子***至MgO晶格中亦會增加其中的應力，由此可導致在熱老化(thermal aging)後MgO晶格品質之劣化。
結晶磁性層生長自MgO層之晶格，或將其用作生長模板。因此，Ta、Mo、Co、Pt、Ni以及其他晶種層或間隔物層材料擴散至MTJ之穿隧障壁層中亦會妨礙相鄰磁性金屬層達成其所要晶體結構以及定向。
在本發明中，在磁性隨機存取記憶體的記憶胞中，記憶胞包含多層之膜堆疊，且多層中之至少一者包含銥(iridium)。更特定言之，晶種層、間隔物層以及擴散障壁層中之至少一者包含銥。
圖1A為根據本發明之實施例的MTJ MRAM胞元之示意圖。MTJ膜堆疊100設置於半導體裝置之下部金屬層Mx與上部金屬層My之間。下部金屬層Mx及上部金屬層My用於將半導體裝置中形成於基板上之不同層級處的一個元件連接至另一元件。另外，下部金屬層Mx耦接至開關裝置SW，所述開關裝置可由MOS FET形成，其包含(但不限於)平面式MOS FET、鰭式FET、閘極全環式(gate-all-around；GAA)FET，或任何其他開關裝置。開關裝置之控制端(例如FET之閘極端)耦接至字元線。在一些實施例中，開關裝置SW之末端中之一端耦接至下部金屬層Mx，且另一端耦接至作為固定電位(例如接地)的源極線。上部金屬層My耦接至位元線。在一些實施例中，開關裝置SW設置於上部金屬層My與位元線之間。
MTJ膜堆疊100包含耦接至下部金屬層Mx的第一電極層110以及耦接至上部金屬層My的第二電極層155。MTJ功能層101設置於第一電極層110與第二電極層155之間，如圖1B中所示。
MTJ功能層101包含第二釘紮磁性層(pinned magnetic layer)130、自由磁性層140以及由非磁性材料製成且設置於第二釘紮磁性層130與自由磁性層140之間的穿隧障壁層135。自由磁性層140以及第二釘紮磁性層130包含一或多種可分別以磁性方式定向之鐵磁性材料。自由磁性層140的磁性定向經設置可藉由曝露於外部磁場而改變或旋轉。第二釘紮磁性層130經設置可使得其磁性定向固定且將不會對典型磁場作出響應。在一些實施例中，自由磁性層140之厚度在約0.8奈米至約1.5奈米範圍內。在一些實施例中，第二釘紮磁性層130之厚度在約0.8奈米至約2.0奈米範圍內。
穿隧障壁層135包含能夠在較低電位下使自由磁性層140與第二釘紮磁性層130電性隔離並且能夠在較高電位下經由電子穿隧傳導電流的相對較薄的氧化物層。在一些實施例中，穿隧障壁層135由氧化鎂(magnesium oxide；MgO)製成，厚度在約0.5奈米至約1.2奈米範圍內。
MTJ功能層101更包含反鐵磁性(antiferromagnetic)層125，如圖1B中所示。反鐵磁性層125用於固定第二釘紮磁性層130之磁性定向。反鐵磁性層125包含釘(ruthenium；Ru)或任何其他合適的反鐵磁性材料。在一些實施例中，反鐵磁性層125的厚度在約0.4奈米至約1.0奈米範圍內。
MTJ功能層101更包含第一釘紮磁性層120，所述第一釘紮磁性層包含一或多種磁性材料，如圖1B中所示。
第二釘紮磁性層130包含多層的磁性材料。在一些實施例中，如圖2A中所示，第二釘紮磁性層130包含四個層1301、層1302、層1303以及層1304。其中層1304與穿隧障壁層135接觸。層1301與反鐵磁性層125接觸。在一些實施例中，層1301(最底層)包含鈷(Co)及鉑(Pt)之多層結構。在一些實施例中，鈷層的厚度在約0.3奈米至約0.6奈米範圍內，且鉑層的厚度在約0.2奈米至約0.5奈米範圍內。鈷層的厚度可與鉑層相同或大於鉑層。在一些實施例中，鈷層以及鉑層交替地堆疊以使得層1301的總厚度在約2.0奈米至約5.0奈米範圍內。層1302包含厚度在約0.4奈米至約0.6奈米範圍內的鈷層。在某些實施例中，層1301為如上文所闡述的鈷層，且層1302為如上文所闡述的多層鈷層和鉑層。在本發明中，「元素」層通常意謂所述「元素」之含量大於99%。
層1303為間隔物層。在一些實施例中，間隔物層1303的厚度在約0.2奈米至約0.5奈米範圍內。層1304為鈷鐵硼(cobalt iron boron；CoFeB)層、鈷/鈀(cobalt/palladium；CoPd)層及/或鈷鐵(cobalt iron；CoFe)層。
在一些實施例中，層1304的厚度在約0.8奈米至約1.5奈米範圍內。
第一釘紮磁性層120包含多層磁性材料。在一些實施例中，如圖2B中所示，第一釘紮磁性層120包含兩個層1201以及1202，其中層1202與反鐵磁性層125接觸。在一些實施例中，層 1201包含鈷(Co)及鉑(Pt)之多層結構。在一些實施例中，鈷層的厚度在約0.3奈米至約0.6奈米範圍內，且鉑層的厚度在約0.2奈米至約0.5奈米範圍內。鈷層的厚度可與鉑層相同或大於鉑層。在一些實施例中，鈷層以及鉑層交替地堆疊以使得層1201的總厚度在約5.0奈米至約10.0奈米範圍內。層1202包含厚度在約0.4奈米至約0.6奈米範圍內的鈷層。
在一些實施例中，自由磁性層140包含鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層，所述自由磁性層的厚度在約1.0奈米至約2.0奈米範圍內。在其他實施例中，自由磁性層140包含多層的磁性材料。在一些實施例中，如圖2C中所示，自由磁性層140包含三個層1401、層1402以及層1403，其中層1401與穿隧障壁層135接觸。在一些實施例中，層1401以及層1403為鈷鐵硼(CoFeB)層、鈷/鈀(CoPd)層及/或鈷鐵(CoFe)層，所述層的厚度在約1.0奈米至約2.0奈米範圍內。層1402為間隔物層。在一些實施例中，間隔物層1402的厚度在約0.2奈米至約0.6奈米範圍內。
MTJ功能層101更包含形成於第一電極層110上之晶種層115、形成於自由磁性層140上之罩蓋層145、形成於罩蓋層145上之擴散障壁層150，如圖1B中所示。在一些實施例中，罩蓋層145由諸如氧化鎂或氧化鋁的介電材料製成，並且厚度在約0.5奈米至約1.5奈米範圍內。第一電極層110由諸如金屬的導電材料製成，以減小第一釘紮磁性層120尤其針對程式化(programing)的電阻。第二電極層155亦由諸如金屬的導電材料製成，以減小讀取期間的電阻率。
在本發明實施例中，第一電極層110、晶種層115、擴散障壁層150、第二電極層155、間隔物層1303以及間隔物層1402中之至少一者包含銥(Ir)。在某些實施例中，第一電極層110、晶種層115、擴散障壁層150以及第二電極層155中之至少一者包含銥(Ir)。含銥層可為由以下所構成的族群中選出之一者：銥層、氧化銥(iridium oxide)層、銥層及氧化銥層之雙層結構、氮化銥-鈦(iridium-titanium nitride)層、銥層及鉭層之雙層結構以及銥與鉭的二元合金(binary alloy)層。
此等含銥材料具有獨特特徵。舉例而言，銥以及銥與鉭之二元合金具有形成超平滑表面形態的自然傾向，具有極高導電率，並且是非磁性的。另外，銥以及銥與鉭之二元合金可形成為非晶形層。此外，銥-鉭次氧化物為具有顯著導電性的導體或半導體。氧化銥為導電且緻密的材料，並且即使形成於薄層(例如小於1.0奈米)中仍具有高擴散障壁特性。另外，銥層及/或氧化銥層可容易地整合至半導體CMOS製程中。另外，含銥材料通常具有穩定的化學及物理特性，具有化學惰性以及抗腐蝕性。
在一些實施例中，晶種層115包含銥層及/或銥與鉭之二元合金層。晶種層115用於生長第一釘紮磁性層120，且通常需要具有平滑表面形態、較高導電率且要求實質上不擴散至釘紮磁性層120中。在一些實施例中，晶種層115的厚度在約0.5奈米至約20奈米範圍內，且在其他實施例中在約1.0奈米至約10奈米範圍內。晶種層115在一些實施例中為非晶形的。
在一些實施例中，擴散障壁層150包含銥層及/或銥與鉭之二元合金層。MTJ膜堆疊的擴散障壁層通常需要具有超平滑表 面形態及高導電率，且需要實質上對減輕擴散問題有效。另外，擴散障壁層亦應對較低程度之氧化反應具耐受性而不顯著衰退其導電性。在一些實施例中，擴散障壁層150的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。
在一些實施例中，間隔物層1303及/或間隔物層1402包含銥層及/或銥與鉭之二元合金層。MTJ膜堆疊的間隔物層通常需要具有超平滑表面形態及較高導電率，且需要實質上沒有擴散問題。另外，間隔物層亦應對較低程度之氧化反應具耐受性而不顯著衰退其導電性。在一些實施例中，間隔物層1303及/或間隔物層1402之厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。
在某些實施例中，包含前述含銥層的一或多個額外擴散障壁層及/或間隔物層可***以下層當中的任何兩個相鄰層之間：第一電極層110、晶種層115、第一釘紮磁性層120、反鐵磁性層125、第二釘紮磁性層130、穿隧障壁層135、自由磁性層140、罩蓋層145、擴散障壁層150以及第二電極層155。
舉例而言，在一些實施例中，如圖3中所示，間隔物或障壁層201***晶種層115與第一釘紮磁性層120之間。當晶種層115由鉭(Ta)、鉬(Mo)、鈷(Co)、鎳(Ni)、釕(Ru)以及鉑(Pt)中的一或多個製成時，間隔物或障壁層201可防止Ta、Mo、Co、Ni、Ru及/或Pt擴散至第一釘紮磁性層120中。在某些實施例中，間隔物或障壁層201包含由以下所構成的族群中選出的至少一者：銥層以及銥與鉭之二元合金層。在一些實施例中， 間隔物或障壁層201的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。當晶種層115包括含銥層時，間隔物或障壁層201可為非必要的。
在一些實施例中，如圖3中所示，間隔物或障壁層204***第二釘紮磁性層130與穿隧障壁層135之間。間隔物或障壁層204可防止包含於第二釘紮磁性層130中的Co、Fe及/或Ta擴散至穿隧障壁層135中。在某些實施例中，間隔物或障壁層204包含由銥層以及銥與鉭之二元合金層所構成的族群中選出之至少一者。在一些實施例中，間隔物或障壁層204的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。
類似地，在一些實施例中，間隔物或障壁層205***於穿隧障壁層135與自由磁性層140之間。間隔物或障壁層205可防止包含於自由磁性層140中的Co、Fe及/或Ta擴散至穿隧障壁層135中。在某些實施例中，間隔物或障壁層205包含由銥層以及銥與鉭之二元合金層所構成的族群中選出之至少一者。在一些實施例中，間隔物或障壁層205的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。
在一些實施例中，間隔物或障壁層206***於自由磁性層140與罩蓋層145之間。在某些實施例中，罩蓋層145由氧化鎂或氧化鋁製成。間隔物或障壁層206可防止包含於自由磁性層140中的Co、Fe及/或Ta擴散至罩蓋層145中。在某些實施例中，間隔物或障壁層206包含由銥層以及銥與鉭之二元合金層所構成的族群中選出之至少一者。在一些實施例中，間隔物或障壁層206 的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。
在一些實施例中，間隔物或障壁層207***於罩蓋層145與擴散障壁層150之間。在某些實施例中，擴散障壁層150由鉭或其他材料製成。間隔物或障壁層207可防止包含於擴散障壁層150中的Ta擴散至罩蓋層145中。在某些實施例中，間隔物或障壁層207包含由銥層以及銥與鉭之二元合金層所構成的族群中選出之至少一者。在一些實施例中，間隔物或障壁層207的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。當擴散障壁層150包括含銥層時，間隔物或障壁層207可為非必要的。
在其他實施例中，間隔物或障壁層202***於第一釘紮磁性層120與反鐵磁性層125之間，如圖3中所示。在某些實施例中，間隔物或障壁層202包含由銥層以及銥與鉭之二元合金層所構成的族群中選出之至少一者。在一些實施例中，間隔物或障壁層202的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。
在其他實施例中，間隔物或障壁層203***於反鐵磁性層125與第二釘紮磁性層130之間，如圖3中所示。在某些實施例中，間隔物或障壁層203包含由銥層以及銥與鉭之二元合金層所構成的族群中選出之至少一者。在一些實施例中，間隔物或障壁層203的厚度在約0.1奈米至約10奈米範圍內，且在其他實施例中在約0.5奈米至約5.0奈米範圍內。
間隔物或障壁層202以及間隔物或障壁層203可進一步 防止可包含於第一電極層110、晶種層115、第一釘紮磁性層120及/或反鐵磁性層125中的Ta、Mo、Co、Ni、Ru及/或Pt擴散至穿隧障壁層135中。
在一些實施例中，第一電極層110以及第二電極層155中之至少一者包含由以下所構成的族群中選出之一者：銥層、氧化銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層以及銥與鉭之二元合金層。第一電極層110形成於由例如Cu、Al、W、Co、Ni及/或其合金製成的下部金屬層Mx上。由例如Cu、Al、W、Co、Ni及/或其合金製成的上部金屬層My形成於第二電極層155上。當第一電極層110以及第二電極層155不包括含銥層時，第一電極層110包含Ta、Pt、Au、Cr以及TiN中之一或多者，且第二電極層155包含Ru、Au、Cr以及Ta中之一或多者。
含銥層可藉由以下形成：物理氣相沈積(physical vapor deposition；PVD)；分子束磊晶法(molecular beam epitaxy；MBE)；脈衝雷射沈積(pulsed laser deposition；PLD)；原子層沈積(atomic layer deposition；ALD)；電子束(electron beam；e-beam)磊晶法；化學氣相沈積(chemical vapor deposition；CVD)或衍生CVD方法，所述衍生CVD方法更包括低壓CVD(low pressure CVD；LPCVD)、超高真空CVD(ultrahigh vacuum CVD；UHVCVD)、減壓CVD(reduced pressure CVD；RPCVD)或其任何組合；或任何其他適合的膜沈積方法。釘紮磁性層、自由磁性層以及反鐵磁性層亦可藉由CVD、PVD或ALD或任何其他適合的膜沈積方法形成。穿隧障壁層亦可藉由CVD、PVD或ALD或任何其他適合的膜沈積方法形成。第一電極層以及第二電極層亦可藉由CVD、 PVD、ALD或電鍍或任何其他適合的膜沈積方法形成。
在一些實施例中，第一電極層110形成於已圖案化的下部金屬層Mx上，晶種層115形成於第一電極層110上，第一釘紮磁性層120形成於晶種層115上，反鐵磁性層125形成於第一釘紮磁性層120上，第二釘紮磁性層130形成於反鐵磁性層125上，穿隧障壁層135形成於第二釘紮磁性層130上，自由磁性層140形成於穿隧障壁層135上，罩蓋層145形成於自由磁性層140上，擴散障壁層150形成於罩蓋層145上，且第二電極層155形成於擴散障壁層150上。執行一或多個微影以及蝕刻操作，以將堆疊層圖案化成用於各記憶胞的MTJ膜堆疊。在其他實施例中，記憶胞之溝渠形成於介電層中，且MTJ膜形成於所述溝渠中。
在一些實施例中，MRAM胞元形成於設置於基板上方的介電材料上方。在一些實施例中，基板包含矽(Si)或其他適合的半導體材料。電晶體、驅動器電路、邏輯電路或任何其他電子裝置由半導體材料形成且與MRAM胞元整合。
圖4A至圖4D展示MTJ胞元之記憶體操作。如圖4A至圖4D中所示，MTJ胞元包含釘紮磁性層10、穿隧障壁層15以及自由磁性層20。釘紮磁性層10對應於圖1B之第二釘紮磁性層130，或第一釘紮磁性層120、反鐵磁性層125以及第二釘紮磁性層130之組合。穿隧障壁層15對應於圖1B之穿隧障壁層135，且自由磁性層20對應於圖1B之自由磁性層140。在圖4A至圖4D中，省略剩餘層。電流源30串聯耦接至MTJ結構。
在圖4A中，釘紮磁性層10以及自由磁性層20以磁性方式沿相反方向定向。在一些實施例中，釘紮磁性層10以及自由 磁性層20之自旋方向平行於膜堆疊方向(垂直於膜表面)。在圖4B中，釘紮磁性層10以及自由磁性層20以磁性方式在相同方向上定向。在其他實施例中，釘紮磁性層10以及自由磁性層20之旋轉方向垂直於膜堆疊方向(平行於膜表面)，如圖4C及圖4D中所示。在圖4C中，釘紮磁性層10以及自由磁性層20以磁性方式在相反方向上定向，而在圖4D中，釘紮磁性層10以及自由磁性層20以磁性方式在相同方向上定向。
若電流源30迫使相同電流值IC流過MTJ胞元，則會發現在圖4A(或圖4C)之情況下的胞元電壓V1大於在圖4B(或圖4D)之情況下的胞元電壓V2，此是因為圖4A(或圖4C)中所示之相反定向的MTJ胞元之電阻大於圖4B(或圖4D)中所示之相同定向的MTJ胞元之電阻。二元邏輯資料(「0」以及「1」)可儲存於MTJ胞元中並且基於胞元定向以及所得電阻來擷取。另外，由於所儲存資料不需要儲存能量源，因此胞元為非揮發性的。
圖5展示MRAM陣列50。各記憶胞包含MTJ胞元Mc以及電晶體Tr，諸如MOS FET。電晶體Tr之閘極耦接至字元線WL且電晶體Tr之汲極(或源極)耦接至MTJ胞元Mc的一端，且MTJ胞元的另一端耦接至位元線BL。另外，用於程式化之訊號線PL鄰近於MTJ胞元。
藉由宣告(assert)胞元的字元線、使讀取電流經過胞元的位元線BL，以及隨後量測位元線BL上的電壓來讀取記憶胞。舉例而言，為了讀取目標MTJ胞元之狀態，字元線WL經宣告以開啟電晶體Tr。目標MTJ胞元之自由磁性層由此藉由電晶體Tr耦接至固定電位SL，例如接地。接著，將讀取電流強加於位元 線BL上。由於只有給定的讀取電晶體Tr開啟，因此讀取電流流經目標MTJ胞元至接地。接著量測位元線BL之電壓以測定目標MTJ胞元的狀態(「0」或「1」)。在一些實施例中，如圖5中所示，各MTJ胞元具有一個讀取電晶體Tr。因此，此類型之MRAM架構稱為1T1R。在其他實施例中，將兩個電晶體指派給一個MTJ胞元，從而形成2T1R系統。可採用其他胞元陣列組態。
圖6A至圖9B展示根據本發明的實施例之包含MRAM之半導體裝置之連續製造製程的不同階段。應瞭解，可在圖6A至圖9B中所示的製程之前、期間及之後提供額外操作，且針對方法的額外實施例，可替換或去除下文所描述的操作中之一些。與圖1A至圖5中所描述的前述實施例相同或類似的材料、組態、尺寸及/或製程可用於以下實施例中，且可省略其詳細解釋。
如圖6A中所示，下部金屬佈線213形成於基板208上方之第一ILD層210中。在一些實施例中，在下部金屬佈線213下提供通孔接點209。接著，如圖6B中所示，作為蝕刻終止層的第一絕緣層220形成於圖6A之結構上方，且第二ILD層225形成於所述第一絕緣層220上方。另外，如圖6B中所示，藉由使用一或多個微影以及蝕刻操作，以形成通孔接點開口222來暴露出下部金屬佈線213之上表面。隨後，形成包含層215及層217的通孔接點219，如圖6C中所示。執行一或多個膜形成操作，諸如CVD、包含濺鍍之PVD、ALD、化學電鍍及/或電鍍，且執行平坦化操作，諸如CMP，以製造通孔接點219。
接著，如圖7A中所示，依序形成作為底部電極254的第一導電層254A、作為MTJ膜堆疊255的堆疊層255A以及作為 頂部電極256的第二導電層256A。在一些實施例中，作為硬罩幕(hard mask)的層300進一步形成於第二導電層256A上。
如上文所闡述，第一導電層254A及/或作為MTJ膜堆疊255的堆疊層255A的一或多個層包含銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層中之一者。第一導電層254A、堆疊層255A以及第二導電層256A可藉由以下形成：包含濺鍍之物理氣相沈積(PVD)；分子束磊晶法(MBE)；脈衝雷射沈積(PLD)；原子層沈積(ALD)；電子束(e-beam)磊晶法；化學氣相沈積(CVD)或衍生CVD方法，所述衍生CVD方法更包括低壓CVD(LPCVD)、超高真空CVD(UHVCVD)、減壓CVD(RPCVD)、電鍍或其任何組合；或任何其他適合的膜沈積方法。
藉由使用一或多個微影以及蝕刻操作，將圖7A中所示之膜堆疊圖案化成包含底部電極254、MTJ膜堆疊255以及頂部電極256的MRAM胞元結構，如圖7B中所示。在一些實施例中，在圖案化第二導電層256A、堆疊層255A以及第一導電層254A之後，第二ILD層225部分地凹陷。在一些實施例中，凹陷量D1在約1奈米至約30奈米範圍內。
隨後，如圖8A中所示，形成側壁間隔物層227以覆蓋MRAM胞元結構。側壁間隔物層227可藉由CVD、PVD或ALD或任何其他適合的膜沈積方法形成。在一些實施例中，側壁間隔物層227在小於約150℃，諸如約100℃至約150℃的低溫範圍下藉由CVD、PVD或ALD形成。當側壁間隔物層227在諸如約200℃至約300℃(或高於300℃)的較高溫度範圍下形成時，膜形成 製程可能對MTJ膜堆疊255造成損壞。如圖8A中所示，側壁間隔物層227共形地形成。在一些實施例中，側壁間隔物層227包含多層不同絕緣材料。
接著，如圖8B中所示，形成作為第三ILD層230的介電材料層230A以完全覆蓋側壁間隔物層227。在一些實施例中，作為平坦化操作，在介電材料層230A上執行回蝕操作，且接著執行CMP操作。
隨後，如圖9A中所示，在平坦化操作之後形成包含第一介電層235、第二介電層237以及第三介電層240的第四ILD層。第四ILD層之介電層可藉由CVD、PVD或ALD或其他適合的膜形成方法形成。在一些實施例中，雖然可利用任何可接受的方法，但第三介電層240藉由諸如CVD、流動式CVD(flowable CVD；FCVD)或旋塗玻璃(spin-on-glass)方法等方法形成。隨後，執行平坦化製程，諸如化學機械研磨(chemical mechanical polishing；CMP)及/或回蝕製程，或其類似製程。
接著，如圖9B中所示，藉由使用一或多個微影以及蝕刻操作以形成接點開口，且所述接點開口填充有導電材料以便形成接觸暴露的頂部電極256的導電接點245。
應瞭解，圖9B中所示之裝置進行其他半導體製程以形成諸如互連金屬層、介電層、鈍化層等的不同構件。
應瞭解，本文中未必已論述所有優點，沒有特定優點對於所有實施例或實例為所需的，且其他實施例或實例可提供不同優點。
舉例而言，在本揭露中，由於一或多個含銥層用於或插 入於磁性穿隧接面MRAM胞元中，因此有可能防止金屬元素自晶種層、釘紮磁性層、自由磁性層、反鐵磁性層及/或電極層擴散至穿隧障壁層中。另外，由於含銥層具有平滑表面形態，因此含銥晶種層可改進形成於其上之釘紮磁性層的特性。
根據本發明的態樣，磁性隨機存取記憶體之記憶胞包含設置於第一金屬層與第二金屬層之間的多層。所述多層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。在前述及以下實施例中之一或多者中，多層包含由導電材料製成的第一電極層和第二電極層，所述多層之剩餘層設置在第一電極層與第二電極層之間。在前述及以下實施例中之一或多者中，第一電極層以及第二電極層中之至少一者包含銥。在前述及以下實施例中之一或多者中，第一電極層及第二電極層中之至少一者包含由以下所構成的族群中選出之至少一者：銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。在前述及以下實施例中之一或多者中，多層包含設置於第一電極層上方之晶種層，且晶種層包含由以下所構成的族群中選出之至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭之二元合金層。在前述及以下實施例中之一或多者中，多層包含設置於晶種層上方之釘紮磁性層、由非磁性材料製成且設置於釘紮磁性層上方之穿隧障壁層、設置於穿隧障壁層上方之自由磁性層以及設置於自由磁性層上方之擴散障壁層，且擴散障壁層包含由以下所構成的族群中選出的至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。在前述及以下 實施例中之一或多者中，釘紮磁性層包含第一磁性層及第二磁性層以及設置於第一磁性層與第二磁性層之間的反鐵磁性層。在前述及以下實施例中之一或多者中，多層更包含由非磁性材料製成且設置於自由磁性層與擴散障壁層之間的罩蓋層。在前述及以下實施例中之一或多者中，穿隧障壁層以及罩蓋層由氧化鎂製成。
根據本發明的另一態樣，磁性隨機存取記憶體之記憶胞包含多層。多層包含第一電極層、設置於第一電極層上方之晶種層、設置於晶種層上方之第一釘紮磁性層、設置於第一釘紮磁性層上方之反鐵磁性層、設置於反鐵磁性層上方之第二釘紮磁性層、由非磁性材料製成且設置於第二釘紮磁性層上方之穿隧障壁層、設置於穿隧障壁層上方之自由磁性層、由非磁性材料製成且設置於自由磁性層上方之罩蓋層、設置於罩蓋層上方之擴散障壁層以及設置於擴散障壁層上方之第二電極層。至少一個包含銥的含銥層或銥層設置於自晶種層至擴散障壁層的任何兩個相鄰層之間。在前述及以下實施例中之一或多者中，至少一個含銥層的厚度在0.1奈米至5.0奈米範圍內。在前述及以下實施例中之一或多者中，自晶種層至擴散障壁層的層均不含銥。
根據本發明之另一態樣，半導體裝置包含具有多個磁性記憶胞的磁性隨機存取記憶體(MRAM)。磁性記憶胞中之每一者包括設置於第一金屬層與第二金屬層之間的多層。所述多層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。在前述及以下實施例中之一或多者中，多層包含由導電材料製成的第一電極層和第二電極層，所述多層之 剩餘層設置在第一電極層與第二電極層之間，且第一電極層及第二電極層中之至少一者包含由以下所構成的族群中選出之至少一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。在前述及以下實施例中之一或多者中，多層包含由導電材料製成的第一電極層和第二電極層，所述多層之剩餘層設置在第一電極層與第二電極層之間，剩餘層包含設置於第一電極層上方之晶種層，且晶種層包含由以下所構成的族群中選出之至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。在前述及以下實施例中之一或多者中，多層包含由導電材料製成的第一電極層和第二電極層，所述多層之剩餘層設置在第一電極層與第二電極層之間，剩餘層包含設置於第一電極層上方之晶種層、設置於晶種層上方之釘紮磁性層、設置於釘紮磁性層上方之穿隧障壁層、設置於穿隧障壁層上方之自由磁性層以及設置於自由磁性層上方之擴散障壁層，且擴散障壁層包含由以下所構成的族群中選出的至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。在前述及以下實施例中之一或多者中，釘紮磁性層包含第一磁性層及第二磁性層以及設置於第一磁性層與第二磁性層之間的反鐵磁性層。在前述及以下實施例中之一或多者中，多層更包含設置於自由磁性層與擴散障壁層之間的罩蓋層。在前述及以下實施例中之一或多者中，多層包含第一電極層、設置於第一電極層上方之晶種層、設置於晶種層上方之第一釘紮磁性層、設置於第一釘紮磁性層上方之反鐵磁性層、設置於反鐵磁性層上方之第二釘紮磁性層、由非磁性材料製成且設置於第二釘紮磁性層上方之穿隧障壁層、設置 於穿隧障壁層上方之自由磁性層、由非磁性材料製成且設置於自由磁性層上方之罩蓋層、設置於罩蓋層上方之擴散障壁層以及設置於擴散障壁層上方之第二電極層，且至少一個包含銥的含銥層或銥層設置於自晶種層至擴散障壁層的任何兩個相鄰層之間。
根據本發明之另一態樣，在製造磁性隨機存取記憶體的方法中，形成第一電極層。晶種層形成於第一電極層上方。釘紮磁性層形成於晶種層上方。穿隧障壁層形成於釘紮磁性層上方。自由磁性層形成於穿隧障壁上方。罩蓋層形成於自由磁性層上方。擴散障壁層形成於罩蓋層上方。第二電極層形成於擴散障壁層上方。第一電極層、晶種層、擴散障壁層以及第二電極層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
前文概述若干實施例或實例的構件，使得熟習此項技術者可較好地理解本發明之態樣。熟習此項技術者應理解，熟習此項技術者可容易使用本發明作為設計或修改用於實現本文中所引入的實施例或實例之相同目的及/或達成相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本發明的精神以及範疇，且其可在不脫離本發明的精神以及範疇的情況下在本文中作出各種改變、替代以及更改。

Claims (12)

  1. 一種磁性隨機存取記憶體之記憶胞，所述記憶胞包括設置於第一金屬層與第二金屬層之間的多層，其中所述多層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
  2. 如申請專利範圍第1項所述之記憶胞，其中所述多層包含由導電材料製成的第一電極層和第二電極層，所述多層之剩餘層設置在所述第一電極層與所述第二電極層之間。
  3. 如申請專利範圍第2項所述之記憶胞，其中：所述多層包含設置於所述第一電極層上方之晶種層，且所述晶種層包含由以下所構成的族群中選出之至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
  4. 如申請專利範圍第3項所述之記憶胞，其中：所述多層包含設置於所述晶種層上方之釘紮磁性層、由非磁性材料製成且設置於所述釘紮磁性層上方之穿隧障壁層、設置於所述穿隧障壁層上方之自由磁性層以及設置於所述自由磁性層上方之擴散障壁層，且所述擴散障壁層包含由以下所構成的族群中選出之至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
  5. 如申請專利範圍第4項所述之記憶胞，其中所述釘紮磁性層包含第一磁性層及第二磁性層以及設置於所述第一磁性層與所述第二磁性層之間的反鐵磁性層。
  6. 如申請專利範圍第1項所述之記憶胞，其中：所述多層包含第一電極層、設置於所述第一電極層上方之晶種層、設置於所述晶種層上方之第一釘紮磁性層、設置於所述第一釘紮磁性層上方之反鐵磁性層、設置於所述反鐵磁性層上方之第二釘紮磁性層、由非磁性材料製成且設置於所述第二釘紮磁性層上方之穿隧障壁層、設置於所述穿隧障壁層上方之自由磁性層、由非磁性材料製成且設置於所述自由磁性層上方之罩蓋層、設置於所述罩蓋層上方之擴散障壁層以及設置於所述擴散障壁層上方之第二電極層，且至少一個包含銥的含銥層或銥層設置於自所述晶種層至所述擴散障壁層的任何兩個相鄰層之間。
  7. 一種半導體裝置，包含具有多個磁性記憶胞的磁性隨機存取記憶體，其中：所述磁性記憶胞中之每一者包括設置於第一金屬層與第二金屬層之間的多層，且所述多層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
  8. 如申請專利範圍第7項所述之半導體裝置，其中：所述多層包含由導電材料製成的第一電極層和第二電極層，所述多層之剩餘層設置在所述第一電極層與所述第二電極層之間，所述剩餘層包含設置於所述第一電極層上方之晶種層，且所述晶種層包含由以下所構成的族群中選出之至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭的二元合金。
  9. 如申請專利範圍第7項所述之半導體裝置，其中：所述多層包含由導電材料製成的第一電極層和第二電極層，所述多層之剩餘層設置在所述第一電極層與所述第二電極層之間，所述剩餘層包含設置於所述第一電極層上方之晶種層、設置於所述晶種層上方之釘紮磁性層、設置於所述釘紮磁性層上方之穿隧障壁層、設置於所述穿隧障壁層上方之自由磁性層以及設置於所述自由磁性層上方之擴散障壁層，且所述擴散障壁層包含由以下所構成的族群中選出之至少一者：銥層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
  10. 如申請專利範圍第9項所述之半導體裝置，其中所述釘紮磁性層包含第一磁性層及第二磁性層以及設置於所述第一磁性層與所述第二磁性層之間的反鐵磁性層。
  11. 如申請專利範圍第7項所述之半導體裝置，其中：所述多層包含第一電極層、設置於所述第一電極層上方之晶種層、設置於所述晶種層上方之第一釘紮磁性層、設置於所述第一釘紮磁性層上方之反鐵磁性層、設置於所述反鐵磁性層上方之第二釘紮磁性層、由非磁性材料製成且設置於所述第二釘紮磁性層上方之穿隧障壁層、設置於所述穿隧障壁層上方之自由磁性層、由非磁性材料製成且設置於所述自由磁性層上方之罩蓋層、設置於所述罩蓋層上方之擴散障壁層以及設置於所述擴散障壁層上方之第二電極層，且至少一個包含銥的含銥層或銥層設置於自所述晶種層至所述擴散障壁層的任何兩個相鄰層之間。
  12. 一種製造磁性隨機存取記憶體的方法，所述方法包括：形成第一電極層；在所述第一電極層上方形成晶種層；在所述晶種層上方形成釘紮磁性層；在所述釘紮磁性層上方形成穿隧障壁層；在所述穿隧障壁上方形成自由磁性層；在所述自由磁性層上方形成罩蓋層；在所述罩蓋層上方形成擴散障壁層；以及在所述擴散障壁層上方形成第二電極層，其中：所述第一電極層、所述晶種層、所述擴散障壁層以及所述第二電極層中之至少一者包含由以下所構成的族群中選出之一者：銥層、銥層及氧化銥層之雙層結構、氮化銥-鈦層、銥層及鉭層之雙層結構以及銥與鉭的二元合金層。
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