CN109753460A - 一种存储设备及存储*** - Google Patents

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    • G06F13/4063—Device-to-bus coupling
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Abstract

本发明实施例提供一种存储设备及存储***，存储设备的IO接口卡通过背板连接器安装在背板上，主控板设置有至少两个中央处理器，至少两个中央处理器的接口链路直接与背板连接，在该方式中，通过在主控板上设置多个CPU、使用这多个CPU的接口链路与IO接口卡连接，保证了一个主控板可以支持更多数量的IO接口卡，同时，由于CPU直接与IO接口卡连接，不需要设置PCIE桥片，解决了现有存储设备需要在CPU和IO接口卡之间加PCIE桥片导致的交换瓶颈的问题。

Description

一种存储设备及存储***
技术领域
本发明涉及存储领域，尤其涉及一种存储设备及存储***。
背景技术
在现有存储***中，为了支持更多的IO(Input Output，输入输出)接口，采用独立IO接口卡来提供对外IO接口，IO接口卡通过背板与控制板互联。
在实际应用中，由于存储设备需要支持标准机架安装，因此宽度最多为447mm，在这个尺寸限制下，一个存储设备一排最多可以布放16个IO接口卡，一个主控板最多可以支持8个IO接口卡。
如图1所示，现有主控板采用CPU(中央处理器)提供接口链路，现在主流的X86CPU一般有40个PCIE(PCI-Express，peripheral component interconnect express，高速串行计算机扩展总线标准)接口链路，而每个IO接口卡一般需要8个PCIE接口链路，如果需要支持8个IO接口卡的话就必须在CPU和IO接口卡之间加PCIE桥片。
在CPU和IO接口卡之间加PCIE桥片后，多个IO接口卡的流量需要经过PCIE桥片的集中调度后发给CPU，存在交换集中比问题，在流量大时会造成处理延时，形成交换瓶颈，影响***性能指标。
发明内容
本发明实施例提供了一种存储设备及存储***，以解决现有存储设备需要在CPU和IO接口卡之间加PCIE桥片导致的交换瓶颈的问题。
为实现上述目的，本发明实施例提供一种存储设备，包括：背板、设置在背板第一安装面的多个输入输出接口卡、以及设置在背板第二安装面的多个主控板，输入输出接口卡通过背板连接器安装在背板上；至少一个主控板设置有至少两个中央处理器，至少两个中央处理器的接口链路直接与背板连接。
本发明实施例还提供一种存储***，包括：安装机架，以及安装在安装机架上的本发明实施例提供的存储设备。
本发明的有益效果是：
根据本发明实施例提供的存储设备及存储***，存储设备的IO接口卡通过背板连接器安装在背板上，主控板设置有至少两个中央处理器，至少两个中央处理器的接口链路直接与背板连接，在该方式中，通过在主控板上设置多个CPU、使用这多个CPU的接口链路与IO接口卡连接，保证了一个主控板可以支持更多数量的IO接口卡，同时，由于CPU直接与IO接口卡连接，不需要设置PCIE桥片，解决了现有存储设备需要在CPU和IO接口卡之间加PCIE桥片导致的交换瓶颈的问题。
本发明其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本发明说明书中的记载变的显而易见。
附图说明
图1为现有存储设备的结构示意图。
图2为本发明实施例一提供的存储设备的结构示意图；
图3为本发明实施例二提供的存储设备的结构示意图；
图4为本发明实施例三提供的存储设备的结构示意图；
图5为本发明实施例提供的基础IO接口卡的示意图；
图6为本发明实施例提供的叠楼IO接口卡的示意图；
图7为本发明实施例提供的组合IO接口卡的示意图；
图8为本发明实施例提供的存储设备的第一种应用示意图；
图9为本发明实施例提供的存储设备的第二种应用示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例一：
为了解决现有存储设备需要在CPU和IO接口卡之间加PCIE桥片导致的交换瓶颈的问题，请参见图2，本实施例提供的存储设备，包括：背板21、设置在背板21第一安装面的多个输入输出接口卡22、以及设置在背板第二安装面的多个主控板23，输入输出接口卡22通过背板连接器安装在背板21上；至少一个主控板23设置有至少两个中央处理器231，至少两个中央处理器231的接口链路直接与背板21连接。
在一些实施例中，多个输入输出接口卡为16个输入输出接口卡，多个主控板为2个主控板；1个主控板通过背板连接器连接8个输入输出接口卡。
在一些实施例中，2个主控板都设置有至少两个中央处理器，至少两个中央处理器的接口链路总数不小于8个输入输出接口卡的接口链路总数。
在一些实施例中，至少两个中央处理器的规格相同。
在一些实施例中，如图3所示，至少两个中央处理器为2个中央处理器。
在一些实施例中，如图9所示，多个输入输出接口卡由多个组合输入输出接口卡形成，组合输入输出接口卡包括至少两个输入输出接口卡。
在一些实施例中，如图7所示，组合输入输出接口卡内的输入输出接口卡共用一个背板连接器连接背板。
在一些实施例中，如图7所示，组合输入输出接口卡包括基础输入输出接口卡和叠楼输入输出接口卡，基础输入输出接口卡设置有背板连接器，叠楼输入输出接口卡通过基础输入输出接口卡的背板连接器连接背板。
在一些实施例中，如图5及6所示，基础输入输出接口卡包括第一输入输出接口、第一输入输出处理芯片、第一子卡连接器及背板连接器，背板连接器通过第一接口链路连接第一输入输出处理芯片，通过第二接口链路连接第一子卡连接器；叠楼输入输出接口卡包括第二输入输出接口、第二输入输出处理芯片及第二子卡连接器；第二子卡连接器与第一子卡连接器连接。
同时，本发明还提供了一种存储***，其包括：安装机架，以及安装在安装机架上的本发明实施例提供的存储设备。
在本实施例中，存储设备的IO接口卡通过背板连接器安装在背板上，主控板设置有至少两个中央处理器，至少两个中央处理器的接口链路直接与背板连接，在该方式中，通过在主控板上设置多个CPU、使用这多个CPU的接口链路与IO接口卡连接，保证了一个主控板可以支持更多数量的IO接口卡，同时，由于CPU直接与IO接口卡连接，不需要设置PCIE桥片，解决了现有存储设备需要在CPU和IO接口卡之间加PCIE桥片导致的交换瓶颈的问题。
现结合具体的运用场景对本发明做进一步的说明。
实施例二：
在本实施例中，以IO接口卡为常规接口卡为例，如图3所示的平面图可知，本实施例提供的存储设备包括背板、设置在背板第一安装面的16个IO接口卡、以及设置在背板第二安装面的2个主控板，图3为存储设备的平面图，有一半数量的IO接口卡和主控板看不到，主控板设置有两个CPU，两个CPU 231的接口链路直接与背板连接。该方式兼容现有的IO接口卡。
实施例三：
在本实施例中，以IO接口卡为本发明提供的改进后的IO接口卡为例，如图4所示的平面图可知，本实施例提供的存储设备包括背板、设置在背板第一安装面的8个组合IO接口卡、以及设置在背板第二安装面的2个主控板，图4为存储设备的平面图，有一半数量的IO接口卡和主控板看不到，主控板设置有两个CPU，两个CPU 231的接口链路直接与背板连接，该方式可以节省一半数量的背板连接器。
具体的，如图9所示，主控板上布放两路CPU1和CPU2，其中，必须配置CPU1生效，CPU2可以根据需求选择是否生效。
CPU1将其PCIE设备按照X8的方式通过背板均分给4路IO接口卡，对于这种只使用CPU1的PCIE链路的IO接口卡，本发明称为基础IO接口卡；CPU2将其PCIE设备按照X8的方式均分给4路IO接口卡，这4路IO接口卡设计成可以安装在基础IO接口卡上的子卡，对于这种只和CPU2的PCIE连接的IO接口卡，本发明称为叠楼IO接口卡；叠楼IO接口卡***基础IO接口卡后组合为一个提供2组IO端口的IO卡，对于这种IO接口卡，本发明称为组合IO卡。
这样，当控制板同时配置CPU1和CPU2生效时，且配置组合IO卡时一个主控板最多可对外提供8块IO卡的接口。
如图5所示，基础IO接口卡配置背板连接器，支持2路X8PCIE链路，其中一路X8PCIE连接到基础IO接口卡上的IO处理芯片，IO处理芯片通过serdes连接IO接口模块，另一路X8PCIE连接到基础接口卡上子卡连接器，此子卡连接器用于连接叠楼IO接口卡；同时，基础IO接口卡配置盒体，通过盒体面板对外出相应的IO接口。
如图6所示，叠楼IO接口卡配置一个子卡连接器，支持1路X8PCIE链路，此X8PCIE连接到叠楼IO接口卡上的IO处理芯片，IO处理芯片通过serdes连接IO接口模块，叠楼IO接口卡只配合基础IO接口卡使用，不单独配置盒体。
如图7所示，叠楼IO接口卡安装在基础IO接口卡上，组成组合IO接口卡。基础IO接口卡配置背板连接器上另一路X8PCIE通过本板的子卡连接器、叠楼IO接口卡的子卡连接器最终连接到叠楼IO接口卡上的IO处理芯片。组合IO接口卡配置盒体，基础IO接口卡和叠楼IO接口卡通过此盒体面板对外出相应的IO接口，组合接口卡外提供2倍于基础IO接口卡的IO接口。
如图8所示，控制板只配置CPU1生效，CPU1出4路X8PCIE的链路，通过背板分别连接到4个基础IO接口卡，此时CPU和IO卡之间的PCIE链路是完全一致的，没有交换瓶颈，此配置下一个控制板可对外提供4块IO卡接口。
如图9所示，控制板配置CPU1和CPU2生效，CPU1出4路PCIE X8的链路，通过背板分别连接到4个基础IO接口卡；CPU2出4路PCIE X8的链路，通过背板分别连接到4个叠楼IO接口卡，此时CPU和IO卡之间的PCIE链路是完全一致的，没有交换瓶颈，此配置下一个控制板可对外提供8块IO卡的接口。
根据上述描述可知，基础IO接口卡、叠楼IO接口卡、组合IO接口卡以及控制板的CPU配置可有效解决存储领域磁盘阵列需要多IO接口的问题，一个控制板可在无交换瓶颈的情况下对外提供8块IO卡的接口。
综上可知，通过本发明实施例的实施，至少存在以下有益效果：
根据本发明实施例提供的存储设备及存储***，存储设备的IO接口卡通过背板连接器安装在背板上，主控板设置有至少两个中央处理器，至少两个中央处理器的接口链路直接与背板连接，在该方式中，通过在主控板上设置多个CPU、使用这多个CPU的接口链路与IO接口卡连接，保证了一个主控板可以支持更多数量的IO接口卡，同时，由于CPU直接与IO接口卡连接，不需要设置PCIE桥片，解决了现有存储设备需要在CPU和IO接口卡之间加PCIE桥片导致的交换瓶颈的问题。
显然，本领域的技术人员应该明白，上述本发明实施例的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在计算机存储介质(ROM/RAM、磁碟、光盘)中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。所以，本发明不限制于任何特定的硬件和软件结合。
以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种存储设备，包括：背板、设置在所述背板第一安装面的多个输入输出接口卡、以及设置在所述背板第二安装面的多个主控板，所述输入输出接口卡通过背板连接器安装在所述背板上；至少一个主控板设置有至少两个中央处理器，所述至少两个中央处理器的接口链路直接与所述背板连接。
2.如权利要求1所述的存储设备，其特征在于，所述多个输入输出接口卡为16个输入输出接口卡，所述多个主控板为2个主控板；1个主控板通过所述背板连接器连接8个输入输出接口卡。
3.如权利要求2所述的存储设备，其特征在于，所述2个主控板都设置有至少两个中央处理器，所述至少两个中央处理器的接口链路总数不小于所述8个输入输出接口卡的接口链路总数。
4.如权利要求1所述的存储设备，其特征在于，所述至少两个中央处理器的规格相同。
5.如权利要求1所述的存储设备，其特征在于，所述至少两个中央处理器为2个中央处理器。
6.如权利要求1至5任一项所述的存储设备，其特征在于，所述多个输入输出接口卡由多个组合输入输出接口卡形成，所述组合输入输出接口卡包括至少两个输入输出接口卡。
7.如权利要求6所述的存储设备，其特征在于，所述组合输入输出接口卡内的输入输出接口卡共用一个背板连接器连接背板。
8.如权利要求7所述的存储设备，其特征在于，所述组合输入输出接口卡包括基础输入输出接口卡和叠楼输入输出接口卡，所述基础输入输出接口卡设置有背板连接器，所述叠楼输入输出接口卡通过所述基础输入输出接口卡的背板连接器连接背板。
9.如权利要求8所述的存储设备，其特征在于，所述基础输入输出接口卡包括第一输入输出接口、第一输入输出处理芯片、第一子卡连接器及背板连接器，所述背板连接器通过第一接口链路连接所述第一输入输出处理芯片，通过第二接口链路连接所述第一子卡连接器；所述叠楼输入输出接口卡包括第二输入输出接口、第二输入输出处理芯片及第二子卡连接器；所述第二子卡连接器与所述第一子卡连接器连接。
10.一种存储***，包括：安装机架，以及安装在所述安装机架上的如权利要求1至9任一项所述的存储设备。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1384443A (zh) * 2001-03-05 2002-12-11 新汉电脑股份有限公司 高密度电脑***
CN1901530A (zh) * 2005-07-24 2007-01-24 华为技术有限公司 一种服务器***
CN101122892A (zh) * 2007-08-17 2008-02-13 中国科学院计算技术研究所 一种cpci信号处理板
CN101609442A (zh) * 2009-06-17 2009-12-23 成都市华为赛门铁克科技有限公司 一种接口自适应的方法及其装置、***
CN102204185A (zh) * 2011-05-31 2011-09-28 华为技术有限公司 多核路由器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102521182B (zh) * 2011-11-23 2015-05-06 华南师范大学 一种可扩展多通道并行实时数据采集装置和方法
CN104035531A (zh) * 2014-06-24 2014-09-10 浪潮电子信息产业股份有限公司 一种高扩展性1u服务器节点***

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1384443A (zh) * 2001-03-05 2002-12-11 新汉电脑股份有限公司 高密度电脑***
CN1901530A (zh) * 2005-07-24 2007-01-24 华为技术有限公司 一种服务器***
CN101122892A (zh) * 2007-08-17 2008-02-13 中国科学院计算技术研究所 一种cpci信号处理板
CN101609442A (zh) * 2009-06-17 2009-12-23 成都市华为赛门铁克科技有限公司 一种接口自适应的方法及其装置、***
CN102204185A (zh) * 2011-05-31 2011-09-28 华为技术有限公司 多核路由器

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