CN109190276A - Fpga原型验证*** - Google Patents

Fpga原型验证*** Download PDF

Info

Publication number
CN109190276A
CN109190276A CN201811072493.4A CN201811072493A CN109190276A CN 109190276 A CN109190276 A CN 109190276A CN 201811072493 A CN201811072493 A CN 201811072493A CN 109190276 A CN109190276 A CN 109190276A
Authority
CN
China
Prior art keywords
prototype verification
fpga
fpga prototype
module
port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811072493.4A
Other languages
English (en)
Inventor
赵玉林
吕平
刘勤让
沈剑良
张霞
汪欣
张波
王盼
朱珂
王锐
张进
李杨
毛英杰
李庆龙
董春雷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NATIONAL DIGITAL SWITCH SYSTEM ENGINEERING TECHNOLOGY RESEARCH CENTER
Tianjin Binhai New Area Information Technology Innovation Center
Original Assignee
NATIONAL DIGITAL SWITCH SYSTEM ENGINEERING TECHNOLOGY RESEARCH CENTER
Tianjin Binhai New Area Information Technology Innovation Center
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NATIONAL DIGITAL SWITCH SYSTEM ENGINEERING TECHNOLOGY RESEARCH CENTER, Tianjin Binhai New Area Information Technology Innovation Center filed Critical NATIONAL DIGITAL SWITCH SYSTEM ENGINEERING TECHNOLOGY RESEARCH CENTER
Priority to CN201811072493.4A priority Critical patent/CN109190276A/zh
Publication of CN109190276A publication Critical patent/CN109190276A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明提供了一种FPGA原型验证***，所述FPGA原型验证***包括：至少两个级联的FPGA原型验证板；前一级FPGA原型验证板的高速连接器的I/O端口与后一级FPGA原型验证板的高速连接器的I/O端口连接；前一级FPGA原型验证板的光接口模块的I/O端口与后一级FPGA原型验证板的光接口模块的I/O端口连接。达到了通过高速连接器和光接口模块，可以灵活的进行板级的级联，从而便于进行一些大规模的模块或全芯片原型验证实验，可用互连接口的大幅提高解决了现有方案互连接口少的缺点的技术效果。

Description

FPGA原型验证***
技术领域
本发明涉及FPGA原型验证技术领域，尤其是涉及一种FPGA原型验证***。
背景技术
FPGA原型设计是一种成熟的技术，用于通过将RTL移植到现场可编程门阵列(FPGA)来验证专门应用的集成电路(ASIC)，专用标准产品(ASSP)和片上***(SoC)的功能和性能。
由于硬件复杂性不断增加，需要验证的相关软件数量不断增加，因此它今天的使用范围更加广泛。
由于该软件通常占设计工作量的一半以上，所以SoC RTL的FPGA实现也可以用作软件开发，硬件/软件协同验证和软件验证的基础-所有这些都在最终硅芯片可用之前完成。
所有这些因素都有助于降低设计成本并缩短上市时间，降低重新调整的风险。例如，已经在FPGA原型上得到广泛验证的软件应该更容易与流片后的芯片相结合。一个可用的FPGA原型也可以用于产品演示和现场试验。
然而，目前的FPGA验证***，每两片FPGA片间通信的互联接口的数量比较少，不足以支持大规模数据交换。
发明内容
有鉴于此，本发明的目的在于提供一种FPGA原型验证***，以缓解现有技术中存在的每两片FPGA片间通信的接口的数量比较少，不足以支持大规模数据交换的技术问题。
第一方面，本发明实施例提供了一种FPGA原型验证***，包括：至少两个级联的FPGA原型验证板；
前一级FPGA原型验证板的高速连接器的I/O端口与后一级FPGA原型验证板的高速连接器的I/O端口连接；
前一级FPGA原型验证板的光接口模块的I/O端口与后一级FPGA原型验证板的光接口模块的I/O端口连接。
结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，所述FPGA原型验证板包括：FPGA模块、光接口模块及高速连接器；
所述FPGA模块的GTH高速接口与所述光接口模块的光接口对应连接；
所述FPGA模块的高性能I/O接口与所述高速连接器的I/O端口对应连接。
结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，多个由所述FPGA模块的高性能I/O接口至所述高速连接器的I/O端口之间的布线长度分别经过等长约束处理，以使任意两个所述布线长度之间的长度差小于预设约束阈值。
结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，高速连接器的I/O端口采用LVDS电平。
结合第一方面，本发明实施例提供了第一方面的第四种可能的实施方式，其中，所述FPGA原型验证板还包括：处理器；
所述处理器与所述FPGA模块之间通过通信总线连接。
结合第一方面，本发明实施例提供了第一方面的第五种可能的实施方式，其中，所述通信总线包括：I2C通信总线、RapidIO通信总线、PCIe通信总线和10GBase-KR通信总线。
结合第一方面，本发明实施例提供了第一方面的第六种可能的实施方式，其中，所述FPGA原型验证板还包括：CPLD模块；
所述CPLD模块与所述FPGA模块之间通过并行总线连接。
结合第一方面，本发明实施例提供了第一方面的第七种可能的实施方式，其中，所述FPGA原型验证板还包括：电源模块；
所述电源模块为所述FPGA原型验证板供电。
结合第一方面，本发明实施例提供了第一方面的第八种可能的实施方式，其中，所述FPGA原型验证板还包括：时钟模块；
所述时钟模块为所述FPGA原型验证板提供时钟信号。
本发明实施例带来了以下有益效果：本发明实施例通过将前一级FPGA原型验证板的高速连接器的I/O端口与后一级FPGA原型验证板的高速连接器的I/O端口连接，将前一级FPGA原型验证板的光接口模块的I/O端口与后一级FPGA原型验证板的光接口模块的I/O端口连接，通过高速连接器和光接口模块，可以灵活的进行板级的级联，从而便于进行一些大规模的模块或全芯片原型验证实验，可用互连接口的大幅提高解决了现有方案互连接口少的缺点。
本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种FPGA原型验证***的结构图；
图2为本发明实施例提供的一种FPGA原型验证***的结构图；
图3为本发明实施例提供的另一种FPGA原型验证板的结构图；
图4为本发明实施例提供的另一种FPGA原型验证板的结构图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前的FPGA验证***，每两片FPGA片间通信的互联接口的数量比较少，不足以支持大规模数据交换，例如：VU440级联验证板需要满足单一交换验证场景下资源和接口的基本需求，同时由于全芯片逻辑资源占用较大，而即使目前Xilinx逻辑资源最大的FPGA，1片也无法满足要求，基于此，本发明实施例提供的一种FPGA原型验证***，可以通过将前一级FPGA原型验证板的高速连接器的I/O端口与后一级FPGA原型验证板的高速连接器的I/O端口连接，将前一级FPGA原型验证板的光接口模块的I/O端口与后一级FPGA原型验证板的光接口模块的I/O端口连接，通过高速连接器和光接口模块，可以灵活的进行板级的级联，从而便于进行一些大规模的模块或全芯片原型验证实验，可用互连接口的大幅提高解决了现有方案互连接口少的缺点。
为便于对本实施例进行理解，首先对本发明实施例所公开的一种FPGA原型验证******进行详细介绍，所述FPGA原型验证***包括：至少两个级联的FPGA原型验证板；示例性的，图1中包括两块级联的FPGA原型验证板，在实际应用中，为满足实际需求，FPGA原型验证***中还可以包括3块……10块……100块等等的FPGA原型验证板；
参见图1，前一级FPGA原型验证板的高速连接器的I/O端口与后一级FPGA原型验证板的高速连接器的I/O端口连接；
前一级FPGA原型验证板的光接口模块的I/O端口与后一级FPGA原型验证板的光接口模块的I/O端口连接。
本发明实施例通过将前一级FPGA原型验证板的高速连接器的I/O端口与后一级FPGA原型验证板的高速连接器的I/O端口连接，将前一级FPGA原型验证板的光接口模块的I/O端口与后一级FPGA原型验证板的光接口模块的I/O端口连接，通过高速连接器和光接口模块，可以灵活的进行板级的级联，从而便于进行一些大规模的模块或全芯片原型验证实验，可用互连接口的大幅提高解决了现有方案互连接口少的缺点。
如图2所示，在本发明的又一实施例中，所述FPGA原型验证板包括：FPGA模块11、光接口模块12及高速连接器13；
所述FPGA模块11的GTH高速接口与所述光接口模块12的光接口对应连接；示例性的，光接口模块12可以指QSFP+光接口模块12，本发明实施例中FPGA的40个高速通道接口以4×的形式，通过QSFP+光接口模块12引出，无需任何转接即可与其他QSFP+形式的光接口对接，仅需要使用分纤的光纤就可以与SFP+形式的光接口对接，在进行各类高速协议原型验证时非常方便。
所述FPGA模块11的高性能I/O接口与所述高速连接器13的I/O端口对应连接。
在本发明实施例中，FPGA模块11即原型验证用FPGA(例如：VU440FPGA，也可以使用其他型号同类型器件)及其******电路；VU440FPGA共有48个GTH高速接口，其中40个通过QSFP+光模块引出，即QSFP+光接口模块12；VU440FPGA共有1404个HP I/O(HighPerformance I/O，高性能输入/输出)接口，通过Samtec的SEAF高速连接器13引出其中的600对差分I/O接口，即SEAF接口模块，该600对差分线均为双向，既可收也可发。
多个由所述FPGA模块11的高性能I/O接口至所述高速连接器13的I/O端口之间的布线长度分别经过等长约束处理，以使任意两个所述布线长度之间的长度差小于预设约束阈值，保证总线数据传输的时序约束要求。在实际印制板上全部做严格的等长约束处理，彼此之间长度差在10mil以内，并对走线的信号完整性和时延做仿真，保证其质量。示例性的，基于前述VU440FPGA，在实际印制板上可以对600对差分I/O全部做严格的等长约束处理，彼此之间长度差在10mil以内，这就解决了现有方案中布线长度不一致导致对时序有要求的多片级联验证无法使用的缺点。
高速连接器13的I/O端口采用LVDS电平，使用LVDS电平标准，提高传输速度，同时支持多路复用。
如图3所示，在本发明的又一实施例中，所述FPGA原型验证板还包括：处理器14；处理器14为NXP的T2080处理器14，本发明实施例中，加入NXP的T2080处理器14，处理器14可以运行操作***，在需要处理器14配合验证，如对所验证的RTL模块进行配置、访问、数据交互等场景下非常方便。处理器14的加入也更加接近多数芯片的真实软硬件环境，可以在原型验证同期开展软件开发，大大缩短软硬件开发周期。
所述处理器14与所述FPGA模块11之间通过通信总线连接。所述通信总线包括：I2C通信总线、RapidIO通信总线、PCIe通信总线和10GBase-KR通信总线。在本发明实施例中，通信总线还可以包括其它通信总线，可以为验证实验提供多种配置访问方式，另外也更接近实际芯片的使用环境。
如图4所示，在本发明的又一实施例中，所述FPGA原型验证板还包括：CPLD 15模块；所述CPLD 15模块与所述FPGA模块11之间通过并行总线连接。
在本发明的又一实施例中，所述FPGA原型验证板还包括：电源模块(图中未示出)；所述电源模块为所述FPGA原型验证板中的各个需要供电的电子器件供电。
所述FPGA原型验证板还包括：时钟模块(图中未示出)；所述时钟模块为所述FPGA原型验证板中的各个需要时钟信号的电子器件提供时钟信号。
本发明实施例所提供的FPGA原型验证***的计算机程序产品，包括存储了程序代码的计算机可读存储介质，所述程序代码包括的指令可用于执行前面方法实施例中所述的方法，具体实现可参见方法实施例，在此不再赘述。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***和装置的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
另外，在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (9)

1.一种FPGA原型验证***，其特征在于，包括：至少两个级联的FPGA原型验证板；
前一级FPGA原型验证板的高速连接器的I/O端口与后一级FPGA原型验证板的高速连接器的I/O端口连接；
前一级FPGA原型验证板的光接口模块的I/O端口与后一级FPGA原型验证板的光接口模块的I/O端口连接。
2.根据权利要求1所述的FPGA原型验证***，其特征在于，所述FPGA原型验证板包括：FPGA模块、光接口模块及高速连接器；
所述FPGA模块的GTH高速接口与所述光接口模块的光接口对应连接；
所述FPGA模块的高性能I/O接口与所述高速连接器的I/O端口对应连接。
3.根据权利要求2所述的FPGA原型验证***，其特征在于，多个由所述FPGA模块的高性能I/O接口至所述高速连接器的I/O端口之间的布线长度分别经过等长约束处理，以使任意两个所述布线长度之间的长度差小于预设约束阈值,保证总线数据传输的时序约束要求。
4.根据权利要求2所述的FPGA原型验证***，其特征在于，高速连接器的I/O端口采用LVDS电平。
5.根据权利要求2所述的FPGA原型验证***，其特征在于，所述FPGA原型验证板还包括：处理器；
所述处理器与所述FPGA模块之间通过通信总线连接。
6.根据权利要求5所述的FPGA原型验证***，其特征在于，所述通信总线包括：I2C通信总线、RapidIO通信总线、PCIe通信总线和10GBase-KR通信总线。
7.根据权利要求2所述的FPGA原型验证***，其特征在于，所述FPGA原型验证板还包括：CPLD模块；
所述CPLD模块与所述FPGA模块之间通过并行总线连接。
8.根据权利要求2所述的FPGA原型验证***，其特征在于，所述FPGA原型验证板还包括：电源模块；
所述电源模块为所述FPGA原型验证板供电。
9.根据权利要求2所述的FPGA原型验证***，其特征在于，所述FPGA原型验证板还包括：时钟模块；
所述时钟模块为所述FPGA原型验证板提供时钟信号。
CN201811072493.4A 2018-09-14 2018-09-14 Fpga原型验证*** Pending CN109190276A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811072493.4A CN109190276A (zh) 2018-09-14 2018-09-14 Fpga原型验证***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811072493.4A CN109190276A (zh) 2018-09-14 2018-09-14 Fpga原型验证***

Publications (1)

Publication Number Publication Date
CN109190276A true CN109190276A (zh) 2019-01-11

Family

ID=64911310

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811072493.4A Pending CN109190276A (zh) 2018-09-14 2018-09-14 Fpga原型验证***

Country Status (1)

Country Link
CN (1) CN109190276A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112989757A (zh) * 2021-05-10 2021-06-18 芯华章科技股份有限公司 用于对多个原型验证板进行编号的方法及存储介质
CN113283202A (zh) * 2021-05-06 2021-08-20 芯华章科技股份有限公司 一种原型验证板
CN113326227A (zh) * 2021-08-03 2021-08-31 上海国微思尔芯技术股份有限公司 链路复用方法、***及原型验证方法
CN114301854A (zh) * 2021-02-05 2022-04-08 井芯微电子技术(天津)有限公司 一种PCIe交换设备
CN114626326A (zh) * 2022-03-19 2022-06-14 北京汤谷软件技术有限公司 一种fpga原型验证装置及验证***
CN115454905A (zh) * 2022-08-22 2022-12-09 杭州未名信科科技有限公司 一种用于芯片fpga原型验证阶段的pcie接口卡
CN116155372A (zh) * 2023-04-17 2023-05-23 湖南泛联新安信息科技有限公司 一种基于光交换的多fpga原型验证***
BE1029108B1 (de) * 2022-05-07 2023-08-10 Chao Chang System und verfahren zur prototypenverifikation für integrierten schaltkreis auf der grundlage von fpga
CN116737624A (zh) * 2023-06-06 2023-09-12 成都立思方信息技术有限公司 一种高性能数据存取装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122259A (zh) * 2011-03-03 2011-07-13 浪潮(北京)电子信息产业有限公司 一种高端容错计算机原型验证***及验证方法
CN102129418A (zh) * 2011-03-07 2011-07-20 浪潮(北京)电子信息产业有限公司 一种高端容错计算机***及实现方法
CN206451069U (zh) * 2017-02-18 2017-08-29 郑州云海信息技术有限公司 基于fpga的多通道高速信号转接卡
CN206451068U (zh) * 2017-02-18 2017-08-29 郑州云海信息技术有限公司 基于fpga的单通道高速信号转接卡

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122259A (zh) * 2011-03-03 2011-07-13 浪潮(北京)电子信息产业有限公司 一种高端容错计算机原型验证***及验证方法
CN102129418A (zh) * 2011-03-07 2011-07-20 浪潮(北京)电子信息产业有限公司 一种高端容错计算机***及实现方法
CN206451069U (zh) * 2017-02-18 2017-08-29 郑州云海信息技术有限公司 基于fpga的多通道高速信号转接卡
CN206451068U (zh) * 2017-02-18 2017-08-29 郑州云海信息技术有限公司 基于fpga的单通道高速信号转接卡

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PAWAN FANGARIA: "打破 SoC 原型的束缚", 《中国集成电路》 *
李洪涛 等: "数字信号处理***设计", 国防工业出版社 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114301854A (zh) * 2021-02-05 2022-04-08 井芯微电子技术(天津)有限公司 一种PCIe交换设备
CN114301854B (zh) * 2021-02-05 2024-02-23 井芯微电子技术(天津)有限公司 一种PCIe交换设备
CN113283202B (zh) * 2021-05-06 2024-01-02 芯华章科技股份有限公司 一种原型验证板
CN113283202A (zh) * 2021-05-06 2021-08-20 芯华章科技股份有限公司 一种原型验证板
CN112989757A (zh) * 2021-05-10 2021-06-18 芯华章科技股份有限公司 用于对多个原型验证板进行编号的方法及存储介质
CN113326227A (zh) * 2021-08-03 2021-08-31 上海国微思尔芯技术股份有限公司 链路复用方法、***及原型验证方法
CN114626326A (zh) * 2022-03-19 2022-06-14 北京汤谷软件技术有限公司 一种fpga原型验证装置及验证***
BE1029108B1 (de) * 2022-05-07 2023-08-10 Chao Chang System und verfahren zur prototypenverifikation für integrierten schaltkreis auf der grundlage von fpga
CN115454905A (zh) * 2022-08-22 2022-12-09 杭州未名信科科技有限公司 一种用于芯片fpga原型验证阶段的pcie接口卡
CN115454905B (zh) * 2022-08-22 2024-02-20 杭州未名信科科技有限公司 一种用于芯片fpga原型验证阶段的pcie接口卡
CN116155372A (zh) * 2023-04-17 2023-05-23 湖南泛联新安信息科技有限公司 一种基于光交换的多fpga原型验证***
CN116155372B (zh) * 2023-04-17 2023-07-11 湖南泛联新安信息科技有限公司 一种基于光交换的多fpga原型验证***
CN116737624A (zh) * 2023-06-06 2023-09-12 成都立思方信息技术有限公司 一种高性能数据存取装置
CN116737624B (zh) * 2023-06-06 2024-03-12 成都立思方信息技术有限公司 一种高性能数据存取装置

Similar Documents

Publication Publication Date Title
CN109190276A (zh) Fpga原型验证***
CN104348673B (zh) 一种调测的方法、主控板和业务板
CN103793355A (zh) 基于多核dsp的通用数字信号处理板卡
CN202564744U (zh) 高速外设组件互连接口与usb3.0装置之间的桥接器
CN102402474B (zh) 可编程逻辑器件原型验证装置
CN105425918A (zh) 微型服务器***
CN104699654A (zh) 一种基于chi片内互联总线与qpi片间互联总线互联适配***和方法
CN107480094A (zh) 一种融合架构的池化服务器***架构
CN204904151U (zh) 一种内置式转接卡
CN109815073B (zh) 一种基于pxi平台的高速串口srio的测试方法
CN101924682B (zh) 一种高级电信计算架构交换***、方法及通信设备
CN104641593B (zh) 网板和通信设备
CN109561032A (zh) 一种交换机模块及包括其的交换机
CN113761688A (zh) 面向批量化生产小卫星电缆网的方法
CN104460857A (zh) 一种高速外设部件互连标准卡及其使用方法和装置
CN203858506U (zh) 一种基于网络背板总线的插卡式自动化测试设备
CN203133718U (zh) 一种刀片服务器背板
CN112083685A (zh) Plc主机及plc***
CN103023823B (zh) 一种用于pxi便携平台的5槽异形背板
CN114721991B (zh) 一种电力电子***仿真装置
CN103716258B (zh) 高密度线卡、交换设备、集群***及电信号类型配置方法
CN113033134B (zh) 多业务板间触发信号同步***
CN104765707A (zh) 一种基于Openpower平台的PCIe Gen3 IO扩展箱设计方法
CN202975317U (zh) 重构fpga雷达数字信号处理组件
CN213403348U (zh) 适用于正交架构设备的控制链路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190111

WD01 Invention patent application deemed withdrawn after publication