CN109713041A - 一种适用于超结dmos器件的改良结构 - Google Patents
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Abstract
本发明公开了一种适用于超结DMOS器件的改良结构，属于电子器件优化技术领域，在超结DMOS器件的第一导电类型半导体掺杂衬底与金属化漏极的接触面上还设置有重掺杂的第二导电类型半导体岛区，所述重掺杂的第二导电类型半导体岛区构成器件底部空穴注入区，所述重掺杂的第二导电类型半导体岛区嵌入设置在第一导电类型半导体掺杂衬底中并且其底部与金属化漏极的上表面也相接触；并且第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区下半部分区域的载流子寿命均长于上半部分区域的载流子寿命。
Description
技术领域
本发明属于电子器件优化技术领域，具体涉及一种适用于超结DMOS器件的改良结构。
背景技术
功率DMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换特别是在高频功率变换中起着重要作用。不断提高的***性能要求功率DMOS具有更低功率损耗的同时，在高电应力下也具有更高的可靠性。具有超结（super-junction）结构的DMOS器件是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通功率DMOS的漂移区中引入彼此间隔的P柱和n柱的超结结构，大大改善了普通DMOS的导通电阻与击穿电压之间的折中关系，因而在功率***中获得了广泛的应用。
在现有技术中，如公开号为CN107248532A，名称为“一种超结DMOS器件”的中国发明专利文献，提供一种超结DMOS器件，包括金属化漏电极、第一导电类型半导体掺杂衬底、第一导电类型掺杂柱区、第二导电类型半导体掺杂柱区、多晶硅栅电极、栅介质层、金属化源极；金属化漏电极位于第一导电类型半导体掺杂衬底下表面；第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区位于第一导电类型半导体掺杂衬底上表面；第一导电类型掺杂柱区正上方具有一个低掺杂的第一导电类型掺杂区；第二导电类型半导体掺杂柱区位于第一导电类型掺杂柱区两侧，并与第一导电类型掺杂柱区形成超结结构；第二导电类型半导体掺杂柱区顶部具有第二导电类型半导体体区，第二导电类型半导体体区分别与第二导电类型半导体掺杂柱区和低掺杂的第一导电类型掺杂区相接触；第二导电类型半导体体区上层具有相互独立的第一导电类型半导体掺杂源区和第二导电类型半导体掺杂接触区，其中第一导电类型半导体掺杂源区位于靠近低掺杂的第一导电类型掺杂区的一侧；所述多晶硅栅电极位于第二导电类型半导体体区和低掺杂的第一导电类型掺杂区上表面，并与第二导电类型半导体体区和低掺杂的第一导电类型掺杂柱区之间通过栅介质层相绝缘；所述金属化源电极位于器件的最上层，金属化源电极的下表面覆盖在第二导电类型半导体掺杂接触区、部分第一导电类型半导体掺杂源区的上表面，以及栅介质层的上表面和侧面；其特征在于，所述第一导电类型掺杂柱区中还具有介质层结构，所述介质层结构分别位于第二导电类型半导体掺杂柱区侧面，介质层结构的顶部与第二导电类型半导体体区的底部相接触，介质层结构的底部与第一导电类型半导体掺杂衬底的上表面相距一定距离；所述介质层结构的垂直长度比第二导电类型半导体掺杂柱区的垂直长度短，所述低掺杂的第一导电类型掺杂区是指第一导电类型掺杂区的掺杂浓度低于第一导电类型掺杂柱区的掺杂浓度；是一种超结DMOS器件，通过在超结结构的第二导电类型掺杂柱区侧面做介质层结构来固定超结DMOS器件的雪崩击穿点，同时降低超结结构第二导电类型掺杂柱区顶部的掺杂浓度，使第二导电类型半导体体区附近的电场降低。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
纵向超结功率DMOS凭借其较低的导通电阻在诸多领域都有很好的应用，但是在高频应用下，超结功率DMOS表现出了一些缺点。研究发现，漂移区的柱状结构给超结功率DMOS的体二极管带来两个后果：一是结的面积大了许多，导致体二极管正向注入时IRM和Qrr升高；二是由于第一导电类型和第二导电类型结柱的快速耗尽带来了体二极管反向恢复过硬，易发生失效。而软度因子过小造成的电压过冲、EMI（Electromagnetic Interference）等问题是超结器件失效的重要原因，因此改善超结器件的软度因子就显得尤为关键。
发明内容
本发明针对以上问题，提供一种超结DMOS器件，通过对超结区域的载流子寿命优化，以及在器件底部引入空穴注入区，以实现在体二极管反向恢复过程的后期额外补充空穴电荷，以改善体二极管反向恢复过程的软度因子，实现更小的电压过冲以避免EMI（Electromagnetic Interference）失效以及降低寄生三极管的开启风险，达到提高器件可靠性的作用。
本发明的目的是通过以下技术方案实现的：
一种适用于超结DMOS器件的改良结构，其特征在于：在超结DMOS器件的第一导电类型半导体掺杂衬底与金属化漏极的接触面上还设置有重掺杂的第二导电类型半导体岛区，所述重掺杂的第二导电类型半导体岛区构成器件底部空穴注入区，所述重掺杂的第二导电类型半导体岛区嵌入设置在第一导电类型半导体掺杂衬底中并且其底部与金属化漏极的上表面也相接触；并且第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区下半部分区域的载流子寿命均长于上半部分区域的载流子寿命。
所述重掺杂的第二导电类型半导体岛区的掺杂度高于第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区的掺杂度至少2个数量级；即重掺杂是相对第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区而言的，一般高于2个数量级即可称之为重掺杂。
所述第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区下半部分区域的载流子寿命均长于上半部分区域的载流子寿命，是在完成器件制备的工艺流程后，通过质子或α粒子等轻离子入射到器件中，并让其射程末端落在第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区的上半部分区域使之形成局域缺陷区，再在器件中掺入铂原子，再通过退火使铂原子分布于局域缺陷区；这样第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区的上半部分区域内的载流子将低于下半部分区域。
超结DMOS器件的金属化漏电极位于第一导电类型半导体掺杂衬底下表面；第一导电类型掺杂柱区和第二导电类型半导体掺杂柱区位于第一导电类型半导体掺杂衬底上表面；第二导电类型半导体掺杂柱区位于第一导电类型掺杂柱区两侧，并与第一导电类型掺杂柱区形成超结结构；第二导电类型半导体掺杂柱区顶部具有第二导电类型半导体体区，第二导电类型半导体体区分别与第二导电类型半导体掺杂柱区和第一导电类型掺杂柱区相接触；第二导电类型半导体体区上层具有相互独立的第一导电类型半导体掺杂源区和第二导电类型半导体掺杂接触区，其中第一导电类型半导体掺杂源区位于靠近第一导电类型掺杂柱区的一侧；所述多晶硅栅电极位于第二导电类型半导体体区和第一导电类型掺杂柱区上表面，并与第二导电类型半导体体区和第一导电类型掺杂柱区之间通过栅介质层相绝缘；所述金属化源电极位于器件的最上层，金属化源电极的下表面覆盖在第二导电类型半导体掺杂接触区、部分第一导电类型半导体掺杂源区的上表面，以及栅介质层的上表面和侧面。
超结DMOS器件的多晶硅栅电极、栅介质层可向下延伸并使第二导电类型半导体体区位于多晶硅栅电极、栅介质层两侧形成trench栅结构，所形成的MOSFET沟道位于第二导电类型半导体体区侧面。
本技术方案的一种适用于超结DMOS器件的改良结构，在常规超结DMOS器件的第一导电类型半导体掺杂柱衬底的下表面引入重掺杂的第二导电类型半导体岛区，同时重掺杂的第二导电类型半导体岛区的下表面与金属化漏极相接触;且通过电子辐照的方法使得超结柱区具有长载流子寿命区域和以及短载流子寿命区域。通过上述措施，由于重掺杂的第二导电类型半导体岛区的存在，使得反向恢复时重掺杂的第二导电类型半导体岛区与第一导电类型半导体掺杂柱衬底形成的PN结正偏，提供了第一导电类型掺杂柱区的空穴电流，增加了反向恢复电流曲线的电流下降时长，最终增加了器件的软度因子；超结柱区通过调制不同区域的载流子寿命，降低了靠近漏端的第二导电类型半导体岛区的柱区区域和的载流子复合，因此在相同时间下可以提供更多的载流子以减缓电流下降斜率，从而增加反向恢复电流曲线的电流下降时长，进一步增加了器件的软度因子，改善了超结体二极管的反向恢复曲线，从而缓解电压过冲、EMI等效应，实现更好的可靠性。
附图说明
本发明的前述和下文具体描述在结合以下附图阅读时变得更清楚，附图中：
图1是背景技术中提到的一种超结DMOS器件的结构示意图；
图2是本发明一种基本方案的结构示意图；
图3是本发明一种优选方案的结构示意图；
图中：
1、金属化漏电极；2、第一导电类型半导体掺杂衬底；3、第二导电类型半导体岛区；5、第一导电类型掺杂柱区；6、第二导电类型半导体掺杂柱区，7、第二导电类型半导体体区；8、第一导电类型半导体掺杂源区；9、第二导电类型半导体掺杂接触区；10、多晶硅栅电极；11、栅介质层；12、金属化源极。
具体实施方式
下面通过几个具体的实施例来进一步说明实现本发明目的技术方案，需要说明的是，本发明要求保护的技术方案包括但不限于以下实施例。
实施例1
作为本发明一种最基本的实施方案，如图2，本实施例公开了一种适用于超结DMOS器件的改良结构，在超结DMOS器件的第一导电类型半导体掺杂衬底2与金属化漏极的接触面上还设置有重掺杂的第二导电类型半导体岛区3，所述重掺杂的第二导电类型半导体岛区3构成器件底部空穴注入区，所述重掺杂的第二导电类型半导体岛区3嵌入设置在第一导电类型半导体掺杂衬底2中并且其底部与金属化漏极的上表面也相接触；并且第一导电类型掺杂柱区5和第二导电类型半导体掺杂柱区6下半部分区域的载流子寿命均长于上半部分区域的载流子寿命。
本技术方案的一种适用于超结DMOS器件的改良结构，在常规超结DMOS器件的第一导电类型半导体掺杂柱衬底的下表面引入重掺杂的第二导电类型半导体岛区3，同时重掺杂的第二导电类型半导体岛区3的下表面与金属化漏极相接触;且通过电子辐照的方法使得超结柱区具有长载流子寿命区域和以及短载流子寿命区域。通过上述措施，由于重掺杂的第二导电类型半导体岛区3的存在，使得反向恢复时重掺杂的第二导电类型半导体岛区3与第一导电类型半导体掺杂柱衬底形成的PN结正偏，提供了第一导电类型掺杂柱区5的空穴电流，增加了反向恢复电流曲线的电流下降时长，最终增加了器件的软度因子；超结柱区通过调制不同区域的载流子寿命，降低了靠近漏端的第二导电类型半导体岛区3的柱区区域和的载流子复合，因此在相同时间下可以提供更多的载流子以减缓电流下降斜率，从而增加反向恢复电流曲线的电流下降时长，进一步增加了器件的软度因子，改善了超结体二极管的反向恢复曲线，从而缓解电压过冲、EMI等效应，实现更好的可靠性
实施例2
作为本发明一种优选地实施方案，如图2，本实施例公开了一种适用于超结DMOS器件的改良结构，在超结DMOS器件的第一导电类型半导体掺杂衬底2与金属化漏极的接触面上还设置有重掺杂的第二导电类型半导体岛区3，所述重掺杂的第二导电类型半导体岛区3构成器件底部空穴注入区，所述重掺杂的第二导电类型半导体岛区3嵌入设置在第一导电类型半导体掺杂衬底2中并且其底部与金属化漏极的上表面也相接触；并且第一导电类型掺杂柱区5和第二导电类型半导体掺杂柱区6下半部分区域的载流子寿命均长于上半部分区域的载流子寿命。
并且，所述重掺杂的第二导电类型半导体岛区3的掺杂度高于第一导电类型掺杂柱区5和第二导电类型半导体掺杂柱区6的掺杂度至少2个数量级；即重掺杂是相对第一导电类型掺杂柱区5和第二导电类型半导体掺杂柱区6而言的，一般高于2个数量级即可称之为重掺杂。
所述第一导电类型掺杂柱区5和第二导电类型半导体掺杂柱区6下半部分区域的载流子寿命均长于上半部分区域的载流子寿命，是在完成器件制备的工艺流程后，通过质子或α粒子等轻离子入射到器件中，并让其射程末端落在第一导电类型掺杂柱区5和第二导电类型半导体掺杂柱区6的上半部分区域，如图2和3中的柱区A’和B’区域内使之形成局域缺陷区，再在器件中掺入一定量的铂原子，通过退火使铂原子主要分布于A’和B’的局域缺陷区。这样A’和B’区域内的载流子将低于A和B区域。如图2所示，图中阴影圆圈代表A’和B’区域内的铂原子分布。
如图2，超结DMOS器件的金属化漏电极1位于第一导电类型半导体掺杂衬底2下表面；第一导电类型掺杂柱区5和第二导电类型半导体掺杂柱区6位于第一导电类型半导体掺杂衬底2上表面；第二导电类型半导体掺杂柱区6位于第一导电类型掺杂柱区5两侧，并与第一导电类型掺杂柱区5形成超结结构；第二导电类型半导体掺杂柱区6顶部具有第二导电类型半导体体区7，第二导电类型半导体体区7分别与第二导电类型半导体掺杂柱区6和第一导电类型掺杂柱区5相接触；第二导电类型半导体体区7上层具有相互独立的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9，其中第一导电类型半导体掺杂源区8位于靠近第一导电类型掺杂柱区5的一侧；所述多晶硅栅电极10位于第二导电类型半导体体区7和第一导电类型掺杂柱区5上表面，并与第二导电类型半导体体区7和第一导电类型掺杂柱区5之间通过栅介质层11相绝缘；所述金属化源电极位于器件的最上层，金属化源电极的下表面覆盖在第二导电类型半导体掺杂接触区9、部分第一导电类型半导体掺杂源区8的上表面，以及栅介质层11的上表面和侧面。
如图3，超结DMOS器件的多晶硅栅电极10、栅介质层11可向下延伸并使第二导电类型半导体体区7位于多晶硅栅电极10、栅介质层11两侧形成trench栅结构，所形成的MOSFET沟道位于第二导电类型半导体体区7侧面。
本技术方案的一种适用于超结DMOS器件的改良结构，在常规超结DMOS器件的第一导电类型半导体掺杂柱衬底的下表面引入重掺杂的第二导电类型半导体岛区3，同时重掺杂的第二导电类型半导体岛区3的下表面与金属化漏极相接触;且通过电子辐照的方法使得超结柱区具有长载流子寿命区域和以及短载流子寿命区域。通过上述措施，由于重掺杂的第二导电类型半导体岛区3的存在，使得反向恢复时重掺杂的第二导电类型半导体岛区3与第一导电类型半导体掺杂柱衬底形成的PN结正偏，提供了第一导电类型掺杂柱区5的空穴电流，增加了反向恢复电流曲线的电流下降时长，最终增加了器件的软度因子；超结柱区通过调制不同区域的载流子寿命，降低了靠近漏端的第二导电类型半导体岛区3的柱区区域和的载流子复合，因此在相同时间下可以提供更多的载流子以减缓电流下降斜率，从而增加反向恢复电流曲线的电流下降时长，进一步增加了器件的软度因子，改善了超结体二极管的反向恢复曲线，从而缓解电压过冲、EMI等效应，实现更好的可靠性。
Claims (5)
1.一种适用于超结DMOS器件的改良结构，其特征在于：在超结DMOS器件的第一导电类型半导体掺杂衬底（2）与金属化漏极的接触面上还设置有重掺杂的第二导电类型半导体岛区（3），所述重掺杂的第二导电类型半导体岛区（3）构成器件底部空穴注入区，所述重掺杂的第二导电类型半导体岛区（3）嵌入设置在第一导电类型半导体掺杂衬底（2）中并且其底部与金属化漏极的上表面也相接触；并且第一导电类型掺杂柱区（5）和第二导电类型半导体掺杂柱区（6）下半部分区域的载流子寿命均长于上半部分区域的载流子寿命。
2.如权利要求1所述的一种适用于超结DMOS器件的改良结构，其特征在于：所述重掺杂的第二导电类型半导体岛区（3）的掺杂度高于第一导电类型掺杂柱区（5）和第二导电类型半导体掺杂柱区（6）的掺杂度至少2个数量级。
3.如权利要求1或2所述的一种适用于超结DMOS器件的改良结构，其特征在于：所述第一导电类型掺杂柱区（5）和第二导电类型半导体掺杂柱区（6）下半部分区域的载流子寿命均长于上半部分区域的载流子寿命，是在完成器件制备的工艺流程后，通过将轻离子入射到器件中，并让其射程末端落在第一导电类型掺杂柱区（5）和第二导电类型半导体掺杂柱区（6）的上半部分区域使之形成局域缺陷区，再在器件中掺入铂原子，然后通过退火使铂原子分布于局域缺陷区。
4.如权利要求1所述的一种适用于超结DMOS器件的改良结构，其特征在于：超结DMOS器件的金属化漏电极（1）位于第一导电类型半导体掺杂衬底（2）下表面；第一导电类型掺杂柱区（5）和第二导电类型半导体掺杂柱区（6）位于第一导电类型半导体掺杂衬底（2）上表面；第二导电类型半导体掺杂柱区（6）位于第一导电类型掺杂柱区（5）两侧，并与第一导电类型掺杂柱区（5）形成超结结构；第二导电类型半导体掺杂柱区（6）顶部具有第二导电类型半导体体区（7），第二导电类型半导体体区（7）分别与第二导电类型半导体掺杂柱区（6）和第一导电类型掺杂柱区（5）相接触；第二导电类型半导体体区（7）上层具有相互独立的第一导电类型半导体掺杂源区（8）和第二导电类型半导体掺杂接触区（9），其中第一导电类型半导体掺杂源区（8）位于靠近第一导电类型掺杂柱区（5）的一侧；所述多晶硅栅电极（10）位于第二导电类型半导体体区（7）和第一导电类型掺杂柱区（5）上表面，并与第二导电类型半导体体区（7）和第一导电类型掺杂柱区（5）之间通过栅介质层（11）相绝缘；所述金属化源电极位于器件的最上层，金属化源电极的下表面覆盖在第二导电类型半导体掺杂接触区（9）、部分第一导电类型半导体掺杂源区（8）的上表面，以及栅介质层（11）的上表面和侧面。
5.如权利要求4所述的一种适用于超结DMOS器件的改良结构，其特征在于：超结DMOS器件的多晶硅栅电极（10）、栅介质层（11）,向下延伸并使第二导电类型半导体体区（7）位于多晶硅栅电极（10）、栅介质层（11）两侧形成trench栅结构，所形成的MOSFET沟道位于第二导电类型半导体体区（7）侧面。
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