CN109698197A - 用于产生具有dV/dt可控性的IGBT的方法 - Google Patents

用于产生具有dV/dt可控性的IGBT的方法 Download PDF

Info

Publication number
CN109698197A
CN109698197A CN201811229046.5A CN201811229046A CN109698197A CN 109698197 A CN109698197 A CN 109698197A CN 201811229046 A CN201811229046 A CN 201811229046A CN 109698197 A CN109698197 A CN 109698197A
Authority
CN
China
Prior art keywords
groove
region
table top
barrier region
active
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811229046.5A
Other languages
English (en)
Inventor
A.韦莱
M.比纳
M.戴内泽
C.耶格
J.G.拉文
A.菲利波
F.J.桑托斯罗德里格斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN109698197A publication Critical patent/CN109698197A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种加工功率半导体器件（1）的方法（2）包括：提供具有第一导电类型的漂移区（100）的半导体本体（10）；创建（20）多个沟槽（14、15、16），其中该沟槽（14、15、16）沿着垂直方向（Z）延伸到半导体本体（10）中并且沿着第一横向方向（X）彼此邻近布置；在半导体本体（10）处提供（22）掩模布置（30），其中该掩模布置（30）具有根据其来使沟槽（14、15、16）中的一些暴露的横向结构（301）并且该沟槽（14、15、16）中的至少一个被掩模布置（30）覆盖；使半导体本体（10）和掩模布置（30）经受（24）掺杂剂材料提供步骤，由此在被暴露的沟槽（14、15、16）的底部下面创建与第一导电类型互补的第二导电类型的多个掺杂区（1059）；移除（26）掩模布置（30）；使半导体本体（10）经受（28）温度退火步骤，由此促使多个掺杂区（1059）平行于第一横向方向（X）延伸以便重叠并形成邻近被暴露的沟槽（14、15、16）的底部的第二导电类型的势垒区（105）。

Description

用于产生具有dV/dt可控性的IGBT的方法
技术领域
本说明书涉及功率半导体器件（诸如IGBT）的实施例，以及加工功率半导体器件的实施例。特别地，本说明书涉及加工具有包括哑沟槽（dummy trench）的微图案沟槽（MPT）配置的IGBT的方法的实施例，其中多个沟槽延伸到电浮势垒区中。
背景技术
在汽车、消费者和工业应用中的现代器件的许多功能（诸如转换电能和驱动电动机或电机）依赖功率半导体器件。例如，绝缘栅双极型晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管（举几个示例）已被用于各种应用，所述各种应用包括但不限于电源和功率转换器中的开关。
IGBT通常包括被配置成沿着IGBT的两个负载端子之间的负载电流路径传导负载电流的半导体本体（semiconductor body）。进一步地，该负载电流路径可借助于绝缘电极（有时被称为栅极电极）来控制。例如，在从例如驱动器单元接收到对应控制信号时，控制电极可以将IGBT设置在导通状态和阻断状态之一中。
在某些情况下，该栅电极可以包括在IGBT的沟槽内，其中该沟槽可以展现例如条纹配置或针配置。
此外，IGBT的沟槽可以集成不同类型的电极；电极中的一些可以连接至IGBT栅极端子，并且其他可以连接至IGBT负载端子（例如源极/发射极端子）。
通常期望将IGBT的损耗（例如切换损耗）保持为低。例如，可以通过确保短切换持续时间（例如短接通持续时间和/或短断开持续时间）来实现低切换损耗。
另一方面，在给定应用中，还可存在关于最大电压斜率（dV/dt）和/或最大负载电流斜率（dI/dt）的要求。
此外，IGBT的切换行为可以取决于其操作温度，其中可以期望在宽范围的可能操作温度内实现关于功率损耗和电压/电流斜率的所述规定。
发明内容
根据实施例，一种功率半导体器件包括具有第一导电类型的漂移区的有源单元区（active cell region）；至少部分布置在有源单元区内的多个IGBT单元，其中该IGBT单元中的每个包括沿着垂直方向延伸到漂移区中的至少一个沟槽；包围有源单元区的边缘终止区；布置在有源单元区和边缘终止区之间的过渡区，该过渡区具有沿着横向方向从有源单元区朝向边缘终止区的宽度，其中该IGBT单元中的至少一些被布置在过渡区内或者相应地延伸到过渡区中；以及第二导电类型的电浮势垒区（electrically floating barrierregion），其中该电浮势垒区被布置在有源单元区内且与IGBT单元的沟槽中的至少一些接触，并且其中该电浮势垒区不会延伸到过渡区中。
根据另一实施例，一种功率半导体器件包括第一负载端子和第二负载端子，该功率半导体器件被配置成沿着垂直方向在所述端子之间传导负载电流并且包括：具有第一导电类型的漂移区的有源单元区；具有第二导电类型的阱区的边缘终止区；布置在有源单元区内的多个IGBT单元，其中该IGBT单元中的每个包括沿着垂直方向延伸到漂移区中并且在横向限制多个台面（mesa）的多个沟槽。该多个沟槽包括：具有控制电极的至少一个控制沟槽；具有电耦合至控制电极的哑电极的至少一个哑沟槽；具有与第一负载端子电连接的源电极的至少一个源沟槽。该多个台面包括布置在至少一个控制沟槽和至少一个源沟槽之间的至少一个有源台面；以及邻近至少一个哑沟槽布置的至少一个无源台面。该功率半导体器件进一步包括第二导电类型的电浮势垒区，其中至少哑沟槽的底部和源沟槽的底部两者至少部分地延伸到电浮势垒区中，并且其中漂移区的在横向方向上位于电浮势垒区和阱区之间的一部分在所述横向方向上具有至少1μm的横向延伸。
根据又一实施例，提出一种加工功率半导体器件的方法。该功率半导体器件包括具有第一导电类型的漂移区的有源单元区；至少部分地布置在有源单元区内的多个IGBT单元，其中该IGBT单元中的每个包括沿着垂直方向延伸到漂移区中的至少一个沟槽；包围有源单元区的边缘终止区；以及布置在有源单元区和边缘终止区之间的过渡区，该过渡区具有沿着横向方向从有源单元区朝向边缘终止区的宽度，其中该IGBT单元中的至少一些被布置在过渡区内或者相应地延伸到过渡区中。该方法包括：提供第二导电类型的电浮势垒区，其中该电浮势垒区被布置在有源单元区内并且与IGBT单元的沟槽中的至少一些接触，并且其中该电浮势垒区不会延伸到过渡区中。
根据另一实施例，提出加工功率半导体器件的另外的方法。该功率半导体器件包括第一负载端子和第二负载端子，该功率半导体器件被配置成沿着垂直方向在所述端子之间传导负载电流并且包括：具有第一导电类型的漂移区的有源单元区；具有第二导电类型的阱区的边缘终止区；布置在有源单元区内的多个IGBT单元，其中该IGBT单元中的每个包括沿着垂直方向延伸到漂移区中并且在横向限制多个台面的多个沟槽。该多个沟槽包括：具有控制电极的至少一个控制沟槽；具有电耦合至控制电极的哑电极的至少一个哑沟槽；具有与第一负载端子电连接的源电极的至少一个源沟槽。该多个台面包括布置在至少一个控制沟槽和至少一个源沟槽之间的至少一个有源台面；以及邻近至少一个哑沟槽布置的至少一个无源台面。该另外的方法包括：提供第二导电类型的电浮势垒区，其中至少哑沟槽的底部和源沟槽的底部两者至少部分地延伸到电浮势垒区中，并且其中漂移区在横向方向上位于电浮势垒区和阱区之间的一部分在所述横向方向上具有至少1μm的横向延伸。
根据另一实施例，一种加工功率半导体器件的方法包括：提供具有第一导电类型的漂移区的半导体本体；创建多个沟槽，其中该沟槽沿着垂直方向延伸到半导体本体中并且沿着第一横向方向彼此邻近布置；在半导体本体处提供掩模布置，其中该掩模布置具有根据其来使沟槽中的一些暴露的横向结构并且该沟槽中的至少一个被掩模布置覆盖；使半导体本体和掩模布置经受掺杂剂材料提供步骤，由此在被暴露的沟槽的底部下面创建与第一导电类型互补的第二导电类型的多个掺杂区；移除掩模布置；使半导体本体经受温度退火步骤，由此促使多个掺杂区平行于第一横向方向延伸以便重叠并形成邻近被暴露的沟槽的底部的第二导电类型的势垒区。
根据又一实施例，一种功率半导体器件包括第一负载端子和第二负载端子。该功率半导体器件被配置成沿着垂直方向在所述端子之间传导负载电流，并且包括：第一导电类型的漂移区；多个IGBT单元，其中该IGBT单元中的每个包括沿着垂直方向延伸到漂移区中并且在横向限制至少一个有源台面的多个沟槽，该至少一个有源台面包括漂移区的上区段；以及通过漂移区在空间上在垂直方向上以及对着垂直方向限制的第二导电类型的电浮势垒区。所有有源台面的总体积被划分成第一份额（share）和第二份额，该第一份额不会与势垒区横向重叠并且第二份额与势垒区横向重叠。该第一份额被配置成承载至少在功率半导体器件针对其设计的额定负载电流的0%至100%的范围内的负载电流。如果负载电流超过额定负载电流的至少0.5%，则第二份额被配置成承载该负载电流。
当阅读下面的详细描述并且当查看附图时，本领域技术人员将会认识到另外的特征和优点。
附图说明
图中的各部分不一定按照比例，而是将重点放在图示本发明的原理上。此外，在图中，相似的参考数字指的是对应的部分。在绘图中：
图1示意性并且示例性地图示根据一个或多个实施例的功率半导体器件的水平投影（projection）的区段；
图2-4B每个示意性并且示例性地图示根据一个或多个实施例的功率半导体器件的垂直截面的区段；
图5示意性且示例性地图示根据一个或多个实施例的功率半导体器件中的掺杂剂浓度的进程；
图6A-C示意性且示例性地图示根据一个或多个实施例的功率半导体器件的垂直截面的区段；
图7-8D每个示意性且示例性地图示根据一个或多个实施例的功率半导体器件的水平投影的区段；
图9示意性且示例性地图示根据一个或多个实施例的功率半导体器件的透视投影；
图10-11每个示意性且示例性地图示根据一个或多个实施例的功率半导体器件的垂直截面的区段；
图12-19每个示意性且示例性地图示根据一个或多个实施例的功率半导体器件的水平投影的区段；
图20示意性且示例性地图示根据一个或多个实施例的加工功率半导体器件的方法的步骤；
图21-25每个示意性且示例性地图示根据一个或多个实施例的基于垂直截面的一个或多个区段的加工功率半导体器件的方法的步骤。
具体实施方式
在下面的详细描述中，参考形成本文中的一部分的附图并且通过图示的方式示出在其中可实施本发明的特定实施例。
在这个方面，诸如“顶部”、“底部”、“在……以下”、“前”、“后”、“背面”、“领先”、“落后”、“在……以下”、“在……以上”等的方向术语可以关于正被描述的各图的取向来使用。因为实施例的部分能够定位在多个不同取向中，所以方向术语被用于说明的目的，并且绝不是限制性的。要理解的是，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以作出结构或逻辑改变。因此，不要以限制性意义来理解下面的详细描述，并且由所附权利要求限定本发明的范围。
现在将详细地参考各种实施例，其中的一个或多个示例在各图中图示。每个示例通过解释来提供，并且不意味着作为本发明的限制。例如，图示或描述为一个实施例的一部分的特征能够关于其他实施例或结合其他实施例来使用以产生又一实施例。本发明旨在包括这样的修改和变化。使用特定语言描述示例，其不应解释为限制所附权利要求的范围。附图不按比例并且仅用于图示目的。为了清楚，如果没有另外说明，则已经在不同附图中通过相同的参考指定相同元件或制造步骤。
如在本说明书中使用的术语“水平”旨在描述与半导体衬底或半导体结构的水平表面基本上平行的取向。这可能是例如半导体晶圆或管芯或芯片的表面。例如，以下提到的第一横向方向X和第二横向方向Y两者可以是水平方向，其中第一横向方向X和第二横向方向Y可彼此垂直。
如在本说明书中使用的术语“垂直”旨在描述基本上与水平表面垂直（即，平行于半导体晶圆/芯片/管芯的表面的法线方向）布置的取向。例如，以下提到的垂直方向Z可以是与第一横向方向X和第二横向方向Y两者垂直的延伸方向。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。替换地，能够采用相反的掺杂关系，以使得第一导电类型可以是p掺杂并且第二导电类型可以是n掺杂。
在本说明书的上下文中，术语 “处于欧姆接触”、 “处于电接触”、“处于欧姆连接”和“电连接”旨在描述在半导体器件的两个区、区段、区域、部或部分之间、或者在一个或多个器件的不同端子之间、或者在半导体器件的部或部分与端子或金属化物或电极之间存在低欧姆电连接或低欧姆电流路径。进一步地，在本说明书的上下文中，术语“接触”旨在描述在相应半导体器件的两个元件之间存在直接物理连接，例如正彼此接触的两个元件之间的过渡可以不包括另外的中间元件等。
另外，在本说明书的上下文中，如果没有另外说明，术语“电绝缘”在其通常合理理解的上下文中使用，并且因此旨在描述将两个或更多部件彼此分开地定位，并且不存在连接那些部件的欧姆连接。然而，彼此电绝缘的部件不过也可彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。举个示例，电容器的两个电极可彼此电绝缘，并且同时彼此机械和电容耦合，例如借助于绝缘（例如，电介质）。
本说明书中描述的特定实施例属于但不限于例如展现条纹单元或蜂窝单元配置的半导体器件（诸如IGBT），例如可在功率转换器或电源内使用的IGBT。因此，在实施例中，这样的IGBT可以被配置成承载要被馈送至负载的和/或相应地由功率源提供的负载电流。例如，该IGBT可以包括一个或多个有源功率半导体单元，诸如单片集成IGBT单元、和/或单片集成RC-IGBT单元。这样的晶体管单元可以被集成在功率半导体模块中。多个这样的单元可以构成被布置有IGBT的有源单元区的单元场。
如在本说明书中使用的术语“功率半导体器件”旨在描述具有高电压阻断和/或高电流载送能力的单个芯片上的半导体器件。换言之，这样的功率半导体器件（例如IGBT）旨在用于通常处于安培范围中的高电流（例如高达几十或几百安培）和/或通常高于15V、更通常100V及以上的高电压（例如高达至少1200V）。
例如，下面描述的功率半导体器件可以是展现条纹沟槽单元配置或蜂窝沟槽单元配置的IGBT并且可以被配置成被采用作为低电压、中电压和/或高电压应用中的功率部件。
例如，如在本说明书中使用的术语“功率半导体器件”不针对被用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
图1示意性并且示例性地图示根据一个或多个实施例的功率半导体器件1的水平投影的区段。图2示意性并且示例性地图示根据一个或多个实施例的功率半导体器件1的垂直截面的区段。在下文中，它将参考图1和图2中的每个。
该功率半导体器件1可以是IGBT或者相应地具有基于IGBT配置（诸如反向导电(RC)IGBT）的配置的功率半导体器件。
例如，该功率半导体器件1包括耦合至第一负载端子11和第二负载端子12的半导体本体10。例如，该第一负载端子11是发射极端子，而第二负载端子12可以是集电极端子。
该半导体本体10可以包括第一导电类型的漂移区100。该漂移区100可以是n掺杂的。在实施例中，该漂移区100具有在2e12cm-3至4e14 cm-3的范围内的（电激活的）掺杂剂浓度。例如，如它被技术人员所已知的，依赖功率半导体器件1将要针对其设计的额定阻断电压来选择漂移区100沿着垂直方向Z的延伸及其掺杂剂浓度。在本说明书内，术语“漂移区”旨在描述功率半导体器件（例如IGBT）的技术人员通常指定为漂移区或相应地漂移区域的这样的区。
此外，第一负载端子11可以被布置在功率半导体器件1的正面并且可以包括正面金属化。第二负载端子12可以与正面相对地布置（例如在功率半导体器件1的背面上）并且可以包括例如背面金属化。因此，该功率半导体器件1可以展现垂直配置并且负载电流可以沿着垂直方向Z传导。在另一实施例中，该第一负载端子11和第二负载端子12中的每个可以被布置在功率半导体器件1的共同侧上（例如两者都在正面上）。
现在更详细地参考图1，该功率半导体器件1可以进一步包括有源单元区1-2、边缘终止区1-3和芯片边缘1-4。该边缘终止区1-3可以包围有源单元区1-2。过渡区1-5可以被布置在有源单元区1-2和边缘终止区1-3之间。例如，该过渡区1-5包围有源单元区1-2。该过渡区1-5可以被边缘终止区1-3包围。
在实施例中，该半导体本体10本质上由边缘终止区1-3、过渡区1-5和有源单元区1-2组成。
例如，该边缘终止区1-3、过渡区1-5和有源单元区1-2中的每个沿着垂直方向Z从功率半导体器件1的正面整体通过半导体本体10延伸到功率半导体器件1的背面。该边缘终止区1-3、过渡区1-5和有源单元区1-2中的每一个可以不仅包括半导体本体10的部件，而且还包括其外部的部件，例如第一负载端子11和/或第二负载端子12的部件。
进一步地，在示例中，沿着横向方向，在半导体本体10内在边缘终止区1-3、过渡区1-5和有源单元区1-2之间不存在重叠。因此，该有源单元区1-2可以整个被过渡区1-5包围，并且在半导体本体10内，在过渡区1-5和有源单元区1-2之间不存在例如沿着第一横向方向X、第二横向方向Y以及其线性组合的横向重叠。类似地，该过渡区1-5可以整个被边缘终止区1-3包围，并且在半导体本体10内，在过渡区1-5和边缘终止区1-3之间不存在例如沿着第一横向方向X、第二横向方向Y以及其线性组合的横向重叠。
在实施例中，该过渡区1-5具有沿着横向方向从有源单元区1-2朝向边缘终止区1-3（例如在第一横向方向X上/对着第一横向方向X以及在第二横向Y上/对着第二横向Y和/或在这些横向方向的线性组合上）的至少1μm的宽度W。过渡区1-5的所述宽度W因此可以是有源单元区1-2和边缘终止区1-3之间的距离。可以沿着过渡区1-5的整个周边而出现此（最小）宽度W。过渡区1-5的宽度可以大于1μm，例如大于3μm、大于5μm或者甚至大于10μm。下面将描述过渡区1-5和边缘终止区1-3的另外的示例性特征。沿着所述宽度W，可以存在漂移区100的一部分。
该芯片边缘1-4可以在横向上使半导体本体10终止，例如芯片边缘1-4可以已借助于例如晶圆切割而形成并且可以沿着垂直方向Z延伸。如在图1中图示的，该边缘终止区1-3可以被布置在有源单元区1-2和芯片边缘1-4之间。
在本说明书中，以常规方式来采用术语“有源单元区”和“边缘终止区”，即有源单元区1-2和边缘终止区1-3可以被配置成提供技术人员通常与其关联的原理技术功能。
例如，根据实施例，该功率半导体器件1的有源单元区1-2被配置成在端子11、12之间传导负载电流的主要部分，而边缘终止区1-3不会传导负载电流，而是更确切地说实现限定电场形状（profile）的功能，从而确保阻断能力，安全地终止有源单元区1-2和过渡区1-5等等。
该功率半导体器件1包括多个IGBT单元1-1，其中该多个IGBT单元1-1主要被布置在有源单元区1-2内。例如，功率半导体器件1的多个IGBT单元1-1的大部分被布置在有源单元区1-2内。该IGBT单元1-1的数目可以大于100、大于1000、或者甚至大于10,000。例如，IGBT单元1-1的总数的至少85%、至少95%或至少98%被布置在有源单元区1-2内。在实施例中，剩余的IGBT单元1-1被布置在过渡区1-5内。IGBT单元1-1中的一些可以整个被布置在过渡区1-5内，其他的可以被布置成既在有源单元区1-2内又借助于它们相应的横向末端延伸到过渡区中，如在图1中示意性地图示的。
在实施例中，每个IGBT单元1-1至少部分地延伸到过渡区1-5中，如在图1中示意性且示例性图示的。
因此，例如，如在图1中示意性且示例性图示的，该IGBT单元1-1中的一些被布置在过渡区1-5内或者相应地延伸到过渡区1-5中。在这方面，过渡区1-5还可以被理解为功率半导体器件1的有源区的形式。例如，借助于IGBT单元1-1的总数的布置在过渡区1-5内或者延伸到过渡区1-5中的所述份额（share），该过渡区1-5还可以被配置成传导负载电流的一部分。
根据实施例，该IGBT单元1-1不被布置在边缘终止区1-3内。然而，在边缘终止区1-3内，可以包括特别配置的支持电荷载流子的排放（例如在断开操作之前不久和/或期间）的电荷载流子排放单元（图1中未图示，参考图6A-B）。
每个IGBT单元1-1可以展现如在图1中示意性图示的条纹配置，其中在每个IGBT单元1-1的一个横向方向上（例如连同第二横向方向Y）的总横向延伸以及其分量可以基本上对应于或相应地稍稍超过有源单元区1-2的沿着此横向方向的总延伸。
在另一实施例中，每个IGBT单元14可以展现蜂窝配置，其中每个IGBT单元1-1的横向延伸可显著地小于有源单元区1-2的总横向延伸。
然而，如在大部分绘图中示例性且示意性图示的，本文中描述的实施例更确切地说涉及具有关于第二横向方向Y的条纹配置的IGBT单元1-1。
在实施例中，包括在有源单元区1-2中的多个IGBT单元1-1中的每个展现相同设置。现在将关于图2来描述示例性IGBT单元设置的区段。
可包括在过渡区1-5内的IGBT单元1-1的配置可以与包括在有源单元区1-2中的IGBT单元1-1的配置相同。另外或替代地，与有源单元区1-2的IGBT单元1-1相比，该过渡区1-5包括具有不同配置的IGBT单元，例如就MPT接触方案/相邻关系（参考下面更详细的解释）来说。
每个IGBT单元1-1包括沿着垂直方向Z延伸到漂移区中的至少一个沟槽。每个IGBT单元1-1可以至少部分地延伸到半导体本体10中并且包括漂移区100的至少一个区段。此外，每个IGBT单元1-1可以与第一负载端子11电连接。每个IGBT单元1-1可以被配置成在所述端子11和12之间传导负载电流的一部分，并且阻断在所述端子11和12之间施加的阻断电压。
为了控制功率半导体器件1，每个IGBT单元14可以被装备有包括在控制沟槽14中的控制电极141，该控制电极被配置成有选择地将相应IGBT单元1-1设置成导通状态和阻断状态中的一个。
例如，参考图2中图示的示例，第一导电类型的源极区101可以与第一负载端子11电连接。该源极区101可以是n掺杂的，例如以比漂移区100显著更大的掺杂剂浓度。
此外，该第二导电类型的沟道区102可以将源极区101和漂移区100分开，例如沟道区102可以将源极区101与漂移区100隔离，如它对熟悉IGBT配置的总原则的技术人员所已知的。该沟道区102可以是p掺杂的，例如具有在1e15 cm-3至5e18 cm-3的范围内的电激活掺杂剂浓度。在沟道区102和漂移区100之间的过渡可以形成第一pn结1021。
为了使源极区101与第一负载端子11连接，第一接触插塞（plug）113可以从第一负载端子11沿着垂直方向Z延伸，以便接触源极区101和沟道区102中的每一个。
该漂移区100可以沿着垂直方向Z延伸直到它与布置成与第二负载端子12电接触的掺杂接触区108对接为止。该漂移区100的布置在（下面更详细解释的）区105和掺杂接触区108之间的区段可以形成漂移区100的主要部分。在实施例中，如它对技术人员所已知的，该漂移区100的掺杂剂浓度在漂移区100的形成与掺杂接触区108的界面的较低区段中增加，例如以便形成第一导电类型的场停止区。
该掺杂接触区108可以根据功率半导体器件1的配置来形成；例如掺杂接触区108可以是第二导电类型的发射极区，例如p型发射极。为了形成RC-IGBT，该掺杂接触区108可以由第二导电类型的发射极区来构成，该第二导电类型的发射极区被也电连接至第二负载端子12并且通常被称为“n短路”的第一导电类型的小区段中断。
例如，每个IGBT单元1-1包括具有所述控制沟槽电极141的至少一个控制沟槽14和具有哑沟槽电极151的至少一个哑沟槽15，其中所述沟槽14、15中的每个可以沿着垂直方向Z延伸到半导体本体10中并且包括使相应的沟槽电极141、151与半导体本体10绝缘的绝缘体142、152。
根据实施例，该至少一个控制沟槽14和至少一个哑沟槽15的沟槽电极141、151每个可以电耦合至功率半导体器件1的控制端子13。
虽然图2示例性地图示哑沟槽15邻近控制沟槽14来布置，但是应该理解的是IGBT单元1-1可以包括不同于控制沟槽类型和哑沟槽类型的类型的一个或多个另外的沟槽，并且此至少一个另外的沟槽可以邻近控制沟槽14来布置。例如，所述至少一个另外的沟槽可以是源沟槽（其他绘图中的参考数字16），其沟槽电极（其他绘图中的参考161）电连接至第一负载端子11。将在下面更详细地解释这个。
例如，该控制端子13是栅极端子。此外，该控制端子13可以电连接至控制沟槽电极141并且例如借助于至少一个绝缘结构132来与第一负载端子11、第二负载端子12和半导体本体10电绝缘。
在实施例中，可以通过在第一负载端子11和控制端子13之间施加电压来控制功率半导体器件1，例如以便选择性地将功率半导体器件1设置成导通状态和阻断状态中的一个。
例如，该功率半导体器件1被配置成基于栅极-发射极电压VGE来控制，例如以技术人员所已知的控制IGBT的原理方式。
在实施例中，该哑沟槽电极151还可以电连接至控制端子13并且因此接收与控制沟槽电极141相同的控制信号。在另一实施例中，该哑沟槽电极151可以借助于具有在1e-3Ohm至1 Ohm的范围内、在1Ohm至10 Ohm的范围内、或在10 Ohm至100 Ohm的范围内的电阻的电阻器来电耦合至控制端子13。在另一实施例中，该哑沟槽电极151电连接至第二控制端子（未图示）并且因此接收与控制沟槽电极141不同的控制信号。
此外，功率半导体器件1的每个IGBT单元1-1可以具有电连接至第一负载端子11的至少一个有源台面18，该有源台面18包括源极区101、沟道区102和漂移区100的一部分，其中在有源台面18中，这些区101、102、100中的相应区段可以邻近控制沟槽14的侧壁144来布置，如在图2中示例性图示的。例如，源极区101和沟道区102中的每个例如借助于第一接触插塞113电连接至第一负载端子11。
在功率半导体器件1的实施例中，该掺杂接触区108是p型发射极，并且有源台面18可以与p型发射极108完全横向重叠。
此外，该控制沟槽电极141（在这里也被称为控制电极141）可以被配置成从控制端子13接收控制信号并且例如通过在沟道区102中引起反型沟道来控制有源台面18中的负载电流以便将功率半导体器件1设置成导通状态。因此，第一负载端子11和有源台面18之间的过渡181可以提供用于使负载电流从第一负载端子11传递到半导体本体10中和/或反过来的界面。
在实施例中，一旦超过例如有源台面18内的反型沟道阈值电压，就可以在相应的有源台面18中引起反型沟道。例如，该反型沟道阈值电压依赖于控制电极141的功函数、源极区101的掺杂剂浓度、沟道区102的掺杂剂浓度、沟槽绝缘体142的相关厚度、沟槽绝缘体142的介电常数中的至少一个。
在实施例中，该功率半导体器件1的所有有源台面18被配置有相同的反型沟道阈值电压。
例如，包括在有源单元区1-2中的所有IGBT单元1-1的控制电极141可以电连接至控制端子13。
除了有源台面18之外，功率半导体器件1的每个IGBT单元1-1可以具有例如邻近至少一个哑沟槽15布置的至少一个无源台面19，其中第一负载端子11和无源台面19之间的过渡191至少为第一导电类型的电荷载流子提供电绝缘。
在实施例中，该IGBT单元1-1可以被配置成防止负载电流跨过无源台面19和第一负载端子11之间的所述过渡191。例如，无源台面19不允许引起反型沟道。与有源台面18相比，根据实施例，无源台面19不会在功率半导体器件1的导通状态期间传导负载电流。例如，无源台面19可被视为不被用于承载负载电流的目的的清退（decommission）台面。
在无源台面19的第一实施例中，该无源台面19不被电连接至第一负载端子11，而是例如借助于绝缘层112来电绝缘。在此实施例中，第一负载端子11和无源台面19之间的过渡191不仅仅为第一导电类型的电荷载流子提供电绝缘而且还为第二导电类型的电荷载流子提供电绝缘。为此，在一个变体中，无源台面19既不包括源极区101的区段，也不包括沟道区102的区段，也不会借助于接触插塞（参见参考数字111）接触无源台面19，如在图2中图示的。在另一变体中，可以以与有源台面18类似的方式来配置无源台面19，例如通过还包括源极区101的区段和/或沟道区102的区段，与有源台面18的差别包括无源台面19的源极区101（如果存在的话）的区段和沟道区102的区段都不被电连接至第一负载端子11。根据无源台面19的第一实施例，根本没有电流跨过所述过渡191。
在无源台面19的第二实施例中，该无源台面19可以电连接至第一负载端子11，其中第一负载端子11和无源台面19之间的过渡191仅为第一导电类型的电荷载流子提供电绝缘，而不是为第二导电类型的电荷载流子提供电绝缘。换言之，在此第二实施例中，该无源台面19可以被配置成允许第二导电类型的电荷载流子的电流（例如空穴电流）通过所述过渡191。例如，取决于哑沟槽电极151的电位，这样的空穴电流可以仅临时形成（例如在实施断开操作之前不久），例如以便降低半导体本体10中存在的总电荷载流子浓度。在实施例中，这还可针对这样的无源台面19而发生，其中电绝缘仅用于反转导通IGBT配置中的第一导电类型的电荷载流子，其中在二极管模式操作中将通过这些无源台面19临时载送负载电流，其中背面（参见掺杂接触区108）将被构造成包括第二导电类型的发射极和第一导电类型的发射极两者（以前被称为“n短路”）。如上面阐述的，在此第二实施例中，该无源台面19可以电连接至第一负载端子11。例如，无源台面19的第二导电类型的掺杂接触区（未图示）（其与下面提到的电浮势垒区105不同）可以例如借助于第一接触插塞113中的一个电连接至第一负载端子11，如在图3B中示意性且示例性图示的。第二导电类型的掺杂接触区（未图示）可以将无源台面19内存在的漂移区100的区段与第一负载端子11隔离。例如，根据无源台面19的第二实施例，在无源台面19内，不存在与第一负载端子11电连接的用第一导电类型的掺杂剂掺杂的区。
无源台面19的上面图示的第一实施例和第二实施例可以允许提供IGBT单元1-1的配置以防止负载电流跨过无源台面19和第一负载端子11之间的所述过渡191。
该无源台面19在横向上可以由控制沟槽14和哑沟槽15或者由哑沟槽15和另一沟槽类型来限制，将在下面进一步对其阐明。将在下面描述无源台面19的另外的可选方面。例如，根据实施例，即使哑沟槽电极151可以电连接至控制端子13，但是在示例中，哑沟槽电极151不被配置成控制无源台面19中的负载电流，因为无源台面19不允许在无源台面19内引起反型沟道。
如在图2中示意性地示例地图示的，该功率半导体器件1还可以包括第二导电类型的电浮势垒区105（下面还简单地称为“势垒区”）。将在下面进一步更详细地解释此势垒区105的示例性特征。在势垒区105的更详细描述之前，应该解释关于功率半导体器件1的微图案沟槽结构（MPT）的示例性方面。
参考在图3A-B中示意性图示的实施例，有源单元区1-2的每个IGBT单元1-1可以进一步包括至少一个源沟槽16，其沿着垂直方向Z延伸到半导体本体10中并且包括将源沟槽电极161与半导体本体10绝缘的绝缘体162，源沟槽电极161电连接至第一负载端子11。例如，如在图3A-B中图示的，该至少一个源沟槽16被布置在控制沟槽14和哑沟槽15之间。在实施例中，每个IGBT单元1-1可以包括多于一个源沟槽16，例如两个源沟槽16（参见图4A）或四个源沟槽16（参见图6A），其中源沟槽的沟槽电极161中的每一个可以电连接至第一负载端子11。例如，在一侧上的控制沟槽14和另一侧上的哑沟槽15之间布置多于一个源沟槽16。
在实施例中，该有源台面18在横向可以由控制沟槽14和源沟槽16来限制。例如，该控制沟槽14的侧壁144和源沟槽16的侧壁164沿着第一横向方向X限制有源台面18。该有源台面18可以以已关于图2示例性描述的方式来配置；例如第一接触插塞113可以将沟道区102的区段以及源极区101的区段中的每个电连接至第一负载端子11。
此外，根据在图3A-B和4A-B中图示的实施例，有源单元区1-2的每个IGBT单元1-1可以包括多于一个无源台面19，其中该无源台面19中的至少一个在横向上可以由源沟槽16和哑沟槽15来限制。另一无源台面19在横向上可以由两个源沟槽16来限制。另一无源台面19在横向上可以由两个哑沟槽15来限制。又一无源台面19在横向上可以由哑沟槽15和控制沟槽14中的一个来限制。如所图示的，该无源台面19中的每个可以包括沟道区102的相应区段，其中在实施例中，这些区段不会电连接至第一负载端子11而是例如借助于绝缘层112将它们电绝缘，如上面已经解释的。
参考在图3A-B中示意性图示的实施例，除了至少一个源沟槽16之外或者作为对至少一个源沟槽16的替换，有源单元区的每个IGBT单元1-1可以进一步包括至少一个浮置沟槽（floating trench）17，其沿着垂直方向Z延伸到半导体本体10中并且包括使沟槽电极171与半导体本体10绝缘的绝缘体172，浮置沟槽17的沟槽电极171是电浮置的（electrically floating）。在实施例中，该浮置沟槽17的沟槽电极171既不电连接至第一负载端子11，也不电连接至第二负载端子12，也不电连接至控制端子13，也不电连接至半导体本体10的区段。
在实施例中，电浮沟槽电极171借助于具有高欧姆电阻的连接而连接至限定的电位（例如至接触的电位或至另一半导体区的电位）。例如，借助于所述高欧姆连接，在切换操作期间，电浮沟槽电极171的电位临时从限定的电位去耦。所述去耦可以在所述切换操作的时间标度（time scale）上发生，例如达至少10ns、或至少100ns、或至少10μs。例如，所述高欧姆连接的电阻总计多于1e2Ω或总计多于1e6Ω。在实施例中，在第一负载端子11和电浮沟槽电极171之间的（例如在停顿情况期间测量的）欧姆电阻总计多于1e2Ω或总计多于1e6Ω。
例如，如果存在的话，至少一个浮置沟槽17可以被布置在控制沟槽14和哑沟槽15之间。此外，如在图3A-B中图示的，该IGBT单元1-1可以另外包括所述至少一个源沟槽16，其中该源沟槽16和浮置沟槽17可以被布置在一侧上的控制沟槽14和另一侧上的哑沟槽15之间。在实施例中，该有源台面18在横向上由控制沟槽14的侧壁144和源沟槽16的侧壁164来限制。该无源台面19在横向上可以由源沟槽16的侧壁164、浮置沟槽17的侧壁174和哑沟槽15的侧壁154的组中的至少两个来限制。
因此，根据实施例，该有源区的每个IGBT单元1-1包括至少一个控制沟槽14、至少一个哑沟槽15、至少一个源沟槽16，以及可选地至少一个浮置沟槽17，其中该至少一个源沟槽16（如果存在的话）和至少一个浮置沟槽17（如果存在的话）可以被布置在控制沟槽14和哑沟槽15之间。
在实施例中，该功率半导体器件1可以是IGBT并且其有源区1-2的其IGBT单元1-1中的每一可以展现微图案沟槽（MPT）结构。
例如，可包括在IGBT单元1-1中的沟槽14、15、16、16、17的至少大部分中的每个可以展现相等的空间尺度并且可以根据规则图案来布置。例如，沟槽14、15、16、16、17中的每个可以展现沿着垂直方向Z在3μm至8μm的范围内的深度，以及沿着第一横向方向X在0.4μm至1.6μm的范围内的宽度。该沟槽14、15、16、17可以根据具有第一节距的第一布局来形成，其中该第一布局可以限定沟槽宽度和台面宽度中的每个。
此外，可包括在IGBT单元1-1中的所有沟槽14、15、16、16、17的沟槽电极141、151、161、171的每一个或者至少大多数可以展现例如关于沿着垂直方向（其借助于相应沟槽底部145、155、165、175而终止）的总延伸和在第一横向方向上的总延伸（即沟槽宽度，其借助于相应侧壁144、154、164、174而终止）、和/或关于绝缘体142、152、162、172的尺度的相等的空间尺度。此外，可包括在IGBT单元1-1中的沟槽14、15、16、16、17中的每个可以沿着第一横向方向X等距离地布置。例如，该IGBT单元1-1的台面18和19中的每个可以展现相同的宽度，其可以在0.1μm至0.3μm的范围内，在0.3μm至0.8μm的范围内，或者在0.8μm至1.4μm的范围内。
此外，可包括在IGBT单元1-1中的沟槽14、15、16、16、17中的一些可以延伸到势垒区105中，例如达至少100nm、达至少500nm或达至少1000nm。还将在下面更详细地解释此方面。
对于下面的解释，这些缩写可以应用：
G=控制沟槽14
D=哑沟槽15
S=源沟槽16
F=浮置沟槽17
k=有源台面18
o=无源台面19。
如已经在上面阐述的，该功率半导体器件1可以包括在有源单元区1-2内的多个等同配置的IGBT单元1-1。在实施例中，使用上面介绍的缩写，有源单元场1-2的每个IGBT单元1-1内的示例性相邻关系可以表述如下：
。
在不限于此示例性相邻关系（本文还将其称为接触方案）的情况下，根据剩余的绘图的大部分的实施例基于上面标识的示例性相邻关系。因此，应该理解，根据实施例，IGBT单元1-1必须不一定包括浮置沟槽17。
例如，在另一实施例中，IGBT单元1-1中的每个仅包括一个或多个控制沟槽14和一个或多个源沟槽16。此外，在这样的实施例中，IGBT单元1-1中的每个仅包括一个或多个有源台面18，而没有无源台面19。例如，接触方案然后可以是“kGkS”等。然后，连接至控制端子13的每个沟槽电极将实际上控制有源台面，例如通过控制相应的反型沟道，并且因此将没有哑沟槽。在又一实施例中，IGBT单元1-1仅包括一个或多个控制沟槽14以及一个或多个有源台面，而既没有无源台面也没有哑沟槽、也没有源沟槽、也没有浮置沟槽。
如上面指示的，不管接触方案如何，该功率半导体器件1都可以进一步包括第二导电类型的电浮势垒区105（在下面也被简单称为“势垒区”）。
在实施例中，该势垒区105被配置成在有源台面18的区段和哑沟槽15的底部155之间提供导电路径。因此，该势垒区105可以被配置成将有源台面18的区段的电位引导至哑沟槽15的底部155。例如，该势垒区105可以延伸到有源台面18中并且从那里到源沟槽16的底部165下面并且跨过无源台面19以便与哑沟槽15的底部155对接。
如已经在上面阐述的，该功率半导体器件1可以包括多个IGBT单元1-1，例如包括在有源单元区1-2中的其大部分。例如，该势垒区105使包括在有源区1-2内的多个IGBT单元1-1中的无源台面19互相连接。例如，为此，该势垒区105可以部分地延伸到无源台面19的每一个中。势垒区105可以进一步至少部分延伸到有源台面18的一些中。哑沟槽底部155中的每个可以延伸到势垒区105中。由此，势垒区105可以引导有源台面内的电位朝向哑沟槽电极151。
如将在下面更详细地解释的，该势垒区105在横向上可以与有源台面18的一些（部分）重叠并且可在横向上不与有源台面18的其他（部分）重叠。例如，为此，该势垒区105可以展现由一个或多个通道1053形成的横向结构（如将在下面更详细解释的）和/或势垒区105可以借助于过渡区1-5在横向上从边缘终止区1-3移位，（如上面解释的）该过渡区1-5可以装备有一个或多个有源台面18。
因此，更一般地来说，根据实施例，提出一种包括第一负载端子11和第二负载端子12的功率半导体器件1。该功率半导体器件1被配置成沿着垂直方向Z在所述端子11、12之间传导负载电流并且包括：第一导电类型的漂移区100；多个IGBT单元1-1，其中IGBT单元1-1中的每个包括多个沟槽（例如14、15、16），其沿着垂直方向Z延伸到漂移区100中并且在横向上限制至少一个有源台面18，该至少一个有源台面18包括漂移区100的上区段100-1。第二导电类型的电浮势垒区105在空间上被漂移区100在垂直方向Z上以及对着垂直方向Z限制。
可以将所有有源台面18的总体积划分成第一份额（share）和第二份额，该第一份额不会与势垒区105在横向重叠并且第二份额与势垒区105在横向重叠。例如，有源台面18的第一份额在横向上与势垒区105的至少一个通道1053（参见下面的进一步解释）或与漂移区100的不存在势垒区105的另一区段（例如在过渡区1-5内）重叠。相反，有源台面18的第二份额与势垒区105在横向上重叠。例如，由第二份额传导的负载电流穿过（traverse）势垒区105。
在实施例中，该第一份额被配置成承载至少在功率半导体器件针对其设计的额定负载电流的0%至100%的范围内的负载电流。如果负载电流超过额定负载电流的至少0.5%，则第二份额可以被配置成承载该负载电流。
因此，有源台面18的第一份额可以被视为“点火体积”，其例如在功率半导体器件1的接通期间开始传导负载电流，而第二份额最初保持不激活状态。然后，如果例如只有负载电流超过例如额定负载电流的至少0.5%的阈值（其中此阈值可以高于0.5%，例如高于1%，例如至少5%或至少10%），则势垒区105可以变得更传导以使得第二份额还可以承载负载电流。
例如，对于功率半导体器件1的额定负载电流的10%以下、或1%以下或0.5%以下的小负载电流，不会与势垒区105横向重叠的有源台面18（即总体积的所述第一份额）可以充当第一导电类型的电荷载流子的发射极，并且例如通过此避免功率半导体器件1的传递或输出特性中的突跳（snapback）。对于更大的负载电流（比额定负载电流的0.5%、1%、5%或10%更大），上pn结1051相对于第一导电类型的电荷载流子处于正向偏置模式。然后这还可以允许由与势垒区105横向重叠的有源台面18（即总体积的所述第二份额）发射第一导电类型的电荷载流子。
如上面已经解释的，每个有源台面18可以被配置成在相应的有源台面18内引起反型沟道。例如，所有有源台面18被配置有相同的反型沟道阈值电压。因此，在上面示例性描述的第二体积份额内的负载电流传导的开始时间和第一体积份额内的负载电流传导的开始时间之间的延迟（根据其，例如在接通期间，一旦负载电流超过例如至少0.5%的所述阈值，与势垒区105横向重叠的有源台面18的第二体积份额就承载负载电流）例如既不是借助于向控制电极提供控制第一体积份额的控制信号（其与提供到控制电极的控制第二体积份额的控制信号不同）而引起的，也不是由反型沟道阈值电压之间的差异引起的。更确切地说，根据实施例，向第一体积份额和第二体积份额提供相同的控制信号，并且第一体积份额和第二体积份额被配置有相同的反型沟道阈值电压，并且仅通过相应地定位和/在横向上构造势垒区105来实现所述延迟。
因此，在实施例中，有源台面18的第一体积份额和有源台面18的第二体积份额之间仅有的区分特征是第一体积份额并不与势垒区105在横向上重叠并且第二体积份额确与势垒区105在横向上重叠。例如，由此，实现在负载电流传导开始（起始时间）之间的所述示例性描述的延迟。
例如，一旦通过两个体积份额来传导负载电流，就可根据体积份额之间的比率来在体积份额之间将其分配。在实施例中，如果负载电流超过额定负载电流的50%，则由有源台面18的第一体积份额传导的第一负载电流份额和由有源台面18的第二体积份额传导的第二负载电流份额之间的比率可以至少在第一体积份额和第二体积份额之间的比率的10%之内，或者相应地，由有源台面18的第一体积份额传导的第一负载电流份额和由有源台面18的第二体积份额传导的第二负载电流份额之间的比率可以（至少基本上）与第一体积份额和第二体积份额之间的比率相同。
该电浮势垒区105可以在空间上被漂移区100在垂直方向Z上以及对着垂直方向Z来限制。因此，该势垒区105可以利用漂移区100来形成上pn结1051和下pn结1052中的每个，其中下pn结1052可以被布置成比哑沟槽15的底部155的每个更低。例如，上pn结1051被布置在（多个）无源台面19内，并且因此在哑沟槽15的底部155之上。在第一pn结1021和上pn结1051之间沿着垂直方向Z的距离可以总计至少0.5μm。因此，根据实施例，两个pn结1021和1051彼此不同，但是借助于漂移区100彼此分开。
换言之，该势垒区105可以借助于漂移区100的至少一部分与沟道区102分开。例如，沿着垂直方向Z，该势垒区105在一侧上被漂移区100的上区段100-1限制并且在另一侧上被漂移区100的下区段100-2限制，其中所述上区段100-1形成至IGBT单元1-1的沟道区102的过渡。下区段100-2可以沿着垂直方向Z延伸直到它与掺杂接触区108对接为止，如上面图示的其可以是p型发射极。
在实施例中，该势垒区105不会与第二导电类型的任何其他半导体区接触，而是例如借助于漂移区100的（多个）区段与其分开。例如，势垒区105至第二导电类型的最靠近的其他半导体区之间的距离总计至少1μm或至少2μm。因此，例如，在沟道区102和势垒区105之间不存在p型连接，在势垒区105和边缘终止区109（下面进一步提到）的阱区109之间不存在p型连接。沿着所述距离，可以存在漂移区100的一部分。
关于上面讨论的所有实施例，应该理解的是，根据一个变体，包括在台面18和19中的漂移区100的区段（例如与沟道区102形成第一pn结1021和与势垒区105形成上pn结1051的上区段100-1（参见下面的解释））可以展现与布置在势垒区105下面的漂移区100的区段（例如与势垒区105形成下pn结1052的漂移区100的所述下区段100-2）的掺杂剂浓度相比至少是其两倍大的掺杂剂浓度。
该漂移区100的包括在台面18和19中的所述区段（上区段100-1）每个可以展现在1e14 cm-3 至4e17 cm-3的范围内的最大掺杂剂浓度，例如至少1e16 cm-3的最大掺杂剂浓度。例如，包括在台面18和19中并且可以展现所述增加的掺杂剂浓度的漂移区100的所述区段可以被称为“n势垒区”。例如，选择包括在台面18和19中的漂移区100的区段的掺杂剂浓度以使得上pn结1051保持在稍稍高于沟槽底部145和155的水平处。
现在参考图4B，根据一个变体，仅局部地提供漂移区100的上区段（区段100-1）中的增加的掺杂剂浓度。例如，有源台面18的仅一个或有源台面18的仅若干个或有源台面18的仅所有包括局部n势垒区100-3。例如，局部n势垒区100-3中的每个被布置在势垒区105的上面，或者相应地势垒区通道1053的上面、以及相应沟道区102的下面。例如，每个n势垒区100-3被布置成与相应沟道区102接触并且从那里沿着垂直方向Z向下延伸直到它与（p-）势垒区105对接为止，或者相应地如果（p-）势垒105不存在/在相应位置处展现通道1053则在对应Z水平处终止。沿着第一横向方向X，每个n势垒区100-3可以填充相应有源台面18。每个n势垒区100-3可以展现至少漂移区100的下区段100-2的掺杂剂浓度的两倍大的最大掺杂剂浓度。例如，每个n势垒区100-3展现在1e14 cm-3 至4e17 cm-3的范围内的最大掺杂剂浓度，例如至少1e16 cm-3的最大掺杂剂浓度。相反，根据此变体，包括在无源台面19中的漂移区的上区段100-1可以展现基本上等于漂移区100的下区段100-2的最大掺杂剂浓度的最大掺杂剂浓度；例如，不存在在无源台面19内提供的n势垒区100-3。
在一个变体（未图示）中，上pn结1051可以甚至被布置成低于哑沟槽15的底部155和控制沟槽14的所述底部145中的每一个（其中没有图示此示例）。在那个情况下，沿着垂直方向Z在哑沟槽15的底部155和上pn结1051之间的距离可以比3μm更小，比2μm更小或者甚至比1μm更小。
例如，该势垒区105展现沿着垂直方向Z在0.1μm至0.5μm的范围内、在0.5μm至1μm的范围内、或在1μm至5μm的范围内的厚度。
例如，沿着垂直方向Z在势垒区105和延伸到势垒区105中的沟槽之间的共同垂直延伸范围可能在50nm至3000nm的范围内。在实施例中，如与所有沟槽或相应地沟槽的至少大部分相比，该势垒区105进一步沿着垂直方向Z延伸（即向下至半导体本体10内的更深水平）。
根据实施例，该势垒区105可以展现比10Ωcm更多且比1000Ωcm更小的（例如比100Ωcm更多且比500Ωcm更小的）电阻率。
该势垒区105可以包括硼（B）、铝（Al）、二氟化硼（difluoroboryl）（BF2）、三氟化硼（BF3）、或其组合中的至少一个。根据实施例，这些示例性材料的相应一个可以用作掺杂剂材料。此外，可以将这些示例性材料的相应一个注入到半导体本体10中以便形成势垒区105。
例如，该势垒区105展现比1e14 cm-3更大且比4e17 cm-3更小的电激活掺杂剂浓度。可以在具有沿着垂直方向Z的至少0.5μm、或至少1μm的延伸的情况下存在所述掺杂剂浓度（例如总计近似1e16cm-3）。此外，该势垒区105可以在哑沟槽15的底部155延伸到势垒区105中的区中展现最大掺杂剂浓度。
在实施例中，该势垒区105的掺杂剂浓度小于沟道区102中存在的掺杂剂浓度。例如，该势垒区105的最大掺杂剂浓度在沟道区102中存在的掺杂剂浓度的1%至80%的范围内。
在图5中图示第二导电类型的掺杂剂的掺杂剂浓度（CC）沿着垂直方向Z的示例性进程，其中实线指示第二导电类型的掺杂剂浓度（NA）并且点线指示第一导电类型的掺杂剂浓度（ND）。因此，在上区段中（例如接近第一负载端子11），掺杂剂浓度NA可以相对高以便提供沟道区102（在无源台面19的情况下，其不是第一负载端子或者不被电连接至第一负载端子，如上面解释的那样这取决于无源台面19的配置）。然后，掺杂剂浓度NA在台面的存在漂移区100（所述上区段100-1）的区段中快速下降。在沟道区102和漂移区100的上区段100-1之间的过渡可以在相应台面内形成所述第一pn结1021。在无源台面19不包括沟道区102的区段的情况下，掺杂剂浓度CC在第一负载端子11处的开始和势垒区105的开始之间的值将因此处于对应于图5中图示的局部最小值LM或更小的值。然后，例如在相应沟槽底部155之前，掺杂剂浓度NA（再次）增加以便形成势垒区105。在漂移区100的上区段100-1和势垒区105之间的过渡形成上pn结1051。如所图示的，势垒区105可以在基本上等于相应沟槽终止的水平的深度水平处（例如在哑沟槽15的底部155的水平处）展现其掺杂剂浓度最大值CCM。掺杂剂浓度NA然后再次下降以便与漂移区100的下区段100-2形成下pn结1052。
例如，电浮势垒区105不会与限定的电位电连接，例如既不至第一负载端子11、也不至第二负载端子2、也不至控制端子13。在实施例中，借助于具有高欧姆电阻的连接将电浮势垒区105连接至限定的电位（例如至接触的电位或另一半导体区的电位）。例如，借助于所述高欧姆连接，在切换操作期间，势垒区105的电位临时从限定的电位去耦。所述去耦可以在所述切换操作的时间标度上发生，例如达至少10ns、或至少100ns、或至少10μs。例如，所述高欧姆连接的电阻总计多于1e2Ω或总计多于1e6Ω。
在实施例中，在第一负载端子11和势垒区105之间的（例如在停顿情况期间测量的）欧姆电阻总计多于1e2Ω或总计多于1e6Ω。
例如，为了确保势垒区105是电浮置的，势垒区105不会延伸到过渡区1-5中；例如势垒区105可以专门布置在有源单元区1-2内，如在图1中图示的。
例如，势垒区105不会延伸到过渡区1-5中。如上面已经解释的，过渡区1-5可以装备有IGBT单元1-1中的一些并且因此被视为功率半导体器件1的有源区，即还传导负载电流的一部分的功率半导体器件1的一部分。
在实施例中，该过渡区1-5既不包括电浮势垒区105的区段也不包括第二导电类型的任何另外的电浮半导体区。例如，不存在包括在过渡区1-5中的浮置p掺杂半导体区。
该势垒区105是电浮置的，并且同时该势垒区105可以被布置成接触IGBT单元1-1的沟槽中的至少一些，如上面已经解释的那样。因此，该势垒区105可以与沟槽绝缘体142、152和162对接。例如，至少源沟槽底部165和/或至少哑沟槽底部155延伸到势垒区105中，例如使得源沟槽电极161、哑沟槽电极151和势垒区105具有沿着垂直方向Z的至少100nm、至少50nm或至少1000nm的共同垂直延伸范围（其中与沟槽底部相比，该势垒区105可以沿着垂直方向Z进一步延伸）。
应该关于图6A-C更详细地阐明此方面，图6A-C示例性且示意性地图示根据一个或多个实施例的功率半导体器件1的垂直截面的区段，其中图6B示出从图6A的区段沿着第一横向方向X的继续，并且其中图6C示出从图6B的区段沿着第一横向方向X的继续。
在图6A处开始，第一负载端子11可以被绝缘结构80（例如封装）部分地覆盖。在有源单元区1-2之内，存在布置的多个所述IGBT单元1-1，其中每个展现所述示例性接触方案/相邻关系，即“oDoSoSkGkSoSoD”。在另一实施例中，采用不同的接触方案。
有源台面18借助于所述第一接触插塞113来电连接至第一负载端子11，并且源沟槽16的源电极161借助于第二接触插塞115来电连接至第一负载端子11。控制沟槽14的控制电极141和哑沟槽15的哑电极151例如借助于栅极流道（gate runner）135（参见图6B）电连接至控制端子13。
在过渡区1-5内，布置有一个另外的IGBT单元1-1，其也可以展现接触方案“oDoSoSkGkSoSoD”或与其不同的接触方案。进一步沿着第一横向方向X，布置有一个另外的哑沟槽15、另一源沟槽16和一个控制沟槽14，与其邻近地布置有两个有源台面18。因此，在过渡区1-5内，可以传导负载电流的一部分。
沟槽图案也可以在边缘终止区1-3内沿着第一横向方向X继续，其中边缘终止区1-3内的这样的沟槽可以是源沟槽16。所述源沟槽16之间的台面可以借助于第一接触插塞113电连接至第一负载端子11。因此，源沟槽16和台面在电连接至第一负载端子11的这些沟槽之间的布置可以形成电荷载流子排放单元。
在边缘终止区1-3内，可以存在进一步布置的第二导电类型的半导体阱区109。例如，该阱区109是p掺杂的并且从绝缘层112沿着垂直方向Z延伸，例如超过沟槽14、15、16的深度。例如，阱区109以大约与势垒区105一样的深度延伸到半导体本体中。
仍参考图6A，势垒区105可以在有源单元区1-2和过渡区1-5之间的过渡处终止。例如，该势垒区105可以专门布置在有源单元区1-2内并且既不延伸到过渡区1-5中也不延伸到边缘终止区1-3中。
在另一侧上，阱区109可以专门布置在边缘终止区1-3内并且既不延伸到过渡区1-5中也不延伸到有源单元区1-2中。如上面已经阐明的，过渡区1-5可以整体包围有源单元区1-2并且可以继而被边缘终止区1-3整体包围。该过渡区1-5的最小宽度W（即势垒区105和阱区109之间的最小距离）总计1μm，其中所述最小宽度可以比1μm更大、例如比3μm更大、比5μm更大或甚至比10μm或比20μm更大。沿着所述宽度W，可以存在漂移区100的一部分。
在阱区109例如借助于所述第一接触插塞113电连接至第一负载端子11时（如示例性图示的），该阱区109内的电位可以基本上与第一负载端子11的电位相同。因此，借助于过渡区1-5以及其最小宽度W，可以更容易确保势垒区105实际上是电浮置的。
在实施例中，阱区109具有在1e15cm-3至5e18cm-3的范围内的电激活最大掺杂剂浓度。它可以沿着垂直方向Z延伸，例如进一步作为沟槽14、15、16，例如向下至基本上对应于在势垒区105和漂移区100之间形成的下pn结1052的水平。
现在参考图6B，阱区109可以沿着第一横向方向X延伸直到它与半导体VLD（横向掺杂的变化）或JTE（结终止延伸）区107对接为止。而且，VLD/JTE区107可以是第二导电类型的并且可以具有比阱区109更低的掺杂剂浓度。一般来说，技术人员已知在功率半导体器件的终止结构内的这样的VLD或JTE区的概念，并且因此避免在这里更详细地解释VLD或JTE区107的功能。为了安全原因，VLD/JTE区107可以借助于更厚的氧化物层85（其可以是LOCOS层或凹场氧化物）与栅极流道135的电位隔离。替代地，可以使用技术人员已知的其他终止概念。
例如，栅极流道135与阱区109和VLD区107中的每个在横向上重叠。
现在参考图6C，VLD区107可以远在芯片边缘1-4之前在边缘终止区1-3内的位置处终止。芯片边缘1-4和VLD区107的终止之间的区可以实质上由漂移区100的未构造区段来构成，其中接近芯片边缘1-4，可以提供沟道截断环布置。一般来说，技术人员还已知接近功率半导体器件的芯片边缘的沟道截断环布置的概念。例如，根据在图6A-C中示例性图示的实施例，为了形成沟道截断环布置，提供展现第二负载端子12的电位的集电极接触121。连接到那里的是沟槽125的电极。例如，沟槽125跟随终止区1-3的进程，因为它还整体包围过渡区1-5。可以提供用于形成沟道截断环布置的另外的沟槽1251和1252。可以由第二导电类型的半导体区127位于沟槽125、1251和1252之侧面。
在实施例中，该势垒区105具有横向结构。例如，该势垒区105被形成为遍及整个有源单元区1-2延伸的横向构造的层，例如直到它与过渡区1-5对接为止。因此，该势垒区105可以专门布置在有源单元区1-2内并且不会延伸到过渡区1-5中。在有源单元区1-2内，可以在横向上构造势垒区105。
例如，该IGBT单元1-1配置有根据具有第一节距的第一布局的横向结构，并且其中该势垒区105的横向结构是根据第二布局来配置的，第二布局具有至少是第一节距的两倍大的第二节距。因此，与沟槽图案相比，该势垒区105的横向结构可更粗糙。
该势垒区105的横向结构可以由多个通过通道1053（在下面也被简单称为“通道”）来形成。在图7中以一般方式来示例性地图示这样的概念。例如，根据第二布局，通过通道1053中的每个可以展现是根据第一布局形成的最小沟槽宽度和/或最小台面宽度的至少两倍大的最大横向延伸。
在实施例中，一个或多个通道1053为功率半导体器件1的额定负载电流的10%以下或甚至1%以下的电流提供负载电流通道。对于更大的负载电流，无论部分是否与势垒区105双边重叠（bilaterally overlap），整个有源单元区1-2都承载负载电流。因此，根据实施例，对于额定负载电流的10%以下或甚至1%以下的负载电流，不必穿过势垒区105，而是可以通过一个或多个通道1053。例如，在可在有源台面18中引起反型沟道的垂直投影（沿着垂直方向Z）中（例如在源极区101的垂直投影中）势垒区105是缺少的，即展现所述通道1053。
还已经在上面更详细地阐明了在前面的段落中描述的可能效果，即关于不与势垒区105横向重叠的有源台面18的总体积的第一份额和确与势垒区105横向重叠的有源台面18的总体积的第二份额。
在实施例中，对一个或多个通道1053定位和/或确定尺寸以便至少与源极区101的子集横向重叠。
例如，势垒区105可以形成布置在有源单元场1-2内的“毯状覆盖物（carpet）”并且例如基本上平行于第一负载端子11和第二负载端子12的每个并且至少借助于漂移区100与这些端子11、12中的每个分开。势垒区105的这样的类似毯状覆盖物的配置可以被定位在半导体本体10内，以使得沟槽底部145和155和/或165可以陷入势垒区105中。
通道1053可以与有源台面18中的一个或多个在横向上重叠。遵照上面介绍的视觉词汇，势垒区105因此可以被实施为“拼接毯状覆盖物”，其中一个或多个通道1053可以整体填充有漂移区100的区段。例如，可以根据单元配置来选择通道1053的位置和数目。
势垒区105可以被实施为功率半导体器件1的有源单元场1-2内的邻接势垒层，例如实施为所述“毯状覆盖物”。如上面已经指示的，哑沟槽底部155和/或控制沟槽底部145和或源沟槽底部165中的每个可以延伸到势垒区105中，例如哑沟槽15和/或控制沟槽14和/或源沟槽16可以延伸到势垒区105中达至少100nm、达至少500nm或达至少1000nm。
仍参考图7，例如，根据变体A，通道可以具有被布置成基本上垂直于IGBT单元1-1的条纹配置的条纹配置。在另一实施例中，提供大延伸的中心通过通道1053（变体B）。根据变体B和D，提供多个更小的通道1053，其可以是根据各种图案来分配的。
可以用漂移区100的区段来填充多个通道1053中的每个。因此，在通道1053内，可能存在n掺杂半导体区，其展现对应于漂移区的掺杂剂浓度的掺杂剂浓度。在将在下面进一步更详细阐明的另一实施例中，还可以借助于（更深的）沟槽来填充通道1053中的一些或所有。
一些实施例提供有势垒区105，其通过通道1053是根据预定义的设计规则来定位和确定尺寸的。例如，可以根据设计规则来配置所述第二布局。通道1053的位置和尺度可能对功率半导体器件1的动态行为具有显著影响，例如关于在接通操作期间的电压斜率（dV/dt）。
例如，根据这样的设计规则的第一规定，彼此邻近布置的通过通道1053的两个任意通过通道1053之间的距离小于1mm。
这样的设计规则的第二规定可以是势垒区105被布置在半导体本体10的半导体层内，半导体层在有源单元区1-2内完全且唯一地延伸并且展现总体积，其中该通过通道1053形成所述总体积的至少1%以及至多50%。半导体层的剩余体积（即势垒区105的p掺杂部分）可以由第二导电类型的半导体区来形成。如上面已经指示的，即剩余体积可以具有比1e14cm-3更大且比4e17 cm-3更小的掺杂剂浓度（参见图5中的浓度CC），所述掺杂剂浓度存在于沿着垂直方向Z的至少0.1μm或至少0.5μm的延伸内。
这样的设计规则的第三规定可以是势垒区105（不管其通道1053）使包括在有源单元区1-2的多个IGBT单元1-1中的无源台面19彼此连接。
这样的设计规则的第四规定可以是通道1053至少与有源单元区1-2的有源台面18的子集横向重叠。例如，对一个或多个通道1053定位和/或确定尺寸以便至少与源极区101的子集横向重叠。
这样的设计规则的第五规定可以是通道1053至少与有源单元区1-2的控制沟槽14的子集横向重叠。
这样的设计规则的另一规定可以是势垒区105至少部分地延伸到有源台面18的子集中，例如不与相应的控制沟槽14相接触，该控制沟槽14位于相应的有源台面18的横向的侧面。例如，由此，该势垒区105可以被配置成在哑沟槽15的底部155和有源台面18的子集的相应一个的区段之间提供导电路径。因此，一个设计规则可以是：通过通道1053与IGBT单元1-1的有源台面18中的一个或多个横向重叠。例如，该设计规则可以指定通过通道1053关于存在于有源单元区1-2内的有源台面18的总数（其中有源台面18的至少1%以及至多50%）横向重叠。如上面解释的，势垒区105和有源台面18的相应一个之间的横向重叠可以部分地发生；即势垒区105必须未必与相应有源台面18完全重叠，而是例如相应有源台面18的台面宽度的高达10%、高达30%、或高达70%。
关于图8A-D，应该呈现势垒区105的示例性横向结构，该图8A-D每个示意性且示例性地图示根据一些实施例的功率半导体器件1的水平投影的区段。
参考图8A-D中的每个，势垒区105可以在有源单元区1-2内完全且唯一地延伸。在有源单元区1-2内，可以提供所述多个IGBT单元1-1，其中每个IGBT单元包括至少一个控制沟槽14，该至少一个控制沟槽可以横向布置在相应的有源台面18的侧面，且每个IGBT单元包括源极区101，源极区域电连接到第一负载端子11。包括在有源区1-2中的IGBT单元1-1可以展现已经关于图6A-C解释的配置。IGBT单元1-1展现基本上沿着第二横向方向Y定向的条纹配置，也如已经在上面解释的。例如，每个IGBT单元1-1沿着第二横向方向遍及整个有源单元区1-2延伸。
在图8A-D中，图示多个源极区101，其中利用相应的参考符号来提供仅一些。例如，所图示的源极区101中的每个形成两个有源台面18的一部分，如在图6A中图示的那样，在该两个有源台面18之间布置有相应的控制沟槽14。
该有源单元区1-2可以被过渡区1-5整体包围，该过渡区1-5继而可以被边缘终止区1-3整体包围。可以以已关于图6A-C示例性解释的方式来配置过渡区1-5和边缘终止区1-3。
如在图8A-D中图示的，势垒区105的横向结构（其由通道1053的数目、尺度和位置形成或者相应地由其来限定）可以展现与根据其来形成沟槽图案的布局的节距相比显著更大的节距。
例如，参考图8A，通道1053可以展现基本上平行于IGBT单元1-1的条纹配置的取向的取向。该通道1053的相应一个可以与多个邻近沟槽和台面横向重叠。上面已经指出，将通道1053定位成使得它们至少与有源台面18的子集横向重叠可能是适当的，这是根据图8A中图示的实施例的情况；在那里，选择通道1053的位置以使得通道1053与源极区101的子集重叠。因此，有源台面18的所述子集的负载电流不会穿过势垒区105，而是流过其通道1053。如在图8A中进一步图示的，根据实施例，通道1053还可以在有源单元区1-2和过渡区1-5之间的过渡处终止。
图8B中图示的实施例基本上对应于图8A中图示的实施例，其中通道1053被确定尺寸且定位，以便整体集成在势垒区105内并且以便不与过渡区1-5相交。
根据在图8C中示意性且示例性图示的实施例，通道1053展现基本上垂直于IGBT单元1-1的条纹配置的取向的取向。这样的取向（其还在图9的透视投影中示意性且示例性地图示）可以在功率半导体器件1的切换操作期间支持阻尼现象（即减小或者平滑幅度的变化）和/或相应的减小或者避免电压摆动现象。图8D中图示的实施例本质上对应于图8C中图示的实施例，其中通道1053被确定尺寸且定位，以便整体集成在势垒区105内并且以便不与过渡区1-5相交。
现在参考在图10和11中示意性且示例性图示的实施例，除了漂移区100之外或者作为漂移区100的替代，还可以利用IGBT单元1-1的沟槽的下区段来填充通道1053中的一些或全部。例如，通道1053的一些或全部填充有控制沟槽14的下区段。根据图10中图示的实施例，这可以通过设计沿着垂直方向Z为与不填充通道1053的沟槽相比更大的总延伸的控制沟槽14来实现。根据图11中图示的实施例，这可以通过提供势垒区105以使得通道1053被布置在相应局部高度（关于垂直方向Z）内来实现。下面将进一步呈现如在图10和11中图示的产生结构的示例性方法。
如在图10和11中进一步图示的，在实施例中，接触方案不同于上面提到的示例性接触方案，例如，每个IGBT单元1-1在有源单元区1-2内的接触方案是“oSkGkSoDoD”，但是还根据此接触方案，有源台面18被相应源沟槽16横向限制。
现在参考图12-19，应该呈现势垒区105的另外的示例性横向结构。根据在图12至19中示意性且示例性图示的实施例中的每个，用于有源区1-2内的每个IGBT单元1-1的接触方案是“oDoSoSkGkSoSoD”。然而，如上面指出的，在其他实施例中，采用不同接触方案，已经在上面进一步呈现了其中的示例。
例如，参考图12，通道1053平行于控制沟槽14的条纹配置来延伸。该势垒区105部分地延伸到邻近相应控制沟槽14的每一侧布置的有源台面18的一些中。如所图示的，该通道1053可以沿着第一横向方向X在每个第五IGBT单元1-1处出现。因此，沿着第一横向方向X在两个相邻通道1053之间的距离D可以大于500μm，例如总计近似700μm。例如，势垒区105因此与有源区1-2内的IGBT单元1-1的总数的至少总是确切地80%整体横向重叠。有源区1-2内的IGBT单元1-1的总数的剩余20%可以例如借助于它们相应的控制沟槽14以及它们相应的有源台面18来与通道1053横向重叠（如在图12中图示的）。此外，还如在图12中图示的，该阱区109不会延伸到过渡1-5中，并且势垒区105也不会延伸到过渡区1-5中。更确切地说，过渡区1-5将势垒区105与阱区109分开。
根据图13中示出的实施例，通道1053每个还可以提供有更小的矩形截面，并且根据有源单元区1-2内的岛图案来定位。通道1053中的每个可以具有沿着第一横向方向X在5μm至20μm的范围内的宽度以及沿着第二横向方向Y在5μm至20μm的范围内的长度。
在实施例中，对于通道1053中的每一个，沿着第一横向方向X的宽度大于沿着相应通道1053的第二横向方向Y的长度，例如每个通道的宽长比大于2、或者甚至大于3。因此，通道可以具有几何配置，以便更确切地说垂直于IGBT单元1-1的条纹配置并且不会平行于其来延伸。这样的配置对于避免/降低控制电极141上的不期望的电压摆动/振荡来说可以是有益的。
沿着第一横向方向X，每个IGBT单元1-1可以与通道1053中的一个横向重叠（其中，在图13中，仅图示源极区101和控制沟槽14，其中所图示的源极区101中的每一个电连接至借助于相应控制沟槽14彼此分开的两个相应有源台面18）。沿着第二横向方向Y，每个IGBT单元1-1可以与多个通道1053横向重叠。例如，沿着第一横向方向X相邻的两个通道1053之间的距离Dx在数微米的范围内（例如3μm至5μm）。此外，沿着第二横向方向Y相邻的两个通道1053之间的距离Dy可在数微米的范围内（例如5μm至20μm），例如近似15μm。
沿着第二横向方向Y，可以利用在0.1μm至20μm的范围内的距离Ds来定位源极区101。例如，每个通道1053沿着第二横向方向Y与源极区101中的至少三个横向重叠。
在图14中示意性且示例性地图示类似配置。沿着第一横向方向X，每个IGBT单元1-1可以与通道1053中的一个横向重叠。沿着第二横向方向Y，每个IGBT单元1-1可以与多个通道1053横向重叠，其中与图13中示出的实施例相比，沿着第二横向方向的距离Dy增加。
例如，通道1053不与哑沟槽15横向重叠。更确切地说，哑沟槽15中的每一个延伸到势垒区105中。例如，通道1053与控制沟槽14和源沟槽16部分地重叠。
图15中示意性且示例性图示的势垒区105的横向结构本质上对应于如在图13和14中的每一个中图示的结构。因此，沿着第一横向方向X，每个IGBT单元1-1可以与通道1053中的一个横向重叠。沿着第二横向方向Y，每个IGBT单元1-1可以与多个通道1053横向重叠，其中与图14中示出的实施例相比，沿着第二横向方向的距离Dy增加。例如，沿着第二横向方向相邻的两个通道1053之间的距离Dy在几微米的范围内（例如1μm至2000μm）。
根据图16中示意性且示例性图示的变体，势垒区105的横向结构具有棋盘状图案。根据该实施例，势垒区105的总体积的大约50%由通道1053构成（例如填充有漂移区100的相应区段）并且势垒区105的剩余50%是p掺杂的区。例如，每个通道1053可以展现矩形截面。通道1053中的每个可以具有沿着第一横向方向X的宽度以便与三个相邻IGBT单元1-1重叠，以及沿着第二横向方向Y的长度以便与三个相邻源极区101重叠。沿着第二横向方向Y，源极区101可以被定位在上面给定的范围内的距离Ds内。如所图示的，根据图16的实施例并且与图14中示出的实施例相反，通道1053可以与哑沟槽15横向重叠。
根据图17中示意性且示例性图示的另一变体，与图16中示出的横向结构相比，通道1053的体积份额可以从50%降至小于20%。通道1053中的每个可以具有沿着第一横向方向X的宽度以便与三个相邻IGBT单元1-1重叠，以及沿着第二横向方向Y的长度以便与三个相邻源极区101重叠。沿着第二横向方向Y，源极区101可以被定位在上面给定的范围内的距离Ds内。再次地，如所图示的，还根据图17的实施例并且与图14中示出的实施例相反，通道1053可以与哑沟槽15横向重叠。此外，沿着第一横向方向X在两个相邻通道1053之间的距离Dx可以总计达三个相邻IGBT单元1-1的总宽度。沿着第二横向方向Y的距离Dy可以大于距离Dx。例如，沿着第二横向方向Y在两个相邻通道之间的距离Dy可以总计达距离Ds的至少八倍。
虽然关于图17中示出的实施例保持通道1053的尺度不被修改，但是根据图18中示意性且示例性示出的实施例，通道1053的密度可以增加并且因此距离Dx和Dy减小。如在图17和18中进一步图示的，通道1053可以被定位成使得沿着第二横向方向Y以距离Dy相邻的两个通道1053不会展现沿着第一横向方向X的横向重叠（如在图17中图示的）或者使得沿着第一横向方向X以距离Dx相邻的两个通道1053不会展现沿着第二横向方向Y的横向重叠（如在图18中图示的）。
虽然关于图17中示出的实施例保持通道1053的尺度不被修改，但是根据图19中示意性且示例性示出的实施例，通道1053的密度可以减小并且因此距离Dx和Dy增加。
势垒区105的横向结构的另外变体是可能的。例如，势垒区105的横向结构的每个变体（例如如它们是图7至19中示例性且示意性图示的）遵循设计规则的以下规定中的一个或多个：
（i）彼此邻近布置的通过通道1053中的两个任意通过通道之间的距离（例如所述距离Dx和Dy）小于1mm；
（ii）该势垒区105被布置在半导体本体10的所述半导体层内，半导体层在有源单元区1-2内完全且唯一地延伸并且展现总体积，其中该通过通道1053形成所述总体积的至少1%以及至多50%。半导体层的剩余体积（即势垒区105的p掺杂部分）由第二导电类型的半导体区来形成；
（iii）势垒区105（不论其通道1053）使包括在有源单元区1-2的多个IGBT单元1-1中的无源台面19彼此连接；
（iv）通道1053至少与有源单元区1-2的有源台面18的子集横向重叠（例如，将一个或多个通道1053定位和/或确定尺寸以便至少与源极区101的子集横向重叠）；
（v）通道1053至少与有源单元区1-2的控制沟槽14的子集横向重叠；
（vi）势垒区105在有源单元区1-2内（并且不进入过渡区1-5）完全且唯一地延伸；
（vii）势垒区105至少部分延伸到有源台面18的子集中（例如在不建立与由相应有源台面18横向位于之侧面的相应控制沟槽14的接触的情况下）。例如，由此，该势垒区105可以被配置成在有源台面18的子集的相应一个的区段和哑沟槽15的底部155之间提供导电路径；
（viii）该势垒区105的横向结构是根据第二布局配置的，所述第二布局具有至少是第一节距的两倍大的第二节距（如上面指示的，该IGBT单元1-1被配置有根据具有第一节距的第一布局的横向结构）；
（ix）如果存在的话（例如当功率半导体器件1被配置为RC-IGBT时），通道1053可以与电连接至第二负载端子12的n型发射极横向重叠。
如上面已经解释的，势垒区105的位置和/或横向结构（例如如在图7-19中图示的通过一个或多个通道来形成）可以允许将有源台面18的总体积划分成第一份额和第二份额，该第一份额不会与势垒区105横向重叠并且第二份额与势垒区105横向重叠。如上面解释的，有源台面18的第一份额与势垒区105的至少一个通道1053或者与漂移区100的不存在势垒区105（例如在过渡区1-5内）的另一区段横向重叠。相反，有源台面18的第二份额与势垒区105横向重叠。例如，通过第二份额传导的负载电流穿过势垒区105。如已经在上面进一步解释的，在实施例中，该第一份额被配置成承载至少在功率半导体器件针对其设计的额定负载电流的0%至100%的范围内的负载电流。只有负载电流超过额定负载电流的至少0.5%，该第二份额才被配置成承载该负载电流。因此，有源台面18的第一份额可以被视为“点火体积”，其例如在功率半导体器件1的接通期间开始传导负载电流，而第二份额最初保持无源。然后，如果负载电流超过额定负载电流的至少0.5%的阈值（其中此阈值可以高于0.5%，例如高于1%，例如至少5%或至少10%），则势垒区105可以变得更传导以使得第二份额还可以承载负载电流。
本文还呈现了加工功率半导体器件的方法。在图20中示意性地图示示例性方法2的流程图。例如，在第一步骤2100中，提供半导体本体。
可以实施该方法2以便提供一种功率半导体器件，其包括具有第一导电类型的漂移区的有源单元区；至少部分布置在有源单元区内的多个IGBT单元，其中该IGBT单元中的每个包括沿着垂直方向延伸到漂移区中的至少一个沟槽；包围有源单元区的边缘终止区；以及布置在有源单元区和边缘终止区之间的过渡区，该过渡区具有沿着横向方向从有源单元区朝向边缘终止区的宽度，其中该IGBT单元中的至少一些被布置在过渡区内或者相应地延伸到过渡区中。
例如，方法2可以进一步包括步骤2200，在其期间提供第二导电类型的电浮势垒区，其中该电浮势垒区被布置在有源单元区内并且与IGBT单元的沟槽中的至少一些接触，并且其中该电浮势垒区不会延伸到过渡区中。
根据另一实施例，实施方法2以便提供一种包括第一负载端子和第二负载端子的功率半导体器件，该功率半导体器件被配置成沿着垂直方向在所述端子之间传导负载电流并且包括：具有第一导电类型的漂移区的有源单元区；具有第二导电类型的阱区的边缘终止区；布置在有源单元区内的多个IGBT单元，其中该IGBT单元中的每个包括沿着垂直方向延伸到漂移区中并且在横向限制多个台面的多个沟槽。该多个沟槽包括：具有控制电极的至少一个控制沟槽；具有电耦合至控制沟槽的哑电极的至少一个哑沟槽；具有与第一负载端子电连接的源电极的至少一个源沟槽。该多个台面包括布置在至少一个控制沟槽和至少一个源沟槽之间的至少一个有源台面；以及邻近至少一个哑沟槽布置的至少一个无源台面。步骤2200可以通过提供第二导电类型的电浮势垒区来实施，其中至少哑沟槽的底部和源沟槽的底部两者至少部分延伸到电浮势垒区中，并且其中漂移区的在横向方向上位于电浮势垒区和阱区之间的一部分在所述横向方向上具有至少1μm的横向延伸。
例如，关于上面描述的方法2的两个实施例，可以在形成IGBT单元的沟槽之前形成势垒区。在另一实施例中，在IGBT单元的沟槽已经形成之后形成势垒区。在又一实施例中，在IGBT单元的形成期间（例如在沟槽已经蚀刻之后并且在沟槽填充有沟槽电极之前）形成势垒区。
该方法2的示例性实施例可以对应于上面解释的功率半导体器件1的示例性实施例。特别地，可以实施方法2以便形成具有横向结构的势垒区，上面已经例如关于图7至19呈现了其示例。
在方法2的实施例中，通过创建均匀掺杂的p层并且通过局部提供n型反向掺杂以便形成通道1053来形成势垒区105的横向结构。
在方法2的另一实施例中，通过创建均匀掺杂的p层并且借助于沟槽深度变化（参见图10）通过层例如至少部分挤压（pinch）到超过最大掺杂剂浓度（参见图5中的CCM）的深度来形成势垒区105的横向结构。
在又一实施例中，通过使用掩模布置来形成势垒区105的横向结构。
举例来说，例如在借助于提供沟槽绝缘体142、152、162、172和用于形成沟槽电极141、151、161、171的多晶硅填充形成沟槽之后借助于深注入来制造势垒区105。然后，势垒区105的投影范围（例如5μm，如上面解释的取决于沟槽深度）的实现可要求高注入能量，例如在4MeV的范围中，例如在硼作为注入材料的情况下。例如，可以通过平坦表面的存在来简化注入的掩蔽，之后是沟槽的多晶硅填充。注入可以以高能量发生，但是剂量可以是低的。因此，不会损坏沟槽绝缘体142、152、162、172。可以将本段落中描述的变体与下面进一步关于图21-25描述的沟槽底部注入组合。
在替代实施例中，在沟槽制造过程之前创建势垒区105。例如，这可以通过实施局部浅p型注入来实施，之后是在具有基本上等于沟槽深度的目标厚度的情况下的外延生长。在这种情况下，可以将缓慢扩散p型物种用作注入材料。例如，这样的变体可以被用于形成根据图10的实施例。可以例如通过调谐沟槽布局宽度和/或通过为浅且更深的沟槽提供分开的沟槽蚀刻块来形成更深的控制沟槽14。然后，更深的控制沟槽14沿着垂直方向Z延伸超过势垒区105并进入漂移区100（即其下区段100-2），如在图10中图示的。关于图11中图示的实施例，可以例如借助于局部提供反向掺杂，例如通过局部实施n型注入来实现势垒区105的局部高度。替代地，仅实施p型注入，其中可以在半导体本体10的表面上的所选位置处（例如在要形成指定的控制沟槽14中的一个或多个的位置处）提供注入阻尼元件。归因于阻尼元件，注入离子的穿透深度减小，由此在结果中造成势垒区105中的局部高度。然后，所有沟槽14、15、16、17可以展现相同的深度，而与势垒区105的局部高度横向重叠的那些可以沿着垂直方向Z延伸超过势垒区105并且进入漂移区100（即其下区段100-2），如在图11中图示的。由此，根据实施例，可以形成通过通道1053。例如，通过在半导体本体表面上生成局部阶梯（例如通过等离子体蚀刻或牺牲凹入的LOCOS）来形成阻尼元件，其中这个可以之后是p型注入和适当厚度的硅外延再生长，以便沟槽将与p型注入分布图（profile）适当对准。
根据另一实施例，一种加工功率半导体器件的方法包括：提供具有第一导电类型的漂移区的半导体本体；创建多个沟槽，其中该沟槽沿着垂直方向延伸到半导体本体中并且沿着第一横向方向彼此邻近布置；在半导体本体处提供掩模布置，其中该掩模布置具有根据其来使沟槽中的一些暴露的横向结构并且该沟槽中的至少一个被掩模布置覆盖；使半导体本体和掩模布置经受掺杂剂材料提供步骤（例如注入加工步骤），由此在被暴露的沟槽的底部下面创建与第一导电类型互补的第二导电类型的多个掺杂区（例如注入区）；移除掩模布置；使半导体本体经受温度退火步骤，由此促使多个掺杂区平行于第一横向方向延伸以便重叠并形成邻近被暴露的沟槽的底部的第二导电类型的势垒区。
现在将要在下面关于图21至25更详细地描述此方法的示例性方面，图21至25中的每一个基于垂直截面的一个或多个区段来示意性且示例性地图示根据一个或多个实施例的加工功率半导体器件的方法的一个或多个步骤。
应该理解，下面关于图21-25描述的方法的示例性实施例可以被用于形成关于图1-19（例如相应势垒区105）描述的功率半导体器件的实施例中的一个或多个。
现在参考图21中图示的实施例，半导体本体10被提供有第一导电类型的漂移区100。例如，该半导体本体10被提供为半导体晶圆的一部分。关于漂移区100的示例性方面（例如其沿着垂直方向Z的总延伸和/或其掺杂剂浓度），它参考上文。
在步骤20中，创建多个沟槽14、15、16，其中沟槽14、15、16沿着垂直方向Z延伸到半导体本体10中并且沿着第一横向方向X彼此邻近布置。
例如，创建多个沟槽14、15、16可以包括实施蚀刻加工步骤，例如等离子蚀刻加工步骤。一般来说，存在可用的多个蚀刻形成技术，其中本文中描述的实施例不限于这样的技术中的具体一个。
在实施例中，可以在（等离子体）蚀刻期间利用硬掩模来覆盖半导体本体10。硬掩模可以在形成沟槽之后移除或者可以被保持为掩蔽层以用于另外的加工步骤。
例如，沿着第一横向方向X等距地布置沟槽14、15、16。关于沟槽14、15、16的示例性尺度（例如它们沿着第一横向方向X的相应宽度），它们沿着垂直方向Z的相应深度（或者相应地总延伸），和/或沟槽14、15、16之间的距离（即台面宽度），它参考上文。
在如图24中图示的变体中，沟槽中的一些可以形成有沿着垂直方向Z比其他沟槽更大的总延伸。例如，作为指定的源沟槽16并且邻近指定的控制沟槽14横向布置的沟槽中的一些形成有更大的深度。例如，所述沟槽的更大深度可以总计达剩余沟槽的深度的至少110%、至少120%或至少130%。
在已经创建沟槽14、15、16之后，在后续步骤21中，至少在沟槽侧壁处提供保护层300。在实施例中，如在图21中图示的，沟槽14、15、16的表面被保护层300完全覆盖。例如，半导体本体10的表面区段10-1和沟槽底部也可以被保护层300覆盖。
例如，该保护层300是牺牲氧化物。提供保护层300可以包括沉积加工步骤和热生长加工步骤中的至少一个。作为示例，保护层300的厚度可以在5nm至150nm或更多的范围内。
在步骤22中，在半导体本体10处提供掩模布置30，其中该掩模布置30具有根据其来使沟槽14、15、16中的一些暴露的横向结构并且沟槽14、15、16中的至少一个被掩模布置30覆盖。
例如，在提供保护层300之后，沟槽14、15、16被填充有掩模材料302（例如光致抗蚀剂材料或光致抗蚀剂复合***的一部分），即抗反射涂层材料或其组合，其中掩模材料302最初可以覆盖/填充所有沟槽14、15、16以及表面区段10-1。此后，可以在横向上构造掩模材料302以便创建一个或多个开口301。因此，在这样的横向结构化之后，如在图21中关于步骤22示意性且示例性图示的，沟槽14、15、16中的一些被暴露并且沟槽14、15、16中的至少一些被掩模布置30覆盖。例如，如在图24中图示的，更深的沟槽以及更深的沟槽之间的沟槽被掩模材料302覆盖，而其他沟槽被暴露。
如根据下面的描述将更详细地变得显然的，要被创建的势垒区105可以展现本质上对应于掩模布置30的横向结构的横向结构。例如，根据具有第一节距的第一布局来形成沟槽14、15、16，其中可以根据所述第二布局来配置掩模布置30的横向结构，该第二布局具有是第一节距至少两倍大的第二节距或者相应地特征尺寸。
在横向上构造掩模材料302可以包括光刻加工步骤，例如通过将负色调抗蚀剂材料用作掩模材料302。例如，可以基于第二节距或是第一节距（已经根据其创建沟槽14、15、16）的至少两倍大的特征尺寸来实施这样的光刻加工步骤。因此，与沟槽图案相比，掩模布置30的横向结构可以被更粗糙地缩放。
在变体中，在实施下一步骤24之前或者在提供掩模布置30之前或之后，可以实施回蚀加工步骤以便至少部分地移除在沟槽14、15、16之间的表面区段10-1处以及在沟槽底部145、155、165处的保护层300，而保持在沟槽侧壁144、154、164处的保护层300。将关于图23、步骤211更详细地解释这个。
在另一变体中，掩模布置30被提供为模板掩模。然后，不使用抗蚀剂材料并且可以省略在抗蚀剂材料上实施光刻加工步骤的步骤。例如，在注入期间这样的模板掩模可以与沟槽布局对准。
在步骤24中，半导体本体10和掩模布置30经受掺杂剂材料提供步骤（例如注入加工步骤），由此在被暴露的沟槽14、15、16的底部下面创建第二导电类型（其与第一导电类型互补）的多个掺杂区（例如注入区）1059。
下面的解释针对掺杂剂材料提供步骤包括注入加工步骤且相应地在沟槽底部1059下面创建的区是注入区的示例。然而，在其他示例中，可以使用与注入不同的工艺来创建掺杂区1059。
注入可以是离子注入。例如，可以在步骤24期间注入硼。注入可以是低能量注入；例如，以在5keV至1000keV的范围内的能量来实施注入。进一步地，可以利用在1e11 cm-2至1e13 cm-2的范围内的注入剂量来实施注入。
在实施例中，注入方向以及沟槽14、15、16的取向可以以被暴露的沟槽的沟槽侧壁不会经受注入或者至少几乎不经受注入的这样的方式来彼此匹配。照此，在实施例中，实施创建沟槽14、15、16（参见步骤20）以使得针对沿着垂直方向Z的相应沟槽的总延伸的至少第一80%，沿着第一横向方向的相应沟槽宽度保持在相应沟槽的沟槽开口处存在的沟槽宽度的至少95%的范围内。例如，在相应沟槽的上80%中，沟槽宽度不会减小或者相应地仅减小5%。当然，相应沟槽的上80%中的沟槽宽度的增加也可以是可能的以用于避免所述上80%中的沟槽侧壁不会经受注入。
在实施例中，所创建的沟槽14、15、16展现本质上平行于垂直方向Z的沟槽侧壁，并且沿着垂直方向Z且例如不关于垂直方向Z成角度或倾斜地实施注入（参见步骤26）。因此，注入可以是0°注入。替代地，可以沿着沟槽14、15、16的方向对准地执行带角度的注入以使侧壁的注入最小化。
此外，如上面已经解释的，在注入期间，可以利用保护层300来覆盖被暴露的沟槽的侧壁。因为在示例中使注入离子沿着垂直方向Z加速并且因为利用保护层300来覆盖被暴露的沟槽的侧壁，所以注入离子不会或者相应地仅其不重要的份额至少在被暴露的沟槽的相应上80%内穿透沟槽侧壁。
但是，在被暴露的沟槽之间的表面区段10-1也可以经受注入，并且因此在这样的表面区段10-1下面的注入区1029可以形成。然而，当可以在半导体本体10的这些区域中创建第二导电类型的沟道区102时，不一定移除这样的注入区1029。
可以进一步以注入离子的平均穿透深度（例如在已在被暴露的沟槽的沟槽底部处进入半导体本体10之后离子穿过的平均距离）可以在10nm至2000nm的范围内的这样的方式来实施注入。
在步骤26中，可以移除掩模布置30和保护层300。这可以包括实施一个或多个蚀刻加工步骤，例如借助于第一蚀刻加工步骤来移除掩模材料302，以及借助于第二蚀刻加工步骤来移除保护层300。
在步骤28中，半导体本体10经受温度退火步骤，由此促使多个注入区1059平行于第一横向方向X延伸，以便重叠且形成邻近被暴露的沟槽14、15、16的底部的第二导电类型的势垒区105，如在图21和24中图示的。例如，该注入区1059可以扩散开（diffuse out），以便将势垒区105统一并形成作为邻接的势垒区105。
根据实施例，形成势垒区105被实施为关于先前形成的沟槽的深度的自对准工艺。例如，类似于沟槽14、15、16的被暴露的一些的深度的最终变化的变化也可以存在于势垒区105内。本质上可以由沟槽14、15、16来限定势垒区105关于垂直方向Z的位置。因为势垒区105相对于沟槽14、15、16的正确相对位置（就垂直方向Z来说）可能是希望的以使得势垒区105可以实现其指定功能，所以上述工艺可以被视为自对准工艺。因此，根据实施例，可以根据掩模布置30的横向结构来调整势垒区105的横向结构，并且可以由先前形成的沟槽14、15、16来限定势垒区105关于垂直方向的位置和延伸。
可以实施温度退火步骤28以便势垒区105展现在1e14 cm-3至4e17 cm-3范围内的电激活掺杂剂浓度，其中该电激活掺杂剂浓度可以存在于沿着垂直方向Z的至少0.1μm或至少0.5μm的延伸内。关于掺杂剂浓度（例如关于图5讨论的其沿着垂直方向Z的变化）和/或其空间尺度的另外的方面，它参考上文。
例如，形成势垒区105以使得它在空间上被漂移区100在垂直方向Z上以及对着垂直方向Z来限制。例如，由此，形成如上面解释的上pn结1051和下pn结1052两者。
仍参考图21和24，在实施例中，可以实施温度退火步骤28以使得势垒区105至少横向延伸，直到其到达在注入期间被掩模布置30覆盖的沟槽的底部和/或侧壁为止（参见步骤24）。
例如，根据图21中图示的实施例，可以实施温度退火步骤28以使得势垒区105横向地延伸甚至超过所述沟槽底部，如关于步骤28在图21中图示的。因此，所创建的势垒区105可以与在注入期间被掩模布置30覆盖的沟槽（即与在其期间创建注入区1059不经受注入的沟槽）完全横向重叠。该势垒区105可以甚至延伸超过此沟槽，并且稍微到归因于掩模覆盖而不经受注入的邻近两个沟槽所形成的台面区中。例如，为了实现这样的受控扩散，或者在注入24之后相应地调整全过程热预算，或者如果热预算被其他要求约束的话则将沟槽布局修改成使最后暴露的沟槽的位置与邻近沟槽对准，以使得结果中的扩散提供具有期望分布图的势垒区105。
根据另一实施例，例如如在图24中图示的，注入区1059的横向扩散可能被更深的沟槽阻止；因此，势垒区105“仅”延伸直到它到达更深沟槽的侧壁164为止。于是，势垒区105既不会到达更深沟槽之间的沟槽也不会到达在更深沟槽之间形成的台面18以及在更深沟槽之间的沟槽；更确切地说，在此区域中势垒区105展现通过通道1053。
关于图22，将要提出方法2的一些另外的示例性且可选步骤。如已经介绍性地解释的，方法2可以被用于形成已经关于图1-19在上面呈现的功率半导体器件1的实施例中的一个或多个。例如，实施方法2以便形成具有多个IGBT单元1-1的功率半导体器件1，在图22中示意性且示例性图示其垂直截面的区段。在实施例中，方法2因此包括在具有控制电极141的至少一个控制沟槽14中、在具有哑电极151的至少一个哑沟槽15中和在具有源电极161的至少一个源沟槽16中形成沟槽14、15、16。该方法2可以进一步包括在半导体本体10中以及在沟槽14、15、16之间形成邻近至少一个控制沟槽14布置的至少一个有源台面18（其中控制电极141被配置成接收控制信号并且控制有源台面18中的负载电流）；以及形成邻近至少一个哑沟槽15布置的至少一个无源台面19。
所图示的IGBT单元1-1展现上面解释的接触方案“oDoSoSkGkSoSoD”。在其他实施例中，可以采用不同接触方案。
例如，在已经创建势垒区105之后，沟槽14、15、16可以被提供有相应沟槽绝缘体（参见其他绘图中的参考数字142、152、162）以及相应沟槽电极141、151、161。此外，在台面18和19内，可以创建沟道区102，并且在第一台面18内，可以创建借助于第一接触插塞113电连接至第一负载端子11的源极区101。根据实施例，在沟槽14、15、16被提供有沟槽绝缘体142、152、162和沟槽电极141、151、161之前，有可能实施另外的牺牲热氧化处理步骤，例如以用于沟槽角圆化的目的。
在图22中，有点的区域402指示在注入期间存在掩模材料302的区域并且交叉影线区域指示在注入步骤24期间创建的注入区1059。在示例中，指定为至少一个控制沟槽14以及与其邻近的沟槽16的沟槽被掩模布置30覆盖。创建势垒区105以使得势垒区105横向延伸直到它几乎到达在注入24期间被掩模布置30覆盖的邻近沟槽16的底部165和/或侧壁164为止。此邻近沟槽可以被指定为源沟槽16。如图22中没有图示的（但在图21中图示的），可以实施该温度退火步骤28以使得势垒区105横向延伸甚至超过所述沟槽底部165而到至少一个有源台面18中。
根据掩模布置30的横向结构，该势垒区105可以展现多个通过通道1053，这已经在上面解释了。例如，势垒区105延伸到有源台面18中但借助于漂移区100与控制沟槽14分开。在实施例中，借助于掩模布置30来设计通过通道1053，以使得控制沟槽14中的至少一些借助于漂移区100与势垒区105分开。
概括来说，创建势垒区105可以根据上面已经解释的设计规则的规定中的一个或多个而发生。可以通过相应地横向构造掩模材料302，通过相应地形成沟槽14、15、16和/或通过相应地实施注入步骤和/或通过相应地实施温度退火步骤来满足设计规则的一个或多个规定。
例如，所提供的半导体本体10包括具有漂移区100的所述有源单元区1-2，并且至少在有源单元区1-2内形成沟槽14、15、16。所提供的半导体本体10可以进一步包括所述边缘终止区1-3，其具有沿着垂直方向Z延伸至少与势垒区105一样深的第二导电类型的阱区109。所提供的半导体本体10可以进一步包括布置在有源单元区1-2和边缘终止区1-3之间的所述过渡区1-5。如上面解释的，该过渡区1-5可以具有沿着横向方向从有源单元区1-2朝向边缘终止区1-3的至少1μm的宽度W。
在方法2的实施例中，在过渡区1-3内形成的其沟槽或区段被掩模布置30覆盖。换言之，根据实施例，势垒区105不会延伸到过渡区1-3中。例如，在有源单元区1-2内专门创建横向构造的势垒区105。
这仅仅是如何可以满足设计规则的规定中的一个或多个的一个示例。考虑设计规则的一个或多个替代或另外规定的其他示例是可能的。
图23中示意性且示例性图示的实施例是基于图21中示例性图示的方法；因此，相同的参考数字指定相同的方法步骤。根据图23中图示的变体，实施提供保护层300的步骤（步骤21）以使得保护层300展现相对大的厚度，例如大约100nm的厚度。例如，在所有沟槽14、15、16处提供保护层300。该保护层300可以是厚的牺牲氧化。在步骤211中，实施回蚀加工步骤以便至少部分地移除表面区段10-1处的以及沟槽底部145、155、165处的保护层300。此后，在步骤22和24中，提供掩模布置30并且例如以如上面关于图21描述的方式来实施注入。然而，与图21的变体相比，归因于回蚀加工步骤211，可以以降低的注入能量来实施注入。回蚀工艺可以是各向异性反应离子腐蚀（RIE）蚀刻工艺。此外，归因于在注入期间仍在沟槽侧壁处存在的相对厚的保护层300，可以确保没有注入离子/颗粒穿过沟槽侧壁。例如，这样，可以确保势垒区105借助于漂移区100的一部分保持与沟道区102分开；例如在沟道区102和势垒区105之间不存在p型连接。在变体中，在回蚀加工步骤211发生之前实施步骤22中的提供掩模布置30。例如，在已经提供掩模布置30之后（即在表面区段10-1和沟槽底部145、155、165处仍存在相对厚的保护层300的情况下），实施回蚀加工步骤211以便至少部分地移除在被掩模布置30暴露（没有被覆盖）的那些区中的表面区段10-1和沟槽底部145、155、165处的保护层300。在掩模材料302下面的更厚的保护层300可以便于掩模布置30的移除。在变体中，如果保护层300的厚度足以在沟槽的掺杂剂材料提供步骤24期间充当掩模（所述沟槽在回蚀加工步骤211期间被掩蔽），则可以在掺杂剂材料提供步骤24（例如所述注入步骤）之前移除掩模布置30。不管例如在步骤261中顺序的选择如何，掩模布置30都被移除，并且此后在步骤262中移除保护层300的剩余部分。然后，可以实施温度退火步骤28并且随后向那里实施沟槽形成步骤。
参考图25，在变体中，作为提供保护层300的代替或者除了提供保护层300之外，方法2可以包括在步骤212中在沟槽14、15、16内以及在其顶部上形成牺牲平面化结构309，其中在牺牲平面化结构309的顶部上提供掩模布置30。例如，为了形成牺牲平面化结构309，可以使用类似氧化物（例如SiO2）的材料或无定形碳。可以实施形成牺牲平面化结构309，使得沟槽14、15、16的下部保持为空的且仅沟槽开口被闭合。例如，可以通过使上沟槽拐角处的沉积速率最大化来实现这个，以使得沟槽开口闭合。例如，沉积被实施为高度非共形和/或视线工艺。在实施例中，在两个方向上实施沉积材料以用于形成牺牲平面化结构309；由此，所图示的裂缝3091可以形成。例如，在牺牲平面化结构309的顶部上形成掩模布置30并且此后被构造。然后，可以至少移除在顶部部分中的牺牲平面化结构309的暴露部分。因为沟槽14、15、16的下部保持为空的，所以可以容易地实施移除牺牲平面化结构309的材料。此后，可以例如在没有先前提供进一步沟槽侧壁保护的情况下实施注入24，并且此后可以移除掩模布置30以及牺牲平面化结构309的剩余部分。
现在再次参考图21，在替代实施例中，在已于步骤20中形成沟槽14、15、16并且可选地至少在沟槽的侧壁处提供保护层300之后，可以在沟槽14、15、16内（例如在沟槽底部145、155、165处）沉积多晶硅或掺杂的氧化物源（例如硼掺杂的SiO2或铝掺杂的SiO2）或第二导电类型的另一掺杂剂源。例如，沉积掺杂剂源（例如掺杂的氧化物）可以包括旋涂工艺或CVD工艺，例如超共形CVD工艺。然后可以例如借助于光刻和蚀刻（例如湿法蚀刻、干法蚀刻或湿法和干法蚀刻的组合）加工步骤来构造沉积的掺杂剂源。例如，由此从沟槽14、15、16中的一个或多个移除掺杂剂源。替代地，可以在沉积掺杂剂源之前或同时来提供对应的掩模。一旦沉积的掺杂剂源仅存在于所选沟槽14、15、16（其可以被视为对应于在步骤24期间经受注入的暴露的沟槽）内，就可以实施扩散加工步骤（例如热炉加工步骤）以使得沉积的掺杂剂源从沟槽扩散到半导体本体10中，由此形成可以最终统一的掺杂的区，以便形成势垒区105。此后，根据实施例，可以从所有沟槽中移除剩余的掺杂剂源（例如多晶硅或掺杂的氧化物）并且可以实施规则的沟槽形成工艺以便形成例如控制沟槽14、源沟槽16和哑沟槽15。
根据本文中描述的一个或多个实施例，提出一种具有根据MPT结构配置的多个IGBT单元的IGBT，其中每个IGBT单元具有用于控制至少一个有源台面中的负载电流的控制沟槽，以及具有沟槽电极的至少一个哑沟槽（其也被电连接至控制端子且邻近至少一个无源台面布置），其中该有源台面和哑沟槽的底部借助于横向构造且电浮置的p掺杂势垒区彼此连接。根据实施例，归因于这样的连接，在IGBT的切换操作期间，可以降低控制端子上的电压摆动。这可以允许例如在IGBT的切换期间借助于栅极信号的dV/dt的改进控制。此外，在实施例中，p势垒区的横向构造可以避免IGBT的传递和输出特性中的突跳。例如，在额定电流的10%或甚至1%以下的电流处，由不被p势垒区（例如在那里存在势垒通道）覆盖的有源台面来承载负载电流。对于更大的电流，由势垒区与势垒区上方的漂移区之间的过渡而形成的上pn结关于电子电流和有源单元区内的所有有源台面处于正向偏置模式中，无论它们是否被p势垒区覆盖都承载负载电流。
在上文中，解释了关于功率半导体器件和对应的加工方法的实施例。例如，这些功率半导体器件是基于硅（Si）。因此，单晶半导体区或层（例如半导体本体10以及其区/区域100、101、102、105、107、108、109）可以是单晶Si区或Si层。在其他实施例中，可以采用多晶或非晶硅。
然而，应理解的是，半导体本体10以及其掺杂的区/区域能够由适合于制造半导体器件的任何半导体材料制成。举几个示例，这样的材料的示例在没有对其限制的情况下包括以下各项：诸如硅（Si）或锗（Ge）的基本半导体材料、诸如碳化硅（SiC）或硅锗（SiGe）的IV族化合物半导体材料、诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化砷镓铟（InGaAsP）的二元、三元或四元III-V半导体材料、以及诸如碲化镉（CdTe）和汞碲化镉（HgCdTe）的二元或三元II-VI半导体材料。上述半导体材料也被称为“同质结半导体材料”。当组合两个不同的半导体材料时形成异质结半导体材料。异质结半导体材料的示例在没有对其限制的情况下包括以下各项：氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）以及硅-SiGe异质结半导体材料。针对功率半导体器件应用，当前主要使用Si、SiC、GaAs和GaN材料。
为了容易描述而使用空间相对术语（诸如“在……下面”、“在……以下”、“下”、“在……之上”、“上”等）来解释一个元件相对于第二元件的定位。这些术语旨在除了与在各图中描绘的那些取向不同的取向之外还包括相应设备的不同取向。进一步地，诸如“第一”、“第二”等术语也被用来描述各种元件、区、区段等，并且也不旨在是限制性的。遍及本说明书，相似的术语指的是相似的元件。
如本文中使用那样，术语“具有”、“含有”、“包含”、“包括”、“展现”等为开放式术语，其指示所说明的元件或特征的存在，但不排除另外的元件或特征。
考虑到变化和应用的以上范围，应理解的是，本发明并不被前面的描述限制，其也不被附图限制。替代地，本发明仅被下面的权利要求和它们的法律等同物限制。

Claims (25)

1.一种加工功率半导体器件（1）的方法（2），包括：
- 提供具有第一导电类型的漂移区（100）的半导体本体（10）；
- 创建（20）多个沟槽（14、15、16），其中该沟槽（14、15、16）沿着垂直方向（Z）延伸到半导体本体（10）中并且沿着第一横向方向（X）彼此邻近布置；
- 在半导体本体（10）处提供（22）掩模布置（30），其中该掩模布置（30）具有根据其来使沟槽（14、15、16）中的一些暴露的横向结构（301）并且该沟槽（14、15、16）中的至少一个沿着第一横向方向被掩模布置（30）覆盖；
- 使半导体本体（10）和掩模布置（30）经受（24）掺杂剂材料提供步骤，由此在被暴露的沟槽（14、15、16）的底部下面创建与第一导电类型互补的第二导电类型的多个掺杂区（1059）；
- 移除（26）掩模布置（30）；
- 使半导体本体（10）经受（28）温度退火步骤，由此促使多个掺杂区（1059）平行于第一横向方向（X）延伸以便重叠并形成邻近被暴露的沟槽（14、15、16）的底部的第二导电类型的势垒区（105）。
2.根据权利要求1所述的方法（2），其中实施该温度退火步骤（28）以使得势垒区（105）至少横向延伸直到它到达在掺杂剂材料提供步骤（24）期间被掩模布置（30）覆盖的沟槽的底部和/或侧壁为止。
3.根据权利要求2所述的方法（2），其中实施该温度退火步骤（28）以使得势垒区（105）横向延伸超过所述沟槽底部。
4.根据前述权利要求中的一项所述的方法（2），其中该掺杂剂材料提供步骤（24）包括注入加工步骤。
5.根据前述权利要求中的一项所述的方法（2），其中实施该温度退火步骤（28）以使得势垒区（105）展现在1e14 cm-3至4e17 cm-3的范围内的电激活的掺杂剂浓度，其中该电激活掺杂剂浓度存在于沿着垂直方向（Z）的至少0.1μm的延伸内。
6.根据前述权利要求中的一项所述的方法（2），其中通过漂移区（100）在空间上既在垂直方向（Z）上又对着垂直方向（Z）限制势垒区（105）。
7.根据前述权利要求中的一项所述的方法（2），其中实施创建沟槽（14、15、16），以使得相应沟槽的沿着垂直方向（Z）的总延伸的至少第一80%部分，其沿着第一横向方向（X）的相应沟槽宽度保持在于相应沟槽的沟槽开口处存在的沟槽宽度的至少95%的范围内。
8.根据前述权利要求中的一项所述的方法（2），其中所创建的沟槽（14、15、16）中的每一个展现基本上平行于垂直方向（Z）的沟槽侧壁并且其中沿着垂直方向（Z）来实施注入（26）。
9.根据前述权利要求中的一项所述的方法（2），进一步包括至少在沟槽侧壁处提供保护层（300），并且其中在保护层（300）存在于所暴露的沟槽的侧壁处时实施掺杂剂材料提供步骤（24）。
10.根据权利要求9所述的方法（2），其中在所有沟槽（14、15、16）处形成保护层（300），并且其中在提供掩模布置（30）之前或之后，实施回蚀加工步骤以便在保持沟槽侧壁（144、154、164）处的保护层（300）的同时至少部分地移除在沟槽（14、15、16）之间的表面区段（10-1）处的以及在沟槽底部（145、155、165）处的保护层（300）。
11.根据前述权利要求中的一项所述的方法（2），其中提供（22）掩模布置（30）包括实施光刻加工步骤。
12.根据前述权利要求中的一项所述的方法（2），其中提供（22）掩模布置（30）包括采用模板掩模。
13.根据前述权利要求中的一项所述的方法（2），进一步包括在沟槽（14、15、16）内以及在沟槽（14、15、16）顶部上形成（212）牺牲平面化结构（309），其中在牺牲平面化结构（309）的顶部上提供掩模布置（30）。
14.根据前述权利要求中的一项所述的方法（2），其中根据具有第一节距的第一布局来形成沟槽（14、15、16），并且其中根据第二布局来配置掩模布置（30）的横向结构（301），该第二布局具有至少是第一节距的两倍大的第二节距或特征尺寸。
15.根据前述权利要求中的一项所述的方法（2），其中该半导体本体（10）包括具有漂移区（100）的有源单元区（1-2），其中至少在有源单元区（1-2）内形成沟槽（14、15、16）；边缘终止区（1-3），其包括沿着垂直方向（Z）延伸至少与势垒区（105）一样深的第二导电类型的阱区（109）；以及在有源单元区（1-2）和边缘终止区（1-3）之间布置的过渡区（1-5），该过渡区（1-5）具有沿着横向方向（X，Y）从有源单元区（1-2）朝向边缘终止区（1-3）的至少1μm的宽度（W）；其中
- 形成在过渡区内的其沟槽或区段被掩模布置（30）覆盖。
16.根据前述权利要求中的一项所述的方法（2），进一步包括：
-在以下各项中形成沟槽（14、15、16）：
- 具有控制电极（141）的至少一个控制沟槽（14）；以及
- 具有哑电极（151）的至少一个哑沟槽（15）；
- 在半导体本体（10）中和沟槽（14、15、16）之间形成：
-邻近至少一个控制沟槽（14）布置的至少一个有源台面（18），其中该控制电极（141）被配置成接收控制信号并且控制有源台面（18）中的负载电流；以及
-邻近至少一个哑沟槽（15）布置的至少一个无源台面（19）；
其中创建势垒区（105）以便与至少一个无源台面（19）横向重叠。
17.根据权利要求16所述的方法（2），其中为至少一个控制沟槽（14）和与其邻近的沟槽（16）的沟槽沿着第一横向方向被掩模布置（30）覆盖，并且其中势垒区（105）至少横向延伸直到它到达在掺杂剂材料提供步骤（24）期间被掩模布置（30）覆盖的所述邻近的沟槽（16）的底部（165）和/或侧壁（164）为止。
18.根据权利要求17所述的方法（2），其中实施该温度退火步骤（28）以使得势垒区（105）横向延伸超过所述沟槽底部（165）而到至少一个有源台面（18）中。
19.根据权利要求18所述的方法（2），其中该势垒区（105）借助于漂移区（100）与控制沟槽（14）分开。
20.根据权利要求17所述的方法（2），其中利用与控制沟槽（14）相比沿着垂直方向（Z）的更大总延伸来形成所述邻近沟槽（16），其中在温度退火步骤（28）期间势垒区（105）的横向延伸被所述邻近沟槽（16）阻止。
21.一种加工功率半导体器件（1）的方法（2），其中该功率半导体器件（1）包括第一负载端子（11）和第二负载端子（12），该功率半导体器件（1）被配置成沿着垂直方向（Z）在所述端子（11、12）之间传导负载电流并且进一步包括：具有第一导电类型的漂移区（100）的有源单元区（1-2）；具有第二导电类型的阱区（109）的边缘终止区（1-3）；布置在有源单元区（1-2）内的多个IGBT单元（1-1），其中该IGBT单元（1-1）中的每个包括沿着垂直方向（Z）延伸到漂移区（100）中并且在横向限制多个台面的多个沟槽，其中该多个沟槽包括：具有控制电极（141）的至少一个控制沟槽（14）；具有电耦合至控制沟槽电极（141）的哑电极（151）的至少一个哑沟槽（15）；具有与第一负载端子（11）电连接的源电极（161）的至少一个源沟槽（16），并且其中该多个台面包括布置在至少一个控制沟槽（14）和至少一个源沟槽（16）之间的至少一个有源台面（18）；以及邻近至少一个哑沟槽（14）布置的至少一个无源台面（19），其中该方法（2）包括：
- 提供（2200）第二导电类型的电浮势垒区（105），其中至少哑沟槽（15）的底部（155）和源沟槽（16）的底部（165）两者至少部分地延伸到电浮势垒区（105）中，并且其中漂移区（100）的在横向方向（X、Y）上位于电浮势垒区（105）和阱区（109）之间的一部分在所述横向方向上具有至少1μm的横向延伸。
22.一种功率半导体器件（1），包括第一负载端子（11）和第二负载端子（12），该功率半导体器件（1）被配置成沿着垂直方向（Z）在所述端子（11、12）之间传导负载电流并且包括：
- 第一导电类型的漂移区（100）；
- 多个IGBT单元（1-1），其中该IGBT单元（1-1）中的每个包括沿着垂直方向（Z）延伸到漂移区（100）中并且在横向限制至少一个有源台面（18）的多个沟槽（14、15、16），该至少一个有源台面（18）包括漂移区（100）的上区段（100-1）；
- 第二导电类型的电浮势垒区（105），通过漂移区（100）在空间上在垂直方向（Z）上且对着垂直方向（Z）限制该电浮势垒区（105）；
其中：
- 所有有源台面（18）的总体积被划分成第一份额和第二份额，该第一份额不与势垒区（105）横向重叠并且第二份额与势垒区（105）横向重叠；
- 该第一份额被配置成承载至少在功率半导体器件（1）针对其设计的额定负载电流的0%至100%的范围内的负载电流；以及
- 如果负载电流超过额定负载电流的至少0.5%，则第二份额被配置成承载该负载电流。
23.根据权利要求22所述的功率半导体器件（1），其中只有负载电流超过额定负载电流的至少0.5%，则第二份额才被配置成承载该负载电流。
24.根据权利要求22或23所述的功率半导体器件（1），其中每个有源台面（18）被配置成在相应有源台面（18）内引起反型沟道，并且其中所有有源台面（18）配置有相同的反型沟道阈值电压。
25.根据前述权利要求22至24中的一项所述的功率半导体器件（1），其中，如果该负载电流超过额定负载电流的50%，则有源台面（18）的第一体积份额所传导的第一负载电流份额与有源台面（18）的第二体积份额所传导的第二负载电流份额之间的比率至少在第一体积份额和第二体积份额之间的比率的10%之内。
CN201811229046.5A 2017-10-24 2018-10-22 用于产生具有dV/dt可控性的IGBT的方法 Pending CN109698197A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017124872.2A DE102017124872B4 (de) 2017-10-24 2017-10-24 Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124872.2 2017-10-24

Publications (1)

Publication Number Publication Date
CN109698197A true CN109698197A (zh) 2019-04-30

Family

ID=65995921

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811229046.5A Pending CN109698197A (zh) 2017-10-24 2018-10-22 用于产生具有dV/dt可控性的IGBT的方法

Country Status (5)

Country Link
US (4) US10615272B2 (zh)
JP (2) JP7319037B2 (zh)
KR (1) KR102630901B1 (zh)
CN (1) CN109698197A (zh)
DE (1) DE102017124872B4 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6702423B2 (ja) 2016-08-12 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
US11106854B2 (en) * 2018-08-21 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Transition cells for advanced technology processes
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
US11450734B2 (en) * 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7171527B2 (ja) 2019-09-13 2022-11-15 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP7459976B2 (ja) 2021-01-25 2024-04-02 富士電機株式会社 半導体装置
JPWO2023063412A1 (zh) * 2021-10-15 2023-04-20
WO2023139931A1 (ja) 2022-01-20 2023-07-27 富士電機株式会社 半導体装置

Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020125541A1 (en) * 1999-12-30 2002-09-12 Jacek Korec Method of fabricating trench junction barrier rectifier
US20030094624A1 (en) * 2001-11-21 2003-05-22 Fwu-Iuan Hshieh Trench MOSFET device with improved on-resistance
US20030205758A1 (en) * 2002-05-03 2003-11-06 Jun Zeng Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
WO2005081323A2 (en) * 2004-02-21 2005-09-01 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and the manufacture thereof
CN1806337A (zh) * 2004-01-10 2006-07-19 HVVi半导体股份有限公司 功率半导体器件及其方法
JP2008251620A (ja) * 2007-03-29 2008-10-16 Toyota Motor Corp 半導体装置とその製造方法
US20100025748A1 (en) * 2008-08-01 2010-02-04 Infineon Technologies Austria Ag Semiconductor device with a dynamic gate-drain capacitance
US20100264488A1 (en) * 2009-04-15 2010-10-21 Force Mos Technology Co. Ltd. Low Qgd trench MOSFET integrated with schottky rectifier
CN101924127A (zh) * 2009-06-12 2010-12-22 费查尔德半导体有限公司 电极半导体整流器降低的处理灵敏度
CN103000566A (zh) * 2011-09-14 2013-03-27 台湾积体电路制造股份有限公司 具有设计的外延区的器件及其制造方法
CN103247681A (zh) * 2012-02-02 2013-08-14 万国半导体股份有限公司 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
US20140183631A1 (en) * 2012-12-28 2014-07-03 Texas Instruments Incorporated Low cost transistors
CN104465391A (zh) * 2013-09-13 2015-03-25 株式会社东芝 半导体器件的制造方法
CN104485328A (zh) * 2013-01-17 2015-04-01 英飞凌科技股份有限公司 带有igbt单元和去饱和沟道结构的半导体器件
US20150144988A1 (en) * 2013-11-27 2015-05-28 Infineon Technologies Ag Semiconductor Device and Insulated Gate Bipolar Transistor with Barrier Regions
US20150221756A1 (en) * 2014-01-31 2015-08-06 Infineon Technologies Ag Semiconductor Device and Insulated Gate Bipolar Transistor with Barrier Structure
CN105633164A (zh) * 2014-11-25 2016-06-01 英飞凌科技德累斯顿有限责任公司 具有场电极的功率晶体管
CN105702677A (zh) * 2014-12-09 2016-06-22 万国半导体股份有限公司 用于高浪涌和低电容的tvs结构
CN106449753A (zh) * 2016-07-14 2017-02-22 中航（重庆）微电子有限公司 一种低导通电阻沟槽功率mos器件结构及其制备方法
US20170117397A1 (en) * 2015-10-22 2017-04-27 Infineon Technologies Ag Power Semiconductor Transistor Having Fully Depleted Channel Region

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6913977B2 (en) 2003-09-08 2005-07-05 Siliconix Incorporated Triple-diffused trench MOSFET and method of fabricating the same
JP4723816B2 (ja) 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
KR20070093150A (ko) 2004-01-10 2007-09-17 에이치브이브이아이 세미콘덕터즈, 인크. 전력 반도체 장치 및 그 방법
JP2005340626A (ja) 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
CN103022115B (zh) 2008-01-29 2015-09-02 富士电机株式会社 半导体装置
JP5439763B2 (ja) 2008-08-14 2014-03-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
CN102792448B (zh) 2010-03-09 2015-09-09 富士电机株式会社 半导体器件
JP5621703B2 (ja) 2011-04-26 2014-11-12 三菱電機株式会社 半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ｉｅ型トレンチゲートｉｇｂｔ
JP2012256628A (ja) 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
RU2571175C2 (ru) 2011-09-28 2015-12-20 Тойота Дзидося Кабусики Кайся Биполярный транзистор с изолированным затвором (igbt) и способ его изготовления
JP5895947B2 (ja) 2012-02-14 2016-03-30 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
JP5979993B2 (ja) 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルｉｅ型トレンチゲートｉｇｂｔの製造方法
JP2014187190A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
US9391149B2 (en) 2013-06-19 2016-07-12 Infineon Technologies Austria Ag Semiconductor device with self-charging field electrodes
US9337827B2 (en) 2013-07-15 2016-05-10 Infineon Technologies Ag Electronic circuit with a reverse-conducting IGBT and gate driver circuit
GB201313126D0 (en) 2013-07-23 2013-09-04 Eco Semiconductors Ltd MOS-Bipolar Device
JP5987990B2 (ja) 2013-08-15 2016-09-07 富士電機株式会社 半導体装置
JP6420175B2 (ja) 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6063915B2 (ja) 2014-12-12 2017-01-18 株式会社豊田中央研究所 逆導通ｉｇｂｔ
JP6053050B2 (ja) 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通ｉｇｂｔ
DE102014226161B4 (de) 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
KR101745776B1 (ko) 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
JP6472714B2 (ja) * 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102015210923B4 (de) 2015-06-15 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung
US10468510B2 (en) * 2015-07-16 2019-11-05 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
JP6728953B2 (ja) 2015-07-16 2020-07-22 富士電機株式会社 半導体装置及びその製造方法
US10056370B2 (en) 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
JP6299789B2 (ja) 2016-03-09 2018-03-28 トヨタ自動車株式会社 スイッチング素子
US9825025B2 (en) 2016-03-16 2017-11-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
WO2018237355A1 (en) 2017-06-22 2018-12-27 Maxpower Semiconductor, Inc. VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION
WO2019013286A1 (ja) 2017-07-14 2019-01-17 富士電機株式会社 半導体装置
DE102017124872B4 (de) * 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020125541A1 (en) * 1999-12-30 2002-09-12 Jacek Korec Method of fabricating trench junction barrier rectifier
US20030094624A1 (en) * 2001-11-21 2003-05-22 Fwu-Iuan Hshieh Trench MOSFET device with improved on-resistance
US20030205758A1 (en) * 2002-05-03 2003-11-06 Jun Zeng Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
CN1806337A (zh) * 2004-01-10 2006-07-19 HVVi半导体股份有限公司 功率半导体器件及其方法
WO2005081323A2 (en) * 2004-02-21 2005-09-01 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and the manufacture thereof
JP2008251620A (ja) * 2007-03-29 2008-10-16 Toyota Motor Corp 半導体装置とその製造方法
US20100025748A1 (en) * 2008-08-01 2010-02-04 Infineon Technologies Austria Ag Semiconductor device with a dynamic gate-drain capacitance
US20100264488A1 (en) * 2009-04-15 2010-10-21 Force Mos Technology Co. Ltd. Low Qgd trench MOSFET integrated with schottky rectifier
CN101924127A (zh) * 2009-06-12 2010-12-22 费查尔德半导体有限公司 电极半导体整流器降低的处理灵敏度
CN103000566A (zh) * 2011-09-14 2013-03-27 台湾积体电路制造股份有限公司 具有设计的外延区的器件及其制造方法
CN103247681A (zh) * 2012-02-02 2013-08-14 万国半导体股份有限公司 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
US20140183631A1 (en) * 2012-12-28 2014-07-03 Texas Instruments Incorporated Low cost transistors
CN104485328A (zh) * 2013-01-17 2015-04-01 英飞凌科技股份有限公司 带有igbt单元和去饱和沟道结构的半导体器件
CN104465391A (zh) * 2013-09-13 2015-03-25 株式会社东芝 半导体器件的制造方法
US20150144988A1 (en) * 2013-11-27 2015-05-28 Infineon Technologies Ag Semiconductor Device and Insulated Gate Bipolar Transistor with Barrier Regions
US20150221756A1 (en) * 2014-01-31 2015-08-06 Infineon Technologies Ag Semiconductor Device and Insulated Gate Bipolar Transistor with Barrier Structure
CN105633164A (zh) * 2014-11-25 2016-06-01 英飞凌科技德累斯顿有限责任公司 具有场电极的功率晶体管
CN105702677A (zh) * 2014-12-09 2016-06-22 万国半导体股份有限公司 用于高浪涌和低电容的tvs结构
US20170117397A1 (en) * 2015-10-22 2017-04-27 Infineon Technologies Ag Power Semiconductor Transistor Having Fully Depleted Channel Region
CN106449753A (zh) * 2016-07-14 2017-02-22 中航（重庆）微电子有限公司 一种低导通电阻沟槽功率mos器件结构及其制备方法

Also Published As

Publication number Publication date
US12034066B2 (en) 2024-07-09
US10615272B2 (en) 2020-04-07
DE102017124872B4 (de) 2021-02-18
KR20190045867A (ko) 2019-05-03
US20190123185A1 (en) 2019-04-25
US20200235232A1 (en) 2020-07-23
DE102017124872A1 (de) 2019-04-25
JP2023156320A (ja) 2023-10-24
US20210050436A1 (en) 2021-02-18
US20230207673A1 (en) 2023-06-29
KR102630901B1 (ko) 2024-01-30
JP2019110288A (ja) 2019-07-04
JP7319037B2 (ja) 2023-08-01
US10854739B2 (en) 2020-12-01
US11594621B2 (en) 2023-02-28

Similar Documents

Publication Publication Date Title
CN109698197A (zh) 用于产生具有dV/dt可控性的IGBT的方法
CN109698230A (zh) 具有dV/dt可控性的IGBT
KR102553464B1 (ko) Dv/dt 제어 가능 igbt
CN106252396A (zh) 半导体器件及其制造方法
CN103208424B (zh) 用于制造半导体元件的方法及场效应半导体元件
CN104347689B (zh) 双沟槽‑栅极绝缘栅双极晶体管结构
CN103606551B (zh) 碳化硅沟槽型半导体器件及其制作方法
CN105321995A (zh) 双极晶体管结构和制造双极晶体管结构的方法
CN102054859A (zh) 双极型半导体器件和制造方法
CN103986447A (zh) 双极半导体开关及其制造方法
CN110323274A (zh) 具有dV/dt可控性和低栅极电荷的IGBT
CN106252397A (zh) 具有降低的发射极效率的半导体器件
CN202930388U (zh) 电荷补偿半导体器件
CN103311300A (zh) 电荷补偿半导体器件
CN110021657A (zh) 具有dV/dt可控性的功率半导体器件
CN110518058A (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
CN109860284A (zh) 一种逆导型绝缘栅双极性晶体管结构及其制备方法
CN102569388B (zh) 半导体器件及其制造方法
CN107819033A (zh) 具有dV/dt可控性的功率半导体装置
CN110504260A (zh) 一种具有自偏置pmos的横向沟槽型igbt及其制备方法
CN105280712A (zh) 电荷补偿器件及其制造
CN107591454A (zh) 半导体器件和用于形成半导体器件的方法
CN103208419A (zh) 具有沟槽触点的半导体晶体管及其形成方法
US11011629B2 (en) Power semiconductor switch with improved controllability
CN102737993B (zh) 沟槽dmos器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination