DE102017124872A1 - Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit - Google Patents

Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit Download PDF

Info

Publication number
DE102017124872A1
DE102017124872A1 DE102017124872.2A DE102017124872A DE102017124872A1 DE 102017124872 A1 DE102017124872 A1 DE 102017124872A1 DE 102017124872 A DE102017124872 A DE 102017124872A DE 102017124872 A1 DE102017124872 A1 DE 102017124872A1
Authority
DE
Germany
Prior art keywords
trench
trenches
region
area
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102017124872.2A
Other languages
English (en)
Other versions
DE102017124872B4 (de
Inventor
Markus Bina
Matteo Dainese
Christian Jäger
Johannes Georg Laven
Alexander Philippou
Francisco Javier Santos Rodriguez
Antonio Vellei
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102017124872.2A priority Critical patent/DE102017124872B4/de
Priority to CN201811229046.5A priority patent/CN109698197A/zh
Priority to US16/167,926 priority patent/US10615272B2/en
Priority to JP2018199648A priority patent/JP7319037B2/ja
Priority to KR1020180127097A priority patent/KR102630901B1/ko
Publication of DE102017124872A1 publication Critical patent/DE102017124872A1/de
Priority to US16/837,337 priority patent/US10854739B2/en
Priority to US17/087,678 priority patent/US11594621B2/en
Application granted granted Critical
Publication of DE102017124872B4 publication Critical patent/DE102017124872B4/de
Priority to US18/112,249 priority patent/US12034066B2/en
Priority to JP2023118018A priority patent/JP2023156320A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251Diffusion into or out of group IV semiconductors
    • H01L21/2252Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248Combination of bipolar and field-effect technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623Buried supplementary region, e.g. buried guard ring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708Emitter or collector electrodes for bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Ein Verfahren (2) zur Bearbeitung einer Leistungshalbleiter-Vorrichtung (1) umfasst: Vorsehen eines Halbleiterkörpers (10) mit einem Drift-Gebiet (100) von einem ersten Leitfähigkeitstyp; Erzeugen (20) einer Vielzahl von Gräben (14, 15, 16), wobei sich die Gräben (14, 15, 16) in den Halbleiterkörper (10) entlang einer vertikalen Richtung (Z) erstrecken und einander benachbart entlang einer ersten lateralen Richtung (X) angeordnet sind; Vorsehen (22) einer Maskenanordnung (30) auf dem Halbleiterkörper (10), wobei die Maskenanordnung (30) eine laterale Struktur (301) aufweist, gemäß der einige der Gräben (14, 15, 16) freigelegt sind und mindestens einer der Gräben (14, 15, 16) von der Maskenanordnung (30) bedeckt ist; Aussetzen (24) des Halbleiterkörpers (10) und der Maskenanordnung (30) einem Schritt zum Bereitstellen eines Dotierungsmaterials, wodurch, unter Böden der freiliegenden Gräben (14, 15, 16), eine Vielzahl von Dotierungsgebieten (1059) von einem zweiten Leitfähigkeitstyp, der zu dem ersten Leitfähigkeitstyp komplementär ist, erzeugt wird; Entfernen (26) der Maskenanordnung (30); Aussetzen (28) des Halbleiterkörpers (10) einem Temperaturausheilschritt, wodurch bewirkt wird, dass sich die Vielzahl von Dotierungsgebieten (1059) parallel zu der ersten lateralen Richtung (X) derart erstreckt, dass ein Barrierengebiet (105) von dem zweiten Leitfähigkeitstyp benachbart den Böden der freiliegenden Gräben (14, 15, 16) überlappt und gebildet wird.

Description

  • TECHNISCHES GEBIET
  • Diese Beschreibung betrifft Ausführungsformen einer Leistungshalbleiter-Vorrichtung, wie eines IGBT, und Ausführungsformen zur Bearbeitung einer Leistungshalbleiter-Vorrichtung. Insbesondere betrifft diese Beschreibung Ausführungsformen eines Verfahrens zur Bearbeitung eines IGBT, der eine Mikromustergraben- (MPT-) Auslegung aufweist, umfassend Dummy-Gräben, wobei sich eine Vielzahl von Gräben in ein elektrisch potentialfreies Barrierengebiet erstreckt.
  • HINTERGRUND
  • Viele Funktionen moderner Vorrichtungen in Fahrzeug-, Konsumenten- und Industrieanwendungen, wie das Umwandeln von elektrischer Energie und das Antreiben eines Elektromotors oder einer elektrischen Maschine, greifen auf Leistungshalbleiter-Vorrichtungen zurück. Beispielsweise werden bipolare Transistoren mit isoliertem Gate (IGBTs), Metalloxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs) und Dioden, um nur einige zu nennen, für verschiedene Anwendungen eingesetzt, die Schalter in Energieversorgungen und Leistungswandlern umfassen, jedoch nicht darauf beschränkt sind.
  • Ein IGBT umfasst üblicherweise einen Halbleiterkörper, der ausgelegt ist, einen Laststrom entlang eines Laststromwegs zwischen zwei Lastanschlüssen des IGBT zu leiten. Ferner kann der Laststromweg mittels einer isolierten Elektrode gesteuert werden, die manchmal als Gate-Elektrode bezeichnet wird. Beim Empfang eines entsprechenden Steuersignals, z.B. von einer Treibereinheit, kann die Steuerelektrode beispielsweise den IGBT in einen von einem Leitungszustand und einem Blockierungszustand versetzen.
  • In einigen Fällen kann die Gate-Elektrode innerhalb eines Grabens des IGBT enthalten sein, wobei der Graben z.B. eine Streifenauslegung oder eine Nadelauslegung aufweisen kann.
  • Ferner können Gräben eines IGBT verschiedene Typen von Elektroden integrieren; einige der Elektroden können mit dem IGBT-Gate-Anschluss verbunden sein, und andere können mit einem IGBT-Lastanschluss, z.B. dem Source/Emitter-Anschluss, verbunden sein.
  • Üblicherweise ist es zweckmäßig, Verluste, z.B. Schaltverluste, des IGBT niedrig zu halten. Beispielsweise können niedrige Schaltverluste erzielt werden, indem eine kurze Schaltdauer, z.B. eine kurze Einschaltdauer und/oder eine kurze Ausschaltdauer, sichergestellt wird.
  • Andererseits kann es in einer gegebenen Anwendung auch Anforderungen in Bezug auf die maximale Steigung der Spannung (dV/dt) und/oder eine maximale Steigung des Laststroms (dl/dt) geben.
  • Ferner kann das Schaltverhalten eines IGBT von seiner Betriebstemperatur abhängig sein, wobei es zweckmäßig sein kann, die Maßgaben in Bezug auf Energieverluste und Spannungs/Stromsteigungen innerhalb eines breiten Bereichs möglicher Betriebstemperaturen zu erfüllen.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform umfasst eine Leistungshalbleiter-Vorrichtung: ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die mindestens teilweise innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen mindestens einen Graben umfasst, der sich in das Drift-Gebiet entlang einer vertikalen Richtung erstreckt; ein Randabschlussgebiet, welches das aktive Zellgebiet umgibt; ein Übergangsgebiet, das zwischen dem aktiven Zellgebiet und dem Randabschlussgebiet angeordnet ist, wobei das Übergangsgebiet eine Breite entlang einer lateralen Richtung von dem aktiven Zellgebiet zu dem Randabschlussgebiet aufweist, wobei mindestens einige der IGBT-Zellen innerhalb des Übergangsgebiets angeordnet sind oder sich jeweils in dieses erstrecken; und ein elektrisch potentialfreies Barrierengebiet von einem zweiten Leitfähigkeitstyp, wobei das elektrisch potentialfreie Barrierengebiet innerhalb des aktiven Zellgebiets und in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen angeordnet ist, und wobei sich das elektrisch potentialfreie Barrierengebiet nicht in das Übergangsgebiet erstreckt.
  • Gemäß einer weiteren Ausführungsform umfasst eine Leistungshalbleiter-Vorrichtung einen ersten Lastanschluss und einen zweiten Lastanschluss, wobei die Leistungshalbleiter-Vorrichtung ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; ein Randabschlussgebiet mit einem Wannengebiet von einem zweiten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral eine Vielzahl von Mesas definieren. Die Vielzahl von Gräben umfasst: mindestens einen Steuergraben, der eine Steuerelektrode aufweist; mindestens einen Dummy-Graben, der eine Dummy-Elektrode aufweist, die mit der Steuerelektrode elektrisch gekoppelt ist; mindestens einen Source-Graben, der eine Source-Elektrode aufweist, die mit dem ersten Lastanschluss elektrisch verbunden ist. Die Vielzahl von Mesas umfasst mindestens eine aktive Mesa, die zwischen dem mindestens einen Steuergraben und dem mindestens einen Source-Graben angeordnet ist; und mindestens eine inaktive Mesa, die benachbart dem mindestens einen Dummy-Graben angeordnet ist. Die Leistungshalbleiter-Vorrichtung umfasst ferner ein elektrisch potentialfreies Barrierengebiet von dem zweiten Leitfähigkeitstyp, wobei sich mindestens sowohl ein Boden des Dummy-Grabens als auch ein Boden des Source-Grabens mindestens teilweise in das elektrisch potentialfreie Barrierengebiet erstrecken, und wobei ein Abschnitt des Drift-Gebiets, der in einer lateralen Richtung zwischen dem elektrisch potentialfreien Barrierengebiet und dem Wannengebiet angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  • Gemäß noch einer weiteren Ausführungsform wird ein Verfahren zur Bearbeitung einer Leistungshalbleiter-Vorrichtung präsentiert. Die Leistungshalbleiter-Vorrichtung umfasst ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die mindestens teilweise innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen mindestens einen Graben umfasst, der sich in das Drift-Gebiet entlang einer vertikalen Richtung erstreckt; ein Randabschlussgebiet, welches das aktive Zellgebiet umgibt; und ein Übergangsgebiet, das zwischen dem aktiven Zellgebiet und dem Randabschlussgebiet angeordnet ist, wobei das Übergangsgebiet eine Breite entlang einer lateralen Richtung von dem aktiven Zellgebiet zu dem Randabschlussgebiet aufweist, wobei mindestens einige der IGBT-Zellen innerhalb des Übergangsgebiets angeordnet sind oder sich jeweils in dieses erstrecken. Das Verfahren umfasst: Vorsehen eines elektrisch potentialfreien Barrierengebiets von einem zweiten Leitfähigkeitstyp, wobei das elektrisch potentialfreie Barrierengebiet innerhalb des aktiven Zellgebiets und in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen angeordnet ist, und wobei sich das elektrisch potentialfreie Barrierengebiet nicht in das Übergangsgebiet erstreckt.
  • Gemäß einer weiteren Ausführungsform wird ein weiteres Verfahren zur Bearbeitung einer Leistungshalbleiter-Vorrichtung präsentiert. Die Leistungshalbleiter-Vorrichtung umfasst einen ersten Lastanschluss und einen zweiten Lastanschluss, wobei die Leistungshalbleiter-Vorrichtung ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; ein Randabschlussgebiet mit einem Wannengebiet von einem zweiten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral eine Vielzahl von Mesas definieren. Die Vielzahl von Gräben umfasst: mindestens einen Steuergraben, der eine Steuerelektrode aufweist; mindestens einen Dummy-Graben, der eine Dummy-Elektrode aufweist, die mit der Steuerelektrode elektrisch gekoppelt ist; mindestens einen Source-Graben, der eine Source-Elektrode aufweist, die mit dem ersten Lastanschluss elektrisch verbunden ist. Die Vielzahl von Mesas umfasst mindestens eine aktive Mesa, die zwischen dem mindestens einen Steuergraben und dem mindestens einen Source-Graben angeordnet ist; und mindestens eine inaktive Mesa, die benachbart dem mindestens einen Dummy-Graben angeordnet ist. Das weitere Verfahren umfasst: Vorsehen eines elektrisch potentialfreien Barrierengebiets von dem zweiten Leitfähigkeitstyp, wobei sich mindestens sowohl ein Boden des Dummy-Grabens als auch ein Boden des Source-Grabens mindestens teilweise in das elektrisch potentialfreie Barrierengebiet erstrecken, und wobei ein Abschnitt des Drift-Gebiets, der in einer lateralen Richtung zwischen dem elektrisch potentialfreien Barrierengebiet und dem Wannengebiet angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zur Bearbeitung einer Leistungshalbleiter-Vorrichtung: Vorsehen eines Halbleiterkörpers mit einem Drift-Gebiet von einem ersten Leitfähigkeitstyp; Erzeugen einer Vielzahl von Gräben, wobei sich die Gräben in den Halbleiterkörper entlang einer vertikalen Richtung erstrecken und einander benachbart entlang einer ersten lateralen Richtung angeordnet sind; Vorsehen einer Maskenanordnung auf dem Halbleiterkörper, wobei die Maskenanordnung eine laterale Struktur aufweist, gemäß der einige der Gräben freigelegt sind und mindestens einer der Gräben von der Maskenanordnung bedeckt ist; Aussetzen des Halbleiterkörpers und der Maskenanordnung einem Schritt zum Bereitstellen eines Dotierungsmaterials, wodurch, unter Böden der freiliegenden Gräben, eine Vielzahl von Dotierungsgebieten von einem zweiten Leitfähigkeitstyp, der zu dem ersten Leitfähigkeitstyp komplementär ist, erzeugt wird; Entfernen der Maskenanordnung; Aussetzen des Halbleiterkörpers einem Temperaturausheilschritt, wodurch bewirkt wird, dass sich die Vielzahl von Dotierungsgebieten parallel zu der ersten lateralen Richtung derart erstreckt, dass ein Barrierengebiet von dem zweiten Leitfähigkeitstyp benachbart den Böden der freiliegenden Gräben überlappt und gebildet wird.
  • Gemäß noch einer weiteren Ausführungsform umfasst eine Leistungshalbleiter-Vorrichtung einen ersten Lastanschluss und einen zweiten Lastanschluss. Die Leistungshalbleiter-Vorrichtung ist ausgelegt, einen Laststrom entlang einer vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein Drift-Gebiet von einem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral mindestens eine aktive Mesa begrenzen, wobei die mindestens eine aktive Mesa einen oberen Abschnitt des Drift-Gebiets umfasst; und ein elektrisch potentialfreies Barrierengebiet von einem zweiten Leitfähigkeitstyp, das räumlich, in und entgegen der vertikalen Richtung, von dem Drift-Gebiet begrenzt wird. Das Gesamtvolumen aller aktiven Mesas wird in einen ersten Anteil und in einen zweiten Anteil geteilt, wobei der erste Anteil lateral nicht mit dem Barrierengebiet überlappt, und der zweite Anteil lateral mit dem Barrierengebiet überlappt. Der erste Anteil ist ausgelegt, den Laststrom mindestens innerhalb des Bereichs von 0 % bis 100 % des Nennlaststroms zu führen, für den die Leistungshalbleiter-Vorrichtung ausgebildet ist. Der zweite Anteil ist ausgelegt, den Laststrom zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet.
  • Fachleute werden zusätzliche Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und bei der Betrachtung der beigeschlossenen Zeichnungen erkennen.
  • Figurenliste
  • Die Teile in den Figuren sind nicht unbedingt maßstabgetreu, wobei stattdessen das Augenmerk auf die Veranschaulichung der Prinzipien der Erfindung gelegt wird. Außerdem bezeichnen in den Figuren ähnliche Bezugszahlen entsprechende Teile. In den Zeichnungen:
    • 1 veranschaulicht schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 2 bis 4B veranschaulichen jeweils schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 5 veranschaulicht schematisch und als Beispiel einen Verlauf einer Dotierungsmittelkonzentration in einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 6A bis C veranschaulichen schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 7 bis 8D veranschaulichen jeweils schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 9 veranschaulicht schematisch und als Beispiel eine perspektivische Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 10-11 veranschaulichen jeweils schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 12-19 veranschaulichen jeweils schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 20 veranschaulicht schematisch und als Beispiel Schritte eines Verfahrens zur Bearbeitung einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen;
    • 21-25 veranschaulichen jeweils schematisch und als Beispiel, auf der Basis einer oder mehrerer Sektionen eines vertikalen Schnitts, Schritte eines Verfahrens zur Bearbeitung einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die beigeschlossenen Zeichnungen Bezug genommen, die einen Teil davon bilden, und in denen zur Veranschaulichung spezifische Ausführungsformen gezeigt werden, in denen die Erfindung praktiziert werden kann.
  • In dieser Hinsicht kann direktionale Terminologie, wie „oben“, „unten“, „untere/r/s“, vorne“, „hinten“, „rückwärtig“, „vorder/e/s“, „hinter/e/s“, „unterhalb“, „oberhalb“ usw. mit Bezugnahme auf die Orientierung der Figuren verwendet werden, die beschrieben werden. Da Teile von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert werden können, wird die direktionale Terminologie für Zwecke der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es ist klar, dass andere Ausführungsformen verwendet werden können, und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinn zu verstehen, und der Umfang der vorliegenden Erfindung wird durch die beigeschlossenen Ansprüche definiert.
  • Nun wird detailliert auf verschiedene Ausführungsformen Bezug genommen, von der ein oder mehrere Beispiele in den Figuren veranschaulicht werden. Jedes Beispiel ist zur Erläuterung vorgesehen und ist nicht als Einschränkungen der Erfindung gemeint. Beispielsweise können Merkmale, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, in oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen enthält. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht als Einschränkung des Umfangs der beigeschlossenen Ansprüche ausgelegt werden soll. Die Zeichnungen sind nicht maßstabgetreu und dienen nur Zwecken der Veranschaulichung. Der Klarheit halber wurden dieselben Elemente oder Herstellungsschritte mit denselben Bezugszeichen in den verschiedenen Zeichnungen bezeichnet, wenn nichts anderes angegeben ist.
  • Der Ausdruck „horizontal“, wie in dieser Beschreibung verwendet, soll eine Orientierung im Wesentlichen parallel zu einer horizontalen Fläche eines Halbleitersubstrats oder einer Halbleiterstruktur beschreiben. Dies kann beispielsweise die Fläche eines Halbleiter-Wafers oder eines Nacktchips oder eines Chips sein. Beispielsweise können sowohl die erste laterale Richtung X als auch die zweite laterale Richtung Y, die nachstehend angeführt werden, horizontale Richtungen sein, wobei die erste laterale Richtung X und die zweite laterale Richtung Y rechtwinklig zueinander sein können.
  • Der Ausdruck „vertikal“, wie in dieser Beschreibung verwendet, soll eine Orientierung beschreiben, die im Wesentlichen rechtwinklig zu der horizontalen Fläche angeordnet ist, d.h. parallel zur Normalrichtung der Fläche des Halbleiter-Wafers/Chips/Nacktchips. Beispielsweise kann die vertikale Richtung Z, die nachstehend angeführt wird, eine Ausdehnungsrichtung sein, die rechtwinklig sowohl zu der ersten lateralen Richtung X als auch der zweiten lateralen Richtung Y ist.
  • In dieser Beschreibung wird n-dotiert als „erster Leitfähigkeitstyp“ bezeichnet, während p-dotiert als „zweiter Leitfähigkeitstyp“ bezeichnet wird. Alternativ dazu können entgegengesetzte Dotierungsbeziehungen verwendet werden, so dass der erste Leitfähigkeitstyp p-dotiert sein kann, und der zweite Leitfähigkeitstyp n-dotiert sein kann.
  • Im Kontext der vorliegenden Beschreibung sollen die Ausdrücke „in ohmschem Kontakt“, „in elektrischem Kontakt“, „in ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass es eine niederohmige elektrische Verbindung oder einen niederohmigen Stromweg zwischen zwei Gebieten, Sektionen, Zonen, Abschnitten oder Teilen einer Halbleitervorrichtung oder zwischen verschiedenen Anschlüssen einer oder mehrerer Vorrichtungen oder zwischen einem Anschluss oder einer Metallisierung oder einer Elektrode und einem Abschnitt oder Teil einer Halbleitervorrichtung gibt. Ferner soll im Kontext der vorliegenden Beschreibung der Ausdruck „in Kontakt“ beschreiben, dass es eine direkte physikalische Verbindung zwischen zwei Elementen der jeweiligen Halbleitervorrichtung gibt; z.B. ein Übergang zwischen zwei Elementen, die miteinander in Kontakt stehen, kann kein weiteres Zwischenelement oder dgl. aufweisen.
  • Zusätzlich wird im Kontext der vorliegenden Beschreibung der Ausdruck „elektrische Isolierung“, wenn nichts anderes angegeben ist, im Kontext ihres allgemeingültigen Verständnisses verwendet und soll somit beschreiben, dass zwei oder mehrere Komponenten getrennt voneinander positioniert sind, und dass keine ohmsche Verbindung besteht, die diese Komponenten verbindet. Komponenten, die elektrisch voneinander isoliert sind, können jedoch trotzdem miteinander gekoppelt sein, beispielsweise mechanische gekoppelt und/oder kapazitiv gekoppelt und/oder induktiv gekoppelt. Um ein Beispiel anzuführen, können zwei Elektroden eines Kondensators elektrisch voneinander isoliert sein und gleichzeitig mechanisch und kapazitiv miteinander gekoppelt sein, z.B. mittels einer Isolierung, z.B. eines Dielektrikums.
  • Spezifische Ausführungsformen, die in dieser Beschreibung beschrieben werden, betreffen, ohne darauf beschränkt zu sein, eine Halbleitervorrichtung, wie einen IGBT, der z.B. einen Streifenzell- oder zelluläre Zellauslegung aufweisen kann, z.B. einen IGBT, der innerhalb eines Leistungswandlers oder einer Energiezufuhr verwendet werden kann. Somit kann in einer Ausführungsform ein solcher IGBT ausgelegt sein, einen Laststrom zu führen, der einer Last zuzuführen ist, und/oder der jeweils von einer Energiequelle versorgt wird. Beispielsweise kann der IGBT eine oder mehrere aktive Leistungshalbleiterzellen umfassen, wie eine monolithisch integrierte IGBT-Zelle, und/oder eine monolithisch integrierte RC-IGBT-Zelle. Solche Transistorzellen können in einem Leistungshalbleitermodul integriert sein. Eine Vielzahl solcher Zellen kann ein Zellenfeld bilden, das mit einem aktiven Zellgebiet des IGBT eingerichtet ist.
  • Der Ausdruck „Leistungshalbleiter-Vorrichtung“, wie in dieser Beschreibung verwendet, soll eine Halbleitervorrichtung auf einem einzelnen Chip mit einer hohen Spannungsblockierung und/oder hohen Stromträgerfähigkeiten beschreiben. Mit anderen Worten, eine solche Leistungshalbleiter-Vorrichtung (z.B. ein IGBT) ist für einen hohen Strom, typischerweise im Ampere-Bereich, bestimmt, z.B. bis zu einigen zehn oder hundert Ampere, und/oder höhere Spannungen, typischerweise über 15 V, typischer 100 V und mehr, z.B. bis zu mindestens 1200 V.
  • Beispielsweise kann die nachstehend beschriebene Leistungshalbleiter-Vorrichtung ein IGBT sein, der eine Streifengraben-Zellauslegung oder eine zelluläre Graben-Zellauslegung aufweist, und kann ausgelegt sein, als Leistungskomponente in einer Anwendung mit niedriger, mittlerer und/oder hoher Spannung verwendet zu werden.
  • Beispielsweise ist der Ausdruck „Leistungshalbleiter-Vorrichtung“, wie in dieser Beschreibung verwendet, nicht auf logische Halbleitervorrichtungen gerichtet, die z.B. für das Speichern von Daten, Berechnen von Daten und/oder andere Typen einer Halbleiter-basierten Datenverarbeitung verwendet werden.
  • 1 zeigt schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung 1 gemäß einer oder mehreren Ausführungsformen. 2 zeigt schematisch und als Beispiel eine Sektion eines vertikalen Schnitts einer Leistungshalbleiter-Vorrichtung 1 gemäß einer oder mehreren Ausführungsformen. Im Folgenden wird auf jede von 1 und 2 Bezug genommen.
  • Die Leistungshalbleiter-Vorrichtung 1 kann ein IGBT oder jeweils eine Leistungshalbleiter-Vorrichtung sein, welche eine Auslegung aufweist, die auf einer IGBT-Auslegung basiert, wie ein rückwärts leitender (RC) IGBT.
  • Beispielsweise umfasst die Leistungshalbleiter-Vorrichtung 1 einen Halbleiterkörper 10, der mit einem ersten Lastanschluss 11 und einem zweiten Lastanschluss 12 gekoppelt ist. Beispielsweise ist der erste Lastanschluss 11 ein Emitter-Anschluss, während der zweite Lastanschluss 12 ein Kollektor-Anschluss sein kann.
  • Der Halbleiterkörper 10 kann ein Drift-Gebiet 100 von dem ersten Leitfähigkeits-typ umfassen. Das Drift-Gebiet 100 kann n-dotiert sein. In einer Ausführungsform hat das Drift-Gebiet 100 eine (elektrisch aktivierte) Dotierungsmittelkonzentration innerhalb des Bereichs von 2e12 cm-3 bis 4e14 cm-3. Beispielsweise werden die Ausdehnung des Drift-Gebiets 100 entlang der vertikalen Richtung Z und seine Dotierungsmittelkonzentration in Abhängigkeit von der Blockierungsbetriebsspannung gewählt, für welche die Leistungshalbleiter-Vorrichtung 1 ausgebildet werden soll, wie Fachleuten bekannt ist. Innerhalb der vorliegenden Beschreibung soll der Ausdruck „Drift-Gebiet“ ein solches Gebiet einer Leistungshalbleiter-Vorrichtung (z.B. eines IGBT) beschreiben, das Fachleute typischerweise jeweils als Drift-Gebiet oder Drift-Zone bezeichnen.
  • Ferner kann der erste Lastanschluss 11 auf der Vorderseite der Leistungshalbleiter-Vorrichtung 1 angeordnet sein und kann eine Vorderseitenmetallisierung aufweisen. Der zweite Lastanschluss 12 kann gegenüber der Vorderseite, z.B. auf einer Rückseite der Leistungshalbleiter-Vorrichtung 1, angeordnet sein und kann beispielsweise eine Hinterseitenmetallisierung aufweisen. Demgemäß kann die Leistungshalbleiter-Vorrichtung 1 eine vertikale Auslegung aufweisen, und der Laststrom kann entlang der vertikalen Richtung Z geführt werden. In einer weiteren Ausführungsform kann jeder von dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 auf einer gemeinsamen Seite, z.B. beide auf der Vorderseite, der Leistungshalbleiter-Vorrichtung 1 angeordnet sein.
  • Mit nunmehriger detaillierterer Bezugnahme auf 1 kann die Leistungshalbleiter-Vorrichtung 1 ferner ein aktives Zellgebiet 1-2, eine Randabschlussgebiet 1-3 und einen Chip-Rand 1-4 aufweisen. Das Randabschlussgebiet 1-3 kann das aktive Zellgebiet 1-2 umgeben. Ein Übergangsgebiet 1-5 kann zwischen dem aktiven Zellgebiet 1-2 und dem Randabschlussgebiet 1-3 angeordnet sein. Beispielsweise umgibt das Übergangsgebiet 1-5 das aktive Zellgebiet 1-2. Das Übergangsgebiet 1-5 kann von dem Randabschlussgebiet 1-3 umgeben sein.
  • In einer Ausführungsform besteht der Halbleiterkörper 10 im Wesentlichen aus dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2.
  • Beispielsweise erstreckt sich jedes von dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2 entlang der vertikalen Richtung Z von der Vorderseite der Leistungshalbleiter-Vorrichtung 1 gänzlich durch den Halbleiterkörper 10 zur Hinterseite der Leistungshalbleiter-Vorrichtung 1. Jedes von dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2 kann nicht nur Komponenten des Halbleiterkörpers 10 aufweisen, sondern auch Komponenten extern davon, z.B. Komponenten des ersten Lastanschlusses 11 und/oder des zweiten Lastanschlusses 12.
  • Ferner besteht in einem Beispiel, entlang lateralen Richtungen, keine Überlappung zwischen dem Randabschlussgebiet 1-3, dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2 innerhalb des Halbleiterkörpers 10. Somit kann das aktive Zellgebiet 1-2 gänzlich von dem Übergangsgebiet 1-5 umgeben sein, und innerhalb des Halbleiterkörpers 10 besteht keine laterale Überlappung, z.B. entlang der ersten lateralen Richtung X, der zweiten lateralen Richtung Y und linearen Kombinationen davon, zwischen dem Übergangsgebiet 1-5 und dem aktiven Zellgebiet 1-2. Analog kann das Übergangsgebiet 1-5 gänzlich von dem Randabschlussgebiet 1-3 umgeben sein, und innerhalb des Halbleiterkörpers 10 besteht keine laterale Überlappung, z.B. entlang der ersten lateralen Richtung X, der zweiten lateralen Richtung Y und linearen Kombinationen davon, zwischen dem Übergangsgebiet 1-5 und dem Randabschlussgebiet 1-3.
  • In einer Ausführungsform hat das Übergangsgebiet 1-5 eine Breite W entlang einer lateralen Richtung von dem aktiven Zellgebiet 1-2 zu dem Randabschlussgebiet 1-3 (z.B. in/entgegen der ersten lateralen Richtung X und in/entgegen der zweiten lateralen Richtung Y und/oder in linearen Kombinationen dieser lateralen Richtungen) von mindestens 1 µm. Diese Breite W des Übergangsgebiets 1-5 kann daher die Distanz zwischen dem aktiven Zellgebiet 1-2 und dem Randabschlussgebiet 1-3 sein. Diese (minimale) Breite W kann entlang des gesamten Umfangs des Übergangsgebiets 1-5 vorliegen. Die Breite des Übergangsgebiets 1-5 kann größer sein als 1 µm, z.B. größer als 3 µm, größer als 5 µm oder sogar größer als 10 µm. Weitere Beispiele von Merkmalen des Übergangsgebiets 1-5 und des Randabschlussgebiets 1-5 werden nachstehend beschrieben. Entlang der Breite W kann ein Abschnitt des Drift-Gebiets 100 vorliegen.
  • Der Chip-Rand 1-4 kann lateral den Halbleiterkörper 10 abschließen, z.B. kann der Chip-Rand 1-4 beispielsweise durch ein Wafer-Schneiden entstanden sein und kann sich entlang der vertikalen Richtung Z erstrecken. Das Randabschlussgebiet 1-3 kann zwischen dem aktiven Zellgebiet 1-2 und dem Chip-Rand 1-4 angeordnet sein, wie in 1 veranschaulicht.
  • In der vorliegenden Beschreibung werden die Ausdrücke „aktives Zellgebiet“ und „Randabschlussgebiet“ in einer regulären Weise verwendet, d.h. das aktive Zellgebiet 1-2 und das Randabschlussgebiet 1-3 können ausgelegt sein, die technischen Hauptfunktionalitäten vorzusehen, die von Fachleuten typischerweise damit assoziiert werden.
  • Beispielsweise ist das aktive Zellgebiet 1-2 der Leistungshalbleiter-Vorrichtung 1 ausgelegt, den Hauptteil des Laststroms zwischen den Anschlüssen 11, 12 zu leiten, während das Randabschlussgebiet 1-3 den Laststrom nicht leitet, sondern stattdessen Funktionen in Bezug auf den Verlauf des elektrischen Felds erfüllt, wodurch die Blockierungsfähigkeit sichergestellt wird, das aktive Zellgebiet 1-2 und das Übergangsgebiet 1-5 sicher abgeschlossen werden usw., gemäß einer Ausführungsform.
  • Die Leistungshalbleiter-Vorrichtung 1 umfasst eine Vielzahl von IGBT-Zellen 1-1, wobei die Vielzahl von IGBT-Zellen 1-1 vorwiegend innerhalb des aktiven Zellgebiets 1-2 angeordnet ist. Beispielsweise sind die meisten der Vielzahl von IGBT-Zellen 1-1 der Leistungshalbleiter-Vorrichtung 1 innerhalb des aktiven Zellgebiets 1-2 angeordnet. Die Anzahl von IGBT-Zellen 1-1 kann größer als 100, als 1000 oder sogar größer als 10.000 sein. Beispielsweise sind mindestens 85 %, mindestens 95 % oder mindestens 98 % der Gesamtanzahl von IGBT-Zellen 1-1 innerhalb des aktiven Zellgebiets 1-2 angeordnet. In einer Ausführungsform sind die verbleibenden IGBT-Zellen 1-1 innerhalb des Übergangsgebiets 1-5 angeordnet. Einige der IGBT-Zellen 1-1 können gänzlich innerhalb des Übergangsgebiets 1-5 angeordnet sein, andere können sowohl innerhalb des aktiven Zellgebiets 1-2 angeordnet sein als sich auch, mittels ihrer jeweiligen lateralen Enden, in das Übergangsgebiet erstrecken, wie schematisch in 1 veranschaulicht.
  • In einer Ausführungsform erstreckt sich jede IGBT-Zelle 1-1 mindestens teilweise in das Übergangsgebiet 1-5, wie schematisch und als Beispiel in 1 veranschaulicht.
  • Somit sind beispielsweise einige der IGBT-Zellen 1-1 innerhalb des Übergangsgebiets 1-5 angeordnet oder erstrecken sich jeweils in das Übergangsgebiet 1-5, wie schematisch und als Beispiel in 1 veranschaulicht. In dieser Hinsicht kann das Übergangsgebiet 1-5 auch als Form eines aktiven Gebiets der Leistungshalbleiter-Vorrichtung 1 verstanden werden. Beispielsweise kann, mittels des genannten Anteils der Gesamtanzahl von IGBT-Zellen 1-1, der innerhalb des Übergangsgebiets 1-5 angeordnet ist oder der sich in das Übergangsgebiet 1-5 erstreckt, das Übergangsgebiet 1-5 auch ausgelegt sein, einen Teil des Laststroms zu leiten.
  • Gemäß einer Ausführungsform sind die IGBT-Zellen 1-1 nicht innerhalb des Randabschlussgebiets 1-3 angeordnet. Innerhalb des Randabschlussgebiets 1-3 können jedoch speziell ausgelegte Trägerdrainierzellen (in 1 nicht veranschaulicht, siehe 6A bis B) eingeschlossen sein, die ein Drainieren von Ladungsträgern unterstützen, z.B. kurz vor und/oder während eines Ausschaltvorgangs.
  • Jede IGBT-Zelle 1-1 kann eine Streifenauslegung aufweisen, wie schematisch in 1 veranschaulicht, wobei die gesamte laterale Ausdehnung in einer lateralen Richtung, z.B. entlang der zweiten lateralen Richtung Y, jeder IGBT-Zelle 1-1 und ihrer Komponenten im Wesentlichen der Gesamtausdehnung des aktiven Zellgebiets 1-2 entlang dieser lateralen Richtung entsprechen kann oder diese jeweils geringfügig überschreiten kann.
  • In einer weiteren Ausführungsform kann jede IGBT-Zelle 14 eine zelluläre Auslegung aufweisen, wobei die lateralen Ausdehnungen jeder IGBT-Zelle 1-1 im Wesentlichen kleiner sein können als die gesamten lateralen Ausdehnungen des aktiven Zellgebiets 1-2.
  • Hier beschriebene Ausführungsformen beziehen sich jedoch stattdessen auf IGBT-Zellen 1-1 mit einer Streifenauslegung in Bezug auf die zweite laterale Richtung Y, wie als Beispiel und schematisch in den meisten Zeichnungen veranschaulicht.
  • In einer Ausführungsform weist jede der Vielzahl von IGBT-Zellen 1-1, die in dem aktiven Zellgebiet 1-2 enthalten sind, denselben Aufbau auf. Eine Sektion eines Beispiels eines IGBT-Zellaufbaus wird nun mit Bezugnahme auf 2 beschrieben.
  • Die Auslegung der IGBT-Zellen 1-1, die innerhalb des Übergangsgebiets 1-5 enthalten sein können, kann identisch sein mit der Auslegung der IGBT-Zellen 1-1, die in dem aktiven Zellgebiet 1-2 enthalten sind. Zusätzlich oder alternativ dazu weist das Übergangsgebiet 1-5 IGBT-Zellen auf, die eine andere Auslegung aufweisen, z.B. hinsichtlich der MPT-Kontaktschema/Nachbarschaftsbeziehung (siehe detailliertere Erläuterungen im Nachstehenden), verglichen mit den IGBT-Zellen 1-1 des aktiven Zellgebiets 1-2.
  • Jede IGBT-Zelle 1-1 umfasst mindestens einen Graben, der sich in das Drift-Gebiet entlang der vertikalen Richtung Z erstreckt. Jede IGBT-Zelle 1-1 kann sich mindestens teilweise in den Halbleiterkörper 10 erstrecken und mindestens eine Sektion des Drift-Gebiets 100 umfassen. Ferner kann jede IGBT-Zelle 1-1 mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Jede IGBT-Zelle 1-1 kann ausgelegt sein, einen Teil des Laststroms zwischen den Anschlüssen 11 und 12 zu leiten, und eine Blockierungsspannung, die zwischen diesen Anschlüssen 11 und 12 angelegt wird, blockieren.
  • Zur Steuerung der Leistungshalbleiter-Vorrichtung 1 kann jede IGBT-Zelle 14 mit einer Steuerelektrode 141 ausgestattet sein, die in einem Steuergraben 14 enthalten ist, und ausgelegt ist, die jeweilige IGBT-Zelle 1-1 selektiv in einen von dem Leitungszustand und dem Blockierungszustand zu versetzen.
  • Beispielsweise kann mit Bezugnahme auf das in 2 veranschaulichte Beispiel ein Source-Gebiet 101 von dem ersten Leitfähigkeitstyp mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Das Source-Gebiet 101 kann n-dotiert sein, z.B. mit einer signifikant größeren Dotierungsmittelkonzentration als das Drift-Gebiet 100.
  • Ferner kann eine Kanalregion 102 von dem zweiten Leitfähigkeitstyp das Source-Gebiet 101 und das Drift-Gebiet 100 trennen, z.B. kann das Kanalgebiet 102 das Source-Gebiet 101 gegen das Drift-Gebiet 100 isolieren, wie Fachleuten bekannt ist, denen die allgemeinen Prinzipien von IGBT-Auslegungen bekannt sind. Das Kanalgebiet 102 kann p-dotiert sein, z.B. mit einer elektrisch aktivierten Dotierungsmittelkonzentration innerhalb des Bereichs von 1e15 cm-3 bis 5e18 cm-3. Ein Übergang zwischen dem Kanalgebiet 102 und dem Drift-Gebiet 100 kann einen ersten pn-Übergang 1021 bilden.
  • Zum Verbinden der Source-Gebiete 101 mit dem ersten Lastanschluss 11 können sich erste Kontaktanschluss 113 von dem ersten Lastanschluss 11 entlang der vertikalen Richtung Z erstrecken, um so mit jedem von dem Source-Gebiet 101 und dem Kanalgebiet 102 in Kontakt zu gelangen.
  • Das Drift-Gebiet 100 kann sich entlang der vertikalen Richtung Z erstrecken, bis es eine Grenzfläche mit einem dotierten Kontaktgebiet 108 bildet, das in elektrischem Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist. Die Sektion des Drift-Gebiets 100, die zwischen dem Gebiet 105 (nachstehend detaillierter erläutert) und dem dotierten Kontaktgebiet 108 angeordnet ist, kann den Hauptteil des Drift-Gebiets 100 bilden. In einer Ausführungsform nimmt die Dotierungsmittelkonzentration des Drift-Gebiets 100 in der unteren Sektion des Drift-Gebiets 100 zu, welche die Grenzfläche mit dem dotierten Kontaktgebiet 108 bildet, z.B. um so das Feldstoppgebiet von dem ersten Leitfähigkeitstyp zu bilden, wie Fachleuten bekannt ist.
  • Das dotierten Kontaktgebiet 108 kann gemäß der Auslegung der Leistungshalbleiter-Vorrichtung 1 gebildet werden; z.B. kann das dotierte Kontaktgebiet 108 ein Emitter-Gebiet von dem zweiten Leitfähigkeitstyp sein, z.B. ein p-Typ-Emitter. Zur Bildung eines RC-IGBT kann das dotierte Kontaktgebiet 108 aus einem Emitter-Gebiet von dem zweiten Leitfähigkeitstyp bestehen, das durch kleine Sektionen von dem ersten Leitfähigkeitstyp unterbrochen wird, die auch mit dem zweiten Lastanschluss 12 elektrisch verbunden sind, und die üblicherweise als „n-Kurzschlüsse“ bezeichnet werden.
  • Beispielsweise umfasst jede IGBT-Zelle 1-1 mindestens einen Steuergraben 14, der die Steuergrabenelektrode 141 aufweist, und mindestens einen Dummy-Graben 15, der eine Dummy-Grabenelektrode 151 aufweist, wobei sich jeder der Gräben 14, 15 in den Halbleiterkörper 10 entlang der vertikalen Richtung Z erstrecken und einen Isolator 142, 152 aufweisen kann, der die jeweilige Grabenelektrode 141, 151 gegen den Halbleiterkörper 10 isoliert.
  • Die Grabenelektroden 141, 151 des mindestens einen Steuergrabens 14 und des mindestens einen Dummy-Grabens 15 können jeweils mit einem Steueranschluss 13 der Leistungshalbleiter-Vorrichtung 1 gemäß einer Ausführungsform elektrisch gekoppelt sein.
  • Obwohl 2 als Beispiel veranschaulicht, dass der Dummy-Graben 15 benachbart dem Steuergraben 14 angeordnet ist, ist es klar, dass die IGBT-Zelle 1-1 einen oder mehrere weitere Gräben von einem anderen Typ als dem Steuergrabentyp und dem Dummy-Grabentyp umfassen kann, und dass dieser mindestens eine weitere Graben benachbart dem Steuergraben 14 angeordnet sein kann. Beispielsweise kann der mindestens eine weitere Graben ein Source-Graben sein (Bezugszahl 16 in allen Zeichnungen), dessen Grabenelektrode (Bezugszahl 161 in anderen Zeichnungen) mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Dies wird im Nachstehenden detaillierter erläutert.
  • Beispielsweise ist der Steueranschluss 13 ein Gate-Anschluss. Ferner kann der Steueranschluss 13 mit der Steuergrabenelektrode 141 elektrisch verbunden sein und gegen den ersten Lastanschluss 11, den zweiten Lastanschluss 12 und den Halbleiterkörper 10, z.B. mittels mindestens einer Isolierungsstruktur 132, elektrisch isoliert sein.
  • In einer Ausführungsform kann die Leistungshalbleiter-Vorrichtung 1 gesteuert werden, indem eine Spannung zwischen dem ersten Lastanschluss 11 und dem Steueranschluss 13 angelegt wird, z.B. um so die Leistungshalbleiter-Vorrichtung 1 selektiv in einen von dem Leitungszustand und dem Blockierungszustand zu versetzen.
  • Beispielsweise ist die Leistungshalbleiter-Vorrichtung 1 ausgelegt, auf der Basis einer Gate-Emitter-Spannung VGE, z.B. in einer prinzipiellen Weise zur Steuerung eines IGBT, gesteuert zu werden, die Fachleuten bekannt ist.
  • In einer Ausführungsform kann die Dummy-Grabenelektrode 151 auch mit dem Steueranschluss 13 elektrisch verbunden sein und somit dasselbe Steuersignal empfangen wie die Steuergrabenelektrode 141. In einer anderen Ausführungsform kann die Dummy-Grabenelektrode 151 mit dem Steueranschluss 13 mittels eines Widerstands elektrisch gekoppelt sein, der einen Widerstandswert innerhalb des Bereichs von 1e-3 Ohm bis 1 Ohm, innerhalb des Bereichs von 1 Ohm bis 10 Ohm oder innerhalb des Bereichs von 10 Ohm bis 100 Ohm aufweisen kann. In einer anderen Ausführungsform ist die Dummy-Grabenelektrode 151 mit einem zweiten Steueranschluss (nicht veranschaulicht) elektrisch verbunden und empfängt somit ein anderes Steuersignal als die Steuergrabenelektrode 141.
  • Ferner kann jede IGBT-Zelle 1-1 der Leistungshalbleiter-Vorrichtung 1 mindestens eine aktive Mesa 18 aufweisen, die mit dem ersten Lastanschluss 11 elektrisch verbunden ist, wobei die aktive Mesa 18 das Source-Gebiet 101, das Kanalgebiet 102 und einen Teil des Drift-Gebiets 100 umfasst, wobei, in der aktiven Mesa 18, jeweilige Sektionen dieser Gebiete 101, 102, 100 benachbart einer Seitenwand 144 des Steuergrabens 14 angeordnet sein können, wie als Beispiel in 2 veranschaulicht. Beispielsweise ist jedes von dem Source-Gebiet 101 und dem Kanalgebiet 102 mit dem ersten Lastanschluss 11 elektrisch verbunden, z.B. mittels des ersten Kontaktanschlusses 113.
  • In einer Ausführungsform der Leistungshalbleiter-Vorrichtung 1 ist das dotierte Kontaktgebiet 108 ein p-Typ-Emitter, und die aktive Mesa 18 kann gänzlich lateral mit dem p-Typ-Emitter 108 überlappen.
  • Ferner kann die Steuergrabenelektrode 141 (die hier auch als Steuerelektrode 141 bezeichnet wird) ausgelegt sein, ein Steuersignal von dem Steueranschluss 13 zu empfangen, und den Laststrom in der aktiven Mesa 18 zu steuern, z.B. durch Induzieren eines Inversionskanals in dem Kanalgebiet 102, um so die Leistungshalbleiter-Vorrichtung 1 in den leitenden Zustand zu versetzen. Somit kann ein Übergang 181 zwischen dem ersten Lastanschluss 11 und der aktiven Mesa 18 eine Grenzfläche für den Laststrom vorsehen, um von dem ersten Lastanschluss 11 in den Halbleiterkörper 10 zu gelangen und/oder umgekehrt.
  • In einer Ausführungsform kann der Inversionskanal in der aktiven Mesa 18 induziert werden, sobald eine Inversionskanal-Schwellenspannung, z.B. innerhalb der jeweiligen aktiven Mesa 18, überschritten wird. Beispielsweise ist die Inversionskanal-Schwellenspannung von mindestens einer von der Arbeitsfunktion der Steuerelektrode 141, der Dotierungsmittelkonzentration des Source-Gebiets 101, der Dotierungsmittelkonzentration des Kanalgebiets 102, der relevanten Dicke des Grabenisolators 142, der Dielektrizitätskonstante des Grabenisolators 142 abhängig.
  • In einer Ausführungsform sind alle aktiven Mesas 18 der Leistungshalbleiter-Vorrichtung 1 mit derselben Inversionskanal-Schwellenspannung ausgelegt.
  • Beispielsweise können die Steuerelektroden 141 aller IGBT-Zellen 1-1, die in dem aktiven Zellgebiet 1-2 enthalten sind, mit dem Steueranschluss 13 elektrisch verbunden sein.
  • Zusätzlich zu der aktiven Mesa 18 kann jede IGBT-Zelle 1-1 der Leistungshalbleiter-Vorrichtung 1 mindestens eine inaktive Mesa 19 aufweisen, z.B. angeordnet benachbart dem mindestens einen Dummy-Graben 15, wobei ein Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolierung mindestens für Ladungsträger von dem ersten Leitfähigkeitstyp vorsieht.
  • In einer Ausführungsform kann die IGBT-Zelle 1-1 ausgelegt sein zu verhindern, dass der Laststrom den Übergang 191 zwischen der inaktiven Mesa 19 und dem ersten Lastanschluss 11 durchquert. Beispielsweise gestattet die inaktive Mesa 19 kein Induzieren eines Inversionskanals. Im Gegensatz zu der aktiven Mesa 18 leitet die inaktive Mesa 19 den Laststrom während des Leitungszustands der Leistungshalbleiter-Vorrichtung 1 nicht, gemäß einer Ausführungsform. Beispielsweise kann die inaktive Mesa 19 als dekommissionierte Mesa angesehen werden, die für den Zweck des Tragens des Laststroms nicht verwendet wird.
  • In einer ersten Ausführungsform der inaktiven Mesa 19 ist die inaktive Mesa 19 nicht mit dem ersten Lastanschluss 11 elektrisch verbunden, sondern gegen diesen elektrisch isoliert, z.B. mittels einer Isolierschicht 112. In dieser Ausführungsform stellt der Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolierung nicht nur für Ladungsträger von dem ersten Leitfähigkeitstyp bereit, sondern auch für Ladungsträger von dem zweiten Leitfähigkeitstyp. Zu diesem Zweck umfasst die inaktive Mesa 19 in einer Variante weder die Sektion des Source-Gebiets 101, noch eine Sektion des Kanalgebiets 102, noch steht die inaktive Mesa 19 mit einem Kontaktanschluss (siehe Bezugszahl 111) in Kontakt, wie in 2 veranschaulicht. In einer anderen Variante kann die inaktive Mesa 19 auf ähnliche Weise ausgelegt sein wie die aktiven Mesa 18, z.B. indem sie auch eine Sektion des Source-Gebiets 101 und/oder eine Sektion des Kanalgebiets 102 umfasst, wobei der Unterschied zu der aktiven Mesa 18 umfasst, dass weder die Sektion des Source-Gebiets 101 (wenn vorhanden), noch die Sektion des Kanalgebiets 102 der inaktiven Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Gemäß der ersten Ausführungsform der inaktiven Mesa 19 überquert überhaupt kein Strom den Übergang 191.
  • In einer zweiten Ausführungsform der inaktiven Mesa 19 kann die inaktive Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein, wobei der Übergang 191 zwischen dem ersten Lastanschluss 11 und der inaktiven Mesa 19 eine elektrische Isolierung nur für Ladungsträger von dem ersten Leitfähigkeitstyp vorsieht, jedoch nicht für Ladungsträger von dem zweiten Leitfähigkeitstyp. Mit anderen Worten, in dieser zweiten Ausführungsform kann die inaktive Mesa 19 ausgelegt sein, einen Strom von Ladungsträgern von dem zweiten Leitfähigkeitstyp, z.B. einen Lochstrom, zu dem Übergang 191 hindurchlassen. Beispielsweise in Abhängigkeit von dem elektrischen Potential der Dummy-Grabenelektrode 151 kann ein solcher Lochstrom nur temporär entstehen, z.B. kurz vor der Durchführung eines Ausschaltvorgangs, z.B. um so die gesamte Ladungsträgerkonzentration zu reduzieren, die in dem Halbleiterkörper 10 vorliegt. In einer Ausführungsform kann dies auch für solche inaktiven Mesas 19 mit einer elektrischen Isolierung nur für Ladungsträger von dem ersten Leitfähigkeitstyp in einer rückwärts leitenden IGBT-Auslegung auftreten, wo der Laststrom temporär durch diese inaktiven Mesas 19 in einem Diodenmodusbetrieb geführt wird, wobei die Rückseite (siehe dotiertes Kontaktgebiet 108) strukturiert ist, um sowohl Emitter von dem zweiten Leitfähigkeitstyp als auch Emitter von dem ersten Leitfähigkeitstyp zu umfassen (vorstehend als „n-Kurzschlüsse“ bezeichnet). Wie oben angegeben, kann in dieser zweiten Ausführungsform die inaktive Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein. Beispielsweise kann ein dotiertes Kontaktgebiet (nicht veranschaulicht) von dem zweiten Leitfähigkeitstyp (welches von dem elektrisch potentialfreien Barrierengebiet 105 verschieden ist, das nachstehend angeführt wird) der inaktiven Mesa 19 mit dem ersten Lastanschluss 11 elektrisch verbunden sein, z.B. mittels eines der ersten Kontaktanschluss 113, wie schematisch und als Beispiel in 3B veranschaulicht. Das dotierte Kontaktgebiet (nicht veranschaulicht) von dem zweiten Leitfähigkeitstyp kann die Sektion des Drift-Gebiets 100, die innerhalb der inaktiven Mesa 19 vorliegt, gegen den ersten Lastanschluss 11 isolieren. Beispielsweise gibt es gemäß der zweiten Ausführungsform der inaktiven Mesa 19, innerhalb der inaktiven Mesa 19, kein Gebiet, das mit Dotierungsmitteln von dem ersten Leitfähigkeitstyp dotiert ist, und das mit dem ersten Lastanschluss 11 elektrisch verbunden ist.
  • Die oben veranschaulichte erste Ausführungsform und zweite Ausführungsform der inaktiven Mesa 19 kann es gestatten, die Auslegung der IGBT-Zelle 1-1 vorzusehen, um zu verhindern, dass der Laststrom den Übergang 191 zwischen der inaktiven Mesa 19 und dem ersten Lastanschluss 11 durchquert.
  • Die inaktive Mesa 19 kann lateral von dem Steuergraben 14 und dem Dummy-Graben 15, oder von dem Dummy-Graben 15 und einem anderen Grabentyp begrenzt werden, der im Nachstehenden weiter erläutert wird. Weitere optionale Aspekte der inaktiven Mesa 19 werden unten beschrieben. Auch wenn beispielsweise die Dummy-Grabenelektrode 151 mit dem Steueranschluss 13 elektrisch verbunden sein kann, ist in einem Beispiel die Dummy-Grabenelektrode 151 nicht ausgelegt, den Laststrom in der inaktiven Mesa 19 zu steuern, da die inaktive Mesa 19 es nicht gestattet, einen Inversionskanal innerhalb der inaktiven Mesa 19 zu induzieren, gemäß einer Ausführungsform.
  • Die Leistungshalbleiter-Vorrichtung 1 kann ferner ein elektrisch potentialfreies Barrierengebiet 105 von dem zweiten Leitfähigkeitstyp umfassen (im Folgenden auch einfach als „Barrierengebiet“ bezeichnet), wie schematisch als Beispiel in 2 veranschaulicht ist. Beispiele von Merkmalen dieses Barrierengebiets 105 werden im Nachstehenden weiter detaillierter beschrieben. Vor der detaillierteren Beschreibung des Barrierengebiets 105 werden Beispiele von Aspekten in Bezug auf eine Mikromustergraben-Struktur (MPT) der Leistungshalbleiter-Vorrichtung 1 erläutert.
  • Mit Bezugnahme auf die Ausführungsformen, die schematisch in 3A bis B veranschaulicht sind, kann jede IGBT-Zelle 1-1 des aktiven Zellgebiets 1-2 ferner mindestens einen Source-Graben 16 umfassen, der sich in den Halbleiterkörper 10 entlang der vertikalen Richtung Z erstreckt und einen Isolator 162 aufweist, der eine Source-Grabenelektrode 161 gegen den Halbleiterkörper 10 isoliert, wobei die Source-Grabenelektrode 161 mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Beispielsweise ist der mindestens eine Source-Graben 16 zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet, wie in 3A bis B veranschaulicht. In einer Ausführungsform kann jede IGBT-Zelle 1-1 mehr als einen Source-Graben 16 umfassen, z.B. zwei Source-Gräben 16 (siehe 4A) oder vier Source-Gräben 16 (siehe 6A), wobei jede der Grabenelektroden 161 der Source-Gräben mit dem ersten Lastanschluss 11 elektrisch verbunden sein kann. Beispielsweise sind die mehr als ein Source-Gräben 16 zwischen dem Steuergraben 14 auf der einen Seite und dem Dummy-Graben 15 auf der anderen Seite angeordnet.
  • In einer Ausführungsform kann die aktive Mesa 18 lateral von dem Steuergraben 14 und dem Source-Graben 16 begrenzt werden. Beispielsweise begrenzen die Seitenwand 144 des Steuergrabens 14 und eine Seitenwand 164 des Source-Grabens 16 die aktive Mesa 18 entlang der ersten lateralen Richtung X. Die aktive Mesa 18 kann in einer Weise ausgelegt sein, die als Beispiel mit Bezugnahme auf 2 beschrieben wurde; z.B. kann der erste Kontaktanschluss 113 jede von der Sektion des Kanalgebiets 102 und der Sektion des Source-Gebiets 101 mit dem ersten Lastanschluss 11 elektrisch verbinden.
  • Ferner kann gemäß der Ausführungsform, die in 3A bis B und 4A bis B veranschaulicht ist, jede IGBT-Zelle 1-1 des aktiven Zellgebiets 1-2 mehr als eine inaktive Mesa 19 umfassen, wobei mindestens eine der inaktiven Mesas 19 lateral von dem Source-Graben 16 und dem Dummy-Graben 15 begrenzt werden kann. Eine weitere inaktive Mesa 19 kann lateral von zwei Source-Gräben 16 begrenzt werden. Eine weitere inaktive Mesa 19 kann lateral von zwei Dummy-Gräben 15 begrenzt werden. Noch eine weitere inaktive Mesa 19 kann lateral von einem von den Dummy-Gräben 15 und dem Steuergraben 14 begrenzt werden. Wie veranschaulicht, kann jede der inaktiven Mesas 19 eine jeweilige Sektion des Kanalgebiets 102 umfassen, wobei in einer Ausführungsform diese Sektionen nicht mit dem ersten Lastanschluss 11 elektrisch verbunden sind, sondern dagegen elektrisch isoliert sind, z.B. mittels der Isolierschicht 112, wie vorstehend erläutert wurde.
  • Mit Bezugnahme auf die Ausführungsform, die schematisch in 3A bis B veranschaulicht ist, kann jede IGBT-Zelle 1-1 des aktiven Zellgebiets ferner, zusätzlich oder als Alternative zu dem mindestens einen Source-Graben 16, mindestens einen potentialfreien Graben 17 umfassen, der sich in den Halbleiterkörper 10 entlang der vertikalen Richtung Z erstreckt und einen Isolator 172 enthält, welcher eine Grabenelektrode 171 gegen den Halbleiterkörper 10 isoliert, wobei die Grabenelektrode 171 des potentialfreien Grabens 17 elektrisch schwebt. In einer Ausführungsform ist die Grabenelektrode 171 des potentialfreien Grabens 17 weder mit dem ersten Lastanschluss 11 elektrisch verbunden, noch mit dem zweiten Lastanschluss 12 elektrisch verbunden, noch mit dem Steueranschluss 13 elektrisch verbunden, noch mit einer Sektion des Halbleiterkörpers 10.
  • In einer Ausführungsform ist die elektrisch potentialfreie Grabenelektrode 171, mittels einer Verbindung mit einem hochohmigen Widerstandswert, mit einem definierten elektrischen Potential verbunden (z.B. mit einem elektrischen Potential eines Kontakts oder mit einem elektrischen Potential eines anderen Halbleitergebiets). Beispielsweise wird, mittels der hochohmigen Verbindung, während eines Schaltvorgangs, das elektrische Potential der elektrisch potentialfreien Grabenelektrode 171 von dem definierten elektrischen Potential temporär entkoppelt. Diese Entkopplung kann auf einer Zeitskala des Schaltvorgangs auftreten, z.B. für mindestens 10 ns, oder mindestens 100 ns, oder mindestens 10 µs. Beispielsweise beträgt der Widerstandswert der hochohmigen Verbindung mehr als 1e2Ω, oder mehr als 1e6Ω. In einer Ausführungsform beträgt ein ohmscher Widerstandswert, z.B. während einer Stillstandsituation gemessen, zwischen dem ersten Lastanschluss 11 und der elektrisch potentialfreien Grabenelektrode 171 mehr als 1e2Ω, oder mehr als 1e6Ω.
  • Wenn vorhanden, kann der mindestens eine potentialfreie Graben 17 beispielsweise zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet sein. Ferner, wie in 3A bis B veranschaulicht, kann die IGBT-Zelle 1-1 zusätzlich den mindestens einen Source-Graben 16 umfassen, wobei der Source-Graben 16 und der potentialfreie Graben 17 zwischen dem Steuergraben 14 auf der einen Seite und dem Dummy-Graben 15 auf der anderen Seite angeordnet sein können. In einer Ausführungsform wird die aktive Mesa 18 lateral von der Seitenwand 144 des Steuergrabens 14 und der Seitenwand 164 des Source-Grabens 16 begrenzt. Die inaktive Mesa 19 kann lateral von mindestens zwei von der Gruppe der Seitenwand 164 des Source-Grabens 16, der Seitenwand 174 des potentialfreien Grabens 17 und der Seitenwand 154 des Dummy-Grabens 15 begrenzt werden.
  • Somit umfasst gemäß einer Ausführungsform jede IGBT-Zelle 1-1 des aktiven Gebiets mindestens einen Steuergraben 14, mindestens einem Dummy-Graben 15, mindestens einen Source-Graben 16 und gegebenenfalls mindestens einen potentialfreien Graben 17, wobei der mindestens eine Source-Graben 16 und (wenn vorhanden) der mindestens eine potentialfreie Graben 17 (wenn vorhanden) zwischen dem Steuergraben 14 und dem Dummy-Graben 15 angeordnet sein können.
  • In einer Ausführungsform kann die Leistungshalbleiter-Vorrichtung 1 ein IGBT sein, und jede seiner IGBT-Zellen 1-1 seines aktiven Gebiets 1-2 kann eine Mikromustergraben- (MPT-) Struktur aufweisen.
  • Beispielsweise kann jeder oder können mindestens die meisten der Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, gleiche räumliche Abmessungen aufweisen und können gemäß einem regelmäßigen Muster angeordnet sein. Beispielsweise kann jeder der Gräben 14, 15, 16, 16, 17 eine Tiefe entlang der vertikalen Richtung Z innerhalb des Bereichs von 3 µm bis 8 µm aufweisen, und eine Breite entlang der ersten lateralen Richtung X innerhalb des Bereichs von 0,4 µm bis 1,6 µm. Die Gräben 14, 15, 16, 17 können gemäß einem ersten Layout mit einem ersten Teilungsabstand gebildet sein, wobei das erste Layout jede der Grabenbreiten und der Mesabreiten definieren kann.
  • Ferner kann jede oder können mindestens die meisten der Grabenelektroden 141, 151, 161, 171 aller Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, gleiche räumliche Abmessungen aufweisen, z.B. hinsichtlich der gesamten Ausdehnung entlang der vertikalen Richtung (die mittels der jeweiligen Grabenböden 145, 155, 165, 175 beendet wird), und der gesamten Ausdehnung in der ersten lateralen Richtung (d.h. der Grabenbreite, die mittels der jeweiligen Seitenwände 144, 154, 164, 174 beendet wird), und/oder hinsichtlich der Abmessungen der Isolatoren 142, 152, 162, 172. Zusätzlich kann jeder der Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, in derselben Distanz entlang der ersten lateralen Richtung X angeordnet sein. Beispielsweise kann jede der Mesas 18 und 19 der IGBT-Zelle 1-1 dieselbe Breite aufweisen, die innerhalb des Bereichs von 0,1 µm bis 0,3 µm, innerhalb des Bereichs von 0,3 µm bis 0,8 µm oder innerhalb des Bereichs von 0,8 µm bis 1,4 µm liegen kann.
  • Ferner können sich einige der Gräben 14, 15, 16, 16, 17, die in der IGBT-Zelle 1-1 enthalten sein können, in das Barrierengebiet 105 erstrecken, z.B. um mindestens 100 nm, um mindestens 500 nm oder um mindestens 1000 nm. Dieser Aspekt wird auch detaillierter im Nachstehenden erläutert.
  • Für die folgenden Erläuterungen können diese Abkürzungen gelten:
    • G = Steuergraben 14
    • D = Dummy-Graben 15
    • S = Source-Graben 16
    • F = potentialfreier Graben 17
    • k = aktive Mesa 18
    • o = inaktive Mesa 19
  • Wie oben angeführt wurde, kann die Leistungshalbleiter-Vorrichtung 1 eine Vielzahl von gleich ausgelegten IGBT-Zellen 1-1 innerhalb des aktiven Zellgebiets 1-2 umfassen. In einer Ausführungsform kann unter Verwendung der oben angegebenen Abkürzungen ein Beispiel einer Nachbarschaftsbeziehung innerhalb jeder IGBT-Zelle 1-1 des aktiven Zellenfelds 1-2 wie folgt ausgedrückt werden:
    • oDoSoSkGkSoSoD
  • Ohne auf dieses Beispiel einer Nachbarschaftsbeziehung beschränkt zu sein (die hier auch als Kontaktschema bezeichnet wird), basieren die Ausführungsformen gemäß den meisten verbleibenden Zeichnungen auf dem oben identifizierten Beispiel der Nachbarschaftsbeziehung. Somit ist es klar, dass die IGBT-Zellen 1-1 nicht unbedingt einen potentialfreien Graben 17 umfassen müssen, gemäß einer Ausführungsform.
  • Beispielsweise umfasst in einer anderen Ausführungsform jede der IGBT-Zellen 1-1 nur einen oder mehrere Steuergräben 14 und einen oder mehrere Source-Gräben 16. Ferner umfasst in einer solchen Ausführungsform jeder der IGBT-Zellen 1-1 nur eine oder mehrere aktive Mesas 18, jedoch keine inaktiven Mesas 19. Z.B. kann das Kontaktschema dann „kGkS“ oder dgl. sein. Dann würde jede Grabenelektrode, die mit dem Steueranschluss 13 verbunden ist, tatsächlich eine aktive Mesa steuern, z.B. durch Steuern eines jeweiligen Inversionskanals, und es würde daher keine Dummy-Gräben geben. In noch einer anderen Ausführungsform umfassen die IGBT-Zellen 1-1 nur einen oder mehrere Steuergräben 14 und eine oder mehrere aktive Mesas, jedoch weder inaktive Mesas, noch einen Dummy-Graben, noch einen Source-Graben, noch einen potentialfreien Graben.
  • Wie oben angegeben, kann ungeachtet des Kontaktschemas die Leistungshalbleiter-Vorrichtung 1 ferner ein elektrisch potentialfreies Barrierengebiet 105 von dem zweiten Leitfähigkeitstyp umfassen (im Folgenden auch einfach als „Barrierengebiet“ bezeichnet).
  • In einer Ausführungsform ist das Barrierengebiet 105 ausgelegt, einen elektrisch leitfähigen Weg zwischen einer Sektion der aktiven Mesa 18 und dem Boden 155 des Dummy-Grabens 15 vorzusehen. Somit kann das Barrierengebiet 105 ausgelegt sein, das elektrische Potential der Sektion der aktiven Mesa 18 zu dem Boden 155 des Dummy-Grabens 15 zu führen. Beispielsweise kann sich das Barrierengebiet 105 in die aktive Mesa 18 und von dort unter den Boden 165 des Source-Grabens 16 und quer über die inaktive Mesa 19 erstrecken, um so eine Grenzfläche mit dem Boden 155 des Dummy-Grabens 15 zu bilden.
  • Wie oben angegeben wurde, kann die Leistungshalbleiter-Vorrichtung 1 eine Vielzahl von IGBT-Zellen 1-1 umfassen, wobei z.B. die meisten von ihnen in dem aktiven Zellgebiet 1-2 enthalten sind. Beispielsweise verbindet das Barrierengebiet 105 die inaktiven Mesas 19, die in der Vielzahl von IGBT-Zellen 1-1 enthalten sind, innerhalb des aktiven Gebiets 1-2 miteinander. Beispielsweise kann sich zu diesem Zweck das Barrierengebiet 105 teilweise in jede der inaktiven Mesas 19 erstrecken. Das Barrierengebiet 105 kann sich weiter, mindestens teilweise, in einige der aktiven Mesas 18 erstrecken. Jeder der Dummy-Grabenböden 155 kann sich in das Barrierengebiet 105 erstrecken. Dadurch kann das Barrierengebiet 105 das elektrische Potential, das innerhalb der aktiven Mesas vorliegt, zu den Dummy-Grabenelektroden 151 führen.
  • Wie detaillierter im Nachstehenden erläutert wird, kann das Barrierengebiet 105 lateral mit anderen (Teilen) der aktiven Mesas 18 überlappen, und kann lateral nicht mit anderen (Teilen) der aktiven Mesas 18 überlappen. Beispielsweise kann zu diesem Zweck das Barrierengebiet 105 eine laterale Struktur aufweisen, die durch einen oder mehrere Durchgänge 1053 gebildet wird, wie nachstehend detaillierter erläutert wird, und/oder das Barrierengebiet 105 kann lateral von dem Randabschlussgebiet 1-3 mittels des Übergangsgebiets 1-5 versetzt sein, das (wie oben erläutert) mit einer oder mehreren aktiven Mesas 18 ausgestattet sein kann.
  • Daher wird, allgemeiner ausgedrückt, gemäß einer Ausführungsform eine Leistungshalbleiter-Vorrichtung 1 präsentiert, die den ersten Lastanschluss 11 und den zweiten Lastanschluss 12 umfasst. Die Leistungshalbleiter-Vorrichtung 1 ist ausgelegt, den Laststrom entlang der vertikalen Richtung Z zwischen den Anschlüssen 11, 12 zu leiten, und umfasst das Drift-Gebiet 100 von dem ersten Leitfähigkeitstyp; die Vielzahl von IGBT-Zellen 1-1, wobei jede der IGBT-Zellen 1-1 eine Vielzahl von Gräben (z.B. 14, 15, 16) umfasst, die sich in das Drift-Gebiet 100 entlang der vertikalen Richtung Z erstrecken, und die lateral die mindestens eine aktive Mesa 18 begrenzen, wobei die mindestens eine aktive Mesa 18 eine obere Sektion 100-1 des Drift-Gebiets 100 umfasst. Das elektrisch potentialfreie Barrierengebiet 105 von dem zweiten Leitfähigkeitstyp wird räumlich, in und entgegen der vertikalen Richtung Z, durch das Drift-Gebiet 100 begrenzt.
  • Das Gesamtvolumen aller aktiven Mesas 18 kann in einen ersten Anteil und in einen zweiten Anteil geteilt werden, wobei der erste Anteil lateral nicht mit dem Barrierengebiet 105 überlappt, und der zweite Anteil lateral mit dem Barrierengebiet 105 überlappt. Beispielsweise überlappt der erste Anteil der aktiven Mesas 18 lateral mit dem mindestens einen Durchgang 1053 (siehe Erläuterungen weiter unten) des Barrierengebiets 105 oder mit einer anderen Sektion des Drift-Gebiets 100, wo das Barrierengebiet 105 nicht vorliegt (z.B. innerhalb des Übergangsgebiets 1-5). Im Gegensatz dazu überlappt der zweite Anteil der aktiven Mesas 18 lateral mit dem Barrierengebiet 105. Beispielsweise durchquert der Laststrom, der von dem zweiten Anteil geleitet wird, das Barrierengebiet 105.
  • In einer Ausführungsform ist der erste Anteil ausgelegt, den Laststrom mindestens innerhalb des Bereichs von 0 % bis 100 % des Nennlaststroms zu führen, für den die Leistungshalbleiter-Vorrichtung ausgebildet ist. Der zweite Anteil kann ausgelegt sein, den Laststrom zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet.
  • Daher kann der erste Anteil der aktiven Mesas 18 als „Zündvolumen“ angesehen werden, das z.B. während des Einschaltens der Leistungshalbleiter-Vorrichtung 1 den Laststrom zu leiten beginnt, während der zweite Anteil anfänglich inaktiv bleibt. Dann, wenn, z.B. nur wenn der Laststrom eine Schwelle von z.B. mindestens 0,5 % des Nennlaststroms überschreitet (wobei diese Schwelle höher sein kann als 0,5 %, z.B. höher als 1 %, z.B. mindestens 5 % oder mindestens 10 %), kann das Barrierengebiet 105 leitfähiger werden, so dass auch der zweite Anteil den Laststrom tragen kann.
  • Beispielsweise können für kleine Lastströme unter 10 %, oder unter 1 %, oder unter 0,5 % des Nennlaststroms der Leistungshalbleiter-Vorrichtung 1, die aktiven Mesas 18 ohne laterale Überlappung mit dem Barrierengebiet 105 (d.h. der erste Anteil des Gesamtvolumens) als Emitter von Ladungsträgern von dem ersten Leitfähigkeitstyp dienen, und z.B. dadurch ein Rückschnappen in den Transfer- oder Ausgangscharakteristiken der Leistungshalbleiter-Vorrichtung 1 vermeiden. Für größere Lastströme (größer als 0,5 %, als 1 %, als 5 % oder als 10 % des Nennlaststroms) ist der obere pn-Übergang 1051 in einem Vorwärts-Vorspannungsmodus in Bezug auf die Ladungsträger von dem ersten Leitfähigkeitstyp. Dies kann dann auch ermöglichen, dass Ladungsträger von dem ersten Leitfähigkeitstyp von den aktiven Mesas 18 emittiert werden, die lateral mit dem Barrierengebiet 105 überlappen (d.h. der zweite Anteil des Gesamtvolumens).
  • Wie bereits vorstehend erläutert, kann jede aktive Mesa 18 ausgelegt sein, einen Inversionskanal mit der jeweiligen aktiven Mesa 18 zu induzieren. Beispielsweise sind alle aktiven Mesas 18 mit derselben Inversionskanal-Schwellenspannung ausgelegt. Somit wird die Verzögerung zwischen dem Beginn der Laststromleitung innerhalb des zweiten Volumenanteils und dem Beginn der Laststromleitung innerhalb des ersten Volumenanteils (gemäß der, z.B. während des Einschaltens, der zweite Volumenanteil der aktiven Mesas 18, der lateral mit dem Barrierengebiet 105 überlappt, nur den Laststrom trägt, sobald der Laststrom den Schwellenwert von z.B. mindestens 0,5 % überschreitet), wie als Beispiel vorstehend beschrieben, z.B. weder verursacht durch das Bereitstellen eines Steuersignals an die den ersten Volumenanteil steuernden Steuerelektroden, das von einem Steuersignal verschieden ist, das an die den zweiten Volumenanteil steuernden Steuerelektroden bereitgestellt wird, noch durch eine Differenz zwischen den Inversionskanal-Schwellenspannungen. Stattdessen werden der erste Volumenanteil und der zweite Volumenanteil mit demselben Steuersignal versehen und sind mit derselben Inversionskanal-Schwellenspannung ausgelegt, und die Verzögerung wird nur durch entsprechendes Positionieren und/oder laterales Strukturieren des Barrierengebiets 105 gemäß dieser Ausführungsform erzielt.
  • Daher ist in einer Ausführungsform das einzige unterscheidende Merkmal zwischen dem ersten Volumenanteil der aktiven Mesas 18 und dem zweiten Volumenanteil der aktiven Mesas 18, dass der erste Volumenanteil nicht lateral mit dem Barrierengebiet 105 überlappt, und dass der zweite Volumenanteil lateral mit dem Barrierengebiet 105 überlappt. Beispielsweise wird dadurch die als Beispiel beschriebene Verzögerung zwischen dem Laststrom-Leitungsbeginn (Startzeiten) erzielt.
  • Sobald beispielsweise der Laststrom von beiden Volumenanteilen geleitet wird, kann er unter den Volumenanteilen gemäß dem Verhältnis zwischen den Volumenanteilen verteilt werden. Wenn in einer Ausführungsform der Laststrom 50 % des Nennlaststroms überschreitet, kann das Verhältnis zwischen einem ersten Laststromanteil, der von dem ersten Volumenanteil der aktiven Mesas 18 geleitet wird, und einem zweiten Laststromanteil, der von dem zweiten Volumenanteil der aktiven Mesas 18 geleitet wird, jeweils mindestens innerhalb von 10 % des Verhältnisses zwischen dem ersten Volumenanteil und dem zweiten Volumenanteil liegen, oder das Verhältnis zwischen dem ersten Laststromanteil, der von dem ersten Volumenanteil der aktiven Mesas 18 geleitet wird, und dem zweiten Laststromanteil, der von dem zweiten Volumenanteil der aktiven Mesas 18 geleitet wird, kann (mindestens im Wesentlichen) identisch sein mit dem Verhältnis zwischen dem ersten Volumenanteil und dem zweiten Volumenanteil.
  • Das elektrisch potentialfreie Barrierengebiet 105 kann räumlich, in und entgegen der vertikalen Richtung Z, durch das Drift-Gebiet 100 begrenzt sein. Daher kann das Barrierengebiet 105 jeden von einem oberen pn-Übergang 1051 und einem unteren pn-Übergang 1052 mit dem Drift-Gebiet 100 bilden, wobei der untere pn-Übergang 1052 tiefer angeordnet sein kann als jeder von dem Boden 155 des Dummy-Grabens 15. Beispielsweise ist der obere pn-Übergang 1051 innerhalb der inaktiven Mesa(s) 19 angeordnet und daher über dem Boden 155 des Dummy-Grabens 15. Die Distanz zwischen dem ersten pn-Übergang 1021 und dem oberen pn-Übergang 1051 entlang der vertikalen Richtung Z kann mindestens 0,5 µm betragen. Somit sind die beiden pn-Übergänge 1021 und 1051 nicht miteinander identisch, sondern gemäß einer Ausführungsform durch das Drift-Gebiet 100 voneinander getrennt.
  • Mit anderen Worten, das Barrierengebiet 105 kann von dem Kanalgebiet 102 durch mindestens einen Teil des Drift-Gebiets 100 getrennt sein. Beispielsweise ist das Barrierengebiet 105, entlang der vertikalen Richtung Z, von einer oberen Sektion 100-1 des Drift-Gebiets 100 auf der einen Seite und von einer unteren Sektion 100-2 des Drift-Gebiets 100 auf der anderen Seite begrenzt, wobei die obere Sektion 100-1 einen Übergang zu den Kanalgebieten 102 der IGBT-Zellen 1-1 bildet. Die untere Sektion 100-2 kann sich entlang der vertikalen Richtung Z erstrecken, bis sie eine Grenzfläche mit dem dotierten Kontaktgebiet 108 bildet, das, wie oben veranschaulicht, ein p-Typ-Emitter sein kann.
  • In einer Ausführungsform steht das Barrierengebiet 105 nicht mit irgendeinem anderen Halbleitergebiet von dem zweiten Leitfähigkeitstyp in Kontakt, sondern ist davon z.B. durch eine oder mehrere Sektionen des Drift-Gebiets 100 getrennt. Beispielsweise beträgt die Distanz zwischen dem Barrierengebiet 105 zu dem nächsten anderen Halbleitergebiet von dem zweiten Leitfähigkeitstyp mindestens 1 µm oder mindestens 2 µm. Somit besteht beispielsweise keine p-Typ-Verbindung zwischen den Kanalgebieten 102 und dem Barrierengebiet 105, und es besteht auch keine p-Typ-Verbindung zwischen dem Barrierengebiet 105 und einem Wannengebiet 109 des Randabschlussgebiets 109 (weiter unten angeführt). Entlang dieser Distanz kann ein Abschnitt des Drift-Gebiets 100 vorliegen.
  • In Bezug auf alle oben diskutierten Ausführungsformen ist klar, dass gemäß einer Variante die Sektionen des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind, z.B. die oberen Sektionen 100-1, die den ersten pn-Übergang 1021 mit dem Kanalgebiet 102 und den oberen pn-Übergang 1051 mit dem Barrierengebiet 105 bilden (siehe nachstehende Erläuterungen), eine mindestens zweimal so große Dotierungsmittelkonzentration aufweisen kann, verglichen mit der Dotierungsmittelkonzentration der Sektion des Drift-Gebiets 100, die unter dem Barrierengebiet 105 angeordnet ist, z.B. der unteren Sektion 100-2 des Drift-Gebiets 100, die den unteren pn-Übergang 1052 mit dem Barrierengebiet 105 bildet.
  • Die Sektionen (oberen Sektionen 100-1) des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind, können jeweils eine maximale Dotierungsmittelkonzentration innerhalb des Bereichs von 1e14 cm-3 bis 4e17 cm-3 aufweisen, z.B. eine maximale Dotierungsmittelkonzentration von mindestens 1e16 cm-3. Beispielsweise können die Sektionen des Drift-Gebiets 100, welche in den Mesas 18 und 19 enthalten sind, und welche die erhöhten Dotierungsmittelkonzentrationen aufweisen können, als „n-Barrierengebiete“ bezeichnet werden. Beispielsweise wird die Dotierungsmittelkonzentration der Sektionen des Drift-Gebiets 100, die in den Mesas 18 und 19 enthalten sind, so gewählt, dass der obere pn-Übergang 1051 auf einer Ebene geringfügig über den Grabenböden 145 und 155 bleibt.
  • Mit nunmehriger Bezugnahme auf 4B wird gemäß einer Variante die erhöhte Dotierungsmittelkonzentration in der oberen Sektion (Sektion 100-1) des Drift-Gebiets 100 nur lokal vorgesehen. Beispielsweise umfasst oder umfassen nur eine der aktiven Mesas 18, oder nur einige der aktiven Mesas 18, oder nur alle der der aktiven Mesas 18 ein lokales n-Barrierengebiet 100-3. Beispielsweise ist jedes der lokalen n-Barrierengebiete 100-3 jeweils über dem Barrierengebiet 105 oder dem Barrierengebietdurchgang 1053 und unter dem jeweiligen Kanalgebiet 102 angeordnet. Beispielsweise ist jedes n-Barrierengebiet 100-3 in Kontakt mit dem jeweiligen Kanalgebiet 102 angeordnet und erstreckt sich jeweils von dort nach unten entlang der vertikalen Richtung Z, bis es eine Grenzfläche mit dem (p-) Barrierengebiet 105 bildet, oder endet an einer entsprechenden Z-Ebene, wenn die (p-) Sperre 105 fehlt/einen Durchgang 1053 an dem jeweiligen Ort aufweist. Entlang der ersten lateralen Richtung X kann jedes n-Barrierengebiet 100-3 die jeweilige aktive Mesa 18 füllen. Jedes n-Barrierengebiet 100-3 kann eine maximale Dotierungsmittelkonzentration mindestens zweimal so groß wie die Dotierungsmittelkonzentration der unteren Sektion 100-2 des Drift-Gebiets 100 aufweisen. Beispielsweise weist jedes n-Barrierengebiet 100-3 eine maximale Dotierungsmittelkonzentration innerhalb des Bereichs von 1e14 cm-3 bis 4e17 cm-3 auf, z.B. eine maximale Dotierungsmittelkonzentration von mindestens 1e16 cm-3. Im Gegensatz dazu kann gemäß dieser Variante die obere Sektion 100-1 des Drift-Gebiets, die in den inaktiven Mesas 19 enthalten ist, eine maximale Dotierungsmittelkonzentration im Wesentlichen gleich der maximalen Dotierungsmittelkonzentration der unteren Sektion 100-2 des Drift-Gebiets 100 aufweisen; z.B. gibt es keine n-Barrierengebiete 100-3, die innerhalb der inaktiven Mesas 19 vorgesehen sind.
  • In einer Variante (nicht veranschaulicht) kann der obere pn-Übergang 1051 sogar tiefer angeordnet sein als jeder von dem Boden 155 des Dummy-Grabens 15 und dem Boden 145 des Steuergrabens 14 (wobei dieses Beispiel nicht veranschaulicht ist). In diesem Fall kann eine Distanz entlang der vertikalen Richtung Z zwischen dem Boden 155 des Dummy-Grabens 15 und dem oberen pn-Übergang 1051 kleiner sein als 3 µm, kleiner als 2 um oder sogar kleiner als 1 µm.
  • Beispielsweise weist das Barrierengebiet 105 eine Dicke entlang der vertikalen Richtung Z innerhalb des Bereichs von 0,1 µm bis 0,5 µm auf, innerhalb des Bereichs von 0,5 µm bis 1 µm oder innerhalb des Bereichs von 1 µm bis 5 µm.
  • Der übliche vertikale Ausdehnungsbereich entlang der vertikalen Richtung Z zwischen dem Barrierengebiet 105 der Gräben, die sich in das Barrierengebiet 105 erstrecken, kann beispielsweise innerhalb des Bereichs von 50 nm bis 3000 nm liegen. In einer Ausführungsform erstreckt sich das Barrierengebiet 105 weiter entlang der vertikalen Richtung Z (d.h. nach unten zu einer tieferen Ebene innerhalb des Halbleiterkörpers 10), verglichen jeweils mit allen oder mindestens den meisten der Gräben.
  • Das Barrierengebiet 105 kann einen spezifischen Widerstand von mehr als 10 Ωcm und von weniger als 1000 Ωcm aufweisen, z.B. von mehr als 100 Ωcm und von weniger als 500 Ωcm, gemäß einer Ausführungsform.
  • Das Barrierengebiet 105 kann mindestens eines von Bor (B), Aluminium (Al), Difluorboryl (BF2), Bortrifluorid (BF3) oder eine Kombination davon aufweisen. Ein jeweiliges dieser Beispiele von Materialien kann als Dotierungsmaterial dienen, gemäß einer Ausführungsform. Ferner kann ein jeweiliges dieser Beispiele von Materialien in den Halbleiterkörper 10 implantiert werden, um so das Barrierengebiet 105 zu bilden.
  • Beispielsweise weist das Barrierengebiet 105 eine elektrisch aktivierte Dotierungsmittelkonzentration von mehr als 1e14 cm-3 und weniger als 4e17 cm-3 auf. Diese Dotierungsmittelkonzentration, die z.B. ungefähr 1e16 cm-3 beträgt, kann mit einer Ausdehnung entlang der vertikalen Richtung Z von mindestens 0,5 µm oder von mindestens 1 µm vorliegen. Ferner kann das Barrierengebiet 105 eine maximale Dotierungsmittelkonzentration in einem Bereich aufweisen, wo sich der Boden 155 des Dummy-Grabens 15 in das Barrierengebiet 105 erstreckt.
  • In einer Ausführungsform ist die Dotierungsmittelkonzentration des Barrierengebiets 105 kleiner als die Dotierungsmittelkonzentration, die in den Kanalgebieten 102 vorliegt. Beispielsweise liegt die maximale Dotierungsmittelkonzentration des Barrierengebiets 105 innerhalb des Bereichs von 1 % bis 80 % der Dotierungsmittelkonzentration, die in dem Kanalgebiet 102 vorliegt.
  • Ein Beispiel eines Verlaufs der Dotierungsmittelkonzentration (CC) von Dotierungsmitteln von dem zweiten Leitfähigkeitstyp entlang der vertikalen Richtung Z ist in 5 veranschaulicht, wobei die durchgehende Linie eine Dotierungsmittelkonzentration von dem zweiten Leitfähigkeitstyp (NA) anzeigt, und die gestrichelte Linie eine Dotierungsmittelkonzentration von dem ersten Leitfähigkeitstyp (ND) anzeigt. Demgemäß kann in einer oberen Sektion, z.B. in der Nähe des ersten Lastanschlusses 11, die Dotierungsmittelkonzentration NA vergleichsweise hoch sein, um so das Kanalgebiet 102 vorzusehen (das nicht ist oder nicht elektrisch verbunden ist mit dem ersten Lastanschluss im Fall der inaktiven Mesa 19, in Abhängigkeit von der Auslegung der inaktiven Mesa 19, wie oben erläutert). Die Dotierungsmittelkonzentration NA fällt dann rasch in einer Sektion der Mesa, wo das Drift-Gebiet 100 (die obere Sektion 100-1) vorliegt. Der Übergang zwischen dem Kanalgebiet 102 und der oberen Sektion 100-1 des Drift-Gebiets 100 kann den ersten pn-Übergang 1021 innerhalb der jeweiligen Mesa bilden. Falls die inaktive Mesa 19 keine Sektion des Kanalgebiets 102 umfasst, wäre der Wert der Dotierungsmittelkonzentration CC zwischen dem Beginn an dem ersten Lastanschluss 11 und dem Beginn des Barrierengebiets 105 demgemäß auf dem Wert, der dem lokalen Minimum LM entspricht, das in 5 veranschaulicht ist, oder darunter. Dann, z.B. vor dem jeweiligen Grabenboden 155, steigt die Dotierungsmittelkonzentration NA (erneut), um so das Barrierengebiet 105 zu bilden. Der Übergang zwischen der oberen Sektion 100-1 des Drift-Gebiets 100 und dem Barrierengebiet 105 bildet den oberen pn-Übergang 1051. Wie veranschaulicht, kann das Barrierengebiet 105 sein Dotierungsmittelkonzentrationsmaximum CCM auf der Tiefenebene aufweisen, die im Wesentlichen identisch ist mit der Ebene, wo der jeweilige Graben endet, z.B. auf der Ebene des Bodens 155 des Dummy-Grabens 15. Die Dotierungsmittelkonzentration NA sinkt dann erneut, um so den unteren pn-Übergang 1052 mit der unteren Sektion 100-2 des Drift-Gebiets 100 zu bilden.
  • Beispielsweise ist das elektrisch potentialfreie Barrierengebiet 105 nicht mit einem definierten elektrischen Potential elektrisch verbunden, z.B. weder mit dem ersten Lastanschluss 11, noch mit dem zweiten Lastanschluss 12, noch mit dem Steueranschluss 13. In einer Ausführungsform ist das elektrisch potentialfreie Barrierengebiet 105 mittels einer Verbindung mit einem hochomigen Widerstandswert mit einem definierten elektrischen Potential verbunden (z.B. mit einem elektrischen Potential eines Kontakts oder mit einem elektrischen Potential eines anderen Halbleitergebiets). Beispielsweise wird durch diese hochohmige Verbindung während eines Schaltvorgangs das elektrische Potential des Barrierengebiets 105 temporär von dem definierten elektrischen Potential entkoppelt. Die Entkopplung kann auf einer Zeitskala des Schaltvorgangs auftreten, z.B. für mindestens 10 ns oder mindestens 100 ns, oder mindestens 10 µs. Beispielsweise beträgt der Widerstandswert der hochohmigen Verbindung mehr als 1e2 Ω oder mehr als 1e6 Ω.
  • In einer Ausführungsform beträgt ein ohmscher Widerstandswert, z.B. gemessen während einer Stillstandsituation, zwischen dem ersten Lastanschluss 11 und dem Barrierengebiet 105 mehr als 1e2 Ω oder mehr als 1e6 Ω.
  • Um beispielsweise sicherzustellen, dass das Barrierengebiet 105 elektrisch schwebt, erstreckt sich das Barrierengebiet 105 nicht in das Übergangsgebiet 1-5; z.B. kann das Barrierengebiet 105 exklusiv innerhalb des aktiven Zellgebiets 1-2 angeordnet sein, wie in 1 veranschaulicht.
  • Beispielsweise erstreckt sich das Barrierengebiet 105 nicht in das Übergangsgebiet 1-5. Wie oben erläutert wurde, kann das Übergangsgebiet 1-5 mit einigen der IGBT-Zellen 1-1 ausgestattet sein und daher als aktives Gebiet der Leistungshalbleiter-Vorrichtung 1 angesehen werden, d.h. ein Teil der Leistungshalbleiter-Vorrichtung 1, der auch einen Teil des Laststroms leitet.
  • In einer Ausführungsform enthält das Übergangsgebiet 1-5 weder eine Sektion des elektrisch potentialfreien Barrierengebiets 105, noch irgendein weiteres elektrisch potentialfreies Halbleitergebiet von dem zweiten Leitfähigkeitstyp. Beispielsweise ist kein potentialfreies p-dotiertes Halbleitergebiet in dem Übergangsgebiet 1-5 enthalten.
  • Das Barrierengebiet 105 schwebt elektrisch, und gleichzeitig kann das Barrierengebiet 105 in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen 1-1 angeordnet sein, wie vorstehend erläutert wurde. Somit kann das Barrierengebiet 105 eine Grenzfläche mit den Gräbenisolatoren 142, 152 und 162 bilden. Beispielsweise erstrecken sich der Source-Grabenboden 165 und/oder mindestens der Dummy-Grabenboden 155 in das Barrierengebiet 105, z.B. so dass die Source-Grabenelektrode 161, die Dummy-Grabenelektrode 151 und das Barrierengebiet 105 einen gemeinsamen vertikalen Ausdehnungsbereich entlang der vertikalen Richtung Z von mindestens 100 nm, von mindestens 50 nm oder von mindestens 1000 nm aufweisen (wobei sich das Barrierengebiet 105 weiter entlang der vertikalen Richtung Z verglichen mit den Grabenböden erstrecken kann).
  • Dieser Aspekt wird mit Bezugnahme auf 6A bis C weiter erläutert, die als Beispiel und schematisch eine Sektion eines vertikalen Schnitts der Leistungshalbleiter-Vorrichtung 1 gemäß einer oder mehreren Ausführungsformen veranschaulichen, wobei 6B eine Fortsetzung von der Sektion von 6A entlang der ersten lateralen Richtung X zeigt, und wobei 6C eine Fortsetzung von der Sektion von 6B entlang der ersten lateralen Richtung X zeigt.
  • Beginnend mit 6A kann der erste Lastanschluss 11 teilweise von einer Isolierstruktur 80, z.B. einer Einkapselung, bedeckt sein. Innerhalb des aktiven Zellgebiets 1-2 ist eine Vielzahl der IGBT-Zellen 1-1 angeordnet, von denen jede die beispielhafte Kontaktschema/Nachbarschaftsbeziehung aufweist, nämlich „oDoSoSkGkSoSoD“. In einer anderen Ausführungsform wird ein anderes Kontaktschema verwendet.
  • Die aktiven Mesas 18 sind mit dem ersten Lastanschluss 11 durch die ersten Kontaktanschluss 113 elektrisch verbunden, und die Source-Elektroden 161 der Source-Gräben 16 sind mit dem ersten Lastanschluss 11 durch zweite Kontaktanschluss 115 elektrisch verbunden. Die Steuerelektroden 141 der Steuergräben 14 und die Dummy-Elektroden 151 der Dummy-Gräben 15 sind mit dem Steueranschluss 13, z.B. durch einen Gate-Runner 135, elektrisch verbunden (siehe 6B).
  • Innerhalb des Übergangsgebiets 1-5 ist eine weitere IGBT-Zelle 1-1 angeordnet, die auch das Kontaktschema „oDoSoSkGkSoSoD“ oder ein von diesem verschiedenes Kontaktschema aufweisen kann. Weiter entlang der ersten lateralen Richtung X sind ein weiterer Dummy-Graben 15, weitere Source-Gräben 16 und ein Steuergraben 14 angeordnet, benachbart welchen zwei aktive Mesas 18 angeordnet sind. Daher kann innerhalb des Übergangsgebiets 1-5 ein Teil des Laststroms geleitet werden.
  • Das Grabenmuster kann sich entlang der ersten lateralen Richtung X auch innerhalb des Randabschlussgebiets 1-3 fortsetzen, wobei solche Gräben innerhalb des Randabschlussgebiets 1-3 Source-Gräben 16 sein können. Die Mesas zwischen den Source-Gräben 16 können mit dem ersten Lastanschluss 11 durch die ersten Kontaktanschluss 113 elektrisch verbunden sein. Daher kann die Anordnung der Source-Gräben 16 und der Mesas zwischen diesen Gräben, die mit dem ersten Lastanschluss 11 elektrisch verbunden sind, Ladungsträger-Drainierzellen bilden.
  • Innerhalb des Randabschlussgebiets 1-3 kann ferner ein Halbleiter-Wannengebiet 109 von dem zweiten Leitfähigkeitstyp angeordnet sein. Beispielsweise ist das Wannengebiet 109 p-dotiert und erstreckt sich von der Isolierschicht 112 entlang der vertikalen Richtung Z, z.B. weiter verglichen mit der Gesamtausdehnung der Gräben 14, 15, 16 und 16. Beispielsweise erstreckt sich das Wannengebiet 109 ungefähr so tief in den Halbleiterkörper wie das Barrierengebiet 105.
  • Weiterhin mit Bezugnahme auf 6A kann das Barrierengebiet 105 an dem Übergang zwischen dem aktiven Zellgebiet 1-2 und dem Übergangsgebiet 1-5 enden. Beispielsweise ist das Barrierengebiet 105 exklusiv innerhalb des aktiven Zellgebiets 1-2 angeordnet und erstreckt sich weder in das Übergangsgebiet 1-5, noch in das Randabschlussgebiet 1-3.
  • Auf der anderen Seite ist das Wannengebiet 109 exklusiv innerhalb des Randabschlussgebiets 1-3 angeordnet und erstreckt sich weder in das Übergangsgebiet 1-5, noch in das aktive Zellgebiet 1-2. Wie oben erläutert wurde, kann das Übergangsgebiet 1-5 gänzlich das aktive Zellgebiet 1-2 umgeben und kann seinerseits gänzlich von dem Randabschlussgebiet 1-3 umgeben sein. Die minimale Breite W des Übergangsgebiets 1-5, d.h. die minimale Distanz zwischen dem Barrierengebiet 105 und dem Wannengebiet 109, beträgt 1 µm, wobei die minimale Breite größer sein kann als 1 µm, z.B. größer als 3 µm, größer als 5 µm oder sogar größer als 10 µm oder als 20 µm. Entlang der Breite W kann ein Abschnitt des Drift-Gebiets 100 vorliegen.
  • Da das Wannengebiet 109 mit dem ersten Lastanschluss 11 z.B. durch die ersten Kontaktanschluss 113 elektrisch verbunden ist, wie als Beispiel veranschaulicht, kann das elektrische Potential innerhalb des Wannengebiets 109 im Wesentlichen identisch sein mit dem elektrischen Potential des ersten Lastanschlusses 11. Daher kann durch das Übergangsgebiet 1-5 und seine minimale Breite W zuverlässiger sichergestellt werden, dass das Barrierengebiet 105 tatsächlich elektrisch schwebt.
  • In einer Ausführungsform hat das Wannengebiet 109 eine elektrisch aktivierte maximale Dotierungsmittelkonzentration innerhalb des Bereichs von 1e15 cm3 bis 5e18 cm-3. Es kann sich entlang der vertikalen Richtung Z erstrecken, z.B. weiter als die Gräben 14, 15, 16, z.B. nach unten auf eine Ebene, die im Wesentlichen dem unteren pn-Übergang 1052 entspricht, der zwischen dem Barrierengebiet 105 und dem Drift-Gebiet 100 gebildet ist.
  • Mit nunmehriger Bezugnahme auf 6B kann sich das Wannengebiet 109 entlang der ersten lateralen Richtung X erstrecken, bis es eine Grenzfläche mit einem Halbleiter-VLD- (Variation der lateralen Dotierung) oder JTE- (Übergangsendverlängerung) Gebiet 107 bildet. Das VLD/JTE-Gebiet 107 kann auch von dem zweiten Leitfähigkeitstyp sein und kann eine niedrigere Dotierungsmittelkonzentration als das Wannengebiet 109 aufweisen. Im Allgemeinen ist das Konzept eines solchen VLD- oder JTE-Gebiets innerhalb einer Endstruktur einer Halbleitervorrichtung Fachleuten bekannt, und daher wird hier von der detaillierteren Erläuterung der Funktion des VLD- oder JTE-Gebiets 107 abgesehen. Aus Sicherheitsgründen kann das VLD/JTE-Gebiet 107 gegen das elektrische Potential des Gate-Runners 135 durch eine dickere Oxidschicht 85 isoliert sein, die eine LOCOS-Schicht oder ein vertieftes Feldoxid sein kann. Alternativ dazu können andere Fachleuten bekannte Endkonzepte verwendet werden.
  • Beispielsweise überlappt der Gate-Runner 135 lateral mit jedem von dem Wannengebiet 109 und dem VLD-Gebiet 107.
  • Mit nunmehriger Bezugnahme auf 6C kann das VLD-Gebiet 107 an der Position innerhalb des Randabschlussgebiets 1-3 weit vor dem Chip-Rand 1-4 enden. Das Gebiet zwischen dem Chip-Rand 1-4 und dem Ende des VLD-Gebiets 107 kann im Wesentlichen aus einer unstrukturierten Sektion des Drift-Gebiets 100 bestehen, wobei, in der Nähe des Chip-Rands 1-4, eine Kanalstopperanordnung vorgesehen sein kann. Im Allgemeinen ist auch das Konzept einer Kanalstopperanordnung in der Nähe des Chip-Rands der Leistungshalbleiter-Vorrichtung Fachleuten bekannt. Beispielsweise ist gemäß einer Ausführungsform, die als Beispiel in 6A bis C veranschaulicht ist, zur Bildung der Kanalstopperanordnung ein Kollektorkontakt 121 vorgesehen, der das elektrische Potential des zweiten Lastanschlusses 12 aufweist. Damit verbunden ist eine Elektrode eines Grabens 125. Beispielsweise folgt der Graben 125 dem Verlauf des Endgebiets 1-3 insofern, als er auch das Übergangsgebiet 1-5 gänzlich umgibt. Ferner können Gräben 1251 und 1252 zur Bildung der Kanalstopperanordnung vorgesehen sein. Die Gräben 125, 1251 und 1252 können von einem Halbleitergebiet 127 von dem zweiten Leitfähigkeitstyp flankiert sein.
  • In einer Ausführungsform hat das Barrierengebiet 105 eine laterale Struktur. Beispielsweise ist das Barrierengebiet 105 als lateral strukturierte Schicht gebildet, die sich durch das gesamte aktive Zellgebiet 1-2 erstreckt, bis es eine Grenzfläche mit dem Übergangsgebiet 1-5 bildet. Daher kann das Barrierengebiet 105 exklusiv innerhalb des aktiven Zellgebiets 1-2 angeordnet sein und erstreckt sich nicht in das Übergangsgebiet 1-5. Innerhalb des aktiven Zellgebiets 1-2 kann das Barrierengebiet 105 lateral strukturiert sein.
  • Beispielsweise sind die IGBT-Zellen 1-1 mit einer lateralen Struktur gemäß einem ersten Layout ausgelegt, das einen ersten Teilungsabstand aufweist, und wobei die laterale Struktur des Barrierengebiets 105 gemäß einem zweiten Layout ausgelegt ist, wobei das zweite Layout einen zweiten Teilungsabstand aufweist, der mindestens zweimal so groß ist wie der erste Teilungsabstand. Daher kann die laterale Struktur des Barrierengebiets 105 gröber sein verglichen mit dem Grabenmuster.
  • Die laterale Struktur des Barrierengebiets 105 kann durch eine Vielzahl von Durchgangspassagen 1053 gebildet werden (im Folgenden auch einfach als „Durchgänge“ bezeichnet). Ein solches Konzept wird als Beispiel in der allgemeinen Weise in 7 veranschaulicht. Beispielsweise kann gemäß dem zweiten Layout jede der Durchgangspassagen 1053 eine maximale laterale Ausdehnung aufweisen, die mindestens zweimal so groß ist wie eine minimale Grabenbreite und/oder eine minimale Mesabreite, die gemäß dem ersten Layout gebildet ist.
  • In einer Ausführungsform sehen der eine oder die mehreren Durchgänge 1053 einen Laststromdurchgang für Ströme unter 10 % oder sogar unter 1 % des Nennlaststroms der Leistungshalbleiter-Vorrichtung 1 vor. Für größere Lastströme trägt das gesamte aktive Zellgebiet 1-2, egal ob Teile bilateral mit dem Barrierengebiet 105 überlappen oder nicht, den Laststrom. Somit muss gemäß einer Ausführungsform für Lastströme unter 10 % oder sogar unter 1 % des Nennlaststroms das Barrierengebiet 105 nicht durchquert werden, sondern kann ein Weg durch einen oder mehrere Durchgänge 1053 verlaufen. Beispielsweise fehlt das Barrierengebiet 105, d.h. weist die Durchgänge 1053 auf, in einer vertikalen Projektion (entlang der vertikalen Richtung Z) der Inversionskanäle, die in den aktiven Mesas 18 induziert werden können, z.B. in einer vertikalen Projektion der Source-Gebiete 101.
  • Der mögliche Effekt, der im vorhergehenden Absatz beschrieben wird, wurde auch im Vorstehenden detaillierter erläutert, nämlich in Bezug auf den ersten Anteil des Gesamtvolumens der aktiven Mesas 18, der nicht lateral mit dem Barrierengebiet 105 überlappt, und den zweiten Anteil des Gesamtvolumens der aktiven Mesas 18, der lateral mit dem Barrierengebiet 105 überlappt.
  • In einer Ausführungsform ist oder sind die eine oder mehreren Durchgänge 1053 derart positioniert und/oder bemessen, dass sie mit mindestens einem Subsatz der Source-Gebiete 101 überlappen.
  • Beispielsweise kann das Barrierengebiet 105 einen „Teppich“ bilden, der innerhalb des aktiven Zellgebiets 1-2 angeordnet ist, und z.B. im Wesentlichen parallel zu jedem von dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12 ist, und getrennt von jedem dieser Anschlüsse 11, 12 durch mindestens das Drift-Gebiet 100. Eine solche teppichartige Auslegung des Barrierengebiets 105 kann innerhalb des Halbleiterkörpers 10 derart positioniert sein, dass die Grabenböden 145 und 155 und/oder 165 in das Barrierengebiet 105 eindringen können.
  • Die Durchgänge 1053 können lateral mit einer oder mehreren der aktiven Mesas 18 überlappen. Unter Verfolgung des oben eingeführten visuellen Vokabulars kann das Barrierengebiet 105 daher als „Flickenteppich“ implementiert werden, wobei der eine oder die mehreren Durchgänge 1053 gänzlich mit Sektionen des Drift-Gebiets 100 gefüllt werden können. Die Abmessungen, die Positionen und die Anzahl von Durchgängen 1053 kann beispielsweise gemäß der Zellenauslegung gewählt werden.
  • Das Barrierengebiet 105 kann als durchgehende Sperrschicht innerhalb des aktiven Zellgebiets 1-2 der Leistungshalbleiter-Vorrichtung 1 implementiert werden, z.B. als „Teppich“. Wie oben angegeben wurde, kann sich jeder von den Dummy-Grabenböden 155 und/oder den Steuergrabenböden 145 und/oder den Source-Grabenböden 165 in das Barrierengebiet 105 erstrecken, z.B. können sich der Dummy-Graben 15 und/oder der Steuergraben 14 und/oder der Source-Graben 16 in das Barrierengebiet 105 über mindestens 100 nm, über mindestens 500 nm oder über mindestens 1000 nm erstrecken.
  • Weiterhin mit Bezugnahme auf 7, beispielsweise gemäß Variante A, können die Durchgänge eine Streifenauslegung aufweisen, die im Wesentlichen rechtwinklig zu der Streifenauslegung der IGBT-Zellen 1-1 angeordnet ist. In einer anderen Ausführungsform ist eine zentrale Durchgangspassage 1053 mit großen Ausdehnungen vorgesehen (Variante B). Gemäß Variante B und D ist eine Vielzahl von kleineren Durchgängen 1053 vorgesehen, die gemäß verschiedenen Mustern verteilt werden können.
  • Jeder der Vielzahl von Durchgängen 1053 kann von einer Sektion des Drift-Gebiets 100 gefüllt werden. Somit kann innerhalb der Durchgänge 1053 ein n-dotiertes Halbleitergebiet vorliegen, das eine Dotierungsmittelkonzentration aufweist, die der Dotierungsmittelkonzentration des Drift-Gebiets entspricht. In einer anderen Ausführungsform, die weiter unten detaillierter erläutert wird, können auch einige oder alle der Durchgänge 1053 mit (tieferen) Gräben gefüllt werden.
  • Einige Ausführungsformen sind mit einem Barrierengebiet 105 versehen, dessen Durchgangspassagen 1053 gemäß einer vordefinierten Ausbildungsregel positioniert und bemessen sind. Beispielsweise kann das zweite Layout gemäß der Ausbildungsregel ausgelegt sein. Die Positionen und Abmessungen der Durchgänge 1053 können einen signifikanten Einfluss auf das dynamische Verhalten der Leistungshalbleiter-Vorrichtung 1 ausüben, z.B. hinsichtlich einer Spannungssteigung (dV/dt) während eines Einschaltvorgangs.
  • Beispielsweise ist gemäß einer ersten Maßgabe einer solchen Ausbildungsregel eine Distanz zwischen zwei willkürlichen der Durchgangspassagen 1053, die einander benachbart angeordnet sind, kleiner als 1 mm.
  • Eine zweite Maßgabe einer solchen Ausbildungsregel kann sein, dass das Barrierengebiet 105 innerhalb einer Halbleiterschicht des Halbleiterkörpers 10 angeordnet ist., wobei sich die Halbleiterschicht gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 erstreckt und ein Gesamtvolumen aufweist, wobei die Durchgangspassagen 1053 mindestens 1 % und höchstens 50 % des Gesamtvolumens bilden. Das verbleibende Volumen der Halbleiterschicht, d.h. der p-dotierte Teil des Barrierengebiets 105, kann von Halbleitergebieten von dem zweiten Leitfähigkeitstyp gebildet werden. Wie bereits oben angegeben, d.h., das verbleibende Volumen kann eine Dotierungsmittelkonzentration (siehe Konzentration CC in 5) von mehr als 1e14 cm-3 und weniger als 4e17 cm-3 aufweisen, wobei die Dotierungsmittelkonzentration innerhalb einer Ausdehnung entlang der vertikalen Richtung Z von mindestens 0,1 µm oder mindestens 0,5 µm vorliegt.
  • Eine dritte Maßgabe einer solchen Ausbildungsregel kann sein, dass das Barrierengebiet 105, trotz seiner Durchgänge 1053, die inaktiven Mesas 19 miteinander verbindet, die in der Vielzahl von IGBT-Zellen 1-1 des aktiven Zellgebiets 1-2 enthalten sind.
  • Eine vierte Maßgabe einer solchen Ausbildungsregel kann sein, dass die Durchgänge 1053 lateral mit mindestens einem Subsatz der aktiven Mesas 18 des aktiven Zellgebiets 1-2 überlappen. Beispielsweise ist der eine oder sind die mehreren Durchgänge 1053 derart positioniert und/oder bemessen, dass sie lateral mit mindestens einem Subsatz der Source-Gebiete 101 überlappen.
  • Die fünfte Maßgabe einer solchen Ausbildungsregel kann sein, dass die Durchgänge 1053 lateral mit mindestens einem Subsatz der Steuergräben 14 des aktiven Zellgebiets 1-2 überlappen.
  • Eine weitere Maßgabe einer solchen Ausbildungsregel kann sein, dass sich das Barrierengebiet 105 mindestens teilweise in den Subsatz der aktiven Mesas 18 erstreckt, z.B. ohne einen Kontakt mit dem jeweiligen Steuergraben 14 herzustellen, der lateral von der jeweiligen aktiven Mesa 18 flankiert wird. Beispielsweise kann dadurch das Barrierengebiet 105 ausgelegt sein, einen elektrisch leitfähigen Weg zwischen einer Sektion einer jeweiligen des Subsatzes der aktiven Mesas 18 und den Böden 155 der Dummy-Gräben 15 vorzusehen. Daher kann eine Maßgabe der Ausbildungsregel sein, dass die Durchgangspassagen 1053 lateral mit einer oder mehreren der aktiven Mesas 18 der IGBT-Zellen 1-1 überlappen. Beispielsweise kann die Ausbildungsregel spezifizieren, dass die Durchgangspassagen 1053 lateral, in Bezug auf die Gesamtanzahl aktiver Mesas 18, die innerhalb des aktiven Zellgebiets 1-2 vorliegen, mit mindestens 1 % und höchstens 50 % der aktiven Mesas 18 überlappen. Wie oben erläutert, kann die laterale Überlappung zwischen dem Barrierengebiet 105 und einer jeweiligen der aktiven Mesas 18 teilweise auftreten, d.h. das Barrierengebiet 105 muss nicht unbedingt gänzliche mit den jeweiligen aktiven Mesas 18 überlappen, sondern z.B. bis zu 10 %, bis zu 30 % oder bis zu 70 % der Mesabreite der jeweiligen aktiven Mesa 18.
  • Mit Bezugnahme auf 8A bis D, die jeweils schematisch und als Beispiel eine Sektion einer horizontalen Projektion einer Leistungshalbleiter-Vorrichtung 1 gemäß einigen Ausführungsformen veranschaulichen, werden Beispiele lateraler Strukturen des Barrierengebiets 105 präsentiert.
  • Mit Bezugnahme auf jede von 8A bis D kann sich das Barrierengebiet 105 gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 erstrecken. Innerhalb des aktiven Zellgebiets 1-2 kann die Vielzahl von IGBT-Zellen 1-1 vorgesehen sein, von denen jede mindestens einen der Steuergräben 14 umfasst, der lateral, auf jeder Seite, von einer jeweiligen aktiven Mesa 18 flankiert sein kann, von denen jede das Source-Gebiet 101 umfasst, das mit dem ersten Lastanschluss 11 elektrisch verbunden ist. Die IGBT-Zellen 1-1, die in dem aktiven Gebiet 1-2 enthalten sind, können eine Auslegung aufweisen, wie mit Bezugnahme auf 6A bis C erläutert wurde. Die IGBT-Zellen 1-1 weisen eine Streifenauslegung auf, die im Wesentlichen entlang der zweiten lateralen Richtung Y orientiert ist, wie auch oben erläutert wurde. Beispielsweise erstreckt sich jede IGBT-Zelle 1-1 entlang der zweiten lateralen Richtung durch das gesamte aktive Zellgebiet 1-2.
  • In 8A bis D ist eine Vielzahl von Source-Gebieten 101 veranschaulicht, wobei nur einige mit einem jeweiligen Bezugszeichen versehen sind. Beispielsweise bildet jedes der veranschaulichten Source-Gebiete 101 einen Teil von zwei aktiven Mesas 18, zwischen denen ein jeweiliger Steuergraben 14 angeordnet ist, wie in 6A veranschaulicht.
  • Das aktive Zellgebiet 1-2 kann gänzlich von dem Übergangsgebiet 1-5 umgeben sein, das seinerseits gänzlich von dem Randabschlussgebiet 1-3 umgeben sein kann. Das Übergangsgebiet 1-5 und das Randabschlussgebiet 1-3 können in einer Weise ausgelegt sein, wie als Beispiel mit Bezugnahme auf 6A bis C erläutert wurde.
  • Wie in 8A bis D veranschaulicht, kann die laterale Struktur des Barrierengebiets 105, die jeweils von der Anzahl, den Abmessungen und den Positionen der Durchgänge 1053 gebildet oder definiert wird, einen signifikant größeren Abstand aufweisen, verglichen mit dem Abstand, gemäß dem das Layout des Grabenmusters gebildet ist.
  • Beispielsweise können mit Bezugnahme auf 8A die Durchgänge 1053 eine Orientierung im Wesentlichen parallel zu der Orientierung der Streifenauslegung der IGBT-Zellen 1-1 aufweisen. Ein jeweiliger der Durchgänge 1053 kann lateral mit einer Vielzahl benachbarter Gräben und Mesas überlappen. Es wurde oben hervorgehoben, dass es geeignet sein kann, die Durchgänge 1053 derart zu positionieren, dass sie lateral mit mindestens einem Subsatz der aktiven Mesas 18 überlappen, was gemäß der in 8A veranschaulichten Ausführungsform der Fall ist; dort ist die Position der Durchgänge 1053 so gewählt, dass die Durchgänge 1053 mit einem Subsatz der Source-Gebiete 101 überlappen. Daher durchquert ein Laststrom des Subsatzes aktiver Mesas 18 nicht das Barrierengebiet 105, sondern fließt durch seine Durchgänge 1053. Wie weiter in 8A veranschaulicht, können gemäß einer Ausführungsform die Durchgänge 1053 auch an dem Übergang zwischen dem aktiven Zellgebiet 1-2 und dem Übergangsgebiet 1-5 enden.
  • Die in 8B veranschaulichte Ausführungsform entspricht im Wesentlichen der in 8A veranschaulichten Ausführungsform, wobei die Durchgänge 1053 so bemessen und positioniert sind, dass sie gänzlich innerhalb des Barrierengebiets 105 integriert sind, und dass sie das Übergangsgebiet 1-5 nicht schneiden.
  • Gemäß einer Ausführungsform, die schematisch und als Beispiel in 8C veranschaulicht ist, weisen die Durchgänge 1053 eine Orientierung im Wesentlichen rechtwinklig zur Orientierung der Streifenauslegung der IGBT-Zellen 1-1 auf. Eine solche Orientierung, die auch in der perspektivischen Projektion von 9 schematisch und als Beispiel veranschaulicht ist, kann jeweils eine Dämpfung oder ein Vermeiden einer Spannungsschwankung während des Schaltbetriebs der Leistungshalbleiter-Vorrichtung 1 unterstützen. Die in 8D veranschaulichte Ausführungsform entspricht im Wesentlichen der in 8C veranschaulichten Ausführungsform, wobei die Durchgänge 1053 so bemessen und positioniert sind, dass sie gänzlich innerhalb des Barrierengebiets 105 integriert sind, und dass sie das Übergangsgebiet 1-5 nicht schneiden.
  • Mit nunmehriger Bezugnahme auf die Ausführungsformen, die in 10 und 11 schematisch und als Beispiel veranschaulicht sind, können auch einige oder alle der Durchgänge 1053, zusätzlich oder alternativ zu dem Drift-Gebiet 100, mit unteren Sektionen von Gräben der IGBT-Zellen 1-1 gefüllt werden. Beispielsweise werden einige oder alle der Durchgänge 1053 mit unteren Sektionen der Steuergräben 14 gefüllt. Gemäß der in 10 veranschaulichten Ausführungsform kann dies erzielt werden, indem die Steuergräben 14 mit einer größeren gesamten Ausdehnung entlang der vertikalen Richtung Z ausgebildet werden, verglichen mit den Gräben, die nicht die Durchgänge 1053 füllen. Gemäß der in 11 veranschaulichten Ausführungsform kann dies erzielt werden, indem das Barrierengebiet 105 vorgesehen wird, so dass die Durchgänge 1053 innerhalb jeweiliger lokaler Erhöhungen (in Bezug auf die vertikale Richtung Z) angeordnet sind. Weiter unten werden Beispiele von Verfahren zur Herstellung von Strukturen, wie in 10 und 11 veranschaulicht, präsentiert.
  • Wie weiter in 10 und 11 veranschaulicht, ist in einer Ausführungsform das Kontaktschema von dem oben angegebenen Beispiel des Kontaktschemas verschieden, beispielsweise ist das Kontaktschema jeder IGBT-Zelle 1-1 innerhalb des aktiven Zellgebiets 1-2 „oSkGkSoDoD“, jedoch auch gemäß diesem Kontaktschema werden die aktiven Mesas 18 lateral von einem jeweiligen Source-Graben 16 begrenzt.
  • Mit nunmehriger Bezugnahme auf 12 bis 19 werden weitere Beispiele lateraler Strukturen des Barrierengebiets 105 präsentiert. Gemäß jeder der Ausführungsformen, die schematisch und als Beispiel in 12 bis 19 veranschaulicht sind, ist das Kontaktschema für jede IGBT-Zelle 1-1 innerhalb des aktiven Gebiets 1-2 „oDoSoSkGkSoSoD“. In einer anderen Ausführungsform wird jedoch, wie oben angegeben, ein anderes Kontaktschema verwendet, von dem Beispiele weiter oben präsentiert wurden.
  • Beispielsweise mit Bezugnahme auf 12 erstrecken sich die Durchgänge 1053 parallel zu der Streifenauslegung des Steuergrabens 14. Das Barrierengebiet 105 erstreckt sich teilweise in einige der aktiven Mesas 18, die benachbart jeder Seite des jeweiligen Steuergrabens 14 angeordnet sind. Wie veranschaulicht, können die Durchgänge 1053 entlang der ersten lateralen Richtung X an jeder fünften IGBT-Zelle 1-1 auftreten. Daher kann eine Distanz D zwischen zwei benachbarten Durchgängen 1053 entlang der ersten lateralen Richtung X größer sein als 500 µm, z.B. ungefähr 700 µm betragen. Beispielsweise überlappt daher das Barrierengebiet 105 gänzlich lateral mit mindestens immer genau 80 % der Gesamtanzahl von IGBT-Zellen 1-1 innerhalb des aktiven Gebiets 1-2. Die verbleibenden 20 % der Gesamtanzahl von IGBT-Zellen 1-1 innerhalb des aktiven Gebiets 1-2 können lateral mit den Durchgängen 1053 überlappen, z.B. mittels ihres jeweiligen Steuergrabens 14 und ihrer jeweiligen aktiven Mesas 18, wie in 12 veranschaulicht. Ferner, wie auch in 12 veranschaulicht, erstreckt sich das Wannengebiet 109 nicht in das Übergangsgebiet 1-5, und das Barrierengebiet 105 erstreckt sich auch nicht in das Übergangsgebiet 1-5. Stattdessen trennt das Übergangsgebiet 1-5 das Barrierengebiet 105 von dem Wannengebiet 109.
  • Gemäß der in 13 gezeigten Ausführungsform können die Durchgänge 1053 auch jeweils mit einem kleineren rechteckigen Querschnitt versehen sein und gemäß einem Inselmuster innerhalb des aktiven Zellgebiets 1-2 positioniert sein. Jeder der Durchgänge 1053 kann eine Breite entlang der ersten lateralen Richtung X innerhalb des Bereichs von 5 µm bis 20 µm aufweisen, und die Länge entlang der zweiten lateralen Richtung Y innerhalb des Bereichs von 5 µm bis 20 µm.
  • In einer Ausführungsform ist für jeden der Durchgänge 1053 die Breite entlang der ersten lateralen Richtung X größer als die Länge entlang der zweiten lateralen Richtung Y der jeweiligen Durchgänge 1053, z.B. ist das Verhältnis Breite-zu-Länge jedes Durchgangs größer als 2 oder sogar größer als 3. Daher können die Durchgänge eine derartige geometrische Auslegung aufweisen, dass sie sich eher rechtwinklig zu der Streifenauslegung der IGBT-Zellen 1-1 und nicht parallel dazu erstrecken. Eine solche Auslegung kann vorteilhaft sein, um eine unerwünschte Spannungsschwankung/Oszillation an den Steuerelektroden 141 zu vermeiden/zu reduzieren.
  • Entlang der ersten lateralen Richtung X kann jede IGBT-Zelle 1-1 (von denen in 13 nur die Source-Gebiete 101 und die Steuergräben 14 veranschaulicht sind, wobei jedes der veranschaulichten Source-Gebiete 101 mit zwei jeweiligen aktiven Mesas 18 elektrisch verbunden ist, die durch einen jeweiligen Steuergraben 14 voneinander getrennt sind) lateral mit einem der Durchgänge 1053 überlappen. Entlang der zweiten lateralen Richtung Y kann jede IGBT-Zelle 1-1 lateral mit einer Vielzahl der Durchgänge 1053 überlappen. Beispielsweise liegt eine Distanz Dx zwischen zwei Durchgängen 1053, die entlang der ersten lateralen Richtung X benachbart sind, innerhalb des Bereichs einiger Mikrometer, z.B. 3 µm bis 5 µm. Ferner kann eine Distanz Dy zwischen zwei Durchgängen 1053, die entlang der zweiten lateralen Richtung Y benachbart sind, innerhalb des Bereichs einiger Mikrometer liegen, z.B. 5 µm bis 20 µm, z.B. ungefähr 15 µm.
  • Entlang der zweiten lateralen Richtung Y können die Source-Gebiete 101 mit einer Distanz Ds innerhalb des Bereichs von 0,1 µm bis 20 µm positioniert sein. Beispielsweise überlappt jeder Durchgang 1053 lateral mit mindestens drei der Barrierengebiete 101 entlang der zweiten lateralen Richtung Y.
  • Eine ähnliche Auslegung ist schematisch und als Beispiel in 14 veranschaulicht. Entlang der ersten lateralen Richtung X kann jede IGBT-Zelle 1-1 lateral mit einem der Durchgänge 1053 überlappen. Entlang der zweiten lateralen Richtung Y kann jede IGBT-Zelle 1-1 lateral mit einer Vielzahl der Durchgänge 1053 überlappen, wobei die Distanz Dy entlang der zweiten lateralen Richtung verglichen mit der in 13 gezeigten Ausführungsform erhöht ist.
  • Beispielsweise überlappen die Durchgänge 1053 lateral nicht mit den Dummy-Gräben 15. Stattdessen erstreckt sich jeder der Dummy-Gräben 15 in das Barrierengebiet 105. Beispielsweise überlappen die Durchgänge 1053 teilweise mit den Steuergräben 14 und den Source-Gräben 16.
  • Die laterale Struktur des Barrierengebiets 105, die schematisch und als Beispiel in 15 veranschaulicht ist, entspricht im Wesentlichen der Struktur, wie in jeder von 13 und 14 veranschaulicht. Demgemäß kann entlang der ersten lateralen Richtung X jede IGBT-Zelle 1-1 lateral mit einem der Durchgänge 1053 überlappen. Entlang der zweiten lateralen Richtung Y kann jede IGBT-Zelle 1-1 lateral mit einer Vielzahl der Durchgänge 1053 überlappen, wobei die Distanz Dy entlang der zweiten lateralen Richtung verglichen mit der in 14 gezeigten Ausführungsform erhöht ist. Z.B. liegt die Distanz Dy zwischen zwei Durchgängen 1053, die entlang der zweiten lateralen Richtung benachbart sind, innerhalb des Bereichs einiger Mikrometer, z.B. 1 µm bis 2000 µm.
  • Gemäß einer Variante, die schematisch und als Beispiel in 16 veranschaulicht ist, hat die laterale Struktur des Barrierengebiets 105 ein schachbrettartiges Muster. Gemäß der Ausführungsform bestehen ungefähr 50 % des Gesamtvolumens des Barrierengebiets 105 aus den Durchgängen 1053 (z.B. gefüllt mit jeweiligen Sektionen des Drift-Gebiets 100), und die verbleibenden 50 % des Barrierengebiets 105 sind p-dotierte Gebiete. Beispielsweise kann jeder Durchgang 1053 einen rechteckigen Querschnitt aufweisen. Jeder der Durchgänge 1053 kann eine derartige Breite entlang der ersten lateralen Richtung X aufweisen, dass er mit drei benachbarten IGBT-Zellen 1-1 überlappt, und eine derartige Länge entlang der zweiten lateralen Richtung Y, dass er mit drei benachbarten Source-Gebieten 101 überlappt. Entlang der zweiten lateralen Richtung Y können die Source-Gebiete 101 innerhalb einer Distanz Ds innerhalb des oben angegebenen Bereichs positioniert sein. Wie veranschaulicht, können gemäß der Ausführungsform von 16 und im Gegensatz zu der in 14 gezeigten Ausführungsform die Durchgänge 1053 lateral mit den Dummy-Gräben 15 überlappen.
  • Gemäß der weiteren Variante, die schematisch und als Beispiel in 17 veranschaulicht ist, verglichen mit der lateralen Struktur, die in 16 gezeigt ist, kann der Volumenanteil der Durchgänge 1053 von 50 % auf weniger als 20 % verringert sein. Jeder der Durchgänge 1053 kann eine derartige Breite entlang der ersten lateralen Richtung X aufweisen, dass er mit drei benachbarten IGBT-Zellen 1-1 überlappt, und eine derartige Länge entlang der zweiten lateralen Richtung Y, dass er mit drei benachbarten Source-Gebieten 101 überlappt. Entlang der zweiten lateralen Richtung Y können die Source-Gebiete 101 innerhalb einer Distanz Ds innerhalb des oben angegebenen Bereichs positioniert sein. Wiederum, wie veranschaulicht, auch gemäß der Ausführungsform von 17 und im Gegensatz zu der in 14 gezeigten Ausführungsform, können die Durchgänge 1053 lateral mit den Dummy-Gräben 15 überlappen. Ferner kann die Distanz Dx entlang der ersten lateralen Richtung X zwischen zwei benachbarten Durchgängen 1053 die Gesamtbreite von drei benachbarten IGBT-Zellen 1-1 betragen. Die Distanz Dy entlang der zweiten lateralen Richtung Y kann größer sein als die Distanz Dx. Beispielsweise kann die Distanz Dy entlang der zweiten lateralen Richtung Y zwischen zwei benachbarten Durchgängen mindestens das acht-Fache der Distanz Ds betragen.
  • Obwohl die Abmessungen der Durchgänge 1053 in Bezug auf die in 17 gezeigte Ausführungsform unmodifiziert bleiben, kann gemäß der Ausführungsform, die schematisch und als Beispiel in 18 veranschaulicht ist, die Dichte der Durchgänge 1053 erhöht werden, und daher können die Distanzen Dx und Dy verringert werden. Wie weiter in 17 und 18 veranschaulicht, können die Durchgänge 1053 derart positioniert sein, dass zwei Durchgänge 1053, die benachbart sind, mit der Distanz Dy entlang der zweiten lateralen Richtung Y keine laterale Überlappung entlang der ersten lateralen Richtung X aufweisen (wie in 17 veranschaulicht), oder dass zwei Durchgänge 1053, die benachbart sind, mit einer Distanz Dx entlang der ersten lateralen Richtung X keine laterale Überlappung entlang der zweiten lateralen Richtung Y aufweisen (wie in 18 veranschaulicht).
  • Obwohl die Abmessungen der Durchgänge 1053 in Bezug auf die in 17 gezeigte Ausführungsform unmodifiziert bleiben, kann gemäß der Ausführungsform, die schematisch und als Beispiel in 19 veranschaulicht ist, die Dichte der Durchgänge 1053 verringert werden, und daher können die Distanzen Dx und Dy erhöht werden.
  • Weitere Variationen der lateralen Struktur des Barrierengebiets 105 sind möglich. Beispielsweise befolgt jede Variation der lateralen Struktur des Barrierengebiets 105, z.B. wie sie als Beispiel und schematisch in 7 bis 19 veranschaulicht sind, einer oder mehreren Maßgaben einer Ausbildungsregel:
    1. (i) eine Distanz, z.B. die Distanzen Dx und Dy, zwischen zwei willkürlichen der Durchgangspassagen 1053, die einander benachbart angeordnet sind, ist kleiner als 1 mm;
    2. (ii) das Barrierengebiet 105 ist innerhalb der Halbleiterschicht des Halbleiterkörpers 10 angeordnet, wobei sich die Halbleiterschicht gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 erstreckt und ein Gesamtvolumen aufweist, wobei die Durchgangspassagen 1053 mindestens 1 % und höchstens 50 % des Gesamtvolumens bilden. Das verbleibende Volumen der Halbleiterschicht, d.h. der p-dotierte Teil des Barrierengebiets 105, wird von Halbleitergebieten von dem zweiten Leitfähigkeitstyp gebildet;
    3. (iii) das Barrierengebiet 105, ungeachtet seiner Durchgänge 1053, verbindet die inaktiven Mesas 19 miteinander, die in der Vielzahl von IGBT-Zellen 1-1 des aktiven Zellgebiets 1-2 angeordnet sind;
    4. (iv) die Durchgänge 1053 überlappen lateral mit mindestens einem Subsatz der aktiven Mesas 18 des aktiven Zellgebiets 1-2 (beispielsweise ist oder sind die eine oder mehreren Durchgänge 1053 derart positioniert und/oder bemessen, dass sie lateral mit mindestens einem Subsatz der Source-Gebiete 101 überlappen);
    5. (v) die Durchgänge 1053 überlappen lateral mit mindestens einem Subsatz der Steuergräben 14 des aktiven Zellgebiets 1-2;
    6. (vi) das Barrierengebiet 105 erstreckt sich gänzlich und exklusiv innerhalb des aktiven Zellgebiets 1-2 (und nicht in das Übergangsgebiet 1-5);
    7. (vii) das Barrierengebiet 105 erstreckt sich mindestens teilweise in den Subsatz der aktiven Mesas 18 (z.B. ohne einen Kontakt mit dem jeweiligen Steuergraben 14 herzustellen, der lateral von der jeweiligen aktiven Mesa 18 flankiert wird). Beispielsweise kann dadurch das Barrierengebiet 105 ausgelegt sein, einen elektrisch leitfähigen Weg zwischen einer Sektion einer jeweiligen des Subsatzes der aktiven Mesas 18 und den Böden 155 der Dummy-Gräben 15 vorzusehen;
    8. (viii) die laterale Struktur des Barrierengebiets 105 ist gemäß dem zweiten Layout ausgelegt, das den zweiten Teilungsabstand aufweist, der mindestens zweimal so groß ist wie der erste Teilungsabstand (die IGBT-Zellen 1-1 sind mit einer lateralen Struktur gemäß dem ersten Layout ausgelegt, das den ersten Teilungsabstand aufweist, wie oben angegeben);
    9. (ix) wenn vorhanden (z.B. wenn die Leistungshalbleiter-Vorrichtung 1 als RC-IGBT ausgelegt ist), können die Durchgänge 1053 lateral mit n-Typ Emittern überlappen, die mit dem zweiten Lastanschluss 12 elektrisch verbunden sind.
  • Wie oben erläutert wurde, können die Position und/oder die laterale Struktur des Barrierengebiets 150 (z.B. gebildet durch einen oder mehrere Durchgänge, wie in 7 bis 19 veranschaulicht) eine Teilung des Gesamtvolumens der aktiven Mesas 18 in den ersten Anteil und in den zweiten Anteil gestatten, wobei der erste Anteil nicht lateral mit dem Barrierengebiet 105 überlappt, und der zweite Anteil lateral mit dem Barrierengebiet 105 überlappt. Wie oben erläutert, überlappt der erste Anteil der aktiven Mesas 18 lateral mit mindestens einem Durchgang 1053 des Barrierengebiets 105 oder mit einer anderen Sektion des Drift-Gebiets 100, wo das Barrierengebiet 105 nicht vorliegt (z.B. innerhalb des Übergangsgebiets 1-5). Im Gegensatz dazu überlappt der zweite Anteil der aktiven Mesas 18 lateral mit dem Barrierengebiet 105. Beispielsweise durchquert der Laststrom, der von dem zweiten Anteil geleitet wird, das Barrierengebiet 105. Wie oben weiter erläutert wurde, ist in einer Ausführungsform der erste Anteil ausgelegt, den Laststrom mindestens innerhalb des Bereichs von 0 % bis 100 % des Nennlaststroms zu führen, für den die Leistungshalbleiter-Vorrichtung ausgebildet ist. Der zweite Anteil kann ausgelegt sein, den Laststrom nur zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet. Daher kann der erste Anteil der aktiven Mesas 18 als „Zündvolumen“ angesehen werden, das z.B. während des Einschaltens der Leistungshalbleiter-Vorrichtung 1 den Laststrom zu leiten beginnt, während der zweite Anteil anfänglich inaktiv bleibt. Dann, wenn der Laststrom die Schwelle von mindestens 0,5 % des Nennlaststroms überschreitet (wobei diese Schwelle höher sein kann als 0,5 %, z.B. höher als 1 %, z.B. mindestens 5 % oder mindestens 10 %), kann das Barrierengebiet 105 leitfähiger werden, so dass auch der zweite Anteil den Laststrom tragen kann.
  • Hier wird auch ein Verfahren zur Bearbeitung einer Leistungshalbleiter-Vorrichtung präsentiert. Ein Flussdiagramm eines Beispiels eines Verfahrens 2 ist schematisch in 20 veranschaulicht. Beispielsweise wird in dem ersten Schritt 2100 ein Halbleiterkörper vorgesehen.
  • Das Verfahren 2 kann so implementiert werden, dass eine Leistungshalbleiter-Vorrichtung vorgesehen wird, die umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von dem ersten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die mindestens teilweise innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen mindestens einen Graben umfasst, der sich in das Drift-Gebiet entlang einer vertikalen Richtung erstreckt; ein Randabschlussgebiet, welches das aktive Zellgebiet umgibt; und ein Übergangsgebiet, das zwischen dem aktiven Zellgebiet und dem Randabschlussgebiet angeordnet ist, wobei das Übergangsgebiet eine Breite entlang einer lateralen Richtung von dem aktiven Zellgebiet zu dem Randabschlussgebiet aufweist, wobei mindestens einige der IGBT-Zellen jeweils innerhalb des Übergangsgebiets angeordnet sind oder sich in dieses erstrecken.
  • Beispielsweise kann das Verfahren 2 ferner den Schritt 2200 umfassen, während welchem ein elektrisch potentialfreies Barrierengebiet von dem zweiten Leitfähigkeitstyp vorgesehen wird, wobei das elektrisch potentialfreie Barrierengebiet innerhalb des aktiven Zellgebiets und in Kontakt mit mindestens einigen der Gräben der IGBT-Zellen angeordnet ist, und wobei sich das elektrisch potentialfreie Barrierengebiet nicht in das Übergangsgebiet erstreckt.
  • Gemäß einer weiteren Ausführungsform wird das Verfahren 2 so implementiert, dass eine Leistungshalbleiter-Vorrichtung vorgesehen wird, die umfasst: einen ersten Lastanschluss und einen zweiten Lastanschluss, wobei die Leistungshalbleiter-Vorrichtung ausgelegt ist, einen Laststrom entlang der vertikalen Richtung zwischen den Anschlüssen zu leiten, und umfasst: ein aktives Zellgebiet mit einem Drift-Gebiet von dem ersten Leitfähigkeitstyp; ein Randabschlussgebiet mit einem Wannengebiet von dem zweiten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen, die innerhalb des aktiven Zellgebiets angeordnet sind, wobei jede der IGBT-Zellen eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet entlang der vertikalen Richtung erstrecken, und die lateral eine Vielzahl von Mesas definieren. Die Vielzahl von Gräben umfasst: mindestens einen Steuergraben, der eine Steuerelektrode aufweist; mindestens einen Dummy-Graben, der eine Dummy-Elektrode aufweist, die mit dem Steuergraben gekoppelt ist; mindestens einen Source-Graben, der eine Source-Elektrode aufweist, die mit dem ersten Lastanschluss elektrisch verbunden ist. Die Vielzahl von Mesas umfasst mindestens eine aktive Mesa, die zwischen dem mindestens einen Steuergraben und dem mindestens einen Source-Graben angeordnet ist, und mindestens eine inaktive Mesa, die benachbart dem mindestens einen Dummy-Graben angeordnet ist. Der Schritt 2200 kann derart durchgeführt werden, dass ein elektrisch potentialfreies Barrierengebiet von dem zweiten Leitfähigkeitstyp vorgesehen wird, wobei sich mindestens sowohl ein Boden des Dummy-Grabens als auch ein Boden des Source-Grabens mindestens teilweise in das elektrisch potentialfreie Barrierengebiet erstrecken, und wobei ein Abschnitt des Drift-Gebiets, der in einer lateralen Richtung zwischen dem elektrisch potentialfreien Barrierengebiet und dem Wannengebiet angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  • Beispielsweise kann, in Bezug auf beide oben beschriebenen Ausführungsformen des Verfahrens 2, das Barrierengebiet vor der Bildung der Gräben der IGBT-Zellen gebildet werden. In einer anderen Ausführungsform wird das Barrierengebiet gebildet, nachdem die IGBT-Zellen gebildet wurden. In noch einer weiteren Ausführungsform wird das Barrierengebiet während der Bildung der IGBT-Zellen gebildet, z.B. nachdem die Gräben geätzt wurden, und bevor die Gräben mit Grabenelektroden gefüllt werden.
  • Beispiele von Ausführungsformen des Verfahrens 2 können den oben erläuterten Beispielen der Ausführungsformen der Leistungshalbleiter-Vorrichtung 1 entsprechen. Insbesondere kann das Verfahren 2 so durchgeführt werden, dass das Barrierengebiet mit einer lateralen Struktur gebildet wird, wovon Beispiele oben präsentiert wurden, z.B. in Bezug auf 7 bis 19.
  • In einer Ausführungsform des Verfahrens 2 wird die laterale Struktur des Barrierengebiets 105 durch Erzeugen einer homogen dotierten p-Schicht und durch lokales Vorsehen einer n-Typ-Gegendotierung gebildet, um so die Durchgänge 1053 zu bilden.
  • In einer anderen Ausführungsform des Verfahrens 2 wird die laterale Struktur des Barrierengebiets 105 durch Erzeugen einer homogen dotierten p-Schicht und Hindurchdrücken der Schicht durch eine Grabentiefenvariation (siehe 10) erzeugt, z.B. mindestens teilweise bis zu einer Tiefe über die maximale Dotierungsmittelkonzentration hinaus (siehe CCM in 5).
  • In noch einer weiteren Ausführungsform wird die laterale Struktur des Barrierengebiets 105 unter Verwendung einer Maskenanordnung gebildet.
  • Beispielsweise wird das Barrierengebiet 105 mittels einer tiefen Implantation hergestellt, z.B. nach der Bildung der Gräben durch das Vorsehen der Grabenisolatoren 142, 152, 162, 172 und der Polysilicium-Füllung zur Bildung der Grabenelektroden 141, 151, 161, 171. Dann könnte das Erzielen des projizierten Bereichs (z.B. 5 µm, in Abhängigkeit von der Grabentiefe, wie oben erläutert) des Barrierengebiets 105 hohe Implantationsenergien erfordern, z.B. im Bereich von 4 MeV, z.B. im Fall von Bor als Implantationsmaterial. Beispielsweise kann die Maskierung der Implantation durch die Anwesenheit einer flachen Fläche nach der Polysilicium-Füllung der Gräben vereinfacht werden. Die Implantation kann mit hoher Energie auftreten, die Dosis kann jedoch niedrig sein. Daher werden die Grabenisolatoren 142, 152, 162, 172 nicht beschädigt. Die in diesem Absatz beschriebene Variante kann mit einer Grabenbodenimplantation kombiniert werden, die weiter unten in Bezug auf 21 bis 25 beschrieben wird.
  • In einer alternativen Ausführungsform wird das Barrierengebiet 105 vor dem Grabenherstellungsprozess erzeugt. Beispielsweise kann dies durchgeführt werden, indem eine lokale seichte p-Typ-Implantation implementiert wird, gefolgt von einem epitaxialen Wachstum mit einer Zieldicke im Wesentlichen gleich der Grabentiefe. In diesem Fall kann eine langsam diffundierende p-Typ-Art als Implantationsmaterial verwendet werden. Beispielsweise kann eine solche Variante zur Bildung der Ausführungsform gemäß 10 verwendet werden. Die tieferen Steuergräben 14 können gebildet werden, z.B. durch Abstimmen der Graben-Layout-Breite und/oder durch Vorsehen getrennter Grabenätzblöcke für seichtere und tieferen Gräben. Dann erstrecken sich die tieferen Steuergräben 14 entlang der vertikalen Richtung Z über das Barrierengebiet 105 hinaus und dringen in das Drift-Gebiet 100 ein, nämlich seine untere Sektion 100-2, wie in 10 veranschaulicht. In Bezug auf die in 11 veranschaulichte Ausführungsform können die lokalen Erhöhungen des Barrierengebiets 105 erzielt werden, z.B. durch lokales Vorsehen einer Gegendotierung, z.B. durch lokales Durchführen einer n-Typ-Implantation. Alternativ dazu wird nur die p-Typ-Implantation durchgeführt, wobei Implantationsdämpfungselemente an ausgewählten Positionen auf der Fläche des Halbleiterkörpers 10 vorgesehen werden können, z.B. an Positionen, wo ein oder mehrere der bezeichneten Steuergräben 14 zu bilden sind. Aufgrund der Dämpfungselemente wird die Penetrationstiefe der Implantationsionen verringert, wodurch als Ergebnis die lokalen Erhöhungen in dem Barrierengebiet 105 bewirkt werden. Dann können alle Gräben 14, 15, 16, 17 dieselbe Tiefe aufweisen, während sich jene, die lateral mit den lokalen Erhöhungen des Barrierengebiets 105 überlappen, entlang der vertikalen Richtung Z über das Barrierengebiet 105 hinaus erstrecken können und in das Drift-Gebiet 100 eindringen, nämlich seine untere Sektion 100-2, wie in 11 veranschaulicht. Dadurch können die Durchgangspassagen 1053 gemäß einer Ausführungsform gebildet werden. Beispielsweise werden die Dämpfungselemente durch Erzeugen lokaler Stufen auf der Halbleiterkörperfläche gebildet (z.B. durch Plasmaätzen oder vertiefte Opfer-LOCOS), wobei dies von einer p-Typ Implantation und einem erneuten epitaxialen Silicium-Wachstum mit geeigneter Dicke gefolgt werden kann, so dass sich die Gräben geeignet mit dem p-Typ-Implantationsprofil ausrichten.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren zur Bearbeitung einer Leistungshalbleiter-Vorrichtung: Vorsehen eines Halbleiterkörpers mit einem Drift-Gebiet von dem ersten Leitfähigkeitstyp; Erzeugen einer Vielzahl von Gräben, wobei sich die Gräben in den Halbleiterkörper entlang einer vertikalen Richtung erstrecken und einander benachbart entlang der ersten lateralen Richtung angeordnet sind; Vorsehen einer Maskenanordnung auf dem Halbleiterkörper, wobei die Maskenanordnung eine laterale Struktur aufweist, gemäß der einige der Gräben freigelegt sind und mindestens einer der Gräben von der Maskenanordnung bedeckt ist; Aussetzen des Halbleiterkörpers und der Maskenanordnung einem Schritt zum Bereitstellen eines Dotierungsmaterials (z.B. einem Implantationsbearbeitungsschritt), wodurch, unter Böden der freiliegenden Gräben, eine Vielzahl von Dotierungsgebieten (z.B. Implantationsgebieten) von dem zweiten Leitfähigkeitstyp, der zu dem ersten Leitfähigkeitstyp komplementär ist, erzeugt wird; Entfernen der Maskenanordnung; Aussetzen des Halbleiterkörpers einem Temperaturausheilschritt, wodurch bewirkt wird, dass sich die Vielzahl von Dotierungsgebieten parallel zu der ersten lateralen Richtung derart erstreckt, dass ein Barrierengebiet von dem zweiten Leitfähigkeitstyp benachbart den Böden der freiliegenden Gräben überlappt und gebildet wird.
  • Nun wird ein Beispiel eines Aspekts dieses Verfahrens im Nachstehenden mit Bezugnahme auf 21 bis 25 detaillierter beschrieben, die jeweils schematisch und als Beispiel, auf der Basis einer oder mehrerer Sektionen eines vertikalen Schnitts, einen oder mehrere Schritte eines Verfahrens zur Bearbeitung einer Leistungshalbleiter-Vorrichtung gemäß einer oder mehreren Ausführungsformen veranschaulichen.
  • Es ist klar, dass die Beispiele von Ausführungsformen des Verfahrens, die im Nachstehenden mit Bezugnahme auf 21 bis 25 beschrieben werden, zur Bildung einer oder mehrerer Ausführungsformen der Leistungshalbleiter-Vorrichtung verwendet werden können, die mit Bezugnahme auf 1 bis 19 beschrieben wird, z.B.des jeweiligen Barrierengebiets 105.
  • Mit nunmehriger Bezugnahme auf die in 21 veranschaulichte Ausführungsform wird ein Halbleiterkörper 10 mit einem Drift-Gebiet 100 von dem ersten Leitfähigkeitstyp vorgesehen. Beispielsweise wird der Halbleiterkörper 10 als Teil eines Halbleiter-Wafers vorgesehen. In Bezug auf Beispiele von Aspekten des Drift-Gebiets 100, z.B. seine gesamte Ausdehnung entlang der vertikalen Richtung Z und/oder seiner Dotierungsmittelkonzentration, wird auf das Obige verwiesen.
  • In Schritt 20 wird eine Vielzahl von Gräben 14, 15, 16 erzeugt, wobei sich die Gräben 14, 15, 16 in den Halbleiterkörper 10 entlang der vertikalen Richtung Z erstrecken und einander benachbart entlang der ersten lateralen Richtung X angeordnet sind.
  • Beispielsweise kann das Erzeugen der Vielzahl von Gräben 14, 15, 16 das Durchführen eines Ätzbearbeitungsschritts umfassen, z.B. eines Plasmaätzbearbeitungsschritts. Im Allgemeinen ist eine Vielzahl von Grabenbildungstechniken verfügbar, wobei die hier beschriebenen Ausführungsformen nicht auf eine spezifische solcher Techniken beschränkt sind.
  • In einer Ausführungsform kann der Halbleiterkörper 10 mit einer Hartmaske während des (Plasma-) Ätzens bedeckt werden. Die Hartmaske kann entfernt werden, nachdem die Gräben gebildet werden, oder kann als Maskierungsschicht für weitere Bearbeitungsschritte behalten werden.
  • Beispielsweise sind die Gräben 14, 15, 16 in derselben Distanz entlang der ersten lateralen Richtung X angeordnet. In Bezug auf Beispiele von Abmessungen der Gräben 14, 15, 16, z.B. ihre jeweilige Breite entlang der ersten lateralen Richtung X, ihre jeweilige Tiefe (oder jeweilige gesamte Ausdehnung) entlang der vertikalen Richtung Z, und/oder die Distanz zwischen den Gräben 14, 15, 16 (d.h. die Mesabreiten), wird auf das Obige verwiesen.
  • In einer Variante, wie in 24 veranschaulicht, können einige der Gräben mit einer größeren gesamten Ausdehnung entlang der vertikalen Richtung Z als andere Gräben gebildet werden. Beispielsweise werden einige der Gräben, die als Source-Gräben 16 bezeichnet werden und die lateral benachbart einem bezeichneten Steuergraben 14 angeordnet sind, mit einer größeren Tiefe ausgebildet. Beispielsweise kann die größere Tiefe der Gräben mindestens 110 % bis mindestens 120 % oder mindestens 130 % der Tiefe der verbleibenden Gräben betragen.
  • Nachdem die Gräben 14, 15, 16 erzeugt wurden, wird in einem nachfolgenden Schritt 21 eine Schutzschicht 300 mindestens an Grabenseitenwänden vorgesehen. In einer Ausführungsform werden die Flächen der Gräben 14, 15, 16 gänzlich mit der Schutzschicht 300 bedeckt, wie in 21 veranschaulicht. Beispielsweise können auch Flächensektionen 10-1 des Halbleiterkörpers 10 und die Grabenböden mit der Schutzschicht 300 bedeckt werden.
  • Beispielsweise ist die Schutzschicht 300 ein Opferoxid. Das Vorsehen der Schutzschicht 300 kann mindestens einen von einem Abscheidungsbearbeitungsschritt und einem thermischen Wachstumsbearbeitungsschritt umfassen. Eine Dicke der Schutzschicht 300 kann als Beispiel innerhalb des Bereichs von 5 nm bis 150 nm oder mehr liegen.
  • In Schritt 22 wird eine Maskenanordnung 30 auf dem Halbleiterkörper 10 vorgesehen, wobei die Maskenanordnung 30 eine laterale Struktur aufweist, gemäß der einige der Gräben 14, 15, 16 freiliegen und mindestens einer der Gräben 14, 15, 16 von der Maskenanordnung 30 bedeckt ist.
  • Beispielsweise werden, nach dem Vorsehen der Schutzschicht 300, die Gräben 14, 15, 16 mit einem Maskenmaterial 302 gefüllt, z.B. einem Photoresistmaterial oder einem Teil eines Photoresistverbindungssystems, d.h. einem Antireflexions-Beschichtungsmaterial oder einer Kombination davon, wobei das Maskenmaterial 302 anfänglich alle Gräben 14, 15, 16 sowie die Flächensektionen 10-1 bedecken/füllen kann. Danach kann das Maskenmaterial 302 lateral strukturiert werden, um so eine oder mehrere Öffnungen 301 zu erzeugen. Demgemäß liegen nach einer solchen lateralen Strukturierung einige der Gräben 14, 15, 16 frei, und mindestens einige der Gräben 14, 15, 16 sind von der Maskenanordnung 30 bedeckt, wie schematisch und als Beispiel in 21 in Bezug auf Schritt 22 veranschaulicht. Beispielsweise, wie in 24 veranschaulicht, sind die tieferen Gräben und der Graben zwischen den tieferen Gräben von dem Maskenmaterial 302 bedeckt, während andere Gräben freiliegen.
  • Wie aus der folgenden Beschreibung detaillierter hervorgeht, kann das zu erzeugende Barrierengebiet 105 eine laterale Struktur aufweisen, die im Wesentlichen der lateralen Struktur der Maskenanordnung 30 entspricht. Beispielsweise werden die Gräben 14, 15, 16 gemäß dem ersten Layout gebildet, das den ersten Teilungsabstand aufweist, während die laterale Struktur der Maskenanordnung 30 gemäß dem zweiten Layout ausgelegt sein kann, wobei das zweite Layout den zweiten Teilungsabstand oder jeweils eine Merkmalgröße aufweist, der/die mindestens zweimal so groß ist wie der erste Teilungsabstand.
  • Das laterale Strukturieren des Maskenmaterials 302 kann einen Lithografiebearbeitungsschritt umfassen, z.B. unter Verwendung eines Negativ-Ton-Resistmaterials als Maskenmaterial 302. Beispielsweise kann ein solcher Lithografiebearbeitungsschritt auf der Basis des zweiten Teilungsabstands oder der Merkmalgröße durchgeführt werden, der/die mindestens zweimal so groß ist wie der erste Teilungsabstand, gemäß dem die Gräben 14, 15, 16 erzeugt wurden. Daher kann die laterale Struktur der Maskenanordnung 30 gröber skaliert werden, verglichen mit dem Grabenmuster.
  • In einer Variante kann, vor dem Durchführen des nächsten Schritts 24 und entweder vor oder nach dem Vorsehen der Maskenanordnung 30, ein Rückätzbearbeitungsschritt durchgeführt werden, um so mindestens teilweise die Schutzschicht 300 an den Flächensektionen 10-1 zwischen den Gräben 14, 15, 16 und an den Grabenböden 145, 155, 165 zu entfernen, während die Schutzschicht 300 an den Grabenseitenwänden 144, 154, 164 beibehalten wird. Dies wird mit Bezugnahme auf 23, Schritt 211, detaillierter erläutert.
  • In einer weiteren Variante wird die Maskenanordnung 30 als Lochmaske vorgesehen. Dann wird kein Resistmaterial verwendet, und der Schritt der Durchführung eines lithografischen Bearbeitungsschritts auf einem Resistmaterial kann weggelassen werden. Beispielsweise kann eine solche Lochmaske mit dem Graben-Layout während einer Implantation ausgerichtet werden.
  • In Schritt 24 werden der Halbleiterkörper 10 und die Maskenanordnung 30 einem Schritt zum Bereitstellen eines Dotierungsmaterials ausgesetzt, z.B. einem Implantationsbearbeitungsschritt, wodurch, unter Böden der freiliegenden Gräben 14, 15, 16, eine Vielzahl von Dotierungsgebieten (z.B. Implantationsgebieten) 1059 von dem zweiten Leitfähigkeitstyp (der komplementär ist zu dem ersten Leitfähigkeitstyp) erzeugt wird.
  • Die folgende Erläuterung ist auf das Beispiel gerichtet, wo der Schritt zum Bereitstellen eines Dotierungsmaterials einen Implantationsbearbeitungsschritt umfasst, und demgemäß die Gebiete, die unter den Grabenböden 1059 erzeugt werden, Implantationsgebiete sind. In anderen Beispielen kann jedoch ein anderer Prozess als eine Implantation verwendet werden, um die Dotierungsgebiete 1059 zu erzeugen.
  • Die Implantation kann eine Ionenimplantation sein. Beispielsweise kann Bor während des Schritts 24 implantiert werden. Die Implantation kann eine Implantation mit niedriger Energie sein, z.B. wird die Implantation mit einer Energie innerhalb des Bereichs von 5 keV bis 1000 keV durchgeführt. Ferner kann die Implantation mit einer Implantationsdosis innerhalb des Bereichs von 1e11 cm-2 bis 1e13 cm-2 durchgeführt werden.
  • In einer Ausführungsform können die Implantationsrichtung und die Orientierung der Gräben 14, 15, 16 miteinander derart übereingestimmt werden, dass die Grabenseitenwände der freiliegenden Gräben nicht oder mindestens kaum der Implantation ausgesetzt werden. Zu diesem Zweck wird in einer Ausführungsform die Erzeugung der Gräben 14, 15, 16 (siehe Schritt 20) derart durchgeführt, dass eine jeweilige Grabenbreite entlang der ersten lateralen Richtung innerhalb des Bereichs von mindestens 95 % der Grabenbreite bleibt, die an einer Grabenöffnung des jeweiligen Grabens für mindestens die ersten 80 % der gesamten Ausdehnung des jeweiligen Grabens entlang der vertikalen Richtung Z vorliegt. Beispielsweise verringert sich in den oberen 80 % des jeweiligen Grabens die Grabenbreite nicht oder verringert sich jeweils nur um 5 %. Natürlich könnte eine Erhöhung der Grabenbreite in den oberen 80 % des jeweiligen Grabens auch möglich sein, um zu vermeiden, dass die Grabenseitenwände in den oberen 80 % nicht der Implantation ausgesetzt werden.
  • In einer Ausführungsform weisen die erzeugten Gräben 14, 15, 16 Grabenseitenwände im Wesentlichen parallel zu der vertikalen Richtung Z auf, und die Implantation (siehe Schritt 26) wird entlang der vertikalen Richtung Z und z.B. nicht unter einem Winkel oder geneigt in Bezug auf die vertikale Richtung Z durchgeführt. Daher kann die Implantation eine 0° Implantation sein. Alternativ dazu kann ein abgewinkeltes Implantat vorgenommen werden, das entlang der Richtung der Gräben 14, 15, 16 ausgerichtet ist, um die Implantation der Seitenwände zu minimieren.
  • Ferner, wie im Vorstehenden erläutert wurde, können während der Implantation die Seitenwände der freiliegenden Gräben mit der Schutzschicht 300 bedeckt sein. Da in einem Beispiel die Implantationsionen entlang der vertikalen Richtung Z beschleunigt werden, und da die Seitenwände der freiliegenden Gräben mit der Schutzschicht 300 bedeckt sind, penetrieren die Implantationsionen nicht, oder jeweils nur zu einem insignifikanten Anteil, die Grabenseitenwände, mindestens innerhalb der jeweiligen oberen 80 % der freiliegenden Gräben.
  • Aber die Flächensektionen 10-1 zwischen den freiliegenden Gräben können auch der Implantation ausgesetzt werden, und somit können Implantationsgebiete 1029 unter solchen Flächensektionen 10-1 entstehen. Da in diesen Zonen des Halbleiterkörpers 10 jedoch Kanalgebiete 102 von dem zweiten Leitfähigkeitstyp erzeugt werden können, müssen solche Implantationsgebiete 1029 nicht unbedingt entfernt werden.
  • Die Implantation kann ferner derart durchgeführt werden, dass die mittlere Penetrationstiefe der Implantationsionen, z.B. die mittlere Distanz, welche die Ionen durchqueren, nachdem sie in den Halbleiterkörper 10 an den Grabenböden der freiliegenden Gräben eingedrungen sind, innerhalb des Bereichs von 10 nm bis 2000 nm liegen kann.
  • In Schritt 26 können die Maskenanordnung 30 und die Schutzschicht 300 entfernt werden. Dies kann das Durchführen eines oder mehrerer Ätzbearbeitungsschritte umfassen, beispielsweise wird mittels ersten Ätzbearbeitungsschritts das Maskenmaterial 302 entfernt, und mittels des zweiten Ätzbearbeitungsschritts wird die Schutzschicht 300 entfernt.
  • In Schritt 28 wird der Halbleiterkörper 10 einem Temperaturausheilschritt unterzogen, wodurch bewirkt wird, dass sich die Vielzahl von Implantationsgebieten 1059 parallel zu der ersten lateralen Richtung X erstreckt, um so ein Barrierengebiet 105 von dem zweiten Leitfähigkeitstyp benachbart den Böden der freiliegenden Gräben 14, 15, 16 zu überlappen und zu bilden, wie in 21 und 24 veranschaulicht. Beispielsweise können die Implantationsgebiete 1059 ausdiffundieren, um sich so zu vereinigen und das Barrierengebiet 105 als durchgehendes Barrierengebiet 105 zu bilden.
  • Gemäß einer Ausführungsform wird das Bilden des Barrierengebiets 105 als selbst-ausgerichteter Prozess in Bezug auf die Tiefen der zuvor gebildeten Gräben durchgeführt. Beispielsweise kann eine Variation ähnlich einer möglichen Variation der Tiefen der freiliegenden der Gräben 14, 15, 16 auch innerhalb des Barrierengebiets 105 vorliegen. Die Position des Barrierengebiets 105 in Bezug auf die vertikale Richtung Z kann im Wesentlichen von den Gräben 14, 15, 16 definiert werden. Da eine korrekte relative Position des Barrierengebiets 105 (hinsichtlich der vertikalen Richtung Z) in Bezug auf die Gräben 14, 15, 16 zweckmäßig sein kann, so dass das Barrierengebiet 105 seine ausgebildete Funktion erfüllen kann, kann der oben beschriebene Prozess als selbst-ausgerichteter Prozess angesehen werden. Daher kann die laterale Struktur des Barrierengebiets 105 gemäß der lateralen Struktur der Maskenanordnung 30 eingestellt werden, und die Position und Ausdehnung des Barrierengebiets 105 in Bezug auf die vertikale Richtung können von den zuvor gebildeten Gräben 14, 15, 16 definiert werden, gemäß einer Ausführungsform.
  • Der Temperaturausheilschritt 28 kann derart durchgeführt werden, dass das Barrierengebiet 105 eine elektrisch aktivierte Dotierungsmittelkonzentration innerhalb des Bereichs von 1e14cm-3 bis 4e17 cm-3 aufweist, wobei die elektrisch aktivierte Dotierungsmittelkonzentration innerhalb einer Ausdehnung entlang der vertikalen Richtung Z von mindestens 0,1 µm oder mindestens 0,5 µm vorliegen kann. In Bezug auf weitere Aspekte der Dotierungsmittelkonzentration (z.B. ihre Variation entlang der vertikalen Richtung Z, wie mit Bezugnahme auf 5 diskutiert) und/oder ihrer räumlichen Abmessungen wird auf das Obige verwiesen.
  • Beispielsweise wird das Barrierengebiet 105 so gebildet, dass es räumlich, in und entgegen der vertikalen Richtung Z, von dem Drift-Gebiet 100 begrenzt wird. Beispielsweise werden dadurch sowohl die oberen pn-Übergänge 1051 als auch die unteren pn-Übergänge 1052 gebildet, wie oben erläutert.
  • Mit weiterer Bezugnahme auf 21 und 24 kann in einer Ausführungsform der Temperaturausheilschritt 28 so durchgeführt werden, dass sich das Barrierengebiet 105 lateral mindestens bis zum Erreichen eines Bodens und/oder einer Seitenwand eines Grabens erstreckt, der/die von der Maskenanordnung 30 während der Implantation bedeckt war (siehe Schritt 24).
  • Beispielsweise kann gemäß der in 21 veranschaulichten Ausführungsform der Temperaturausheilschritt 28 so durchgeführt werden, dass sich das Barrierengebiet 105 lateral sogar über den Grabenboden hinaus erstreckt, wie in 21 in Bezug auf Schritt 28 veranschaulicht. Daher kann das erzeugte Barrierengebiet 105 lateral mit einem Graben überlappen, der von der Maskenanordnung 30 während der Implantation bedeckt war, d.h. mit einem Graben, der nicht der Implantation ausgesetzt war, während welcher die Implantationsgebiete 1059 erzeugt wurden. Das Barrierengebiet 105 kann sich über diesen Graben hinaus erstrecken, und geringfügig in das Mesagebiet, das von den benachbarten zwei Gräben gebildet wird, die aufgrund der Maskenabdeckung der Implantation nicht ausgesetzt wurden. Um eine solche gesteuerte Diffusion zu erzielen, wird beispielsweise entweder das gesamte thermische Prozessbudget nach der Implantation 24 entsprechend eingestellt, oder, wenn das thermische Budget durch andere Anforderungen eingeschränkt wird, wird das Graben-Layout modifiziert, um die Positionen des letzten freiliegenden Grabens mit dem benachbarten Graben auszurichten, so dass eine Diffusion als Ergebnis das Barrierengebiet 105 mit dem gewünschten Profil vorsieht.
  • Gemäß einer weiteren Ausführungsform, z.B. wie in 24 veranschaulicht, kann die laterale Diffusion der Implantationsgebiete 1059 von den tieferen Gräben blockiert werden; daher erstreckt sich das Barrierengebiet 105 „nur“, bis es die Seitenwand 164 der tieferen Gräben erreicht. Dann erreicht das Barrierengebiet 105 weder den Graben zwischen den tieferen Gräben, noch die Mesas 18, die zwischen den tieferen Gräben und dem Graben zwischen den tieferen Gräben gebildet sind; stattdessen weist in diesem Bereich das Barrierengebiet 105 die Durchgangspassage 1053 auf.
  • Mit Bezugnahme auf 22 werden einige weitere Beispiele und optionale Schritte des Verfahrens 2 präsentiert. Wie einleitend erläutert wurde, kann das Verfahren 2 zur Bildung einer oder mehrerer der Ausführungsformen der Leistungshalbleiter-Vorrichtung 1 verwendet werden, die oben in Bezug auf 1 bis 19 präsentiert wurden. Beispielsweise wird das Verfahren 2 derart durchgeführt, dass die Leistungshalbleiter-Vorrichtung 1 mit der Vielzahl von IGBT-Zellen 1-1 gebildet wird, wobei eine Sektion des vertikalen Schnitts davon schematisch und als Beispiel in 22 veranschaulicht ist. In einer Ausführungsform umfasst das Verfahren 2 somit das Bilden der Gräben 14, 15, 16 in mindestens einem Steuergraben 14, der die Steuerelektrode 141 aufweist, in mindestens einem Dummy-Graben 15, der die Dummy-Elektrode 151 aufweist, und in mindestens einem Source-Graben 16, der die Source-Elektrode 161 aufweist. Das Verfahren 2 kann ferner umfassen: Bilden, in dem Halbleiterkörper 10 und zwischen den Gräben 14, 15, 16, mindestens einer aktiven Mesa 18, die benachbart dem mindestens einen Steuergraben 14 angeordnet ist, wobei die Steuerelektrode 141 ausgelegt ist, ein Steuersignal zu empfangen und einen Laststrom in der aktiven Mesa 18 zu steuern; und mindestens eine inaktive Mesa 19, die benachbart dem mindestens einen Dummy-Graben 15 angeordnet ist.
  • Die veranschaulichte IGBT-Zelle 1-1 weist das oben erläuterte Kontaktschema „oDoSoSkGkSoSoD“ auf. In einer anderen Ausführungsform kann ein anderes Kontaktschema verwendet werden.
  • Nachdem das Barrierengebiet 105 erzeugt wurde, können beispielsweise die Gräben 14, 15, 16 mit einem jeweiligen Grabenisolater (siehe Bezugszahlen 142, 152, 162 in anderen Zeichnungen) und mit einer jeweiligen Grabenelektrode 141, 151, 161 versehen werden. Ferner kann innerhalb der Mesas 18 und 19 das Kanalgebiet 102 erzeugt werden, und, innerhalb der ersten Mesas 18, die Source-Gebiete 101, die mit dem ersten Lastanschluss 11 mittels der ersten Kontaktanschluss 113 elektrisch verbunden sind. Bevor die Gräben 14, 15, 16 mit den Grabenisolatoren 142, 152, 162 und den Grabenelektroden 141, 151, 161 versehen werden, ist es möglich, einen zusätzlichen Bearbeitungsschritt einer thermischen Opferoxidation durchzuführen, z.B. für den Zweck einer Grabeneckenabrundung, gemäß einer Ausführungsform.
  • In 22 zeigt die gestrichelte Linie 402 den Bereich an, wo das Maskenmaterial 302 während der Implantation vorlag, und die schraffierten Bereiche zeigen die Implantationsgebiete 1059 an, die während des Implantationsschritts 24 erzeugt werden. In einem Beispiel werden der Graben, der als der mindestens eine Steuergraben 14 bezeichnet wird, und der diesem benachbarte Graben 16 von der Maskenanordnung 30 bedeckt. Das Barrierengebiet 105 wird derart erzeugt, dass sich das Barrierengebiet 105 lateral erstreckt, bis es nahezu den Boden 165 und/oder die Seitenwand 164 des benachbarten Grabens 16 erreicht, der/die von der Maskenanordnung 30 während der Implantation 24 bedeckt war. Dieser benachbarte Graben kann als Source-Graben 16 bezeichnet werden. Wie in 22 nicht veranschaulicht (jedoch in 21), kann der Temperaturausheilschritt 28 derart durchgeführt werden, dass sich das Barrierengebiet 105 lateral sogar über den Grabenboden 165 hinaus in die mindestens eine aktive Mesa 18 erstreckt.
  • Gemäß der lateralen Struktur der Maskenanordnung 30 kann das Barrierengebiet 105 die Vielzahl von Durchgangspassagen 1053 aufweisen, die bereits im Vorstehenden erläutert wurden. Beispielsweise erstreckt sich das Barrierengebiet 105 in die aktive Mesa 18, ist jedoch von dem Steuergraben 14 durch das Drift-Gebiet 100 getrennt. In einer Ausführungsform werden die Durchgangspassagen 1053 mittels der Maskenanordnung 30 derart ausgebildet, dass mindestens einige der Steuergräben 14 von dem Barrierengebiet 105 durch das Drift-Gebiet 100 getrennt sind.
  • Allgemein ausgedrückt, kann das Erzeugen des Barrierengebiets 105 gemäß einer oder mehrerer der Maßgaben der Ausbildungsregel auftreten, die im Vorstehenden erläutert wurden. Die eine oder mehreren Maßgaben der Ausbildungsregel können durch entsprechendes laterales Strukturieren des Maskenmaterials 302 erfüllt werden, durch entsprechendes Bilden der Gräben 14, 15, 16 und/oder durch entsprechendes Durchführen des Implantationsschritts und/oder durch entsprechendes Durchführen des Temperaturausheilschritts.
  • Beispielsweise umfasst der vorgesehene Halbleiterkörper 10 das aktive Zellgebiet 1-2 mit dem Drift-Gebiet 100, und die Gräben 14, 15, 16 werden mindestens innerhalb des aktiven Zellgebiets 1-2 gebildet. Der vorgesehene Halbleiterkörper 10 kann ferner das Randabschlussgebiet 1-3 mit einem Wannengebiet 109 von dem zweiten Leitfähigkeitstyp umfassen, das sich entlang der vertikalen Richtung Z mindestens so tief wie das Barrierengebiet 105 erstreckt. Der vorgesehene Halbleiterkörper 10 kann ferner das Übergangsgebiet 1-5 umfassen, das zwischen dem aktiven Zellgebiet 1-2 und dem Randabschlussgebiet 1-3 angeordnet ist. Wie oben erläutert, kann das Übergangsgebiet 1-5 die Breite W entlang der lateralen Richtung von dem aktiven Zellgebiet 1-2 zu dem Randabschlussgebiet 1-3 von mindestens 1 µm aufweisen.
  • In einer Ausführungsform des Verfahrens 2 werden die Gräben oder Sektionen davon, die innerhalb des Übergangsgebiets 1-3 gebildet sind, von der Maskenanordnung 30 bedeckt. Mit anderen Worten, das Barrierengebiet 105 erstreckt sich nicht in das Übergangsgebiet 1-3 gemäß einer Ausführungsform. Beispielsweise wird das lateral strukturierte Barrierengebiet 105 exklusiv innerhalb des aktiven Zellgebiets 1-2 erzeugt.
  • Dies ist nur ein Beispiel, wie eine oder mehrere Maßgaben der Ausbildungsregel erfüllt werden können. Andere Beispiele, die eine oder mehrere alternative oder zusätzliche Maßgaben der Ausbildungsregel berücksichtigen, sind möglich.
  • Die Ausführungsform, die schematisch und als Beispiel in 23 veranschaulicht ist, basiert auf dem Verfahren, das als Beispiel in 21 veranschaulicht ist; daher bezeichnen dieselben Bezugszahlen dieselben Verfahrensschritte. Gemäß der in 23 veranschaulichten Variante wird Schritt 21, der Schritt des Vorsehens der Schutzschicht 300, derart durchgeführt, dass die Schutzschicht 300 eine vergleichsweise große Dicke aufweist, z.B. eine Dicke von ungefähr 100 nm. Beispielsweise wird die Schutzschicht 300 auf allen Gräben 14, 15, 16 vorgesehen. Die Schutzschicht 300 kann eine dicke Opferoxidation sein. In Schritt 211 wird ein Rückätz-Bearbeitungsschritt durchgeführt, um so mindestens teilweise die Schutzschicht 300 an den Flächensektionen 10-1 und an den Grabenböden 145, 155, 165 zu entfernen. Danach, in den Schritten 22 und 24, wird die Maskenanordnung 30 vorgesehen, und die Implantation wird durchgeführt, z.B. in einer Weise wie oben in Bezug auf 21 beschrieben. Die Implantation kann jedoch mit einer reduzierten Implantationsenergie, verglichen mit der Variante von 21, aufgrund des Rückätz-Bearbeitungsschritts 211 durchgeführt werden. Der Rückätzprozess kann ein anisotroper reaktiver lonenätz- (RIE-) Prozess sein. Ferner kann aufgrund der vergleichsweise dicken Schutzschicht 300, die weiterhin an den Grabenseitenwänden während der Implantation vorliegt, sichergestellt werden, dass keine Implantationsionen/Partikel die Seitenwände durchqueren. Beispielsweise kann auf diese Weise sichergestellt werden, dass das Barrierengebiet 105 von den Kanalgebieten 102 durch einen Teil des Drift-Gebiets 100 getrennt bleibt, z.B. gibt es keine p-Typ-Verbindung zwischen den Kanalgebieten 102 und dem Barrierengebiet 105. In einer Variante wird das Vorsehen der Maskenanordnung 30 in Schritt 22 durchgeführt, bevor der Rückätz-Bearbeitungsschritt 211 stattfindet. Nachdem die Maskenanordnung 30 vorgesehen wurde (d.h. wobei die vergleichsweise dicke Schutzschicht 300 weiterhin an den Flächensektionen 10-1 und den Grabenböden 145, 155, 165 vorliegt), wird beispielsweise der Rückätz-Bearbeitungsschritt 211 derart durchgeführt, dass die Schutzschicht 300 an den Flächensektionen 10-1 und den Grabenböden 145, 155, 165 in jenen Gebieten, die von der Maskenanordnung 30 freiliegen (nicht bedeckt sind), mindestens teilweise entfernt wird. Eine dickere Schutzschicht 300 unter dem Maskenmaterial 302 kann die Entfernung der Maskenanordnung 30 erleichtern. In einer Variante kann die Maskenanordnung 30 vor dem Schritt 24 zum Bereitstellen des Dotierungsmaterials (z.B. dem Implantationsschritt) entfernt werden, wenn die Dicke der Schutzschicht 300 ausreichend ist, um als Maske während des Schritts 24 zum Bereitstellen des Dotierungsmaterials für die Gräben zu wirken, die während des Rückätz-Bearbeitungsschritts 211 maskiert waren. Ungeachtet der Wahl der Sequenz, beispielsweise in Schritt 261, wird die Maskenanordnung 30 entfernt, und danach, in Schritt 262, werden die verbleibenden Abschnitte der Schutzschicht 300 entfernt. Dann kann der Temperaturausheilschritt 28 durchgeführt werden, und anschließend daran die Grabenbildungsschritte.
  • Mit Bezugnahme auf 25 kann, anstelle des Vorsehens der Schutzschicht 300, oder zusätzlich dazu, das Verfahren 2 in Schritt 212 das Bilden einer Opferplanarisierungsstruktur 309 innerhalb der und oben auf den Gräben 14, 15, 16 umfassen, wobei die Maskenanordnung 30 oben auf der Opferplanarisierungsstruktur 309 vorgesehen wird. Beispielsweise kann zur Bildung der Opferplanarisierungsstruktur 309 ein Material wie ein Oxid, z.B. SiO2, oder amorpher Kohlenstoff verwendet werden. Die Bildung der Opferplanarisierungsstruktur 309 kann derart durchgeführt werden, dass die unteren Abschnitte der Gräben 14, 15, 16 leer bleiben und nur die Grabenöffnungen geschlossen werden. Dies kann z.B. durch Maximieren einer Abscheidungsrate an oberen Grabenecken erzielt werden, so dass sich die Grabenöffnungen schließen. Beispielsweise wird die Abscheidung als hoch nicht-konformer und/oder Sichtlinienprozess durchgeführt. In einer Ausführungsform wird die Abscheidung des Materials zur Bildung der Opferplanarisierungsstruktur 309 in zwei Richtungen durchgeführt; dadurch können die veranschaulichten Spalte 3091 entstehen. Beispielsweise wird die Maskenanordnung 30 oben auf der Opferplanarisierungsstruktur 309 gebildet und danach strukturiert. Dann kann der freiliegende Abschnitt der Opferplanarisierungsstruktur 309 mindestens in dem oberen Abschnitt entfernt werden. Da die unteren Abschnitte der Gräben 14, 15, 16 leer geblieben sind, kann das Entfernen des Materials der Opferplanarisierungsstruktur 309 leicht implementiert werden. Danach kann die Implantation 24 durchgeführt werden, z.B. ohne davor einen weiteren Grabenseitenwandschutz vorzusehen, und danach können die Maskenanordnung 30 und die verbleibenden Abschnitte der Opferplanarisierungsstruktur 309 entfernt werden.
  • Mit nunmehriger erneuter Bezugnahme auf 21 kann in einer alternativen Ausführungsform, nachdem die Gräben 14, 15, 16 in Schritt 20 gebildet wurden, und gegebenenfalls eine Schutzschicht 300 mindestens an den Seitenwänden der Gräben vorgesehen wurde, Polysilicium oder eine dotierte Oxidquelle (z.B. mit Bor dotiertes SiO2 oder mit Aluminium dotiertes SiO2) oder eine andere Dotierungsmittelquelle von dem zweiten Leitfähigkeitstyp innerhalb der Gräben 14, 15, 16, z.B. auf den Grabenböden 145, 155, 165, abgeschieden werden. Beispielsweise kann das Abscheiden der Dotierungsmittelquelle (z.B. dotiertes Oxid) ein Spin-on-Verfahren oder ein CVD-Verfahren umfassen, z.B. ein superkonformes CVD-Verfahren. Die abgeschiedene Dotierungsmittelquelle kann dann strukturiert werden, z.B. durch Bearbeitungsschritte einer Lithografie und eines Ätzens (z.B. Nassätzen, Trockenätzen oder eine Kombination von Nass- und Trockenätzen). Beispielsweise wird dadurch die Dotierungsmittelquelle aus einem oder mehreren der Gräben 14, 15, 16 entfernt. Alternativ dazu kann eine entsprechende Maske vor oder während der Abscheidung der Dotierungsmittelquelle vorgesehen werden. Sobald die abgeschiedene Dotierungsmittelquelle nur innerhalb der ausgewählten Gräben 14, 15, 16 vorliegt (die als den freiliegenden Gräben entsprechend angesehen werden können, welche der Implantation während des Schritts 24 ausgesetzt werden), kann ein Diffusionsbearbeitungsschritt, z.B. ein heißer Ofenbearbeitungsschritt, durchgeführt werden, so dass die abgeschiedene Dotierungsmittelquelle aus den Gräben in den Halbleiterkörper 10 diffundiert, wodurch dotierte Gebiete gebildet werden, die sich letzlich vereinigen können, um so das Barrierengebiet 105 zu bilden. Danach kann die verbleibende Dotierungsmittelquelle (z.B. Polysilicium oder dotiertes Oxid) aus allen Gräben entfernt werden, und ein reguläres Grabenbildungsverfahren kann durchgeführt werden, um so z.B. die Steuergräben 14, die Source-Gräben 16 und die Dummy-Gräben 15 gemäß einer Ausführungsform zu bilden.
  • Gemäß einer oder mehreren hier beschriebenen Ausführungsformen wird ein IGBT mit einer Vielzahl von IGBT-Zellen präsentiert, die gemäß einer MPT-Struktur ausgelegt sind, wobei jede IGBT-Zelle einen Steuergraben zum Steuern des Laststroms in mindestens einer aktiven Mesa und mindestens einen Dummy-Graben mit einer Grabenelektrode, die auch mit dem Steueranschluss elektrisch verbunden ist und benachbart der mindestens einen inaktiven Mesa angeordnet ist, aufweist, wobei die aktive Mesa und der Boden des Dummy-Grabens durch ein lateral strukturiertes und elektrisch potentialfreies p-dotiertes Barrierengebiet miteinander verbunden sind. Aufgrund einer solchen Verbindung kann während des Schaltbetriebs des IGBT eine Spannungsschwankung an dem Steueranschluss gemäß einer Ausführungsform reduziert werden. Dies kann eine verbesserte dV/dt-Steuerung durch ein Gate-Signal gestatten, z.B. während des Schaltens des IGBT. Ferner kann in einer Ausführungsform eine laterale Strukturierung des p-Barrierengebiets ein Rückschnappen in den Transfer- und Ausgangscharakteristiken des IGBT vermeiden. Beispielsweise wird bei Strömen unter 10 % oder sogar unter 1 % des Nennstroms der Laststrom von den aktiven Mesas getragen, die nicht von dem p-Barrierengebiet bedeckt sind (z.B. wo ein Sperrdurchgang ist). Für größere Ströme ist ein oberer pn-Übergang, der durch einen Übergang zwischen dem Barrierengebiet und dem Drift-Gebiet über dem Barrierengebiet gebildet wird, in einem Vorwärts-Vorspannungsmodus in Bezug auf den Elektronenstrom, und alle aktiven Mesas innerhalb des aktiven Zellgebiets, egal ob sie von einem p-Barrierengebiet bedeckt sind oder nicht, tragen den Laststrom.
  • Im Obigen wurden Ausführungsformen erläutert, die zu Leistungshalbleiter-Vorrichtungen und entsprechenden Bearbeitungsverfahren gehören. Beispielsweise basieren diese Leistungshalbleiter-Vorrichtungen auf Silicium (Si). Demgemäß kann ein monokristallines Halbleitergebiet oder eine Halbleiterschicht, z.B. der Halbleiterkörper 10 und seine Gebiete/Zonen 100, 101, 102, 105, 107, 108, 109, ein monokristallines Si-Gebiet oder eine Si-Schicht sein. Mit anderen Worten, polykristallines oder amorphes Silicium kann verwendet werden.
  • Es jedoch klar, dass der Halbleiterkörper 10 und seine dotierten Gebiete/Zonen aus einem beliebigen Halbleitermaterial hergestellt werden können, das zur Herstellung einer Halbleitervorrichtung geeignet ist. Beispiele solcher Materialien umfassen, ohne darauf beschränkt zu sein, elementare Halbleitermaterialien, wie Silicium (Si) oder Germanium (Ge), Gruppe IV-Verbindungs-Halbleitermaterialien, wie Siliciumcarbid (SiC) oder Siliciumgermanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien, wie Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaPa), Aluminumgalliumnitrid (AIGaN), Aluminumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie Cadmiumtellurid (CdTe) und Quecksilbercadmiumtellurid (HgCdTe), um nur einige zu nennen. Die oben angegebenen Halbleitermaterialien werden auch als „Homoübergangs-Halbleitermaterialien“ bezeichnet. Bei der Kombination von zwei verschiedenen Halbleitermaterialien wird ein Heteroübergangs-Halbleitermaterial gebildet. Beispiele von Heteroübergangs-Halbleitermaterialien umfassen, ohne darauf beschränkt zu sein, Aluminumgalliumnitrid (AlGaN)-Aluminumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid (InGaN)-Aluminumgalliumindiumnitrid (AlGaInN), Indiumgalliumnitrid (InGaN)-Galliumnitrid (GaN), Aluminumgalliumnitrid (AlGaN)-Galliumnitrid (GaN), Indiumgalliumnitrid (InGaN)-Aluminumgalliumnitrid (AIGaN), Silicium-Siliciumcarbid (SixC1-x) und Silicium-SiGe-Heteroübergangs-Halbleitermaterialien. Für Leistungshalbleiter-Vorrichtungsanwendungen werden aktuell hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet.
  • Räumlich bezogene Ausdrücke, wie „unter“, unterhalb“, „unten“, „über“, „ober“ und dgl. werden der einfachen Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu erläutern. Diese Ausdrücke sollen verschiedene Orientierungen der jeweiligen Vorrichtung zusätzlich zu anderen Orientierungen als den in den Figuren dargestellten umfassen. Ferner werden Ausdrücke, wie „erste/r/s“, „zweite/r/s“ und dgl., auch verwendet, um verschiedene Elemente, Gebiete, Sektionen usw. zu beschreiben, und sollen auch nicht einschränkend sein. Ähnliche Ausdrücke beziehen sich in der gesamten Beschreibung auf ähnliche Elemente.
  • Wie hier verwendet, sind die Ausdrücke „haben“, „enthalten“, „aufweisen“, „umfassen“, „zeigen“ und dgl., Ausdrücke mit offenem Ende, die das Vorleigen angegebener Elemente oder Merkmale anzeigen, sie schließen jedoch zusätzliche Elemente oder Merkmale nicht aus.
  • Angesichts des obigen Bereichs von Variationen und Anwendungen ist es klar, dass die vorliegende Erfindung durch die vorhergehende Beschreibung nicht eingeschränkt wird, und auch von den beigeschlossenen Zeichnungen nicht eingeschränkt wird. Stattdessen wird die vorliegende Erfindung nur durch die folgenden Ansprüche und ihre rechtlichen Äquivalente eingeschränkt.

Claims (25)

  1. Verfahren (2) zur Bearbeitung einer Leistungshalbleiter-Vorrichtung (1), umfassend: - Vorsehen eines Halbleiterkörpers (10) mit einem Drift-Gebiet (100) von einem ersten Leitfähigkeitstyp; - Erzeugen (20) einer Vielzahl von Gräben (14, 15, 16), wobei sich die Gräben (14, 15, 16) in den Halbleiterkörper (10) entlang einer vertikalen Richtung (Z) erstrecken und einander benachbart entlang einer ersten lateralen Richtung (X) angeordnet sind; - Vorsehen (22) einer Maskenanordnung (30) auf dem Halbleiterkörper (10), wobei die Maskenanordnung (30) eine laterale Struktur (301) aufweist, gemäß der einige der Gräben (14, 15, 16) freigelegt sind und mindestens einer der Gräben (14, 15, 16) von der Maskenanordnung (30) bedeckt ist; - Aussetzen (24) des Halbleiterkörpers (10) und der Maskenanordnung (30) einem Schritt zum Bereitstellen eines Dotierungsmaterials, wodurch, unter Böden der freiliegenden Gräben (14, 15, 16), eine Vielzahl von Dotierungsgebieten (1059) von einem zweiten Leitfähigkeitstyp, der zu dem ersten Leitfähigkeitstyp komplementär ist, erzeugt wird; - Entfernen (26) der Maskenanordnung (30); - Aussetzen (28) des Halbleiterkörpers (10) einem Temperaturausheilschritt, wodurch bewirkt wird, dass sich die Vielzahl von Dotierungsgebieten (1059) parallel zu der ersten lateralen Richtung (X) derart erstreckt, dass ein Barrierengebiet (105) von dem zweiten Leitfähigkeitstyp benachbart den Böden der freiliegenden Gräben (14, 15, 16) überlappt und gebildet wird.
  2. Verfahren (2) nach Anspruch 1, wobei der Temperaturausheilschritt (28) derart durchgeführt wird, dass sich das Barrierengebiet (105) lateral erstreckt, mindestens bis es einen Boden und/oder eine Seitenwand eines Grabens erreicht, der von der Maskenanordnung (30) während des Schritts (24) zum Bereitstellen des Dotierungsmaterials bedeckt wurde.
  3. Verfahren (2) nach Anspruch 2, wobei der Temperaturausheilschritt (28) derart durchgeführt wird, dass sich das Barrierengebiet (105) lateral über den Grabenboden hinaus erstreckt.
  4. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei der Schritt (24) zum Bereitstellen des Dotierungsmaterials einen Implantationsbearbeitungsschritt umfasst.
  5. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei der Temperaturausheilschritt (28) derart durchgeführt wird, dass das Barrierengebiet (105) eine elektrisch aktivierte Dotierungsmittelkonzentration innerhalb des Bereichs von 1e14 cm-3 bis 4e17 cm-3 aufweist, wobei die elektrisch aktivierte Dotierungsmittelkonzentration innerhalb einer Ausdehnung entlang der vertikalen Richtung (Z) von mindestens 0,1 µm vorliegt.
  6. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei das Barrierengebiet (105) räumlich, sowohl in als auch entgegen der vertikalen Richtung (Z), von dem Drift-Gebiet 100 begrenzt wird.
  7. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei das Erzeugen der Gräben (14, 15, 16) derart durchgeführt wird, dass eine jeweilige Grabenbreite entlang der ersten lateralen Richtung (X) innerhalb des Bereichs von mindestens 95 % der Grabenbreite bleibt, die an einer Grabenöffnung des jeweiligen Grabens für mindestens die ersten 80 % der gesamten Ausdehnung des jeweiligen Grabens entlang der vertikalen Richtung (Z) vorliegt.
  8. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei jeder der erzeugten Gräben (14, 15, 16) Grabenseitenwände im Wesentlichen parallel zu der vertikalen Richtung (Z) aufweist, und wobei die Implantation (26) entlang der vertikalen Richtung (Z) durchgeführt wird.
  9. Verfahren (2) nach einem der vorhergehenden Ansprüche, ferner umfassend Vorsehen einer Schutzschicht (300) mindestens an Grabenseitenwänden, und wobei der Schritt (24) zum Bereitstellen des Dotierungsmaterials durchgeführt wird, während die Schutzschicht (300) an den Seitenwänden der freiliegenden Gräben vorliegt.
  10. Verfahren (2) nach Anspruch 9, wobei die Schutzschicht (300) an allen Gräben (14, 15, 16) gebildet wird, und wobei, entweder vor oder nach dem Vorsehen der Maskenanordnung (30), ein Rückätz-Bearbeitungsschritt derart durchgeführt wird, dass die Schutzschicht (300) an Flächensektionen (10-1) zwischen den Gräben (14, 15, 16) und an Grabenböden (145, 155, 165) mindestens teilweise entfernt wird, während die Schutzschicht (300) an den Grabenseitenwänden (144, 154, 164) aufrechterhalten wird.
  11. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei das Vorsehen (22) der Maskenanordnung (30) ein Durchführen eines lithografischen Bearbeitungsschritts umfasst.
  12. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei das Vorsehen (22) der Maskenanordnung (30) ein Verwenden einer Lochmaske umfasst.
  13. Verfahren (2) nach einem der vorhergehenden Ansprüche, ferner umfassend Bilden (212) einer Opferplanarisierungsstruktur (309) innerhalb der und oben auf den Gräben (14, 15, 16), wobei die Maskenanordnung (30) oben auf der Opferplanarisierungsstruktur (309) vorgesehen wird.
  14. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei die Gräben (14, 15, 16) gemäß einem ersten Layout gebildet werden, das einen ersten Teilungsabstand aufweist, und wobei die laterale Struktur (301) der Maskenanordnung (30) gemäß einem zweien Layout ausgelegt ist, wobei das zweite Layout einen zweiten Teilungsabstand oder eine Merkmalgröße aufweist, der/die mindestens zweimal so groß ist wie der erste Teilungsabstand.
  15. Verfahren (2) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (10) umfasst: ein aktives Zellgebiet (1-2) mit einem Drift-Gebiet (100), wobei die Gräben (14, 15, 16) mindestens innerhalb des aktiven Zellgebiets (1-2) gebildet werden; ein Randabschlussgebiet (1-3), umfassend ein Wannengebiet (109) von dem zweiten Leitfähigkeitstyp, das sich entlang der vertikalen Richtung (Z) mindestens so tief wie das Barrierengebiet (105) erstreckt; und ein Übergangsgebiet (1-5), das zwischen dem aktiven Zellgebiet (1-2) und dem Randabschlussgebiet (1-3) angeordnet ist, wobei das Übergangsgebiet (1-5) eine Breite (W) entlang einer lateralen Richtung (X, Y) von dem aktiven Zellgebiet (1-2) zu dem Randabschlussgebiet (1-3) von mindestens 1 µm aufweist; wobei - die Gräben oder Sektionen davon, die innerhalb des Übergangsgebiets gebildet sind, von der Maskenanordnung (30) bedeckt werden.
  16. Verfahren (2) nach einem der vorhergehenden Ansprüche, ferner umfassend: - Bilden der Gräben (14, 15, 16) in: - mindestens einem Steuergraben (14), der eine Steuerelektrode (141) aufweist; und - mindestens einem Dummy-Graben (15), der eine Dummy-Elektrode (151) aufweist; - Bilden, in dem Halbleiterkörper (10) und zwischen den Gräben (14, 15, 16) - mindestens einer aktiven Mesa (18), die benachbart dem mindestens einen Steuergraben (14) angeordnet ist, wobei die Steuerelektrode (141) ausgelegt ist, ein Steuersignal zu empfangen und einen Laststrom in der aktiven Mesa (18) zu steuern; und - mindestens einer inaktiven Mesa (19), die benachbart dem mindestens einen Dummy-Graben (15) angeordnet ist; wobei das Barrierengebiet (105) derart erzeugt wird, dass es lateral mit der mindestens einen inaktiven Mesa (19) überlappt.
  17. Verfahren (2) nach Anspruch 16, wobei der Graben, der als der mindestens eine Steuergraben (14) bezeichnet wird, und ein diesem benachbarter Graben (16) von der Maskenanordnung (30) bedeckt werden, und wobei sich das Barrierengebiet (105) lateral erstreckt, mindestens bis es einen Boden (165) und/oder eine Seitenwand (164) des benachbarten Grabens (16) erreicht, der von der Maskenanordnung (30) während des Schritts (24) zum Bereitstellen des Dotierungsmaterials bedeckt war.
  18. Verfahren (2) nach Anspruch 17, wobei der Temperaturausheilschritt (28) derart durchgeführt wird, dass sich das Barrierengebiet (105) lateral über den Grabenboden (165) hinaus in die mindestens eine aktive Mesa (18) erstreckt.
  19. Verfahren (2) nach Anspruch 18, wobei das Barrierengebiet (105) von dem Steuergraben (14) durch das Drift-Gebiet (100) getrennt wird.
  20. Verfahren (2) nach Anspruch 19, wobei der benachbarte Graben (16) mit einer größeren Gesamtausdehnung entlang der vertikalen Richtung (Z) verglichen mit dem Steuergraben (14) gebildet wird, wobei die laterale Ausdehnung des Barrierengebiets (105) während des Temperaturausheilschritts (28) von dem benachbarten Graben (16) blockiert wird.
  21. Verfahren (2) zur Bearbeitung einer Leistungshalbleiter-Vorrichtung (1), wobei die Leistungshalbleiter-Vorrichtung (1) einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12) umfasst, wobei die Leistungshalbleiter-Vorrichtung (1) ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung (Z) zwischen den Anschlüssen (11, 12) zu leiten, und ferner umfasst: ein aktives Zellgebiet (1-2) mit einem Drift-Gebiet (100) von einem ersten Leitfähigkeitstyp; ein Randabschlussgebiet (1-3) mit einem Wannengebiet (109) von einem zweiten Leitfähigkeitstyp; eine Vielzahl von IGBT-Zellen (1-1), die innerhalb des aktiven Zellgebiets (1-2) angeordnet sind, wobei jede der IGBT-Zellen (1-1) eine Vielzahl von Gräben umfasst, die sich in das Drift-Gebiet (100) entlang der vertikalen Richtung (Z) erstrecken, und die lateral eine Vielzahl von Mesas begrenzen, wobei die Vielzahl von Gräben umfasst: mindestens einen Steuergraben (14), der eine Steuerelektrode (141) aufweist; mindestens einen Dummy-Graben (15), der eine Dummy-Elektrode (151) aufweist, die mit der Steuergrabenelektrode (141) elektrisch gekoppelt ist; mindestens einen Source-Graben (16), der eine Source-Elektrode (161) aufweist, die mit dem ersten Lastanschluss (11) elektrisch gekoppelt ist, und wobei die Vielzahl von Mesas mindestens eine aktive Mesa (18), die zwischen dem mindestens einen Steuergraben (14) und dem mindestens einen Source-Graben (16) angeordnet ist; und mindestens eine inaktive Mesa (19), die benachbart dem mindestens einen Dummy-Graben (14) angeordnet ist, umfasst; wobei das Verfahren (2) umfasst: - Vorsehen (2200) eines elektrisch potentialfreien Barrierengebiets (105) von dem zweiten Leitfähigkeitstyp, wobei sich mindestens sowohl ein Boden (155) des Dummy-Grabens (15) als auch ein Boden (165) des Source-Grabens (16) mindestens teilweise in das elektrisch potentialfreie Barrierengebiet (105) erstrecken, und wobei ein Abschnitt des Drift-Gebiets (100), der in einer lateralen Richtung (X, Y) zwischen dem elektrisch potentialfreien Barrierengebiet (105) und dem Wannengebiet (109) angeordnet ist, eine laterale Ausdehnung von mindestens 1 µm in der lateralen Richtung aufweist.
  22. Leistungshalbleiter-Vorrichtung (1), umfassend einen ersten Lastanschluss (11) und einen zweiten Lastanschluss (12), wobei die Leistungshalbleiter-Vorrichtung (1) ausgelegt ist, einen Laststrom entlang einer vertikalen Richtung (Z) zwischen den Anschlüssen (11, 12) zu leiten, und umfassend: - ein Drift-Gebiet (100) von einem ersten Leitfähigkeitstyp; - eine Vielzahl von IGBT-Zellen (1-1), wobei jede der IGBT-Zellen (1-1) eine Vielzahl von Gräben (14, 15, 16) umfasst, die sich in das Drift-Gebiet (100) entlang der vertikalen Richtung (Z) erstrecken, und die lateral mindestens eine aktive Mesa (18) begrenzen, wobei die mindestens eine aktive Mesa (18) eine obere Sektion (100-1) des Drift-Gebiets (100) umfasst; - ein elektrisch potentialfreies Barrierengebiet (105) von einem zweiten Leitfähigkeitstyp, das räumlich, in und entgegen der vertikalen Richtung (Z), von dem Drift-Gebiet (100) begrenzt wird; wobei: - das Gesamtvolumen aller aktiven Mesas (18) in einen ersten Anteil und in einen zweiten Anteil geteilt wird, wobei der erste Anteil lateral nicht mit dem Barrierengebiet (105) überlappt, und der zweite Anteil lateral mit dem Barrierengebiet (105) überlappt; - der erste Anteil ausgelegt ist, den Laststrom mindestens innerhalb des Bereichs von 0 % bis 100 % des Nennlaststroms zu führen, für den die Leistungshalbleiter-Vorrichtung (1) ausgebildet ist; und - der zweite Anteil ausgelegt ist, den Laststrom zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet.
  23. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 22, wobei der zweite Anteil ausgelegt ist, den Laststrom nur zu führen, wenn er mindestens 0,5 % des Nennlaststroms überschreitet.
  24. Leistungshalbleiter-Vorrichtung (1) nach Anspruch 22 oder 23, wobei jede aktive Mesa (18) ausgelegt ist, einen Inversionskanal innerhalb der jeweiligen aktiven Mesa (18) zu induzieren, und wobei alle aktiven Mesas (18) mit derselben Inversionskanal-Schwellenspannung ausgelegt sind.
  25. Leistungshalbleiter-Vorrichtung (1) nach einem der vorhergehenden Ansprüche 22 bis 24, wobei, wenn der Laststrom 50 % des Nennlaststroms überschreitet, das Verhältnis zwischen einem ersten Laststromanteil, der von dem ersten Volumenanteil der aktiven Mesas (18) geleitet wird, und einem zweiten Laststromanteil, der von dem zweiten Volumenanteil der aktiven Mesas (18) geleitet wird, mindestens innerhalb von 10 % des Verhältnisses zwischen dem ersten Volumenanteil und dem zweiten Volumenanteil liegt.
DE102017124872.2A 2017-10-24 2017-10-24 Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit Active DE102017124872B4 (de)

Priority Applications (9)

Application Number Priority Date Filing Date Title
DE102017124872.2A DE102017124872B4 (de) 2017-10-24 2017-10-24 Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
CN201811229046.5A CN109698197A (zh) 2017-10-24 2018-10-22 用于产生具有dV/dt可控性的IGBT的方法
US16/167,926 US10615272B2 (en) 2017-10-24 2018-10-23 Method for producing IGBT with dV/dt controllability
KR1020180127097A KR102630901B1 (ko) 2017-10-24 2018-10-24 dV/dt 제어성을 갖는 IGBT의 제조 방법
JP2018199648A JP7319037B2 (ja) 2017-10-24 2018-10-24 dV/dt制御性を備えたIGBTを製造する方法
US16/837,337 US10854739B2 (en) 2017-10-24 2020-04-01 Method for producing IGBT with dV/dt controllability
US17/087,678 US11594621B2 (en) 2017-10-24 2020-11-03 Method of processing a power semiconductor device
US18/112,249 US12034066B2 (en) 2017-10-24 2023-02-21 Power semiconductor device having a barrier region
JP2023118018A JP2023156320A (ja) 2017-10-24 2023-07-20 dV/dt制御性を備えたIGBTを製造する方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017124872.2A DE102017124872B4 (de) 2017-10-24 2017-10-24 Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit

Publications (2)

Publication Number Publication Date
DE102017124872A1 true DE102017124872A1 (de) 2019-04-25
DE102017124872B4 DE102017124872B4 (de) 2021-02-18

Family

ID=65995921

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017124872.2A Active DE102017124872B4 (de) 2017-10-24 2017-10-24 Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit

Country Status (5)

Country Link
US (4) US10615272B2 (de)
JP (2) JP7319037B2 (de)
KR (1) KR102630901B1 (de)
CN (1) CN109698197A (de)
DE (1) DE102017124872B4 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6702423B2 (ja) 2016-08-12 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102017124872B4 (de) 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
US10847617B2 (en) 2017-12-14 2020-11-24 Fuji Electric Co., Ltd. Semiconductor device
US11106854B2 (en) * 2018-08-21 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Transition cells for advanced technology processes
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
US11450734B2 (en) * 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7171527B2 (ja) 2019-09-13 2022-11-15 株式会社 日立パワーデバイス 半導体装置および電力変換装置
JP7459976B2 (ja) 2021-01-25 2024-04-02 富士電機株式会社 半導体装置
JPWO2023063412A1 (de) * 2021-10-15 2023-04-20
WO2023139931A1 (ja) 2022-01-20 2023-07-27 富士電機株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160359026A1 (en) * 2015-06-03 2016-12-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20170018637A1 (en) * 2015-07-16 2017-01-19 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US20170263738A1 (en) * 2016-03-09 2017-09-14 Toyota Jidosha Kabushiki Kaisha Switching device

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7186609B2 (en) * 1999-12-30 2007-03-06 Siliconix Incorporated Method of fabricating trench junction barrier rectifier
US6657254B2 (en) * 2001-11-21 2003-12-02 General Semiconductor, Inc. Trench MOSFET device with improved on-resistance
US6784505B2 (en) * 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
US6913977B2 (en) 2003-09-08 2005-07-05 Siliconix Incorporated Triple-diffused trench MOSFET and method of fabricating the same
JP4723816B2 (ja) 2003-12-24 2011-07-13 株式会社豊田中央研究所 半導体装置
KR20070093150A (ko) 2004-01-10 2007-09-17 에이치브이브이아이 세미콘덕터즈, 인크. 전력 반도체 장치 및 그 방법
CN100444400C (zh) * 2004-01-10 2008-12-17 HVVi半导体股份有限公司 功率半导体器件及其方法
GB0403934D0 (en) * 2004-02-21 2004-03-24 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and the manufacture thereof
JP2005340626A (ja) 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP2008251620A (ja) * 2007-03-29 2008-10-16 Toyota Motor Corp 半導体装置とその製造方法
CN103022115B (zh) 2008-01-29 2015-09-02 富士电机株式会社 半导体装置
US7982253B2 (en) * 2008-08-01 2011-07-19 Infineon Technologies Austria Ag Semiconductor device with a dynamic gate-drain capacitance
JP5439763B2 (ja) 2008-08-14 2014-03-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Igbtの製造方法
US20100264488A1 (en) * 2009-04-15 2010-10-21 Force Mos Technology Co. Ltd. Low Qgd trench MOSFET integrated with schottky rectifier
US8049276B2 (en) * 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
CN102792448B (zh) 2010-03-09 2015-09-09 富士电机株式会社 半导体器件
JP5621703B2 (ja) 2011-04-26 2014-11-12 三菱電機株式会社 半導体装置
JP5969771B2 (ja) 2011-05-16 2016-08-17 ルネサスエレクトロニクス株式会社 Ie型トレンチゲートigbt
JP2012256628A (ja) 2011-06-07 2012-12-27 Renesas Electronics Corp Igbtおよびダイオード
US9117843B2 (en) * 2011-09-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Device with engineered epitaxial region and methods of making same
RU2571175C2 (ru) 2011-09-28 2015-12-20 Тойота Дзидося Кабусики Кайся Биполярный транзистор с изолированным затвором (igbt) и способ его изготовления
US8785278B2 (en) * 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
JP5895947B2 (ja) 2012-02-14 2016-03-30 トヨタ自動車株式会社 Igbtの製造方法
JP5979993B2 (ja) 2012-06-11 2016-08-31 ルネサスエレクトロニクス株式会社 狭アクティブセルie型トレンチゲートigbtの製造方法
US9117691B2 (en) * 2012-12-28 2015-08-25 Texas Instruments Incorporated Low cost transistors
US9024413B2 (en) * 2013-01-17 2015-05-05 Infineon Technologies Ag Semiconductor device with IGBT cell and desaturation channel structure
JP2014187190A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置の製造方法
US9391149B2 (en) 2013-06-19 2016-07-12 Infineon Technologies Austria Ag Semiconductor device with self-charging field electrodes
US9337827B2 (en) 2013-07-15 2016-05-10 Infineon Technologies Ag Electronic circuit with a reverse-conducting IGBT and gate driver circuit
GB201313126D0 (en) 2013-07-23 2013-09-04 Eco Semiconductors Ltd MOS-Bipolar Device
JP5987990B2 (ja) 2013-08-15 2016-09-07 富士電機株式会社 半導体装置
JP2015056643A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体装置の製造方法
US9105679B2 (en) 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
US9553179B2 (en) * 2014-01-31 2017-01-24 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier structure
JP6420175B2 (ja) 2014-05-22 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置
DE102014117242A1 (de) * 2014-11-25 2016-05-25 Infineon Technologies Dresden Gmbh Leistungstransistor mit Feldelektrode
US9793254B2 (en) * 2014-12-09 2017-10-17 Alpha And Omega Semiconductor Incorporated TVS structures for high surge and low capacitance
JP6063915B2 (ja) 2014-12-12 2017-01-18 株式会社豊田中央研究所 逆導通igbt
JP6053050B2 (ja) 2014-12-12 2016-12-27 株式会社豊田中央研究所 逆導通igbt
DE102014226161B4 (de) 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
KR101745776B1 (ko) 2015-05-12 2017-06-28 매그나칩 반도체 유한회사 전력용 반도체 소자
US9929260B2 (en) 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
DE102015210923B4 (de) 2015-06-15 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung
JP6728953B2 (ja) 2015-07-16 2020-07-22 富士電機株式会社 半導体装置及びその製造方法
US10056370B2 (en) 2015-07-16 2018-08-21 Fuji Electric Co., Ltd. Semiconductor device
DE102015117994B8 (de) * 2015-10-22 2018-08-23 Infineon Technologies Ag Leistungshalbleitertransistor mit einer vollständig verarmten Kanalregion
US9825025B2 (en) 2016-03-16 2017-11-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN106449753A (zh) * 2016-07-14 2017-02-22 中航(重庆)微电子有限公司 一种低导通电阻沟槽功率mos器件结构及其制备方法
WO2018237355A1 (en) 2017-06-22 2018-12-27 Maxpower Semiconductor, Inc. VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION
WO2019013286A1 (ja) 2017-07-14 2019-01-17 富士電機株式会社 半導体装置
DE102017124872B4 (de) * 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102017124871B4 (de) 2017-10-24 2021-06-17 Infineon Technologies Ag Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160359026A1 (en) * 2015-06-03 2016-12-08 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20170018637A1 (en) * 2015-07-16 2017-01-19 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US20170263738A1 (en) * 2016-03-09 2017-09-14 Toyota Jidosha Kabushiki Kaisha Switching device

Also Published As

Publication number Publication date
US12034066B2 (en) 2024-07-09
US10615272B2 (en) 2020-04-07
DE102017124872B4 (de) 2021-02-18
KR20190045867A (ko) 2019-05-03
US20190123185A1 (en) 2019-04-25
US20200235232A1 (en) 2020-07-23
JP2023156320A (ja) 2023-10-24
CN109698197A (zh) 2019-04-30
US20210050436A1 (en) 2021-02-18
US20230207673A1 (en) 2023-06-29
KR102630901B1 (ko) 2024-01-30
JP2019110288A (ja) 2019-07-04
JP7319037B2 (ja) 2023-08-01
US10854739B2 (en) 2020-12-01
US11594621B2 (en) 2023-02-28

Similar Documents

Publication Publication Date Title
DE102017124871B4 (de) Leistungshalbleiter-Vorrichtung und Verfahren zum Herstellen einer Leistungshalbleiter-Vorrichtung
DE102017124872B4 (de) Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102009047786B4 (de) Halbleiterbauelemente, Leistungshalbleiterbauelemente und Verfahren zum Ausbilden von Halbleiterbauelementen
DE69633310T2 (de) PIN-Diode mit isoliertem Gate.
DE102005008495B4 (de) Verfahren zur Herstellung eines Kanten-Begrenzungsbereichs für ein Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich, Verfahren zur Herstellung eines Halbleiter-Chips, umfassend dieses und entsprechender Halbleiter-Chip
DE102017107174B4 (de) IGBT mit dV/dt-Steuerbarkeit und Verfahren zum Verarbeiten eines IGBT
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE102018107568B4 (de) Leistungshalbleitertransistor, sowie Verfahren zur Verarbeitung eines Leistungshalbleitertransistors
DE102007029121B3 (de) Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
DE112006000522T5 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102012107326A1 (de) Ein Halbleiterbauelement und ein Verfahren zum Ausbilden eines Halbleiterbauelements
DE102017127856B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements und Leistungshalbleiterbauelement
EP1307923B1 (de) Hochvolt-diode und verfahren zu deren herstellung
DE102019125007A1 (de) RC-IGBT mit einem IGBT-Bereich und einem Diodenbereich
DE102018120433B4 (de) Leistungshalbleiterbauelement mit selbstjustiertem Source-Gebiet, sowie entsprechendes Verfahren
DE102014114897A1 (de) Verfahren zum Fertigen eines vertikalen Halbleiterbauelements und vertikales Halbleiterbauelement
DE102018100237B4 (de) Leistungshalbleiterbauelement mit dU/dt Steuerbarkeit und Verfahren zum Herstellen eines Leistungshalbleiterbauelements
DE102014203629A1 (de) Integrierte Silizium-auf-Isolator-Schaltkreise mit lokaler Oxidation von Silizium und Verfahren zu ihrer Herstellung
DE102020134850A1 (de) RC-IGBTVerfahren zum Herstellen eines RC-IGBT
DE102007005347A1 (de) Halbleitervorrichtung
DE102016104757B4 (de) Halbleitertransistor und Verfahren zum Bilden des Halbleitertransistors
DE102005040624A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE102018107417B4 (de) Nadelzellengraben-MOSFET und Verfahren zur Herstellung desselben
DE102014111219A1 (de) Randabschlussstruktur mit Grabenisolationsgebieten
DE102016117264A1 (de) Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102017012368

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative