CN109600928A - 电路板的制造方法以及应用于制造其的堆叠结构 - Google Patents

电路板的制造方法以及应用于制造其的堆叠结构 Download PDF

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Abstract

本发明公开了一种电路板的制造方法以及应用于制造其的堆叠结构，电路板的制造方法包含：在转印层上形成多个凹陷结构；在转印层上形成介电层，以形成堆叠结构，其中介电层至少与凹陷结构互嵌；在基板上压合堆叠结构，使得介电层接触基板；图案化介电层，且前述的图案化介电层包含隔着转印层对堆叠结构进行曝光工艺；以及于曝光工艺完成之后移除转印层。借此，本发明通过转印层的突起结构控制凹陷结构的粗糙面积比，因而可增加导电线路与介电层之间的接触面积进而提高导电线路与介电层之间的结合力以微缩其线宽，并避免导电线路与介电层分离而于后续的工艺中使得电路板产生起泡的问题。

Description

电路板的制造方法以及应用于制造其的堆叠结构
技术领域
本发明是关于一种电路板，特别是关于一种应用转印层的电路板。
背景技术
线路板是目前手机、电脑以及数码相机等电子装置(electronic device)及/或电视、洗衣机以及冰箱等家电用品所需要的零件。详细而言，线路板能承载以及供晶片(chip)、被动元件(passive component)、主动元件(active component)以及微机电***元件(Microelectromechanical Systems，MEMS)等多种电子元件(electronic component)装设于其上。如此，电流可以经由线路板而传输至前述的电子元件，进而运作电子装置及/或家电用品。
发明内容
本发明的目的在于提供一种可增加导电线路与介电层之间的接触面积进而提高导电线路与介电层之间的结合力以微缩其线宽，并避免导电线路与介电层分离而于后续的工艺中使得电路板产生起泡问题的电路板的制造方法。
依据本发明的一实施方式，一种电路板的制造方法，包含在转印层上形成多个凹陷结构；在转印层上形成介电层，以形成堆叠结构，其中介电层至少与凹陷结构互嵌；在基板上压合堆叠结构，使得堆叠结构的介电层接触基板；图案化介电层，且前述的图案化介电层包含隔着转印层对堆叠结构进行曝光工艺；以及在曝光工艺完成之后移除转印层。
在本发明的一或多个实施方式中，前述的形成多个凹陷结构于转印层上包含：形成薄膜结构于基材上以形成转印层；以及利用转印工艺将图案形成于薄膜结构上以形成多个凹陷结构。
在本发明的一个或多个实施方式中，电路板的制造方法还包含：在转印层的薄膜结构上形成图案之后，固化薄膜结构。
在本发明的一个或多个实施方式中，前述的形成介电层在转印层上是使得多个凹陷结构转印形成多个突起结构于介电层靠近转印层的一侧。
在本发明的一个或多个实施方式中，电路板的制造方法还包含：于压合堆叠结构于基板上之前，在基板上形成第一线路层。压合堆叠结构于基板是使得第一线路层嵌入于堆叠结构的介电层。
在本发明的一个或多个实施方式中，前述的图案化介电层包含：在移除转印层之前，曝光工艺使得堆叠结构的介电层上形成曝光区以及非曝光区。在移除转印层之后，对经曝光的介电层进行显影工艺。
在本发明的一个或多个实施方式中，电路板的制造方法还包含：在经图案化的介电层上形成第二线路层。第二线路层至少与介电层的曝光区互嵌。
在本发明的一个或多个实施方式中，前述的介电层的折射率与转印层具的折射率实质上相同。
在本发明的一个或多个实施方式中，前述的形成多个凹陷结构于转印层上是以多维排列的方式形成多个凹陷结构于转印层上。
依据本发明的另一实施方式，一种堆叠结构应用于制造电路板。堆叠结构包含转印层以及介电层。转印层包含基材以及薄膜结构。薄膜结构设置于基材上，且具有多个多维排列的凹陷结构。介电层设置于转印层上，且至少位于薄膜结构的多个凹陷结构中，使得介电层至少与薄膜结构上的多个凹陷结构互崁。
综上所述，本发明由于介电层的突起结构通过转印工艺而与转印层的凹陷结构互补，因此突起结构具有与凹陷结构实质上相同的粗糙面积比(Roughness Surface AreaRatio,RSAR)。因此，通过转印层的突起结构控制凹陷结构的粗糙面积比，因而可增加导电线路与介电层之间的接触面积进而提高导电线路与介电层之间的结合力以微缩其线宽，并避免导电线路与介电层分离而于后续的工艺中使得电路板产生起泡(Blister)的问题。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，现结合附图说明如下：
图1至图12分别绘示依据本发明一实施方式的电路板于不同中间制造阶段下的剖视图。
图13至图14分别绘示依据本发明另一实施方式的电路板于不同中间制造阶段下的剖视图。
具体实施方式
以下的说明将提供许多不同的实施方式或实施例来实施本发明的主题。元件或排列的具体范例将在以下讨论以简化本发明。当然，这些描述仅为部分范例且本发明并不以此为限。例如，将第一特征形成在第二特征上或上方，此一叙述不但包含第一特征与第二特征直接接触的实施方式，也包含其他特征形成在第一特征与第二特征之间，且在此情形下第一特征与第二特征不会直接接触的实施方式。此外，本发明可能会在不同的范例中重复标号或文字。重复的目的是为了简化及明确叙述，而非界定所讨论的不同实施方式及配置间的关系。
此外，空间相对用语如“下面”、“下方”、“低于”、“上面”、“上方”及其他类似的用语，在此是为了方便描述图中的一个元件或特征与另一个元件或特征的关系。空间相对用语除了涵盖图中所描绘的方位外，该用语更涵盖装置在使用或操作时的其他方位。也就是说，当该装置的方位与附图不同(旋转90度或在其他方位)时，在本文中所使用的空间相对用语同样可相应地进行解释。
请参照图1至图12。图1至图12分别绘示依据本发明一实施方式的电路板1(标示于图12中)于不同中间制造阶段下的剖视图。
如图1所示，提供基材120。接着，薄膜结构122形成于基材120上，以形成转印层12。亦即，本实施方式的转印层12包含基材120以及薄膜结构122，并应用于制造电路板1。在本实施方式中，形成薄膜结构122于基材120上的方法可包含涂布工艺、沉积工艺或其他任何适合的工艺。举例而言，沉积工艺可包含旋转涂布(spin coating)工艺、槽缝式涂布(slotcoating)工艺、凹版涂布(Gravure coating)工艺、滚轮涂布(Comma Coating)工艺、物理气相沉积(Physical vapor deposition,PVD)工艺或其他任何适合的工艺。在本实施方式中，基材120的材质包含聚乙烯对苯二甲酸酯(Polyethylene terephthalate,PET)，但本发明不以此材料为限。
在本实施方式中，薄膜结构122绘示为单层结构。然而，在其他实施方式中，薄膜结构122可为多层结构。本发明的薄膜结构122的材质包含环氧树脂(expoxy)、聚甲基丙烯酸甲酯树脂(Arcylic resin)或环烯烃(Cyclic-Olefin)，且其厚度实质上小于5微米(μm)，但本发明不以此材料以及厚度范围为限。本实施方式的薄膜结构122的折射率与基材120的折射率之间具有下述关系：
1≥nPET/nA≥0.995；
其中nPET定义为基材120的折射率，而nA定义为薄膜结构122的折射率。然而，本发明的基材120的折射率与薄膜结构122的折射率不以前述关系为限，其他任何适合的关系皆能应用在本在本发明。
如图2所示，于形成转印层12之后，形成多个凹陷结构1220于转印层12的薄膜结构122上。具体来说，本实施方式利用转印工艺P1将图案P形成于薄膜结构122上以形成多个凹陷结构1220。举例而言，本实施方式的转印工艺P1是先制作具有图案P的微结构于母板(未绘示)上，进而将位于母板上图案P转印于薄膜结构122上以形成与母板的微结构互补的凹陷结构1220。
本实施例的凹陷结构1220是以多维排列的形式均匀地具重复规律性地形成于转印层12的薄膜结构122上。前述多维排列的形式是指凹陷结构1220具有交错配置的底部位1222以及顶部位1224。凹陷结构1220的顶部位1224相对于基材120具有第一高度H1，而第一高度H1实质上小于5微米。凹陷结构1220的顶部位1224相对于底部位1222具有第二高度H2，而第二高度H2与第一高度H1的比值实质上介于0.05与0.5之间。相邻的凹陷结构1220的顶部位1224之间具有第一距离D1以及第二距离D2。在本实施方式中，第一距离D1实质上相同于第二距离D2。在其他实施方式中，第一距离D1可不同于第二距离D2，而形成疏密分布的凹陷结构1220。
进一步而言，两个相邻的凹陷结构1220中的一个的两个内壁1226相夹而具有第一角度A1，而另一者的两内壁1226相夹而具有第二角度A2。在本实施方式中，第一角度A1实质上相同于第二角度A2，且实质上介于45°与135°之间。在其他实施方式中，第一角度A1可不同于第二角度A2。在一些实施方式中，凹陷结构1220的粗糙面积比(Roughness SurfaceArea Ratio,RSAR)实质上介于1.1与2.6之间。
如图3所示，在形成图案P于转印层12的薄膜结构122上之后，利用固化工艺P2以固化薄膜结构122。在一些实施方式中，固化工艺P2可包含热固化工艺或光固化工艺。
如图4所示，在固化薄膜结构122之后，介电层14形成于转印层12的薄膜结构122上以共同形成堆叠结构10。亦即，堆叠结构10包含转印层12以及介电层14。进一步而言，形成介电层14于转印层12上是使得位于转印层12的凹陷结构1220转印形成多个互补的突起结构140于介电层14靠近转印层12的一侧。突起结构140均匀地分布于介电层14上，于剖面上具有直线轮廓(如图4中两个侧壁148所示)，且至少位于薄膜结构122的多个凹陷结构1220中，使得介电层14经由突起结构140而至少与转印层12上的凹陷结构1220互嵌。
在本实施方式中，形成介电层14于转印层12上的方法可包含涂布工艺，而介电层14的材质为感光型介层材料(Photoimagible Dielectric,PID)，但本发明不以前述工艺以及材料为限。在一些实施方式中，介电层14的折射率与转印层12的薄膜结构122的折射率之间具有下述关系：
1≥nA/nPID≥0.998；
其中nPID定义为介电层14的折射率，而nA定义为薄膜结构122的折射率。在本实施方式中，介电层14的折射率与转印层12的折射率实质上相同。然而，本发明的介电层14的折射率与薄膜结构122的折射率不以前述关系为限，其他任何适合的关系皆能应用在本在本发明。
由于介电层14的突起结构140与转印层12的凹陷结构1220互补，因此突起结构140具有与母板以及凹陷结构1220实质上相同的粗糙面积比，并与母板具有相同的表面轮廓。在一些实施方式中，介电层14的突起结构140的粗糙面积比实质上介于1.1与2.6之间。详细而言，若在介电层14相对于基板16的表面的粗糙面积比大于2.6的情况下，后续工艺所欲形成的细线路不易形成于前述的表面上。相对地，若在介电层14相对于基板16的表面的粗糙面积比小于1.1的情况下，前述的表面无法提供足够的接触面积以提供介电层14与后续工艺所欲形成的线路之间的结合力，因而于后续的工艺中介电层14与前述的线路分离，而造成电路板1发生起泡(Blister)问题。
因此，本实施方式可通过转印的方式于介电层14上形成与转印层12的凹陷结构1220互补的突起结构140，以控制凹陷结构1220的粗糙面积比。通过母板以及转印层12的凹陷结构1220，本实施方式的突起结构140的粗糙面积比可被控制于约1.1至约2.6的范围内，以提高后续工艺所欲形成的细线路与介电层14的结合力，且避免于后续的烘烤工艺对电路板1所造成的起泡问题。
如图5所示，提供基板16。本实施方式的基板16具有相对的第一表面160以及第二表面162，且可为陶瓷板、金属板、有机板或其他任何适合的结构。接着，分别于基板16的第一表面160以及第二表面162上形成第一线路层18。接着，在形成堆叠结构10之后，分别于基板16的第一表面160以及第二表面162上压合堆叠结构10，使得堆叠结构10的介电层14接触基板16的第一表面160以及第二表面162，并使得第一线路层18分别嵌入于堆叠结构10的介电层14。在本实施方式中，将堆叠结构10压合于基板16的方法包含真空压膜工艺，但本发明不以此工艺为限。此外，本实施方式的真空压膜工艺所使用的机台可包含批次式单段压膜机或批次式多段真空压膜机。
如图6所示，在压合堆叠结构10于基板16上之后，图案化介电层14。进一步而言，本实施方式是隔着转印层12对堆叠结构10进行曝光工艺P3，以于堆叠结构10的介电层14’上形成曝光区142以及非曝光区144。举例而言，本实施方式的曝光工艺P3所使用的机台可包含直接成像(Imaging System,DI)机台、激光直接成像(Laser Direct Imaging,LDI)机台、步进式(Stepper)机台、接触式曝光(Contact)机台或其他任何适合的机台。由在本实施方式的介电层14的折射率与转印层12的折射率实质上相同而相互匹配，因此于进行曝光工艺P3的过程中，转印层12不会对介电层14的图案化造成曝光上的影响，因而可于介电层14’上形成设计上的曝光区142以及非曝光区144。
如图7所示，在对堆叠结构10进行曝光工艺P3之后，转印层12被移除以暴露出经曝光的介电层14’。亦即，于经曝光的介电层14’上，与转印层12的凹陷结构1220互补的突起结构140被暴露出。借此，本实施方式不须通过额外的蚀刻工艺以于经曝光的介电层14’相对基板16的表面上形成不均匀的粗造结构，因而可省略相关的蚀刻工艺(例如，湿蚀刻工艺)，进而简化制造流程并降低制造成本。
如图8所示，在移除转印层12之后，对经曝光的介电层14’进行显影工艺P4，以形成经图案化的介电层14”。进一步而言，本实施方式通过显影工艺P4移除经曝光的介电层14’中的非曝光区144并保留曝光区142，以形成导通孔146以及经图案化的介电层14”。第一线路层18经由导通孔146而被暴露出。接着，在显影工艺P4完成之后，利用固化工艺以固化经图案化的介电层14”。在一些实施方式中，本实施方式的固化工艺可包含热固化工艺、光固化工艺、上述工艺的组合或其他任何适合的工艺。
如图9所示，在形成经图案化的介电层14”之后，第二线路层19形成于经图案化的介电层14”上，且形成于导通孔146中并接触第一线路层18。第二线路层19至少与介电层14’的曝光区142上的突起结构140互嵌。在本实施方式中，形成第二线路层19于经图案化的介电层14”上的方法包含电镀工艺，但本发明不以此工艺为限。在本实施方式中，第二线路层19的材质包含铜(Cu)。在一些实施方式中，第二线路层19的材质可为铝(Al)，但本发明不以此材料为限，其他任何适合的材料皆可应用于本发明。
由在本实施方式的突起结构140的粗糙面积比被控制而实质上介于1.1与2.6之间，因而可增加第二线路层19与经图案化的介电层14”之间的接触面积，进而提高第二线路层19与经图案化的介电层14”之间的结合力，以降低第二线路层19与经图案化的介电层14”之间因结合力不足而导致相互分离的机会。
如图10所示，在形成第二线路层19之后，光阻层17形成于第二线路层19上。本实施方式的光阻层17至少对应第一线路层18设置，且具有多个开口170，以暴露出部分的第二线路层19。光阻层17可保护第二线路层19被光阻层17所覆盖的部位。接着，通过蚀刻工艺P5蚀刻第二线路层19被光阻层17的开口170所暴露的部位。
如图11所示，于蚀刻工艺P5进行完成之后，第二线路层19被图案化以形成第一导电线路190以及第二导电线路192。
如图12所示，形成第一导电线路190以及第二导电线路192之后，移除光阻层17，进而完成本实施方式的电路板1。详细而言，第一导电线路190至少位于导通孔146中，且连接于第一线路层18。第二导电线路192位于介电层14’的曝光区142上，且电性隔离于第一导电线路190。由在本实施方式的突起结构140的粗糙面积比被控制，因可而增加第二导电线路192与经图案化的介电层14”之间的接触面积，进而提高第二导电线路192与经图案化的介电层14”之间的结合力以微缩其线宽，并避免第二导电线路192与经图案化的介电层14”分离而于后续的工艺中使得电路板1产生起泡的问题。举例来说，本实施方式于后续的工艺中所形成的第二导电线路192的线宽可小于30微米。
此外，在本实施方式中，位于经图案化的介电层14”上的突起结构140是暴露于第一导电线路190与第二导电线路192之间，因此于后续的工艺中可接触其他的结构，进而也可提高经图案化的介电层14”与其他后续所形成的结构之间的结合力，以降低结构之间相互分离而导致电路板1产生缺陷的机会。
请参照图13。图13绘示依据本发明另一实施方式的堆叠结构20的剖视图。如图13所示，本实施方式的堆叠结构20包含转印层22以及介电层24。堆叠结构20的转印层22进一步包含基材120以及薄膜结构222。这些元件的结构、功能以及各元件之间的连接关系皆与图1至图4所示的堆叠结构10大致相同，因此可参照前述相关说明，在此不再赘述。在此要说明的是，本实施方式与图1至图4所示的实施方式的差异之处，在在本实施方式的转印层22的凹陷结构2220的内壁2226具有朝基材120凹陷的弯曲轮廓，而不具有如图2的剖视图中内壁1226所示的直线轮廓。
本实施例的凹陷结构2220是以多维排列的形式均匀地具重复规律性地形成于转印层22的薄膜结构222上。前述多维排列的形式系指凹陷结构2220具有交错配置的底部位2222以及顶部位2224。凹陷结构2220的顶部位2224相对于基材120具有第一高度H3，而第一高度H3实质上小于5微米(μm)。凹陷结构2220的顶部位2224相对于底部位2222具有第二高度H4，而第二高度H4与第一高度H3的比值实质上介于0.05与0.5之间。相邻的凹陷结构2220的顶部位2224之间具有第一距离D3以及第二距离D4。在本实施方式中，第一距离D3实质上相同于第二距离D4。在其他实施方式中，第一距离D3可不同于第二距离D4，而形成疏密分布的凹陷结构2220。在一些实施方式中，凹陷结构2220的粗糙面积比(Roughness SurfaceArea Ratio,RSAR)实质上介于1.1与2.6之间。
由于介电层24的突起结构240与转印层22的凹陷结构2220互补，因此突起结构240具有与母板以及凹陷结构2220实质上相同的粗糙面积比，并与母板具有相同的表面轮廓。在一些实施方式中，介电层24的突起结构240的粗糙面积比实质上介于1.1与2.6之间。详细而言，若在介电层24相对于基板16的表面的粗糙面积比大于2.6的情况下，后续工艺所欲形成的细线路不易形成于前述的表面上。相对地，若在介电层24相对于基板16的表面的粗糙面积比小于1.1的情况下，前述的表面无法提供足够的接触面积以提高介电层24与后续工艺所欲形成的线路之间的结合力，因而于后续的工艺中介电层24与前述的线路分离，而造成电路板2发生起泡问题。
因此，本实施方式可通过转印的方式于介电层24上形成与转印层22的凹陷结构2220(见图13)互补的突起结构240，以通过转印层22的凹陷结构2220控制突起结构240的粗糙面积比。借此，由于转印层22的凹陷结构2220，本实施方式的突起结构240的粗糙面积比可被控制于约1.1至约2.6的范围内，以提高后续工艺所欲形成的细线路与介电层24的结合，且避免于后续的烘烤工艺对电路板2所造成的起泡(Blister)问题。
此外，应注意的是，在本实施方式中介于图13至图14中不同中间制造阶段下的工艺步骤实质上相同于图5至图11所示的工艺步骤，因此，相关的描述可参考前述段落，于此处不再赘述。
请参照图14。图14绘示依据本发明另一实施方式的电路板2的剖视图。如图14所示，本实施方式的电路板2包含基板16、第一线路层18、经图案化的介电层24”、第一导电线路190以及第二导电线路192。这些元件的结构、功能以及各元件之间的连接关系皆与图1至图12所示的电路板1大致相同，因此可参照前述相关说明，在此不再赘述。在此要说明的是，本实施方式与图1至图12所示的实施方式的差异的处，在在本实施方式中，位于介电层24上的突起结构240具有远离基板16突出的弯曲轮廓，而不具有如图12的剖视图中突起结构240所示的直线轮廓。因此，本实施方式以突起结构240取代如图10所示的突起结构140。
由在本实施方式的突起结构240的粗糙面积比被控制，因可而增加第二导电线路192与介电层24之间的接触面积，进而提高第二导电线路192与介电层24之间的结合力以微缩其线宽，并避免后续的工艺对电路板1造成起泡(Blister)的问题。举例来说，本实施方式于后续的工艺中所形成的第二导电线路192的线宽可小于30微米。
前述多个实施方式的特征可使本技术领域中的技术人员更佳地理解本发明的各个方面。本技术领域中的技术人员应可了解，为了达到相同的目的及/或本发明的实施方式的相同优点，其可利用本发明为基础，进一步设计或修饰其他工艺及结构。在本技术领域中的技术人员也应了解，这样的均等结构并未背离本发明的精神及范围，而在不背离本发明的精神及范围下，本技术领域中的技术人员可在此进行各种改变、替换及修正。

Claims (10)

1.一种电路板的制造方法，其特征在于，包含：
在转印层上形成多个凹陷结构；
在所述转印层上形成介电层，以形成堆叠结构，其中所述介电层至少与所述些凹陷结构互嵌；
在基板上压合所述堆叠结构，使得所述介电层接触所述基板；以及
图案化所述介电层，且所述图案化所述介电层包含：
隔着所述转印层对所述堆叠结构进行曝光工艺；
在所述曝光工艺完成之后移除所述转印层。
2.如权利要求1所述的电路板的制造方法，其特征在于，所述在所述转印层上形成所述多个凹陷结构包含：
在基材上形成薄膜结构以形成所述转印层；以及
利用转印工艺将图案形成于所述薄膜结构上以形成所述多个凹陷结构。
3.如权利要求2所述的电路板的制造方法，其特征在于，还包含：
在所述形成所述图案于所述薄膜结构上之后，利用固化工艺固化所述薄膜结构。
4.如权利要求1所述的电路板的制造方法，其特征在于，所述在所述转印层上形成所述介电层是使得所述多个凹陷结构转印形成多个突起结构于所述介电层靠近所述转印层的一侧。
5.如权利要求1所述的电路板的制造方法，其特征在于，还包含：
在所述压合所述堆叠结构于所述基板上之前，在所述基板上形成第一线路层，其中所述压合所述堆叠结构于所述基板是使得所述第一线路层嵌入于所述介电层。
6.如权利要求1所述的电路板的制造方法，其特征在于，所述图案化所述介电层包含：
在所述移除所述转印层之前，所述曝光工艺使得所述介电层上形成曝光区以及非曝光区；以及
在所述移除所述转印层之后，对经曝光的所述介电层进行显影工艺。
7.如权利要求6所述的电路板的制造方法，其特征在于，还包含：
在经图案化的所述介电层上形成第二线路层，其中所述第二线路层至少与所述介电层的所述曝光区互嵌。
8.如权利要求1所述的电路板的制造方法，其特征在于，所述介电层的折射率与所述转印层具的折射率实质上相同。
9.如权利要求1所述的电路板的制造方法，其特征在于，所述形成所述多个凹陷结构于所述转印层上是以多维排列的方式形成所述多个凹陷结构于所述转印层上。
10.一种堆叠结构，应用于制造电路板，其特征在于，所述堆叠结构包含转印层，包含：
基材；以及
薄膜结构，设置于所述基材上，且具有多个多维排列的凹陷结构；以及
介电层，设置于转印层上，且至少位于所述薄膜结构的所述多个凹陷结构中，使得所述介电层至少与所述多个凹陷结构互崁。
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