CN109599140B - 用于存储设备的状态相关的感测电路和预充电操作 - Google Patents

Abstract

本发明题为“用于存储设备的状态相关的感测电路和预充电操作”。本发明公开了一种电路，所述电路包括被配置为连接到所选择的位线的所选择的感测电路，以及被配置为在感测操作期间连接到未选择的位线的未选择的感测电路。所选择的感测电路和未选择的感测电路被配置为在所述感测操作期间执行状态相关的预充电操作。具体地讲，所选择的感测电路可以启用相应的预充电电路路径，所述预充电电路路径向所选择的感测电路中的相应感测节点供应预充电供电电压。另外，未选择的感测电路可以禁用相应的预充电电路路径，以防止将所述预充电供电电压供应给未选择的感测电路中的相应感测节点。感测电路控制器可以控制锁存器以控制所述预充电电路路径的启用和禁用。

Description

用于存储设备的状态相关的感测电路和预充电操作

技术领域

本专利申请整体涉及存储器设备。更具体地，本专利申请涉及执行状态相关的预充电操作和阈值电压跟踪过程的装置、设备、***、电路和方法。

背景技术

在存储设备中，感测放大器包括在存储器管芯上以感测流过位线的电流，以便确定存储器单元正在存储的数据的数据值，或者以便验证数据是否已被正确地编程到存储器单元中。在感测操作期间，选择块的一些位线而未选择其他位线。选择还是未选择给定位线可取决于感测控制器是否希望知道流过该位线的电流。

感测放大器可包括感测节点，该感测节点生成处于与在感测节点处累积的电荷对应的电平的感测电压。感测操作包括放电时段，在该放电时段期间累积的电荷可根据流过相关联的位线的电流而放电。继而，在指示电流流过位线的一定量的时间之后，感测电压可能下降到放电电平。在放电时段之前，感测放大器可执行预充电操作，在此期间，感测节点生成处于预充电电平的感测电压。对于连接到未选择的位线的感测放大器，可能不需要生成处于预充电电平的感测电压。因此，连接到执行预充电操作的未选择的位线的感测放大器可能不必要地消耗功率。因此，可能需要配置感测电路以使得连接到未选择的位线的感测放大器不执行预充电操作的方式。

发明内容

以介绍的方式，以下实施方案涉及用于执行状态相关的预充电操作和阈值电压跟踪过程的装置、设备、***、电路和方法。在第一实施方案中，电路包括耦合到位线的感测电路，以及锁存电路。感测电路包括预充电电路路径，该预充电电路路径被配置为在感测操作期间利用处于预充电电平的电压对感测节点预充电。锁存电路被配置为响应于位线包括所选择的位线而启用预充电电路路径，以利用处于预充电电平的电压对感测节点预充电，并且响应于位线包括未选择的位线而禁用预充电电路路径，以便防止预充电电路路径利用处于预充电电平的电压对感测节点预充电。

在一些实施方案中，根据权利要求1所述的电路，感测电路包括放电电路路径，该放电电路路径被配置为在感测期间，在预充电电路路径利用处于预充电电平的电压对感测节点预充电之前释放在感测节点上累积的电荷。

在一些实施方案中，形成预充电电路路径以对感测节点预充电的晶体管是形成放电路径以释放在感测节点上累积的电荷的相同晶体管。

在一些实施方案中，晶体管被配置为交替地连接到电压源和接地参考，其中晶体管被配置为连接到电压源以在形成预充电电路路径时接收供电电压，并且被配置为在形成放电电路路径时连接到接地参考。

在一些实施方案中，通信总线连接感测电路和锁存电路。锁存电路被配置为将通信总线的电压下拉到相关联的低电压电平以禁用预充电电路路径。

在一些实施方案中，锁存电路被配置为执行锁存读取操作以禁用预充电电路路径。

在一些实施方案中，通信总线连接感测电路和锁存电路，并且锁存电路被配置为接收控制信号以执行锁存读取操作。此外，锁存电路被配置为响应于当位线包括未选择的位线时的控制信号，将通信总线的电压设置为低电压电平以禁用预充电电路路径，并且锁存电路被配置为响应于当位线包括所选择的位线时的控制信号，相对于通信总线浮动以启用预充电电路路径。在一些实施方案中，预充电电路路径被配置为对感测节点预充电，以生成处于初始预充电电平的感测电压。另外，阈值电压跟踪电路路径被配置为将感测晶体管配置为二极管连接的晶体管，以生成处于最终预充电电平的感测电压。

在一些实施方案中，电压源被配置为输出供电电压以在感测晶体管的源极端子处生成阈值电压跟踪电压。在感测电压的初始预充电电平和阈值电压跟踪电压的电平之间的电压差是感测晶体管的最大阈值电压。

在一些实施方案中，电荷存储电路连接到感测节点，并且电荷存储电路被配置为接收输入脉冲以增加感测电压。而且，电压源被配置为响应于输入脉冲的接收而增加阈值电压跟踪电压以与感测电压的增加一致。

在一些实施方案中，感测电路控制器被配置为降低阈值电压跟踪电压以准备阈值电压跟踪电压的增加。

在第二实施方案中，电路包括耦合到位线的感测电路。感测电路包括预充电电路路径、阈值电压跟踪路径和电荷存储电路。预充电电路路径被配置为在第一节点处接收第一电压；并且响应于第一电压将感测节点处的感测电压增加到初始预充电电平。阈值电压跟踪路径被配置为在第二节点处接收第二电压；并且将感测电压从初始预充电电平改变为最终预充电电平，其响应于第二电压跟踪感测晶体管的阈值电压。电荷存储电路耦合到感测节点并且被配置为接收输入脉冲，并且响应于输入脉冲的接受，将感测节点处的感测电压从最终预充电电平增加到充电电平。

在一些实施方案中，预充电电路路径的晶体管被配置为形成放电电路路径，该放电电路路径被配置为释放在感测节点处累积的电荷。

在一些实施方案中，阈值电压跟踪路径被配置为将感测晶体管配置为二极管连接的晶体管，以将感测电压改变为最终的预充电电平。

在一些实施方案中，该电路还包括锁存电路、被配置为连接感测电路和锁存电路的通信总线，以及控制器。该控制器被配置为确定位线包括未选择的位线，并且响应于该确定，致使锁存电路将通信总线的电压下拉到相关联的低电压电平，以防止预充电电路路径将感测电压增加到初始预充电电平。

在一些实施方案中，锁存电路被配置为响应于位线包括未选择的位线而执行读取操作以禁用预充电电路路径。

在一些实施方案中，控制器被配置为将控制信号输出到锁存电路以致使锁存电路执行读取操作。响应于当位线包括所选择的位线时控制信号的接收，防止锁存电路禁用预充电电路路径。

在第三实施方案中，***包括：存储块，该存储块包括存储器单元和连接到存储器单元的多个位线、第一感测电路、第一锁存电路、第二感测电路和第二锁存电路。第一感测电路在感测操作期间连接到多个位线中的第一位线，并且包括被配置为向第一感测节点供应预充电供电电压的第一晶体管。第一锁存电路被配置为响应于第一位线包括所选择的位线而接通第一晶体管，以便允许第一晶体管供应预充电供电电压。第二感测电路在感测操作期间连接到多个位线中的第二位线，并且包括被配置为向第二感测节点供应预充电供电电压的第二晶体管。第二锁存电路被配置为响应于第二位线包括未选择的位线而关断第二晶体管，以便防止第二晶体管供应预充电供电电压。

在一些实施方案中，通信总线连接到第二晶体管的栅极端子，并且第二锁存电路被配置为在感测操作的预充电时段期间设置第二通信总线的电压以关断第二晶体管。

在一些实施方案中，控制器被配置为向第二锁存电路输出控制信号以致使第二锁存电路在预充电时段期间执行锁存读取操作，并且第二锁存电路被配置为设置第二通信总线的电压，以响应于控制信号的接收而关断第二晶体管。

其他实施方案是可能的，并且每个实施方案可单独使用或组合在一起使用。因此，现在将参考附图描述各种实施方案。

附图说明

包含在本说明书中并构成其一部分的附图示出了本发明的各个方面，并与说明书一起用于解释其原理。在方便的情况下，在整个附图中将使用相同的附图标记来表示相同或相似的元件。

图1A是示例性非易失性存储器***的框图。

图1B是包括多个非易失性存储器***的存储模块的框图。

图1C是分级存储***的框图。

图2A是图1A的非易失性存储器***的控制器的示例性部件的框图。

图2B是图1A的非易失性存储器***的非易失性存储器管芯的示例性部件的框图。

图3是示例性浮栅晶体管的电路图。

图4是漏极-源极电流与通过浮栅晶体管汲取的控制栅极电压的函数关系的曲线图。

图5A是组织成块的多个存储器单元的框图。

图5B是在不同平面中组织成块的多个存储器单元的框图。

图6是示例性二维NAND型闪存存储器阵列的电路图。

图7是三维(3D)NAND串的示例性物理结构。

图8是U形3D NAND串的示例性物理结构。

图9是在y-z平面中具有U形NAND串的3D NAND存储器阵列的剖视图。

图10A是示例性存储器结构的沿位线方向(沿y方向)的剖视图，其中直的垂直NAND串从衬底中或附近的公共源极连接部延伸到在存储器单元的物理级上延伸的全局位线。

图10B是图10A的可单独选择的NAND串集的电路图。

图10C是沿x-z平面的横截面中一组可单独选择的NAND串的电路图。

图11A是存储两个数据位的存储器单元的阈值电压分布曲线的曲线图。

图11B是存储三个数据位的存储器单元的阈值电压分布曲线的曲线图。

图11C是存储四个数据位的存储器单元的阈值电压分布曲线的曲线图。

图12是图2B的感测块的示例性配置的框图。

图13是图12的感测块的感测电路的示例性配置的框图。

图14是在感测操作期间生成的电压和信号的波形的时序图。

具体实施方式

以下实施方案描述了用于执行状态相关的预充电操作和阈值电压跟踪过程的感测操作的装置、设备、***和方法。实施方案可包括具有预充电电路路径的感测电路，该预充电电路路径被配置为在感测操作的预充电时段期间利用处于预充电电压电平的电压对感测节点预充电。在转向这些和其他实施方案之前，以下段落提供了可与这些实施方案一起使用的示例性存储器***和存储设备的讨论。当然，这些仅仅是示例，并且可使用其他合适类型的存储器***和/或存储设备。

图1A是示出存储器***100的框图。存储器***100可包括控制器102以及可由一个或多个存储器管芯104组成的存储器。如本文所用，术语管芯指的是在单个半导体衬底上形成的一组存储器单元以及用于管理那些存储器单元的物理操作的相关联的电路。控制器102可与主机***相连接，并将用于读取、编程和擦除操作的命令序列发送到非存储器管芯104。

例如，控制器102(其可以是闪存存储器控制器)可采用如下形式：处理电路、微处理器或处理器，以及存储可由(微处理器)处理器执行的计算机可读程序代码(例如，软件或固件)的计算机可读介质、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入式微控制器。控制器102可配置有硬件和/或固件，以执行下文所述的和流程图中所示的各种功能。此外，显示为在控制器内部的一些部件也可存储在控制器外部，并且可使用其他部件。另外，短语“操作性地与...通信”可意味着通过一个或多个部件直接通信或间接(有线或无线)通信，这些部件可在本文中示出或描述，或者可不在本文中示出或描述。

如本文所用，控制器102是管理存储在存储器管芯中的数据并与主机诸如计算机或电子设备通信的设备。除了本文所述的特定功能之外，控制器102还可具有各种功能。例如，控制器102可格式化存储器管芯104以确保它们正常工作，映射出不良的闪存存储器单元，并分配备用单元以供未来的故障单元替换。备用单元的一些部分可用于保持固件以操作控制器102并实现其他特征。在操作中，当主机需要从存储器管芯104读取数据或将数据写入该存储器管芯时，主机将与控制器102通信。如果主机提供要向其读取/写入数据的逻辑地址，则控制器102可将从主机接收的逻辑地址转换为存储器管芯104中的物理地址。(另选地，主机可提供物理地址)。控制器102还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并重新使用完整块)。

在控制器102和非易失性存储器管芯104之间的接口可以是任何合适的接口，诸如闪存接口，包括被配置用于切换模式200、400、800、1000或更高的接口。对于一些示例性实施方案，存储器***100可以是基于卡的***，诸如安全数字(SD)或微型安全数字(微型SD)卡。在另选的示例性实施方案中，存储器***100可以是嵌入式存储器***的一部分。

在图1A所示的实施例中，存储器***100被示为包括在控制器102和非易失性存储器管芯104之间的单个通道。然而，本文所述的主题不限于具有单个存储器通道的存储器***。例如，在一些存储器***中，诸如体现NAND架构的那些存储器***，根据控制器能力，在控制器102和存储器管芯104之间可存在2、4、8或更多个通道。在本文所述的任何实施方案中，即使在附图中示出了单个通道，也可在控制器和存储器管芯104之间存在多于一个通道。

图1B示出了包括多个非易失性存储器***100的存储模块200。因此，存储模块200可包括与主机和存储***204相连接的存储控制器202，该存储***包括多个非易失性存储器***100。在存储控制器202和非易失性存储器***100之间的接口可以是总线接口，作为示例，诸如串行高级技术附件(SATA)、快速***组件接口(PCIe)、嵌入式多媒体卡(eMMC)接口、SD接口或通用串行总线(USB)接口。在一个实施方案中，存储模块200可以是固态驱动器(SSD)，诸如存在于便携式计算设备(诸如膝上型计算机和平板电脑)和移动电话中。

图1C是示出了分级存储***210的框图。分级存储***210可包括多个存储控制器202，每个存储控制器控制相应的存储***204。主机***212可经由总线接口访问分级存储***210内的存储器。作为示例，示例性总线接口可包括非易失性存储器标准(NVMe)、以太网光纤通道(FCoE)接口、SD接口、USB接口、SATA接口、PCIe接口或eMMC接口。在一个实施方案中，图1C中所示的存储***210可以是可由多个主计算机访问的可机架安装的大容量存储***，诸如将存在于数据中心或需要大容量存储的其他位置中。

图2A是更详细地示出控制器102的示例性部件的框图。控制器102可包括与主机相连接的前端模块108，与非易失性存储器管芯104相连接的后端模块110，以及执行非易失性存储器***100的各种功能的各种其他模块。通常，模块可以是硬件或硬件和软件的组合。例如，每个模块可包括专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、分立电路的组合、门或任何其他类型的硬件或其组合。除此之外或另选地，每个模块可包括存储器硬件，该存储器硬件包括可与处理器或处理器电路一起执行的指令，以实现模块的一个或多个特征。当模块中的任一个包括存储器的包括可与处理器一起执行的指令的部分时，模块可包括或不包括处理器。在一些示例中，每个模块可以仅仅是存储器的包括可与处理器一起执行的指令的部分，以实现对应模块的特征而无需包括任何其他硬件的模块。因为即使当所包括的硬件包括软件时，每个模块也包括至少一些硬件，所以每个模块可以互换地称为硬件模块。

控制器102可包括缓冲管理器/总线控制器模块114，其管理随机存取存储器(RAM)116中的缓冲器并控制内部总线仲裁以在控制器102的内部通信总线117上进行通信。只读存储器(ROM)118可存储和/或访问***引导代码。尽管在图2A中示出为与控制器102分开放置，但在其他实施方案中，RAM116和ROM 118中的一者或两者可位于控制器102内。在其他实施方案中，RAM 116和ROM 118的部分可同时位于控制器102内和控制器102外部。此外，在一些具体实施中，控制器102、RAM 116和ROM 118可位于独立的半导体管芯上。

另外，前端模块108可包括主机接口120和物理层接口(PHY)122，其提供与主机或下一级存储控制器的电接口。主机接口120的类型的选择可取决于所使用的存储器的类型。主机接口120的示例类型可包括但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe和NVMe。主机接口120通常可促进数据、控制信号和定时信号的传输。

后端模块110可包括纠错码(ECC)引擎或模块124，其对从主机接收的数据字节进行编码，并对从非易失性存储器管芯104读取的数据字节进行解码和纠错。后端模块110还可包括命令定序器126，该命令定序器生成要发送到非易失性存储器管芯104的命令序列，诸如编程、读取和擦除命令序列。另外，后端模块110可包括RAID(独立磁盘冗余阵列)模块128，其管理RAID奇偶校验的生成和故障数据的恢复。RAID奇偶校验可用作对写入非易失性存储器***100的数据的附加级别的完整性保护。在一些情况下，RAID模块128可以是ECC引擎124的一部分。存储器接口130将命令序列提供给非易失性存储器管芯104，并从非易失性存储器管芯104接收状态信息。连同命令序列和状态信息，要编程到非易失性存储器管芯104中以及从其读取的数据可通过存储器接口130传送。在一个实施方案中，存储器接口130可以是双数据速率(DDR)接口和/或切换模式200、400、800或更高的接口。控制层132可控制后端模块110的整体操作。

图2A中所示的非易失性存储器***100的附加模块可包括介质管理层138，其执行非易失性存储器管芯104的存储器单元的损耗均衡、地址管理，并且促进折叠操作，如下文进一步详细描述的。非易失性存储器***100还可包括其他分立部件140，诸如外部电接口、外部RAM、电阻器、电容器或可与控制器102相连接的其他部件。在另选实施方案中，RAID模块128、介质管理层138和缓冲器管理/总线控制器114中的一者或多者是在控制器102中可能不必要的可选部件。

图2B是更详细地示出存储器管芯104的示例性部件的框图。存储器管芯104可包括存储器单元结构142，其包括多个存储器单元或存储器元件。任何合适类型的存储器可用于存储器单元142。作为示例，存储器可以是动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)、非易失性存储器，诸如电阻随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器可具有不同的配置。例如，闪存存储器设备可被配置为NAND或NOR配置。

存储器可以任何组合由无源和/或有源元件形成。作为非限制性示例，无源半导体存储器元件包括ReRAM设备元件，其在一些实施方案中包括电阻率切换存储元件诸如反熔丝型相变材料等，并且可选地包括导引元件诸如二极管等。此外通过非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，其在一些实施方案包括含有电荷存储区域的元件，诸如浮栅、导电纳米粒子或电荷存储介电材料。

多个存储器元件可被配置为使得它们串联连接或使得每个元件可被单独访问。作为非限制性示例，NAND配置(NAND存储器)中的闪存存储器设备通常包含串联连接的存储器元件。NAND存储器阵列可被配置为使得阵列由多个存储器串集成，其中串由共享单个位线并作为组访问的多个存储器元件组成。另选地，存储器元件可被配置为使得每个元件可被单独访问，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以其他方式配置存储器元件。

位于衬底内和/或衬底上的半导体存储器元件可被布置成二维或三维，诸如二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备层级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在x-z方向平面中)，该平面基本上平行于支撑存储器元件的衬底的主表面延伸。衬底可以是在其上或其中形成存储器元件层的晶片，或者它可以是在形成存储器元件之后附着到存储器元件的承载衬底。作为非限制性示例，衬底可包括半导体诸如硅。

存储器元件可以有序阵列(诸如以多个行和/或列)布置在单个存储器设备层级中。然而，存储器元件可以非规则或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。

三维存储器阵列被布置成使得存储器元件占据多个平面或多个存储器设备层级，从而形成三维结构(即，在x、y和z方向上，其中y方向基本上垂直于衬底的主表面，并且x方向和z方向基本上平行于衬底的主表面)。

作为非限制性示例，三维存储器结构可被垂直布置为多个二维存储器设备层级的叠层。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于衬底的主表面延伸的列，即，在y方向上)，其中每个列具有多个存储器元件。列可以二维配置布置，例如，在x-z平面中，得到存储器元件的三维布置，其中元件在多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可构成三维存储器阵列。

对于一些存储器配置，诸如闪存存储器，多个存储器单元142中的存储器单元可以是浮栅晶体管(FGT)。图3示出了示例性FGT 300的电路示意图。FGT 300可包括源极302、漏极304、控制栅极306、浮栅308和衬底310。浮栅308可由绝缘体或绝缘材料围绕，该绝缘体或绝缘材料有助于保持浮栅308中的电荷。浮栅308内的电荷的存在或不存在可致使FGT的阈值电压的偏移，其用于区分逻辑电平。对于存储在浮栅308中的每个给定电荷，发生相对于施加到控制栅极306的固定控制栅极电压VCG的对应漏极-源极传导电流ID。另外，FGT 300可具有可在其浮栅308上编程的相关联的范围电荷，其限定对应的阈值电压窗口或对应的传导电流窗口。以这种方式，FGT的阈值电压可指示存储在存储器单元中的数据。

图4是示出通过FGT 300汲取的漏极-源极电流ID的四条曲线402、404、406、408与施加到控制栅极306的控制栅极电压VCG的函数关系的曲线图。每条曲线402至408对应于浮栅308可在任何给定时间选择性地存储的四种不同电荷或电荷电平Q1、Q2、Q3、Q4中的相应一个。换句话讲，四条曲线402至408表示可在FGT 300的浮栅308上编程的四种可能的电荷电平，分别对应于四种可能的存储器状态。在图4的示例性曲线图中，FGT群的阈值电压窗口在0.5伏(V)至3.5V的范围内。七个可能的存储器状态“0”、“1”、“2”、“3”、“4”、“5”和“6”在阈值电压窗口上定义或延伸，并且分别代表一个擦除状态和六个编程状态。通过将阈值电压窗口分为0.5V间隔的六个区域，可划分不同的状态。FGT 300可根据存储在其浮栅308中的电荷处于其中一种状态，并且其中漏极-源极电流ID与参考电流IREF相交。例如，FGT被编程为将电荷Q1存储在存储器状态“1”中，因为其曲线402在由范围从0.5V到1.0V的控制栅极电压VCG划分的阈值电压区域的区域中与参考电流IREF相交。FGT 300被编程为存储的存储器状态越多，限定阈值电压窗口的区域越精细划分。在一些示例性配置中，阈值电压窗口可从-1.5V延伸到5V，提供6.5V的最大宽度。如果FGT 300可被编程到16个可能状态的任一个中，则每个状态可占据跨越200毫伏(mV)至300mV的相应区域。阈值电压窗口的分辨率越高(即，FGT 300可被编程到的更多状态)，编程和读取操作中成功读取和写入数据所需的精度越高。下面关于编程、程序验证和读取操作进一步详细地提供存储器状态和阈值电压的进一步描述。

参考图5A，存储器单元142可被组织成N个块，从第一块Block 1延伸到第N块BlockN。参考图5B，对于一些示例配置，N个块被组织成多个平面。图5B示出了将块组织成两个平面的示例性配置，包括第一平面Plane O和第二平面Plane 1。每个平面显示为包括M个块，从第一块Block 1延伸到第M块Block M。可以同时或独立地感测存储在不同平面中的数据。

对于将存储器单元组织成二维阵列的配置，存储器单元可被配置为每个块中的行和列的矩阵状结构。在行和列的交叉处是存储器单元。一列存储器单元被称为串，并且串中的存储器单元串联电连接。一行存储器单元被称为页面。在存储器单元是FGT的情况下，页面或行中的FGT的控制栅极可电连接在一起。

另外，每个块包括连接到存储器单元的字线和位线。存储器单元的每个页面耦合到字线。在存储器单元是FGT的情况下，每个字线可耦合到页面中的FGT的控制栅极。另外，存储器单元的每个串耦合到位线。此外，单个串可跨越多个字线，并且串中的存储器单元的数量可等于块中页面的数量。

图6是示例性二维NAND型闪存存储器阵列600的至少一部分的电路示意图，其可代表多个存储器单元142的至少一部分。例如，存储器阵列600可代表存储器管芯104上的块的单个平面。存储器阵列600可包括N个块6020至602N-1。每个块602包括FGT 604的P个串，其中每个串耦合到P个位线BL0至BLP-1中的相应一个。另外，每个块602包括FGT 604的M个页面，其中每个页面耦合到M个字线WL0到WLM-1中的相应一个。给定块602的每个第i、第jFGT(i，j)连接到给定块的第i字线WLi以及第j位线BLj。如图6所示，位线BL0至BLP-1在块6020至602N-1之间共享，所述块可为在块之间共享的块，诸如在同一平面内的块。

在每个块602内，每个串在一端连接到相关的漏极选择栅极晶体管606，并且每个串通过相关联的漏极选择栅极晶体管606耦合到其相关联的位线BL。可使用漏极选择栅极偏置线SGD来控制漏极选择栅极晶体管6060至606P-1的切换，该漏极选择栅极偏置线供应漏极选择栅极偏置电压VSGD，以接通和关断漏极选择晶体管6060至606P-1。另外，在每个块602内，每个串在其另一端连接到相关联的源极选择栅极晶体管608，并且每个串通过相关联的源极选择栅极晶体管608耦合到公共源极线SL。可使用源极选择栅极偏置线SGD来控制源极选择栅极晶体管6080至608P-1的切换，该源极选择栅极偏置线供应源极选择栅极偏置电压VSGD，以接通和关断源极选择晶体管6080至608P-1。而且，尽管未示出，但在一些情况下，不包含用户数据的虚设字线也可用在与源极选择栅极晶体管6080至608P-1相邻的存储器阵列600中。虚设字线可用于屏蔽边缘字线和FGT免受某些边缘效应的影响。

传统的二维(2D)NAND阵列的另选布置是三维(3D)阵列。与沿着半导体晶片的平坦表面形成的2D NAND阵列相比，3D阵列从晶片表面向上延伸并且通常包括向上延伸的存储器单元的叠层或列。各种3D布置是可能的。在一种布置中，NAND串垂直形成，其中一端(例如，源极)位于晶片表面并且另一端(例如，漏极)位于顶部。在另一种布置中，NAND串形成为U形，使得NAND串的两端可在顶部接近，从而便于这些串之间的连接。

图7示出了NAND串701的第一示例，其在垂直方向上延伸，即在z方向上延伸，垂直于衬底的x-y平面。形成存储器单元，其中垂直位线(局部位线)703穿过字线(例如，WL0、WL1等)。在局部位线和字线之间的电荷俘获层存储电荷，其影响由耦合到其所环绕的垂直位线(沟道)的字线(栅极)形成的晶体管的阈值电压。可通过形成字线的叠层然后蚀刻将要形成存储器单元的存储器孔来形成这种存储器单元。然后，存储器孔衬有电荷俘获层，并填充合适的局部位线/沟道材料(具有用于隔离的合适介电层)。

与二维(平面)NAND串一样，选择栅极705、707位于串的任一端，以允许NAND串选择性地连接到外部元件709、711或与其隔离。这种外部元件通常是导电线，诸如用于服务大量NAND串的公共源极线或位线。垂直NAND串可以与平面NAND串类似的方式操作，并且单层单元(SLC)和多层单元(MLC)操作都是可能的。而图7示出了具有32个串联连接的单元(0-31)的NAND串的示例，NAND串中的单元的数量可以是任何合适的数量。为清楚起见，并未显示所有单元。应当理解，形成附加单元，其中字线3-29(未示出)与局部垂直位线相交。

图8示出了沿垂直方向(z方向)延伸的NAND串815的第二示例。在这种情况下，NAND串815形成U形，与位于结构顶部上的外部元件(源极线“SL”和位线“BL”)连接。在NAND串815的底部是可控栅极(背栅“BG”)，其连接NAND串815的两个翼部816A、816B。形成总共64个单元，其中字线WL0-WL63与垂直局部位线817相交(尽管在其他示例中，可提供其他数量的单元)。选择栅极SGS、SGD位于NAND串815的任一端以控制NAND串815的连接/隔离。

垂直NAND串可被布置成以各种方式形成3D NAND阵列。图9示出了块中的多个U形NAND串连接到位线的实施例。在这种情况下，在连接到位线(“BL”)的块中有n个可单独选择的串集(字符串1-字符串n)。“n”的值可以是任何合适的数字，例如，8、12、16、32或更大。串在取向上交替，其中奇数编号的串在左侧具有其源极连接，并且偶数编号的串在其右侧具有其源极。这种布置很方便，但不是必需的，并且其他模式也是可能的。

公共源极线“SL”连接到每个NAND串的一端(与连接到位线的端部相对)。这可被认为是NAND串的源极端，其中位线端被认为是NAND串的漏极端。可连接公共源极线，使得块的所有源极线可由***电路一起控制。因此，在块的NAND串在一端的位线和另一端的公共源极线之间平行延伸。

图10A示出了沿位线方向(沿y方向)的横截面中的存储器结构，其中直的垂直NAND串从衬底中或衬底附近的公共源极连接部延伸到在存储器单元的物理级上延伸的全局位线(GBL0-GBL3)。块中给定物理级中的字线由导电材料片形成。存储器孔结构向下延伸穿过这些导电材料片以形成存储器单元，所述存储器单元通过垂直位线(BL0-BL3)垂直(沿z方向)串联连接以形成垂直NAND串。在给定块内，存在连接到给定全局位线的多个NAND串(例如，GBLO与多个BL0连接)。NAND串被分组为共享公共选择线的串集。因此，例如，由源极选择线SGS0和漏极选择线SGD0选择的NAND串可被认为是一个NAND串集并且可被指定为字符串0，而由源极选择线SGS1和漏极选择线SGD1选择的NAND串可被认为是另一个NAND串集并且可被指定为字符串1，如图所示。块可由任何合适数量的此类可单独选择的串集组成。应当理解，图10A仅示出GBL0GBL3的部分，并且这些位线在y方向上进一步延伸，并且可与该块和其他块中的附加NAND串连接。此外，附加位线平行于GBL0GBL3延伸(例如，在沿着x轴的不同位置处，在图10A的横截面的位置之前或之后)。

图10B示意性地示出了图10A的可单独选择的NAND串集。可以看出，全局位线(GBL0-GBL3)中的每一个连接到所示块的部分中的多个可单独选择的NAND串集(例如，GBL0连接到字符串0的垂直位线BL0并且还连接到字符串1的垂直位线BL0)。在一些情况下，块的所有串的字线电连接，例如，字符串0中的WLO可连接到字符串1、字符串2的WL0等。这样的字线可形成为延伸穿过块的所有串集的连续导电材料片。源极线也可对于块的所有串都是通用的。例如，衬底的一部分可被掺杂以形成块下面的连续导体。源极和漏极选择线不由不同的串集共享，使得例如SGD0和SGS0可被偏置以选择字符串0而不会类似地偏置SGD1和SGS1。因此，可单独地选择字符串0(连接到全局位线和公共源极)，而字符串1(和其他串集)保持与全局位线和公共源极隔离。在编程和读取操作期间访问块中的存储器单元通常包括将选择电压施加到一对选择线(例如，SGSO和SGD0)，同时将未选择电压供应给块的所有其他选择线(例如，SGS1和SGD1)。然后，将适当的电压施加到块的字线，使得可以访问所选择的串集中的特定字线(例如，将读取电压施加到特定字线，同时将读取通过电压施加到其他字线)。可将擦除操作应用于整个块(块中的所有串集)而不是块中的特定串集。

图10C示出了图10A至图10B的沿X-Z平面的横截面中的一个可单独选择的NAND串集，字符串0。可以看出，每个全局位线(GBL0-GBLm)连接到字符串0中的一个垂直NAND串(垂直位线BL0-BLm)。可通过向选择线SGD0和SGS0施加适当的电压来选择字符串0。其他串集在沿着Y方向的不同位置处类似地连接到全局位线(GBL0-GBLm)，以及连接至当选择字符串0时可接收未选择电压的不同选择线。

重新参照图2B，存储器管芯104还可包括读取/写入电路144，其包括多个或p个感测块(也称为感测模块或感测电路)146。如下文进一步详细描述的，感测块146被配置为并行地参与读取或编程存储器单元的页面。

存储器管芯104还可包括行地址解码器148和列地址解码器150。当从存储器单元142读取数据或向其写入数据时，行地址解码器148可解码行地址并选择存储器阵列142中的特定字线。列地址解码器150可解码列地址以选择存储器阵列142中的特定位线组，从而读取/写入电路144。

此外，非易失性存储器管芯104可包括***电路152。***电路152可包括控制逻辑电路154，其可实现为状态机，该状态机向控制器102提供存储操作的片上控制以及状态信息。***电路152还可包括片上地址解码器156，其提供由控制器102和/或主机使用的寻址与行和列解码器148、150使用的硬件寻址之间的地址接口。此外，***电路152还可包括易失性存储器158。易失性存储器158的示例性配置可包括锁存器，但是其他配置也是可能的。

此外，***电路152可包括功率控制电路160，其被配置为产生电压并向存储器阵列142供应电压，包括到字线的电压(包括程序电压脉冲)、擦除电压(包括擦除电压脉冲)、源极选择栅极偏置电压VSSG到源极选择栅极偏置线SSG、漏极选择栅极偏置电压VDSG到漏极选择栅极偏置线DSG、源极线SL上的单元源极电压Vcelsrc，以及可供应给存储器阵列142、读取/写入电路144(包括感测块146和/或存储器管芯104上的其他电路部件)的其他电压。由功率控制电路160供应的各种电压在下文进一步详细描述。功率控制电路160可包括各种电路拓扑结构或配置中的任一种，以供应适当电平下的电压，从而执行读取、写入和擦除操作，诸如驱动器电路、电荷泵、参考电压发生器和脉冲发生电路，或者它们的组合。用于产生电压的其他类型的电路可为可能的。此外，功率控制电路160可与控制逻辑电路154、读取/写入电路144和/或感测块146通信和/或由其控制，以便以适当的电平并且在适当的时间供应电压以执行存储操作。

为了对目标存储器单元特别是FGT进行编程，功率控制电路160将程序电压施加到存储器单元的控制栅极，并且连接到目标存储器单元的位线接地，其继而致使来自沟道的电子被注入浮栅。在编程操作期间，连接到目标存储器单元的位线被称为所选择的位线。相反，在编程操作期间未连接到目标存储器单元的位线被称为未选择的位线。在此上下文中，位线的状态可指代位线是被选择的还是未被选择的。换句话讲，位线可处于被选择的或未被选择的两种状态之一。当电子在浮栅中累积时，浮栅变为带负电，并且存储器单元的阈值电压VTH升高。功率控制电路160在连接到目标存储器单元的字线上施加程序电压VPGM，以便目标存储器单元的控制栅极接收程序电压VPGM并且以便对存储器单元进行编程。如前所述，在块中，每个NAND串中的一个存储器单元共享相同的字线。在编程操作期间，连接到目标存储器单元的字线被称为所选择的字线。相反，在编程操作期间未连接到目标存储器单元的字线被称为未选择的字线。

图11A至图11C是针对存储在存储器单元中的不同位数的阈值电压分布曲线的曲线图。针对阈值电压VTH与存储器单元的数量的函数关系绘制阈值电压分布曲线。图11A示出了被编程为存储两个数据位的存储器单元的阈值电压分布曲线，图11B示出了被编程为存储三个数据位的存储器单元的阈值电压分布曲线，图11C示出了被编程为存储四个数据位的存储器单元的电压分布曲线。可为被编程为存储除2、3和4之外的位数的存储器单元生成类似的阈值电压分布曲线。

在给定时间点，每个存储器单元可以是多个存储器状态中特定的一个(否则称为数据状态)。存储器状态可包括擦除的状态和多个编程状态。因此，在给定时间点，每个存储器单元可处于擦除状态或多个编程状态中的一个。编程状态的数量对应于存储器单元被编程存储的位数。参考图11A，对于被编程为存储两个位的存储器单元，存储器单元可处于擦除状态Er或三个编程状态A、B、C中的一个。参考图11B，对于被编程为存储三个位的存储器单元，该存储器单元可处于擦除状态Er或七种编程状态A、B、C、D、E、F、G中的一种。参考图11C，对于被编程为存储四个位的存储器单元，存储器单元可处于擦除状态Er或十五种编程状态1、2、3、4、5、6、7、8、9、A、B、C、D、E、F中的一种。如图11A至图11C所示，每个电压分布曲线与擦除状态或编程状态之一相关联。

另外，每个阈值电压分布曲线限定不同的阈值电压范围并且/或者与之相关联，该阈值电压范围继而限定、分配有多个预先确定的n位二进制值中不同的一个或与之相关联。这样，确定存储器单元具有什么阈值电压VTH允许确定存储器单元正在存储的数据(即，位的逻辑值)。编程到在存储器单元中的数据与存储器单元的阈值电压电平之间的特定关系取决于用于编程存储器单元的数据编码方案。在一个示例中，如图11A和图11B所示，格雷码方案用于将数据值分配给阈值电压分布曲线。在该方案下，对于用两个数据位编程的存储器单元，数据值“11”被分配给与擦除状态Er相关联的阈值电压的范围，数据值“01”被分配给与编程状态A相关联的阈值电压范围，数据值“00”被分配给与编程状态B相关联的阈值电压范围，数据值“10”被分配给与编程状态C相关联的阈值电压范围。可对被编程为存储三个数据位、四个数据位或其他数据位的存储器单元形成数据值和存储器状态之间的类似关系。

在执行编程多个或一组目标存储器单元的编程操作之前，在编程操作中进行和/或被选择为编程的组的所有存储器单元可处于擦除状态。在编程操作期间，功率控制电路160可将程序电压施加到所选择的字线，并继而将目标存储器单元的控制栅极作为一系列程序电压脉冲施加。同时编程的目标存储器单元连接到相同的所选择的字线。在许多编程操作中，功率控制电路160使用每个连续脉冲将编程脉冲的量值增加预先确定的步长大小。而且，如下文进一步详细描述的，功率控制电路160可在编程脉冲之间将一个或多个验证脉冲施加到目标存储器单元的控制栅极，作为编程循环或编程-验证操作的一部分。另外，在编程操作期间，功率控制电路160可将一个或多个升压电压施加到未选择的字线。

连接到所选择的字线的目标存储器单元将同时具有其阈值电压变化，除非它们已被锁定在编程之外。当针对目标存储器单元之一的编程操作完成时，目标存储器单元被锁定而不能进一步编程，而编程操作在后续编程循环中继续用于其他目标存储器单元。而且，对于一些示例性编程操作，控制逻辑电路154可保持对编程脉冲进行计数的计数器。

在编程一组目标存储器单元的编程操作期间，根据在编程操作期间将被编程到目标存储器单元中的写入数据，将每个目标存储器单元分配到多个存储器状态中的一个。基于其分配的存储器状态，给定的目标存储器单元将保持擦除状态或被编程到与擦除状态不同的编程状态。当控制逻辑154从控制器102接收编程命令，或以其他方式确定执行编程操作时，写入数据存储在包括在读取/写入电路144中的锁存器中。在编程操作期间，读取/写入电路144可读取写入数据以确定每个目标存储器单元将被编程到的相应存储器状态。

如下文进一步详细描述的，并且如图11A至图11C所示，每个编程状态与相应的验证电压电平Vv相关联。当给定目标存储器单元的阈值电压VTH高于与分配给该目标存储器单元的存储器状态相关联的验证电压Vv时，将给定目标存储器单元以其分配的存储器状态编程。只要给定目标存储器单元的阈值电压VTH低于相关联的验证电压Vv，则目标存储器单元的控制栅极可经受编程脉冲以将目标存储器单元的阈值电压VTH增加到与分配给给定目标存储器单元的存储器状态相关联的阈值电压范围内。另选地，当给定目标存储器单元的阈值电压VTH增加到高于相关联的验证电压电平Vv时，则对于给定的目标存储器单元可完成编程。如下文进一步详细描述的，感测块146可参与编程验证操作，该操作确定给定存储器单元的编程是否完成。

如先前所提及的，接受编程操作的目标存储器单元还可接受验证操作，该验证操作确定何时对每个目标存储器单元完成编程。验证操作在编程脉冲之间完成，因此编程操作和验证操作以交替或循环方式执行。编程操作和验证操作的组合称为编程-验证操作。因此，编程-验证操作包括交替地执行的多个编程操作和多个验证操作。也就是说，编程-验证操作涉及编程操作，然后是验证操作，接着是另一个编程操作，接着是另一个验证操作，依此类推，直到编程-验证操作不再执行编程或验证操作。此外，编程-验证操作的单个编程操作包括将一个或多个编程脉冲供应给所选择的字线以用于该单个编程操作的功率控制电路160，并且编程-验证操作的单个验证操作包括将一个或多个验证脉冲供应给所选择的字线以用于该单个编程操作的功率控制电路160。因此，编程-验证操作可包括向所选择的字线供应脉冲序列或一系列电压脉冲的功率控制电路160，其中脉冲序列包括一个或多个编程脉冲，接着是一个或多个验证脉冲，接着是一个或多个编程脉冲，接着是一个或多个验证脉冲，依此类推，直到编程-验证过程不再有针对功率控制电路160供应所选择的字线的编程或验证脉冲。

当编程-验证操作的验证部分识别出所有存储器单元已被编程到其分配的阈值电压VTH时，编程-验证操作完成。如所提及的，当验证过程确定目标存储器单元的阈值电压已经增加到与目标单元将要编程到的存储器状态相关联的验证电压电平Vv以上时，验证过程验证或确定给定的目标存储器单元被完成编程。

对于一些示例性编程-验证操作，接受编程-验证操作的所有目标存储器单元不同时接受单个验证操作。另选地，对于单个验证操作，仅对分配给相同存储器状态的那些目标存储器单元进行验证操作。对于单个验证操作，接受单个验证操作的目标存储器单元被称为所选择的存储器单元或所选择的目标存储器单元，并且未接受单个验证操作的目标存储器单元被称为未选择的存储器单元或未选择的目标存储器单元。同样，对于连接到编程-验证操作的目标存储器单元的一组位线，连接到用于单个验证操作的所选择的存储器单元的位线被称为所选择的位线，并且连接到用于单个验证操作的未选择的存储器单元的位线被称为未选择的位线。在此上下文中，位线的状态可指代位线是被选择的还是未被选择的。换句话讲，连接到目标存储器单元的位线可处于被选择的或未被选择的两种状态之一。

对于每个验证操作，功率控制电路160或功率控制电路160、读取/写入电路144和感测块146的某种组合可以适当的电平向所选择的和未选择的字线以及所选择的和未选择的位线供应电压，以便对接受编程-验证操作的目标存储器单元的所选择的存储器单元执行验证操作。为清楚起见，除非另有规定，否则功率控制电路160、读取/写入电路144和感测块146的组合用于在给定的存储器操作期间以适当的电平偏置所选择的和未选择的字线和位线(例如，编程操作、验证操作、编程-验证操作、读取操作或擦除操作)在本文中统称为电压供应电路。电压供应电路可指功率控制电路160、感测块电路146、读取/写入电路144的其他电路部件或其任何组合。

为了执行块中的验证操作，电压供应电路可以如下电平将漏极选择栅极偏置线SGD上的漏极选择栅极偏置电压VSGD供应给漏极选择栅极晶体管的控制栅极(诸如图6至图10C中所示的那些)以及将源极选择栅极偏置线SGS上的源极选择栅极偏置电压VSGS供应给漏极选择栅极晶体管的控制栅极(诸如图6至图10C中所示的那些)，该电平响应于电压供应电路在公共源极线SL上将适当电平的电压供应至位线，接通漏极选择栅极晶体管和源极选择栅极晶体管。

另外，电压供应电路在公共源极线SL上以单元源极电压电平Vcelsrc供应源极线电压，也称为单元源极电压Vcelsrc。此外，电压供应电路以高供电电压VHSA偏置所选择的位线的漏极侧，高供电电压VHSA在量值上高于单元源极电压Vcelsrc。在高供电电压VHSA和单元源极电压电平Vcelsrc之间的差异可足够大以允许电流在所选择的目标存储器单元具有允许其传导电流的阈值电压VTH的情况下从包括所选择的目标存储器单元的串的漏极侧流到源极侧。在验证操作期间，根据所选择的存储器单元的阈值电压VTH，所选择的存储器单元通常可表征为完全传导、边缘传导或不传导。而且，电压供应电路将未选择的位线的漏极侧偏置到单元源极电压Vcelsrc。通过将未选择的位线的漏极侧和源极侧偏置到单元源极电压Vcelsrc，在漏极侧电压和源极侧电压之间的电压差将不允许电流流过连接到未选择的位线的NAND串。此外，电压供应电路将未选择的字线偏置，并且继而将耦合到未选择的字线的FGT的控制栅极偏置到读取电压Vread。读取电压足够高以致使耦合到未选择的字线的FGT传导电流而不管其阈值电压VTH如何。另外，电压供应电路使用控制栅极参考电压VCGRV偏置所选择的字线，该控制栅极参考电压可以是如前所述的一个或多个验证脉冲的形式。控制栅极参考电压VCGRV可以不同，以验证不同存储器状态的目标存储器单元。例如，当验证被编程为状态A的目标存储器单元时，而不是当验证被编程为状态B的目标存储器单元时，以此类推，电压供应电路可供应不同的控制栅极参考电压VCGRV(或不同电平的控制栅极参考电压VCGRV)。

一旦电压供应电路将电压供应给所选择的和未选择的字线和位线，并且供应给漏极选择栅极晶体管、源极选择栅极晶体管、漏极选择栅极偏置线SGD和源极选择栅极偏置线SGS，感测块可执行感测操作，该感测操作识别所选择的目标存储器单元是否正在导电，并且进而被充分编程。下文进一步详细描述了验证操作的感测操作部分的更多细节。

如前所述，存储器单元的阈值电压VTH可识别其正在存储的数据的数据值。对于块中的给定读取操作，将要从其读取数据的存储器单元称为所选择的存储器单元，并且将不从其读取数据的存储器单元称为未选择的存储器单元。因此，当要从用于特定读取操作的存储器单元的页面读取数据时，页面中的那些存储器单元是所选择的存储器单元，并且块的不是页面的一部分的存储器单元是未选择的存储器单元。另外，连接到所选择的存储器单元的页面的字线被称为所选择的字线，并且该块的其他字线被称为未选择的字线。

在读取存储在页面的目标存储器单元中的数据的读取操作期间，感测块146可被配置为执行感测操作，该感测操作感测电流是否流过连接到页面的目标存储器单元的位线。电压供应电路可以适当的电平在所选择的和未选择的字线上供应电压，该电压致使电流基于目标存储器单元的阈值电压VTH而流动或不流动。对于一些配置，供应给所选择的字线的电压电平可根据存储器单元的状态而变化。

电压供应电路还可偏置位线，使得将高供电电压VHSA施加到位线的漏极侧，并且前提条件是所选择的存储器单元的阈值电压VTH允许电流流动，则将单元源极电压Vcelsrc施加到位线的源极侧以允许电流流动。对于一些示例性读取配置，感测块146可针对少于页面的所有存储器单元执行感测操作。对于这样的配置，页面的接受给定的感测操作和/或被选择用于给定的感测操作的目标存储器单元称为所选择的存储器单元或所选择的目标存储器单元。相反，页面的不接受感测操作和/或未被选择用于感测操作的目标存储器单元称为未选择的存储器单元。因此，连接到所选择的目标存储器单元的位线被称为所选择的位线，并且连接到未选择的目标存储器单元的位线被称为未选择的位线。在此上下文中，位线的状态可指代位线是被选择的还是未被选择的。换句话讲，位线可处于被选择的或未被选择的两种状态之一。电压供应电路可以各种组合、各种顺序和/或通过各种感测操作将电压供应给所选择的和未选择的字线以及所选择的和未选择的位线，以便确定目标存储器单元的阈值电压，从而可确定目标存储器单元正在存储的数据的数据值。

图12是感测块1200的示例性配置的框图，该感测块可代表图2B的感测块146(1)至146(p)之一。感测块1200可包括多个感测电路1202和多组锁存器1204。每个感测电路(也称为感测放大器电路)1202可与锁存器1204中的相应一个相关联。也就是说，每个感测电路1202可被配置为使用数据和/或将数据存储到其相关联的锁存器组1204中来与其通信和/或执行感测操作。另外，感测块1200可包括感测电路控制器1206，其被配置为控制感测块1200的感测电路1202和多组锁存器1204的操作。如下文进一步详细描述的，感测电路控制器106可通过将控制信号输出到感测电路1202和锁存器1204的端子来控制感测电路1202和锁存器1204的操作。另外，感测电路控制器1206可与控制逻辑154通信并且/或者可以是该控制逻辑的一部分。感测电路控制器1206可用硬件或硬件和软件的组合来实现。例如，感测电路控制器1206可包括处理器，该处理器执行存储在存储器中的计算机指令以执行其至少一些功能。

图13是示例性感测电路1300的电路示意图，其可代表图12的感测块1200的感测电路1202之一，并且/或者包括在图2B的感测块146之一中。另外，感测电路1300耦合到并且被配置为感测通过相关联的第i位线BL(i)汲取的电流。如下文进一步详细描述的，感测电路1300包括预充电电路路径，该预充电电路路径被配置为在感测操作的预充电时段期间利用处于预充电电压电平的电压对感测节点预充电。感测电路1300可被配置为以状态相关的方式对感测节点预充电。具体地讲，响应于第i位线BL(i)是所选择的位线，感测电路1300被配置为在预充电时段期间启用或允许预充电电路路径对感测节点预充电。另选地，响应于第i位线BL(i)是未选择的位线，感测电路1300被配置为禁用预充电电路路径，以防止预充电电路路径在预充电时段期间对感测节点预充电。下文进一步详细描述了状态相关的预充电操作。

在图13中，第i位线BL(i)连接到相关联的NAND串1302。第i位线BL(i)可以是多个位线中的一个，并且NAND串1302可以是包括在存储器管芯104之一的存储器单元结构142中的多个NAND串中的一个。NAND串1302包括M个存储器单元MC(1)至MC(M)。为了说明的目的，存储器单元MC(1)至MC(M)中的一者被识别为目标存储器单元MC(T)。对于读取操作，目标存储器单元MC(T)是要从其读取数据的存储器单元，因此针对其执行感测操作。对于验证操作，目标存储器单元MC(T)是在相关联的编程-验证操作中编程的存储器单元。图13示出了连接到所选择的字线WL(S)的目标存储器单元MC(T)。图13还示出了NAND串1302，在其漏极侧包括漏极选择栅极晶体管1304，其被配置为在其控制栅极处接收漏极选择栅极电压VSGD，并且在其源极侧包括源极选择栅极晶体管1306，其被配置为在其控制栅极处接收源极选择栅极电压VSGS。图13还示出了第i位线BL(i)以及在其漏极侧上连接到位线偏置节点VBL的相关联的NAND串1302，其中第i位线被配置为使用位线偏置电压VBL偏置。另外，第i位线BL(i)连接到源极接地节点SRCGND，其连接到相关联的源极线SL。如下文进一步详细描述的，源极接地节点SRCGND可用单元源极电压Vcelsrc偏置。

另外，感测电路1300连接到锁存器1308和/或与该锁存器通信，该锁存器对于至少一些示例性配置可代表感测电路1300与其通信以执行感测操作的多个或一批锁存器。例如，其他锁存器可包括数据锁存器，其被配置为存储将被编程到目标存储器单元MC(T)中的数据或者从目标存储器单元MC(T)感测到的数据。为清楚起见，感测电路1300、第i位线BL(i)、连接到第i位线BL(i)的NAND串1302和锁存器1308被称为全部彼此相关联。因此，参考与第i位线BL(i)相关联的锁存器1308意味着锁存器1308被连接到相同的感测电路1300作为第i位线BL(i)。

锁存器1308，其也可称为锁存器电路、辅助锁存器或辅助锁存器电路，可被配置为生成并输出在选择节点S下的选择电压VS和在未选择节点U下的未选择电压VU。锁存器1308可被配置为在相关联的高电压电平或相关联的低电压电平下生成选择电压VS和未选择电压VU中的每一者。选择电压和未选择电压VS、VU可彼此相反，这意味着当锁存器1308生成处于相关联的高电压电平下的电压时，它生成处于相关联的低电压电平下的另一个电压。

图13示出了锁存器1308的示例性电路配置。在示例性电路配置中，锁存器1308包括一对交叉耦合的反相器，包括第一反相器和第二反相器。第一反相器包括第一p-沟道金属氧化物半导体场效应晶体管(PMOS晶体管)1310和第一n沟道金属氧化物半导体场效应晶体管(NMOS晶体管)1312。第一PMOS晶体管1310和第一NMOS晶体管1312的漏极端子在选择节点S处连接或系在一起，并且第一PMOS晶体管1310和第一NMOS晶体管1312的栅极端子在未选择节点U处连接或系在一起。第一反相器的输入是其中第一NMOS和PMOS晶体管1310、1312的栅极端子彼此连接所在的未选择节点U，并且第一反相器的输出是其中第一NMOS和PMOS晶体管1310、1312的漏极端子彼此连接所在的选择节点S。因此，第一反相器的输入电压是未选择电压VU，并且第一反相器的输出电压是选择电压VS。类似地，第二反相器包括第二PMOS晶体管1314和第二NMOS晶体管1316。第二PMOS晶体管1314和第二NMOS晶体管1316的漏极端子在未选择节点U处连接或系在一起，并且第二PMOS晶体管1314和第二NMOS晶体管1316的栅极端子在选择节点S处连接或系在一起。第二反相器的输入是其中第二NMOS和PMOS晶体管1314、1316的栅极端子彼此连接所在的选择节点S，并且第二反相器的输出是其中第二NMOS和PMOS晶体管1314、1316的漏极端子彼此连接所在的未选择节点U。因此，第二反相器的输入电压是选择电压VS，并且第二反相器的输出电压是未选择电压VU。

锁存器1308经由第一通信总线BUS1连接到感测电路1300。具体地讲，锁存器1308可包括连接到第一总线BUS1的输出节点O。第一总线(BUS1)电压VBUS1可在第一总线BUS1上生成。

此外，锁存器1308可被配置为以两种模式操作，包括写入模式和读取模式。在写入模式中，锁存器1308可被配置为执行锁存器写入操作，其中锁存器1308被配置为将选择电压VS的电平或者未选择电压VU的电平设置为等于或对应于BUS1电压VBUS1的电压电平。在读取模式中，锁存器1308被配置为执行读取操作，其中锁存器1308被配置为将第一总线BUS1的电压设置为与选择电压VS的电平或者与未选择电压VU的电平相对应的电平。在BUS1电压VBUS1、选择电压VS和未选择电压VU的电平对应于或表示数据位的逻辑电平的情况下，在写入模式中，可认为锁存器1308在写入模式下将第一总线BUS1上的数据位写入到锁存器1308中，并且在读取模式下将数据位从锁存器1308读取到第一总线BUS1上。

锁存器1308还可包括多个锁存器控制(LC)晶体管，其被配置为控制锁存器1308在写入模式下执行锁存器写入操作并且在读取模式下执行锁存器读取操作。多个锁存器控制晶体管包括LC1晶体管1318和LC2晶体管1320，LC3晶体管1322和LC4晶体管1324。LC1晶体管1318具有被配置为接收LC1控制信号的栅极端子，被配置为接收源极电压VDD的源极端子，以及连接到第一反相器的第一PMOS晶体管1310的源极端子的漏极端子。LC1晶体管1318与第一PMOS和NMOS晶体管1310、1312形成第一串联连接的电路路径，其中第一NMOS晶体管1312具有连接到接地参考GND的源极端子。LC2晶体管1320具有被配置为接收LC2控制信号的栅极端子，被配置为接收源极电压VDD的源极端子，以及连接到第二反相器的第二PMOS晶体管1314的源极端子的漏极端子。LC2晶体管1320与第二PMOS和NMOS晶体管1314、1316形成第二串联连接的电路路径，其中第二NMOS晶体管1316具有连接到接地参考GND的源极端子。LC3晶体管1322具有被配置为接收LC3控制信号的栅极端子，连接到选择节点S的源极端子，以及连接到输出节点O的漏极端子。LC4晶体管1324具有被配置为接收LC4控制信号的栅极端子，连接到未选择节点U的源极端子，以及连接到输出节点O的漏极端子。

LC1控制信号、LC2控制信号、LC3控制信号和LC4控制信号可被统称为锁存器控制(LC)信号。感测电路控制器1206可被配置为输出锁存器控制信号以控制锁存器1308的操作。具体地讲，感测电路控制器1206可被配置为在相应的高电压电平和低电压电平下生成LC1控制信号、LC2控制信号、LC3控制信号和LC4控制信号中的每一个以在某些时间和/或根据在读取和写入模式期间的序列接通和关断相应的LC1晶体管1318、LC2晶体管1320、LC3晶体管1322和LC4晶体管1324。通常，并且除非另有规定，否则施加到晶体管的栅极端子的控制信号的高电压电平是能够接通NMOS晶体管并且关断PMOS晶体管的电压电平，并且施加到晶体管的栅极端子的控制信号的低电压电平是能够关断NMOS晶体管并且接通PMOS晶体管的电压电平。

在某些操作时段期间，包括但不限于读取和写入模式中的操作时段，感测电路控制器1206可被配置为将锁存器1308配置为稳态操作模式(或仅稳态)。在稳态操作模式中，锁存器1308可被配置为将选择电压和未选择电压VS、VU保持在其相应的低电压电平。感测电路控制器1206可被配置为以其相应的低电压电平输出每个锁存器控制信号，以将锁存器1308配置为处于稳态。LC1晶体管1318和LC2晶体管1320将响应于LC1控制信号和LC2控制信号在其低电压电平下的相应接收而各自导通。另外，LC3晶体管1322和LC4晶体管1324将响应于LC3控制信号和LC4控制信号在其低电压电平下的相应接收而各自关断。

感测电路控制器1206可被配置为控制锁存器1308以在写入模式下执行锁存器写入操作，从而在感测操作开始时设置选择电压和未选择电压VS、VU的电压电平。具体地讲，感测电路控制器1206可被配置为输出锁存器控制信号以致使锁存器1308生成并输出处于其高电压电平的选择电压VS和处于其低电压电平的未选择电压VU，或者生成并输出处于其低电压电平的选择电压VS和处于其高电压电平的未选择电压VU以用于感测操作。

为了执行给定的感测操作，感测电路控制器1206将锁存器1308配置为是生成处于其高电压电平的选择电压VS和处于其低电压电平的未选择电压VU，还是生成处于其低电压电平的选择电压VS和处于其高电压电平的未选择电压VU可取决于第i位线BL(i)是用于感测操作的所选择的位线还是未选择的位线。具体地讲，对于感测操作，如果感测电路控制器1206确定第i位线BL(i)是所选择的位线，则感测电路控制器1206可输出锁存器控制信号，以致使锁存器1308通过生成并输出处于其高电压电平的选择电压VS和处于其低电压电平的未选择电压VU执行锁存器写入操作。另选地，如果感测电路控制器1206确定第i位线BL(i)是未选择的位线，则感测电路控制器1206可输出锁存器控制信号以致使锁存器1308通过生成并输出处于其低电压电平的选择电压VS和处于其高电压电平的未选择电压VU执行锁存器写入操作。

在用于感测操作的特定示例性锁存器写入操作中，感测电路控制器1206可控制感测电路1300使得BUS1电压VBUS1处于低电压电平，并且可诸如通过以其相应的低电压电平输出每个锁存器控制信号，将锁存器1308配置为处于稳态。然后，感测电路控制器1206可根据在两个时间段(包括称为重置时段的第一时段和称为设置时段的第二时段)内在其高电压电平和低电压电平之间切换锁存器控制信号的顺序，将选择电压VS和未选择电压VU的电压电平设置在其相应的高电压电平或低电压电平。这两个时段可以是称为扫描时段的较大时间段的子时段。换句话说，感测电路控制器1206和锁存器1308可在扫描时段期间执行锁存器写入操作，该扫描时段包括重置时段(或子时段)，之后是设置时段(或子时段)。在重置时段期间，感测电路控制器1206重置锁存器1308，使得锁存器1308生成处于其高电压电平的选择电压VS和处于其低电压电平的未选择电压VU。在设置时段期间，感测电路控制器1206控制锁存器1308以将选择电压和未选择电压VS、VU设置为对应于第i位线BL(i)是所选择的位线还是未选择的位线的电压电平。

更详细地，在重置时段期间，感测电路控制器1206将锁存器1308配置为处于重置状态。在重置状态中，锁存器1308被配置为生成处于高电压电平的选择电压VS和处于低电压电平的未选择电压VU。感测电路控制器1206可被配置为将锁存器1308配置为处于重置状态，而不管第i位线BL(i)是用于感测操作的所选择的位线还是未选择的位线。在重置时段中的第一时间，感测电路控制器1206可将LC2控制信号从其低电压电平转换到其高电压电平，同时将其他锁存器控制信号保持在其低电压电平。LC2晶体管1320可通过关断来响应于该转换。在重置时段中的第二时间，感测电路控制器1206可将LC4控制信号从其低电压电平转换到其高电压电平，使得LC2控制信号和LC4控制信号处于其高电压电平，而LC1控制信号和LC3控制信号仍处于其低电压电平。LC4晶体管1324可以通过导通转换到其高电压电平来响应LC4控制信号。

接通LC4晶体管1324，结合设置为其相关联的低电压电平的BUS1电压VBUS1，可以致使未选择电压VS设置为其相关联的低电压电平。如果在锁存器写入操作之前，未选择电压VU已经处于其低电压电平，则在第二时间接通LC4晶体管1324可致使锁存器1308将未选择电压VU保持在其低电压电平。另选地，如果在锁存器写入操作之前，未选择电压VU作为其高电压电平，则在第二时间接通LC4晶体管1324可将未选择电压VU从其高电压电平下拉到其低电压电平。在任一种情况下，在第二时间接通LC4晶体管1324可致使锁存器1308将未选择电压VU设置为其低电压电平。响应于未选择电压VU被设置为低电平，交叉耦合的反相器可以将选择电压VS设置为其相关联的高电压电平。也就是说，如果在锁存器写入操作之前，选择电压VS已经处于其高电压电平，则接通LC4晶体管1324可致使锁存器1308将选择电压VS保持在其高电压电平。另选地，如果在锁存器写入操作之前，选择电压V S处于其低电压电平，则接通LC4晶体管1324可致使锁存器1308将选择电压VS上拉到其高电压电平。

在第二时间之后的第三时间，感测电路控制器1206可下拉LC2控制信号和LC4控制信号以将锁存器1308配置回其稳态。作为响应，锁存器1308可将选择电压VS维持在其高电压电平并将未选择电压VU维持在其低电压电平。

在重置时段期间锁存器1308的重置可以是全局操作，意味着在锁存器写入操作的重置时段期间，感测操作中所涉及的作为感测块的一部分(例如，图2B中的感测块146或图12中的感测块1200)的所有锁存器可由感测电路控制器1206重置，使得它们各自生成处于其高电压电平下的其相应的选择电压VS以及处于其低电压电平下的其未选择电压VU。

第三时间之后的第四时间可标记锁存器写入操作的设置时段的开始。感测电路控制器1206可知道第i位线BL(i)是用于感测操作的所选择的位线还是未选择的位线。因此，如果感测电路控制器1206确定第i位线BL(i)是用于感测操作的所选择的位线，则感测电路控制器1206可确定自锁存器1308已生成处于如下电压电平下的选择电压和未选择电压VS、VU以来将锁存器1308维持在其稳态，所述电压电平对应于第i位线是所选择的位线(即，选择电压VS处于其高电压电平，并且未选择电压处于其低电压电平)。

另选地，如果感测电路控制器1206确定第i位线BL(i)是用于下一感测操作的未选择的位线，感测电路控制器1206可确定锁存器1308将改变或切换在其生成选择电压和未选择电压VS、VU的电压电平。也就是说，感测电路控制器1206可以确定锁存器1308要将其生成选择电压VS的电压电平从高电压电平改变到低电压电平，并且要将其生成未选择电压VU的电压电平从低电压电平改变到高电压电平。为此，在第四时间，感测控制器1206可以将LC1控制信号从其低电压电平转换到其高电压电平，同时将其他锁存控制信号保持在它们相应的低电压电平。LC1晶体管1318可以通过关断响应于LC1控制信号从低电压电平到高电压电平的转换。在第四时间之后的第五时间，感测控制器1206可以将LC3控制信号从其低电压电平转换到其高电压电平，同时将LC1控制信号保持在其高电压电平，并且将LC2和LC4控制信号分别保持在它们相应的低电压电平。LC3晶体管1322可以通过导通响应于LC3控制信号从低电压电平到高电压电平的转换。

接通LC3晶体管1322，结合设置为其相关联的低电压电平的BUS1电压VBUS1，可以致使选择电压VS设置为其相关联的低电压电平。响应于选择电压VS被设置为低电平，交叉耦合的逆变器可以将未选择电压VU设置为其相关联的高电压电平。在第五时间段，感测电路控制器1206可以将LC1控制信号1318和LC3控制信号1322两者转换到其相应的低电压电平，同时将LC2和LC4控制信号保持在其相应的低电压电平，以便将锁存器1308配置回其稳定状态。在其稳定状态下，锁存器1308可将选择电压VS保持在其相关联的低电压电平，并且将未选择电压VU保持在其相关联的高电压电平。感测电路控制器1206将锁存器1308配置回其稳定状态的第五时间可以标记作为整体的设置时段和扫描时段的结束。

因此，对于感测操作中涉及的感测块，在设置时段结束时，与选择的位线相关联的锁存器1308被配置为在其相应的高电压电平生成其相应的选择电压VS，并且在其低电压电平生成其相应的未选择电压VU，同时与未选择的位线相关联的锁存器1308被配置为在其低电压电平生成其相应的选择电压VS，并且在其高电压电平生成相应的未选择电压VU。

另外，感测电路控制器1206可以被配置为控制锁存器1308以在读取模式下执行锁存读取操作。当执行读取操作时，锁存器1308可以将BUS1电压VBUS1的电压电平设置为与选择电压VS的电压电平或未选择电压VU的电压电平相对应的电压电平。在锁存读取操作的开始或紧接着锁存读取之前，感测电路控制器1206可以将锁存器1308配置为稳定状态。然后，如果感测电路控制器1206想要设置BUS1电压VBUS1的电压电平以对应于选择电压VS的电压电平，感测电路控制器1206可将LC3控制信号从其低电压电平转换为其高电压电平以接通LC3晶体管1322，同时将其他锁存控制信号保持在其相应的低电压电平。另选地，如果感测电路控制器1206想要设置BUS1电压VBUS1的电压电平以对应于未选择电压VU的电压电平，感测电路控制器1206可将LC4控制信号从其低电压电平转换为其高电压电平以接通LC4晶体管1324，同时将其他锁存控制信号保持在其相应的低电压电平。

对于一些示例性配置中，锁存器1308可能无法执行锁存读取操作以将BUS1电压VBUS1的电压电平设置为选择电压VS或未选择电压VU的高电压电平。例如，如果选择电压VS处于其高电压电平，由于LC3晶体管1322的栅极-源极电压未足够大以使LC3晶体管1322导通，因此将LC3控制信号转换为其高电压电平可能不会接通LC3晶体管1322。因此，如果选择电压VS处于其高电压电平，则当感测电路控制器1206将LC3控制信号转换为高电压电平时，LC3晶体管1322可通过保持关断进行响应。继而，第一总线BUS1可相对于选择节点S保持浮动。因此，响应于感测电路控制器1206将LC3信号转换为其高电压电平，锁存器1308可以不将BUS1电压VBUS1设置为与选择电压VS的高电压电平相对应的电平。

类似地，如果未选择电压VU处于其高电压电平，则由于LC4晶体管1324的栅极-源极电压未足够大以使LC4晶体管1324导通，因此将LC4控制信号转换为其高电压电平可能不会接通LC4晶体管1324。因此，如果未选择电压VU处于其高电压电平，则当感测电路控制器1206将LC4控制信号转换为高电压电平时，LC4晶体管1324可通过保持关断进行响应。继而，第一总线BUS1可相对于未选择节点U保持浮动。因此，响应于感测电路控制器1206将LC4信号转换为其高电压电平，锁存器1308可以不将BUS1电压VBUS1设置为与未选择电压VU的高电压电平相对应的电平。

另选地，锁存器1308能够通过将BUS1电压VBUS1的电压电平设置为选择电压VS或未选择电压VU的低电压电平来执行锁存读取操作。也就是说，如果该电压电平是低电压电平，则锁存器1308能够设置BUS1电压VBUS1的电压电平以对应于选择电压VS或未选择电压VU的电压电平。例如，如果选择电压VS处于其低电压电平，由于LC3晶体管1322的栅极-源极电压将足够大以使LC3晶体管1322导通，因此将LC3控制信号转换为其高电压电平可能会接通LC3晶体管1322。因此，如果选择电压VS处于其低电压电平，则当感测电路控制器1206将LC3控制信号转换为高电压电平时，LC3晶体管1322可以通过导通来响应。继而，BUS1电压VBUS1可以被设置为对应于选择电压VS的低电压电平的低电压电平，因为第一总线BUS1上的任何电荷可经由LC3晶体管1322和第一NMOS晶体管1312放电到接地参考GND。

类似地，如果未选择电压VU处于其低电压电平，则由于LC4晶体管1322的栅极-源极电压将足够大以使LC4晶体管1324导通，因此将LC4控制信号转换为其高电压电平可接通LC4晶体管1324。因此，如果未选择电压VU处于其低电压电平，则当感测电路控制器1206将LC4控制信号转换为高电压电平时，LC4晶体管1324可通过导通进行响应。继而，BUS1电压VBUS1可以被设置为对应于未选择电压VU的低电压电平的低电压电平，因为第一总线BUS1上的任何电荷可经由LC4晶体管1324和第二NMOS晶体管1316放电到接地参考GND。

另外，感测电路1300、锁存器1308和感测电路控制器1206可被配置为经由多个通信总线彼此通信，其中一个通信总线是第一总线BUS1。如下面进一步详细描述的，对于给定的感测操作，感测电路1300可以被配置为在给定感测操作结束时或者将要结束时以感测结果电压电平生成BUS1电压VBUS1。感测结果电压电平指示给定感测操作的结果。感测电路1300可以被配置为经由第一总线BUS1将处于感测结果电压电平的BUS1电压VBUS1传送到感测电路控制器1206和/或锁存器1308。

该多个通信总线还可以包括第二通信总线BUS2。感测电路控制器1206可以连接到第二总线BUS2，并且被配置为经由第一总线BUS1和第二总线BUS2与感测电路1300和锁存器1308通信。DSW晶体管1326可以配置在第一总线BUS1和第二总线BUS2之间，以将第一总线BUS1和第二总线BUS2彼此电连接和断开。感测电路控制器1206可以被配置为将DSW控制信号输出到DSW晶体管1326的栅极端子，以便将第二总线DBUS电连接到第一总线BUS1或从第一总线BUS1断开第二总线DBUS。感测电路1300的其他配置(包括那些包括除锁存器1308以外的附加锁存器的配置)可以包括其他或附加的通信总线。各种配置都是可能的。

另外，感测电路1300可以包括位线连接电路1328，所述位线连接电路被配置为将第i位线BL(i)与感测电路1300和锁存器1308电连接和断开。当位线连接电路将第i位线BL(i)连接到感测电路1300时，电流可以从感测电路1300流到第i位线BL(i)。另选地，当位线连接电路将第i位线BL(i)从感测电路1300断开时，可以防止电流从感测电路1300流到第i位线BL(i)。

另外，感测电路1300可以包括位线偏置电路1330，所述位线偏置电路被配置为通过在位线偏置节点VBL处生成位线偏置电压VBL以偏置第i位线BL(i)。位线偏置电压VBL的量可取决于第i位线BL(i)是所选择的位线还是未选择的位线。具体地讲，当第i位线BL(i)是所选择的位线时，位线偏置电路1330可以生成处于高供电电压电平VHSA或对应于高供电电压VHSA的电平的位线偏置电压VBL，并且当第i位线BL(i)是未选择的位线时，位线偏置电路1328可以生成处于单元源电压电平Vcelsrc或对应于单元源电压Vcelsrc的电平的位线偏置电压VBL。

感测电路1300还可以包括感测启用电路1332，其由从感测电路控制器1206输出的感测启用控制信号CTRLS控制。如在下面进一步详细描述的，在感测节点生成的感测电压VSEN可由于在感测节点SEN积累的电荷而增加。感测电路控制器1206可以输出感测启用控制信号CTRLS以启用和禁用感测启用电路1332。如下面关于图14的时序图进一步详细描述的，当感测电路控制器1206启用感测启用电路1332时，由在感测节点SEN处累积的电荷生成的电流可以流过感测启用电路1332以及位线连接电路1328到第i位线BL(i)。

感测电路1300还可以包括BLQ晶体管1334。BLQ晶体管1334具有配置用于从感测电路控制器1206接收BLQ控制信号的栅极端子，连接到第一总线BUS1的漏极端子和连接到感测节点SEN的源极端子。

另外，感测电路1300可包括晶体管的第一串联连接分支，其包括STB晶体管1336和感测晶体管1338。感测晶体管1338具有连接到感测节点SEN并且被配置为接收感测电压VSEN的栅极端子。另外，感测晶体管1338具有连接到STB晶体管1336的源极端子的漏极端子以及连接到阈值电压跟踪节点VTT的源极端子，并且该源极端子被配置为接收在阈值电压跟踪节点VTT处生成的阈值电压跟踪电压VVTT。STB晶体管1336还具有配置用于从感测电路控制器1206接收STB控制信号的栅极端子，以及连接到第一总线BUS1的漏极端子。

如图13所示，阈值电压跟踪节点VTT可以经由第一开关(SW1)1342和第一供电路径1344交替地连接到阈值电压跟踪电压源1340或接地参考GND。阈值电压跟踪电压源1340(可以是电压供应电路的部件)可以被配置为输出第一供电电压V1。感测电路控制器1206可以被配置为将第一控制信号CTRL1输出到第一开关1342，以控制阈值电压跟踪节点VTT和第一供电路径1344连接到阈值电压跟踪电压源1340还是连接到接地参考GND。当感测电路控制器1206输出第一控制信号CTRL1以将阈值电压跟踪节点VTT连接到阈值电压跟踪电压源1340时，阈值电压跟踪电压源1340可将其第一供电电压V1经由第一开关1342和第一供电路径1344供应给阈值电压跟踪节点VTT，使得阈值电压跟踪电压VVTT的电压电平等于或对应于第一供电电压V1的电压电平。另选地，当感测电路控制器1206输出第一控制信号CTRL1以将阈值电压跟踪节点VTT连接到接地参考GND时，阈值电压跟踪电压VVTT的电压电平等于或对应于接地参考GND电压的电压电平(即接地参考电压)。

感测晶体管1338可以被配置为根据感测电压VSEN的电平导通和关断。如下面进一步详细描述的，当感测电路控制器1206想要知道感测电压VSEN是否处于接通或关断感测晶体管1338的电压电平时，感测电路控制器1206可以输出STB控制信号以接通STB晶体管1336。在感测电压VSEN的电平足够高以接通感测晶体管1338的情况下，STB晶体管1336和感测晶体管1338可以操作以将BUS1电压VBUS1下拉到相关联的低电压电平。另选地，在感测电压VSEN的电平处于低电平以关断感测晶体管1338的情况下，则BUS1电压VBUS1可保持在高电平。

另选地，如下面参考图14进一步详细描述的，BLQ晶体管1334、STB晶体管1336、感测晶体管1338和阈值电压跟踪节点VTT可以形成阈值电压跟踪电路路径，该阈值电压跟踪电路路径将所选择的感测电路中的感测电压VSEN从初始预充电电压电平改变为最终预充电电压电平。最终预充电电压电平可以是根据阈值电压跟踪方法跟踪或对应于感测晶体管1338的特定阈值电压的电压电平。为了将感测电压VSEN改变为最终预充电电压电平，阈值电压跟踪电路通过将感测晶体管1338的栅极和漏极端子连接或连系在一起，从而将感测晶体管1338配置为二极管连接的晶体管。当感测晶体管1338被配置为二极管连接的晶体管并且阈值电压跟踪节点VTT接收第一电压V1时，阈值电压跟踪电路路径可以将感测电压VSEN从初始预充电电压电平改变为最终预充电电压电平，所述最终预充电电压电平跟踪或对应于感测晶体管1338的阈值电压。如下面进一步详细解释的，在对应于感测晶体管1338的特定阈值电压的电压电平下生成电压VSEN的过程或方法被称为阈值电压跟踪过程。

感测电路1300还可以包括晶体管的第二串联连接分支，其包括LSL晶体管1346和BUS1晶体管1348。BUS1晶体管1348具有连接到第一总线BUS1并且被配置为接收BUS1电压VBUS1的栅极端子。另外，BUS1晶体管1348具有连接到LSL晶体管1346的源极端子的漏极端子以及连接到预充电供电节点PCS的源极端子，并且该源极端子被配置为接收供应给预充电供电节点PCS的预充电供电电压VPCS。LSL晶体管1338还具有配置用于从感测电路控制器1206接收LSL控制信号的栅极端子，以及连接到感测节点SEN的漏极端子。

如图13所示，预充电供电节点PCS可以经由第二开关(SW2)1352和第二供电路径1354交替地连接到预充电电压源1350或连接到接地参考GND。预充电电压源1350(可以是电压供应电路的部件)可以被配置为输出第二供电电压V2。感测电路控制器1206可以被配置为将第二控制信号CTRL2输出到第二开关1352，以控制预充电供电节点PCS和第二供电路径1354连接到预充电电压源1350还是连接到接地参考GND。当感测电路控制器1206输出第二控制信号CTRL2以将预充电供电节点PCT连接到预充电电压源1350时，预充电电压源1350可将其第二供电电压V2经由第二开关1352和第二供电路径1354供应给预充电供电节点PCS，使得预充电供电电压VPCS的电压电平等于或对应于第二供电电压V2的电压电平。另选地，当感测电路控制器1206输出第二控制信号CTRL2以将预充电供电节点PCS连接到接地参考GND时，预充电供电电压VPCS的电压电平等于或对应于接地参考电压的电压电平。

如下面参考图14进一步详细描述的，当LSL晶体管1346和BUS1晶体管1348导通时，它们可以与预充电供电节点PCS形成复位或放电电路路径，所述电路路径操作用于对在感测节点SEN上累积的电荷进行放电并且/或者下拉感测电压VSEN的电平，以便重置感测电压VSEN的电压电平。另外，LSL晶体管1346、BUS1晶体管1348和预充电供电节点PCS可形成预充电电路路径，在感测操作的预充电时段的充电部分期间，该预充电电路路径利用处于其预充电电压电平的预充电供电电压VPCS对感测节点SEN预充电。因此，形成放电电路路径以重置感测电压VSEN的电路部件即LSL晶体管1346、BUS1晶体管1348和预充电供电节点PCS也形成预充电电路路径以对感测节点SEN预充电。

感测电路1300还可包括LPC晶体管1356，其具有配置用于从感测电路控制器1206接收LPC控制信号的栅极端子，配置用于接收第二高供电电压VHLB的漏极端子，以及连接到第一总线BUS1的源极端子。如下面参考图14进一步详细描述的，感测电路控制器1206可以输出LPC控制信号以接通LPC晶体管1356，以便在感觉操作期间的特定、预先确定的时间将BUS1电压VBUS1设置为特定电压电平。

感测电路1300还可以包括电荷存储电路1358。通常，电荷存储电路1358是配置用于存储电荷并基于所存储的电荷生成电压的任何类型的电路部件或电路部件的组合。电荷存储电路1358的示例性配置可以是电容器，但是其他电路或电路的组合(包括有源电路、无源电路或其组合)可以实施为电荷存储电路1358。电荷存储电路1358可以包括连接到感测节点SEN的第一端或端子以及连接到脉冲节点CLK的第二端或端子。

电压供应电路(或者另选地，感测电路控制器1206)可以被配置为生成输入或预感测脉冲CLKSA，并且将输入脉冲CLKSA供应给电荷存储电路1346。具体地讲，电压供应电路可以将输入脉冲CLKSA供应给脉冲节点CLK，并且电荷存储电路1358可以通过使其第二端连接到脉冲节点CLK来接收输入脉冲CLKSA。在接收到输入脉冲CLKSA时，电荷存储电路1358可被配置为在感测节点SEN处以预感测电压电平生成感测电压VSEN，该预感测电压电平对应于输入脉冲CLKSA的电压电平乘以电荷存储电路1358的耦合比Cr。

如下面参考图14进一步详细描述的，感测电路1300可以被配置为执行状态相关的预充电操作预充电操作是感测电路1300在给定感测操作的预充电时段期间执行的操作，在此期间感测电路1300以预充电电平生成感测电压VSEN。感测电路1300执行的预充电操作是状态相关的，因为感测电路1300是否执行预充电操作取决于针对给定感测操作的感测电路1300连接到所选择的位线还是未选择的位线。如果感测电路连接到所选择的位线，则感测电路1300被配置为执行预充电操作并且生成处于预充电电平的感测电压VSEN。另选地，如果感测电路未连接到所选择的位线，即连接到未选择的位线，则感测电路1300可以不执行预充电操作，而是可以在给定感测操作的预充电时段期间将感测电压VSEN保持的接地参考电压。

对于执行感测操作的存储器***，诸如参考图1A至图2B示出和描述的存储器***100，作为读取或验证过程的一部分，数千个感测电路可以同时执行它们相应的感测操作。预充电操作消耗功率，因此通过配置和控制感测电路使得仅连接到所选择的位线的那些感测电路执行预充电操作，从而可以减少存储器***内的功耗。

而且，如下面参考图14进一步详细描述的，通过具有图13中所示的电路配置，感测电路1300可以根据阈值电压跟踪方法或过程执行预充电操作。根据阈值电压跟踪方法，在预充电操作期间感测电路1300产生感测电压VSEN的预充电电压电平与特定于感测电路1300的感测晶体管1338的阈值电压相对应。这样做可以增强感测电路1300检测感测操作的结果的能力，所述感测操作的结果准确指示目标存储器单元MC(T)的状态。

图14示出了在感测操作的操作期间，在感测电路中生成和/或传递到感测电路的某些电压和控制信号的时序图。参考图14描述执行感测操作的方法。该方法参考两个感测电路描述，每个感测电路具有图13中所示的感测电路1300的配置，每个感测电路连接到相关联的位线和NAND串诸如图13所示的第i位线BL(i)和NAND串1302，并且每个感测电路连接到相关联的锁存器诸如图13中所示的锁存器1308。两个感测电路包括所选择的感测电路和未选择的感测电路。所选择的感测电路被称为“所选择的”是因为其在感测操作的操作期间连接到所选择的位线。类似地，未选择的感测电路被称为“未选择的”是因为其在感测操作的操作期间连接到未选择的位线。而且，连接到所选择的感测电路的锁存器(例如，锁存器1308)被称为所选择的锁存器，并且连接到未选择的感测电路的锁存器被称为未选择的锁存器。

如前所述，作为给定读取操作或给定验证操作(或程序验证的验证部分)的一部分，可在块的连接到相同字线的一组目标存储器单元上执行感测操作。对于给定的读取操作，目标存储器单元是块中那些可从中确定数据的数据值的存储器单元。对于给定的验证操作，目标存储器单元是块中那些正被编程数据的存储器单元。图2B中所示的感测块146的一个或多个可以涉及作为给定读取操作或给定验证操作一部分的一个或多个感测操作。在针对给定读取操作或给定验证操作的单个感测操作中，一个或多个感测操作中涉及的一个或多个感测块146的一些感测电路1202(图12)可以连接到所选择的位线，而所述一个或多个感测块146的其他感测电路1202可以连接到未选择的位线。对于单个感测操作，感测电路控制器1206(图12)和/或控制逻辑154(图2B)可能想要知道电流或阈值电流量是否正通过所选择的位线传导。感测电路控制器1206和/或控制逻辑154可能不想知道电流或阈值电流量是否正通过未选择的位线传导。

控制逻辑154和/或感测块146的感测电路控制器1206中的一个或多个可被配置为选择连接到目标存储器单元的哪些位线将针对单个感测操作作为所选择的位线，以及哪些作为未选择的位线。对于给定的读取操作，控制逻辑154和/或一个或多个感测电路控制器1206可根据所使用的预先确定的读取方案识别所选择的和未选择的位线，以便识别存储器单元的阈值电压VTH，并且继而识别目标存储器单元存储的数据的数据值。对于给定的验证操作，控制逻辑154和/或一个或多个感测电路控制器1206可根据用于将目标存储器单元编程为各种不同编程状态的程序方案识别所选择的和未选择的位线。

根据至少一些示例性程序方案，单个感测操作可以与给定的存储器状态相关联。对于单个感测操作，如果连接到位线的目标存储器单元被分配为编程到与单个感测操作相关联的存储器状态中，控制逻辑154和/或一个或多个感测电路控制器1206可将位线识别为所选择的位线。相反，如果目标存储器单元未被分配为编程到与单个感测操作相关联的给定存储器状态，控制逻辑154和/或一个或多个感测电路控制器1206可将位线识别为未选择的位线。

参考图14描述的感测操作中涉及的所选择的感测电路可以是连接到用于单个感测操作的所选择的位的感测电路之一，该单个感测操作是读取操作或验证操作的一部分。另外，参考图14描述的感测操作中涉及的未选择的感测电路可以是连接到用于单个感测操作的未选择的位线的感测电路之一，该单个感测操作是读取操作或验证操作的一部分。

对于一些示例性配置，所选择的感测电路包括或连接到其自己的第一开关1342和其自己的第二开关1352，并且未选择的感测电路包括或连接到其自己的第一开关1342和其自己的第二开关1352。另外，对于一些示例性配置，所选择的感测电路和未选择的感测电路两者可以被配置为连接到相同的阈值电压跟踪电压源1340，并且两者可以被配置为连接到相同的预充电电压源1350。对于其他示例性配置，所选择的和未选择的感测电路可以被配置为连接到不同的阈值电压跟踪电压源1340，并且/或者可以被配置为连接到不同的预充电电压源1350。为简单起见，在关于图14描述的感测操作中，单个阈值电压跟踪电压源1340将第一供电电压V1供应给所选择的和未选择的感测电路两者，并且单个预充电电压源1350将第二供电电压V2供应给所选择的和未选择的检测电路两者。

另外，参考图14描述的感测操作在五个连续的时段或阶段执行。其他示例性感测操作可以包括多于或少于五个时段。作为示例，五个时段中的两个或更多个可以在单个时段下组合，五个时段中的一个或多个可以被分为单独的时段，或者感测操作可以包括未描述的其他时段，并且描述的时段可以在所描述的五个之前或之后出现。而且，时间段相对于彼此的持续时间不一定按比例绘制。

而且，图14示出了控制信号和电压的电压波形，如实线、点划线或小虚线所示。对于给定的控制信号或电压，在给定时间或给定时间段内：如果显示单条实线，该单条实线表示发送到所选择的电路或未选择的电路两者(或由其生成)的电压或控制信号的电压电平，或者发送到所选择的锁存器和未选择的锁存器(或由其生成)的电压或控制信号的电压电平；如果显示实线和点划线两者，实线表示发送至所选择的感测电路或所选择的锁存器(或在其中生成)的电压或控制信号的电压电平，并且点划线表示发送至未选择的检测电路或未选择的锁存器(或在其中生成)的电压或控制信号的电压电平；如果示出了多个小虚线，这种小虚线表示针对给定时间或时间段生成的给定控制信号或电压的可能的不同电压电平。

第一时段(时段1)可以被称为位线选择时段，并且可以在初始时间t1开始。在第一时段中，控制逻辑154和/或感测电路控制器1206可确定感测操作的所选择的位线和未选择的位线。对于一些示例性感测操作，未选择的位线的至少一些可以为锁定位线。如上所述，验证操作的单个感测操作可以与多个编程状态中的一个相关联。通常，控制逻辑154和/或感测电路控制器1206可以选择连接目标存储器单元的那些位线，所述目标存储器单元被分配为处于与感测操作相关联的编程状态。可能需要若干程序操作以在给定编程状态下成功编程给定存储器单元。另外，并非所有分配给相同编程状态的存储器单元可以同时或在执行相同编程操作之后成功编程。在分配给相同编程状态的目标存储器单元中，可以由控制逻辑154和/或感测电路控制器1206在验证操作之后确定哪个目标存储器单元被成功编程并且哪个尚未成功编程。在识别哪个目标存储器单元被成功编程时，控制逻辑154和/或感测电路控制器1206可锁定那些目标存储器单元不进行未来编程，并且验证编程验证操作的部分。对于未来的编程和/或验证操作，控制逻辑154和/或感测电路控制器1206可以将那些锁定的目标存储器单元识别为未选择的存储器单元的一部分，并且将其相关联的位线识别为未选择的位线。

如上所述，参考图14描述的感测操作是参考连接到所选择的位线的所选择的感测电路和连接到未选择的位线的未选择的感测电路描述的。所选择的位线可以是在第一时段中识别的所选择的位线之一。同样，未选择的位线可以是在第一时段中识别的未选择的位线之一。

另外，在第一时段中，感测电路控制器1206可以将相应的锁存控制信号输出到所选择的锁存器和未选择的锁存器中的每一者，以致使所选择的锁存器和未选择的锁存器中的每一者执行相应的锁存器写操作。如前所述，感测电路控制器1206可以根据重置和设置时段中的序列输出锁存控制信号。为清楚起见，图14示出了LC3控制信号的电压波形，但未示出其他锁存控制信号(即LC1、LC2和LC4控制信号)的电压波形。另外，图14示出了LC3控制信号的电压脉冲1402，其在设定时段期间被发送至未选择的锁存器，从而致使未选择的锁存器在其相关联的低电压电平生成其选择电压VS，并且在其相关联的高电压电平生成其未选择电压VU。如图所示，发送到所选择的锁存器的LC3信号控制在第一时段期间保持在其低电压电平。

而且，在初始时间t1之前，所选择的和未选择的感测电路可能已经过先前的感测操作。如前所述，感测操作中涉及的感测电路相对于预充电操作可以是状态相关的，意味着所选择的感测电路将在感测操作的预充电期间以预充电水平生成感测电压VSEN，而未选择的感测电路将在预充电时段期间使感测电压VSEN保持在低电压电平。作为状态相关的结果，在给定感测操作结束时，所选择的感测电路可以在相关联的高电压电平处生成其相应的感测电压VSEN，该高电压电平高于未选择的感测电路生成其相应感测电压VSEN的相关联的低电压电平。相关联的低电压电平可以处于或接近接地参考电压电平，并且/或者可以是与未选择的感测电路在预充电时段期间生成其感测电压VSEN的电平相同的电平。假设所选择的感测电路在先前的感测操作期间也是所选择的感测电路，并且未选择的感测电路在先前的感测操作期间也是未选择的感测电路，图14示出了所选择的感测电路在相关联的高电压电平处生成其感测电压VSEN，并且未选择的感测电路在第一时段中的感测操作开始时在相关联的低电压电平处生成其感测电压VSEN。

在从第二时间t2开始的第二时段(时段2)中，所选择的和未选择的感测电路将其相应的BUS1电压VBUS1和感测电压VSEN设置为准备预充电时段的电压电平。在第二时段期间，所选择的和未选择的感测电路还可执行放电操作，在此期间它们将其相应的感测电压VSEN重置或下拉到相关联的低电压电平，诸如接地参考电压。

更详细地，在第二时段期间，所选择的和未选择的感测电路可以通过将其相应的BUS1电压VBUS1增加到相关联的高电压电平VX2-Vt来设置其相应的BUS1电压VBUS1。为此，感测电路控制器1206可以将LPC控制信号输出到所选择的感测电路和未选择的感测电路中的每一者的LPC晶体管1356，以接通LPC晶体管1356。

如图14所示，对于一些示例性配置，感测电路1206可以输出第一和第二LPC控制信号，以在两个阶段中在相关联的高电压电平VX2-Vt处生成BUS1电压。在第一阶段，从第二时间t2开始，感测电路控制器1206可将LPC控制信号从相关联的低电压电平增加到中间电压电平VDDSA，这继而可以接通所选择的和未选择的感测电路的每一者的LPC晶体管1356。响应于导通，所选择的和未选择的感测电路的每一者的LPC晶体管1356可以将BUS1电压VBUS1从其相关联的低电压电平增加到其相关联的中间电压电平VDDSA-Vt，所述中间电压电平为LPC控制信号的中间电压电平VDDSA减去LPC晶体管1356的阈值电压Vt。在第二阶段，从第三时间t3开始，感测控制器1206可以将LPC控制信号的电压电平从中间电压电平VDDSA增加到高电压电平VX2。作为响应，LPC晶体管1356可以将其相应的BUS1电压增加到相关联的高电压电平VX2-Vt，其中VX2是LPC控制信号的高电压电平，并且Vt是LPC晶体管的阈值电压。

在一些示例性配置中，电压供应电路和/或感测电路控制器1206可以诸如从控制器102，存储器***100的另一部件，或者直接从连接到存储器***100的主机接收外部供电电压，并且可以被配置为响应于外部供电电压的接收生成供电电压和/或控制信号。中间电压电平VDDSA可以等于或对应于外部供电电压的电压电平。对于一些示例性配置，中间电压电平VDDSA可能不是足够高的电压电平以用于感测操作的执行。电压供应电路和/或感测电路控制器1206可以包括电荷泵电路或其他类似电路，以便生成处于高于中间电压电平VDDSA的电压电平(诸如高电压电平VX2)的供电电压和控制信号。因此，对于这些示例性配置，在第二时段中，感测电路控制器1206可以从第二时间t2到第三时间t3使用外部供电电压以中间电压电平VDDSA生成LPC控制信号，然后可以利用电荷泵电路在第三时间t3将LPC控制信号的电压电平从中间电压电平VDDSA增加到高电压电平VX2。

对于其他示例性配置，在第二时段的开始，感测电路控制器1206可以将LPC控制信号的电压电平从低电压电平直接增加到高电压电平VX2，而不将电压电平保持在中间电压VDDSA一段时间。然而，首先在第二时间t2和第三时间t3之间将电压电平增加到中间电压电平VDDSA，然后将电压电平从中间电压电平VDDSA增加到高电压电平VX2在功耗方面可能更有效，如参考图14所述的。

另外，在第二时段期间，所选择的感测电路和未选择的感测电路可以在第二时段中执行放电或重置操作，在此期间，所选择的感测电路和未选择的感测电路释放存储在电荷存储电路1358中的任何电荷，以将感测电压VSEN重置或降低到其相关联的低电压电平，该低电压电平可以是接地参考电压。为此，所选择的感测电路和未选择的感测电路可各自经由它们相应的LSL晶体管1346和相应的BUS1晶体管1348形成从它们相应的感测节点SEN到接地参考GND的相应放电或重置路径。在每个所选择的感测电路和未选择的感测电路中，放电电路路径可以通过将预充电供电节点PCS连接到接地参考GND并且接通LSL晶体管1346和BUS1晶体管中的每一个来形成。为此，感测电路控制器1206可以将第二控制信号CTRL2输出到连接到每个所选择的感测电路和未选择的感测电路的第二开关1352，使得每个预充电供应节点PCS连接到接地参考GND。另外，BUS1晶体管1348响应于BUS1电压VBUS1增加到中间电压电平VDDSA而接通。而且，如图14所示，感测电路控制器1206可以将输出到每个所选择的感测电路和未选择的感测电路的LSL控制信号从其相关联的低电压电平增加到中间电压电平VDDSA，以接通LSL晶体管1346。在形成放电路径的情况下，所选择的感测电路的放电路径可以将感测电压VSEN下拉到接地参考电压，并且未选择的感测电路的放电路径可以在第二时段开始时保持下拉到接地参考电压的感测电压VSEN。

在示例性感测操作中，在所选择的感测电路和未选择的感测电路的放电电路路径已经诸如在第三时间t3之前将相应的感测电压VSEN减小到接地参考电压之后，感测电路控制器1206可以减小LSL控制信号，使其返回其相关联的低电压电平，以便在第三时间t3之前关断LSL晶体管1346。这样做将禁用放电电路路径，使得在第三时间t3之前，LSL晶体管1346和BUS1晶体管1348不再形成它们相应的所选择的感测电路和未选择的感测电路的感测节点SEN和接地参考GND之间的重置或放电路径。

另外，在第三时间t3，感测电路控制器1206可以将第一控制信号CTRL1输出到每个所选择的感测电路和未选择的感测电路的第一开关1342，以便将每个阈值电压跟踪节点VTT连接到阈值电压跟踪电压源1340。响应于第一控制信号CTRL1的输出，阈值电压跟踪节点VTT的电压电平可以各自从相关联的低电压电平(例如，接地参考电压)增加到等于或对应于从阈值电压跟踪电压源1340输出的第一供电电压V1的电压电平的电压电平。

如图14所示，第一供电电压V1输出到阈值电压跟踪节点VTT可以致使阈值电压跟踪电压VVTT从接地参考电压增加到摆动电压量或电平VSWING。如下面参考第三时段进一步详细描述的，摆动电压电平VSWING是当感测节点SEN经由感测启用电路1332连接到其相关联的位线时在所选择的感测电路中生成的感测电压VSEN在位线连接子时段期间下降的电压量，并且目标存储器单元MC(T)被充分编程(即，目标存储器单元的阈值电压V阈值处于足够高的电平)。另外，如下面进一步详细描述的，在预充电时段期间，所选择的感测电路将其感测晶体管1338配置为二极管连接的晶体管，以便生成处于最终预充电电压电平的感测电压VSEN，该最终预充电电压电平是检测晶体管1338的摆动电压电平VSWING和阈值电压Vt之和，在图14中表示为VSWING+Vt。在二极管连接配置中，感测晶体管1338的栅极端子和漏极端子形成二极管连接的第一端子，并且源极端子形成二极管连接的第二端子。第一端子连接到感测节点SEN，并且第二端子连接到预充电供电节点PCS。为了使二极管连接的感测晶体管1338在生成处于最终预充电电压电平VSWING+Vt的感测电压VSEN，阈值电压跟踪电压源1340输出第一供电电压V1以使阈值电压跟踪节点VTT偏置并且继而使感测晶体管1338的源极端子偏置到摆动电压电平VSWING。阈值电压跟踪电压源1340可以在所选择的感测电路生成处于最终预充电电压电平VSWING+Vt的感测电压VSEN之前输出第一供电电压V1以将阈值电压跟踪节点VTT偏置到摆动电压电平VSWING，这是图14中的第七时间t7。图14示出了阈值电压跟踪电压VVTT在第二时段开始时(即，在第二时间t2)增加到摆动电压电平VSWING，尽管在其他示例性感测操作中，阈值电压跟踪电压源1340可以在第二时间t2之后但在第七时间t7之前的其他时间将阈值电压跟踪电压VVTT增加到摆动电压电平VSWING。

同样在第二时段中，所选择的感测电路的位线偏置电路1330可以将其相关联的位线偏置节点VBL偏置到处于高供电电压电平VHSA的位线偏置电压VBL，未选择的感测电路的位线偏置电路1330可以将其相关联的位线偏置节点VBL偏置到达到单元源电压电平Vcelsrc的位线偏置电压VBL。

第三时段(时段3)是在第四时间t4开始的预充电时段，在此期间，所选择的感测电路和未选择的感测电路执行状态相关的预充电操作，这意味着所选择的感测电路生成其首先处于初始预充电电压电平然后处于最终预充电电压电平的感测电压VSEN，而未选择的感测电路将其感测电压VSEN保持在相关联的低电压电平，诸如接地参考电压。所选择的感测电路和未选择的感测电路可以在两个阶段中执行状态相关的预充电操作，包括从第四时间t4延伸到第七时间t7的充电阶段，以及从第七时间t7延伸到第九时间t9的放电阶段(也称为阈值电压跟踪阶段)。到预充电时段在第九时间t9结束时，所选择的感测电路将生成其处于最终预充电电压电平VSWING+Vt的感测电压。

在预充电操作的充电阶段，预充电电压源1350可以将第二供电电压V2供应给预充电供电节点PCS，以便生成处于其预充电电平VSWING+Vt_max的预充电供电电压VPCS。预充电电平VSWING+Vt_max也可以是感测电压VSEN的初始预充电电平。反过来，由LSL晶体管1346、BUS1晶体管1348和预充电供电节点PCS形成的预充电电路路径可以通过将预充电供电电压VPCS供应给感测节点SEN来对感测节点SEN预充电。因此，预充电供电节点PCS可以接收第二供电电压V2，并且作为响应，预充电电路路径可以通过向感测节点SEN供应预充电电压PPCS来将感测电压VSEN增加到其初始预充电电平VSWING+Vt_max。

项Vt_max表示感测晶体管1338的预定最高或最大可能阈值电压。如前所述，具有相关联的感测晶体管1338的数千个感测电路可以配置在单个存储器管芯104上并且同时执行感测操作。由于制造工艺缺陷，这些各种感测晶体管1338可能不是全都具有相同的阈值电压。通常，感测晶体管1338的集合可以具有阈值电压的相关联的分布。最大可能阈值电压Vt_max可以表示感测晶体管1338的集合的预定最高或最大可能阈值电压。这样，当生成处于初始预充电电压电平VSWING+Vt_max的感测电压VSEN，并且感测晶体管1338被配置为二极管连接的晶体管，感测晶体管1338的源极端子接收处于摆动电压电平VSWING的阈值电压跟踪电压VVTT时，栅极和漏极端子(即二极管连接的第一端子)和源极端子(即二极管连接的第二端子)之间的电压差为最少感测晶体管1338的阈值电压Vt。

为了形成预充电电路路径，LSL晶体管1346和BUS1晶体管1348都接通，以便形成电流在预充电供电节点PCS和感测节点SEN之间流动的路径。在参考图14描述的示例性感测操作中，所选择的感测电路和未选择的感测电路以状态相关的方式形成预充电电路路径，这意味着在所选择的感测电路中形成或启用预充电电路路径，但在未选择的感测电路中未形成预充电电路路径或将其禁用。LSL控制信号是全局信号，意味着感测电路控制器1206将处于相同电压电平的LSL控制信号施加到所选择的感测电路和未选择的感测电路两者的LSL晶体管1346。因此，为了使预充电电路路径以状态相关的方式执行预充电操作，所选择的感测电路可以接通其BUS1晶体管1348，而未选择的感测电路可以关断其BUS1晶体管1348。通过接通，允许所选择的感测电路的感测晶体管1338将预充电供电电压VPCS供应给所选择的感测电路的感测节点SEN。相反地，通过关断，防止未选择的感测电路的感测晶体管1338将预充电供电电压VPCS供应给未选择的感测电路的感测节点SEN。因此，在所选择的感测电路中，通过接通LSL晶体管1346和BUS1晶体管1348，所选择的感测电路中的预充电电路路径被启用以利用预充电供电电压VPCS对感测节点SEN预充电。另一方面，在未选择的感测电路中，通过关断BUS1晶体管1348，未选择的感测电路中的预充电电路路径被禁用，从而防止利用预充电供电电压VPCS对感测节点SEN预充电。

为了启用所选择的感测电路中的预充电电路路径，所选择的感测电路被配置为在第三时段期间将其BUS1电压保持在其相关联的高电压电平VX2-Vt，以便保持其BUS1晶体管接通。相反地，为了禁用未选择的感测电路中的预充电电路路径，未选择的感测电路被配置为在第三时段开始时(即，在第四时间t4)将其BUS1电压VBUS1降低到其相关联的低电压电平以便关断其BUS1晶体管1348。

此外，在第四时间t4，感测电路控制器1206将LPC控制信号的电压电平从高电压电平VX2降低到低电压电平，以便关断所选择的感测电路和未选择的感测电路两者的LPC晶体管1344。这样，LPC晶体管1344相对于第一总线BUS1浮动，因此在预充电时段期间不能影响BUS1电压VBUS1的电压电平。

所选择的感测电路和未选择的感测电路可以利用它们的锁存器1308通过接通所选择的感测电路中的BUS1晶体管1348来启用所选择的感测电路中的预充电电路路径，并且通过关断未选择的感测电路中的BUS1晶体管1348来禁用未选择的感测电路中的预充电电路路径。为此，在第四时间t4，感测电路控制器1206将LC3控制信号转换到它们相关联的高电压电平，以接通所选择的锁存器和未选择的锁存器中的LC3晶体管1322，如图14所示。对于一些示例性配置，LC3控制信号的相关联的高电平可以是中间电压电平VDDSA。如前所述，转换LC3控制信号的电压电平致使锁存器1308执行锁存读取操作，这可以将BUS1电压VBUS1的电压电平设置为对应于选择电压VS的电压电平。然而，对于所选择的锁存器，因为选择电压VS处于其相关联的高电压电平，所以当感测电路控制器1206在第四时间t4将输出到所选择的锁存器的LC3控制信号转换到其高电压电平VDDSA以使所选择的锁存器执行锁存器读取操作时，LC3晶体管1322不接通，并且第一总线BUS1相对于所选择的锁存器的选择节点S保持浮动。反过来，响应于控制信号的接收，防止所选择的锁存器禁用预充电电路路径，并且所选择的感测电路的BUS1电压VBUS1保持在其相关联的高电压电平VX2-Vt。所选择的感测电路中的BUS1电压VBUS1保持在其相关联的高电压电平VS2-Vt如图14中的曲线1404所示。

另一方面，对于未选择的锁存器，因为选择电压VS处于其相关联的低电压电平，所以当感测电路控制器1206在第四时间t4将输出到未选择的锁存器的LC3控制信号转换到其高电压电平VDDSA时，未选择的锁存器通过执行锁存读取操作来响应，并允许第一总线BUS1上的电荷通过LC3晶体管1322和第一NMOS晶体管1312放电到接地参考GND。反过来，在未选择的感测电路中生成的BUS1电压VBUS1从其高电压电平VX2-Vt下拉到其低电压电平。因此，如图14所示，在从第三时间t3到第七时间t7的充电阶段期间，所选择的感测电路的BUS1电压VBUS1保持在其高电压电平VX2-Vt以接通所选择的检测电路的BUS1晶体管1348，而未选择的感测电路的BUS1电压VBUS1被下拉并保持在其低电压电平以关断未选择的感测电路的BUS1晶体管1348。未选择的感测电路中的BUS1电压VBUS1被下拉到其相关联的低电压电平如图14中的曲线1406所示。

此外，在第三时段开始时(即，在第四时间t4)，感测电路控制器1206可以将第二控制信号CTRL2输出到至少所选择的感测电路的第二开关1352，以便将预充电电压源1350与预充电供电节点PCS连接。此时，预充电电压源1350可以开始将第二供电电压V2供应给预充电供电节点PCS，并且继而预充电供电电压VPCS可以开始增加直到其预充电电压电平VSWING+Vt_max。另外，在BUS1晶体管1348的栅极端子和源极端子之间的寄生电容可以致使预充电供电电压VPCS增加以使BUS1电压VBUS1耦合，这又可以帮助将BUS1电压VBUS1维持在其相关联的高电压电平VX2-Vt，以便使BUS1晶体管1363在第三时段期间保持接通。因此，在充电阶段期间，BUS1电压VBUS1可以通过相对于所选择的锁存器浮动高而保持在其相关联的高电压电平，并且响应于预充电供电电压VPCS的增加而耦合。

在第五时间t5(即，在预充电供电电压VPCS已经增加到其预充电电压电平VSWING+Vt_max的时候)，感测电路控制器1206可以将LSL控制信号的电压电平增加直到高电压电平VX2以便接通LSL晶体管1346并在所选择的感测电路中形成预充电电路路径。在一些示例性配置中，如图14所示，感测电路控制器1206将LSL控制信号的电压电平增加到高电压电平VX2而不是中间电压电平VDDSA，以便确保LSL晶体管1346在第五时间t5接通，考虑到BUS1电压VBUS1处于其相关联的高电平VX2-Vt而不是其相关联的中间电压电平VDDSA-Vt。

在所选择的感测电路的LSL晶体管1346和BUS1晶体管1348两者在第五时间t5或之后不久导通的情况下，LSL晶体管1346和BUS1晶体管1348可以将预充电供电节点PCS处的预预充电供电电压VPCS供应到感测节点SEN，感测节点SEN继而致使感测电压VSEN从其相关联的低电压电平增加到其初始预充电电平VSWING+Vt_max，这从第五时间t5开始，如图5所示。而且，如所描述的，在充电阶段期间，根据状态相关的预充电操作，随着所选择的感测电路增加其感测电压VSEN并将其保持在初始预充电电平VSWING+Vt_max，未选择的感测电路将其感测电压VSEN保持在相关联的低电平。

在所选择的感测电路的预充电电路路径将感测电压VSEN的电压电平增加到其初始预充电电平VSWING+Vt_max之后，诸如在第六时间t6之前，感测电路控制器1206可以降低电压LSL控制的电平，使其回落到相关联的低电压电平。作为响应，所选择的感测电路的LSL晶体管1346关断，禁用预充电电路路径。

另外，在未选择的锁存器执行读取操作以将BUS1电压VBUS1降低到低电压电平之后，感测电路控制器1206可以将LC3控制信号的电压电平降低回到它们相关联的低电压电平，从而在感测操作结束时，所选择的锁存器和未选择的锁存器被配置在其稳定状态。对于一些示例性感测操作，感测电路控制器1206可以在第六时间t6将LC3控制信号的电压电平下拉。

第七时间t7可以标记预充电操作的充电阶段的结束和预充电操作的放电阶段(或阈值电压跟踪阶段)的开始。如图14所示，在第七时间t7，预充电供电电压VPCS可以从其预充电电平VSWING+Vt_max下降到其相关联的低电压电平。例如，在第七时间t7，感测电路控制器1206可以将第二控制信号CTRL2输出到第二开关1352，以致使预充电供电节点PCS连接到接地参考GND而不是预充电电压源1350。在所选择的感测电路中，LSL晶体管1346和BUS1晶体管1348用作第一时段中的放电电路路径和第三时段中的预充电电路路径两者。在预充电操作的充电阶段之后，将预充电供电节点PCS重新连接到接地参考GND允许LSL晶体管1346和BUS1晶体管1348再次形成用于下一感测操作的放电电路路径。

此外，在放电阶段期间和/或放电阶段结束时，所选择的感测电路可以根据阈值电压跟踪方法生成其感测电压VSEN，其中感测电压VSEN的电压电平在放电阶段结束时是对应于所选择的感测电路的感测晶体管1338的特定或特殊阈值电压的电压电平。具体地讲，在放电阶段期间和/或放电阶段结束时，所选择的感测电路可以生成其处于最终预充电电平VSWING+Vt的感测电压VSEN，其中Vt表示特定于所选择的感测电路的感测晶体管1338的阈值电压。相反，初始预充电电平VSWING+Vt_max是一般或全局电压电平，在该电压电平下，在感测操作中同时涉及的所有所选择的感测电路可以生成它们相应的感测电压VSEN。

如前所述，在第五时段中的感测操作快结束时，所选择的感测电路可以生成其处于相对于断路电压电平V断路的某个电压电平的感测电压VSEN，其提供目标存储器单元MC(T)的状态的指示，诸如目标存储器单元MC(T)是否被充分编程。断路电压电平可以是和/或对应于感测晶体管1338的阈值电压。如果第五时段中的感测电压VSEN等于或高于感测晶体管1338的阈值电压，则感测电压VSEN可以接通感测晶体管1338以指示目标存储器单元MC(T)被充分编程。另选地，如果第五时段中的感测电压VSEN低于感测晶体管1338的阈值电压，则感测电压VSEN可以关断感测晶体管1338以指示目标存储器单元MC(T)未被充分编程。

为了准确地指示目标存储器单元MC(T)的状态，在第五时段期间感测电压VSEN下降所至的电压电平应对应于感测电阻器1338的阈值电压。然而，如果最终预充电电压电平是独立于和/或不对应于所选择的感测电路的感测晶体管1338的特定阈值电压的电平，例如，该电压电平是一般或全局电平，在该电压电平下，所有所选择的感测电路在第三时段期间生成它们相应的感测电压VSEN的电平，然后，由于感测电路的各种感测晶体管因工艺变化而具有不同的阈值电压的能力，在第五时段期间生成的电压电平可能不对应于所选择的感测电路的感测晶体管1338的特定阈值。因此，在第五时段期间生成的感测电压VSEN的一般或全局电压电平可能不会准确地指示目标存储器单元MC(T)的状态。相反地，通过根据阈值电压跟踪方法生成最终预充电电压电平，所选择的感测电路可以生成处于最终预充电电平的感测电压VSEN，并且继而在第五时段期间生成某个电压电平，该电压电平精确地指示特定于所选择的感测电路的感测电压1338的阈值电压电平。因此，在第五时段期间生成的感测电压VSEN可以准确地指示目标存储器单元MC(T)的状态。

为了根据阈值电压跟踪方法生成处于最终预充电电压电平VSWING+Vt的感测电压VSEN，所选择的感测电路可将其感测晶体管1338配置为二极管连接的晶体管。为此，感测电路控制器1206可以通过接通BLQ晶体管1334和STB晶体管1336两者来将感测电路1338的栅极端子和漏极端子连接或接在一起。如图14所示，感测电路控制器1206可以通过从放电阶段的开始(即，在第七时间t7)开始输出各自处于高电压电平VX2的BLQ控制信号和STB控制信号来这样做。

在第七时间t7或之后不久，由于BLQ晶体管1334和STB晶体管1336接通以将感测晶体管1338的栅极端子和漏极端子连接在一起，可以经由BLQ晶体管1334、STB晶体管1336和二极管连接的感测晶体管1338形成从感测节点SEN到阈值电压跟踪节点VTT的阈值电压跟踪电路路径。响应于栅极端子和漏极端子偏置在初始预充电电平VSWING+Vt_max并且源极端子偏置在摆动电压电平VSWING，电流可以流过阈值电压跟踪电路路径，这可能致使在感测晶体管1338的栅极端子和源极端子之间的电压降为特定于感测晶体管1338的阈值电压。也就是说，在感测晶体管1338的电压源端子被设置为摆动电压电平VSWING的情况下，阈值电压跟踪电路路径可以将栅极端子的电压(即感测电压VSEN)设置为摆动电压电平VSWING加上特定于感测晶体管1338的阈值电压Vt。前提条件是特定于感测晶体管1338的阈值电压Vt低于最大可能阈值电压Vt_max，则感测电压VSEN可以从初始预充电电压电平VSWING+Vt_max减小到最终预充电电压电平VSWING+Vt，这从第七时间t7开始，如图14所示。在此上下文中，阈值电压跟踪电路路径根据阈值电压跟踪方法生成达到最终预充电电压电平VSWING+Vt的感测电压VSEN，因为最终预充电电压电平VSWING+Vt跟踪特定于感测晶体管1338的阈值电压Vt。

在第七时间t7，图14示出了从所选择的感测电路的感测电压VSEN的曲线分叉的两条曲线，包括第一曲线1408和第二曲线1410。两条曲线1408、1410表示可能由于感测晶体管1338的不同可能阈值电压而生成的两种可能的不同电压波形，示出了所选择的感测电路结合阈值电压跟踪方法来生成其处于特定于感测晶体管1338的阈值电压的电压电平的感测电压VSEN。

图14还示出了从所选择的感测电路在第七时间t7的BUS1电压VBUS1的曲线分叉的两条曲线1412、1414，其表示可能由于感测晶体管1338的不同可能阈值电压而生成的两种可能的不同电压波形。如两条曲线1412、1414所示，由于BLQ晶体管1334接通并且将感测节点SEN和第一总线BUS1短接在一起，BUS1电压VBUS1的电压电平可以在放电阶段期间跟踪或跟随感测电压VSEN的电压电平。

在放电阶段期间的第八时间t8，阈值电压跟踪电路路径可以生成所选择的感测电路的处于最终预充电电压电平VSWING+Vt的感测电压VSEN。反过来，感测电路控制器1206可以通过将BLQ控制信号和STB控制信号的电压电平从高电压电平VX2降低到低电压电平来关断BLQ晶体管1334和STB晶体管1336，这会禁用阈值电压跟踪路径。

从第九时间t9开始的第四时段(时段4)是感测时段，在此期间，所选择的感测电路生成处于对应于流过相关联的所选择的位线的电流的电压电平的感测电压VSEN。第四感测时段可以分成两个子时段，包括充电子时段，然后是位线连接或放电子时段。

在从第九时间t9开始的充电子时段中，电压供应电路可以开始将处于电压电平VCLK的输入脉冲CLKSA供应给所选择的感测电路和未选择的感测电路的脉冲节点CLK。响应于输入脉冲的接收，每个所选择的感测电路和未选择的感测电路的电荷存储电路172可以将它们相应的感测电压VSEN增加等于或对应于输入脉冲CLKSA的电压电平乘以它们相应的耦合比Cr的量，在图14中表示为VCLK*Cr。通常，耦合比Cr是在零和一之间的范围内的分数或百分比。耦合比Cr表示电荷存储电路1358将能量从其一端传递到另一端的能力。除此之外或另选地，耦合比Cr可以指示输入脉冲CLKSA的电压电平VCLK的分数，电荷存储电路1358将使感测节点SEN处的感测电压VSEN增加该分数。感测电压VSEN的响应于输入脉冲CLKSA的接收的电压电平被称为充电电平。如图14所示，在所选择的感测电路中，响应于输入脉冲CLKSA的接收，电荷存储电路1358可以将感测电压VSEN增加到相关联的充电电平VSWING+Vt+(VCLK*Cr)。在未选择的感测电路中，电荷存储电路1358可以将感测电压VSEN增加到相关联的充电电平VCLK*Cr。

而且，如前所述，可以根据感测晶体管1338的特定阈值电压，生成所选择的感测电路中的处于不同的可能电压电平的感测电压VSEN，如图14中的曲线1408和1410所示。图14然后示出了两条曲线1408、1410在随后的第四和第五时段中保持分离，因为在第四时段和第五时段中生成的感测电压VSEN的电压电平将相应地取决于感测晶体管1338的特定阈值电压，该特定阈值电压是在第三时段中执行的阈值电压跟踪的结果。

如下面进一步详细描述的，所选择的感测电路可以在第五时段中执行检测操作，其中所选择的感测电路生成处于感测结果电压电平的BUS1电压VBUS1，感测结果电压电平可以是其相关联的中间电压电平VDDSA-Vt或其相关联的低电压电平，诸如接地参考电压。在第四时段，所选择的感测电路可以将BUS1电压VBUS1设置为相关联的中间电压电平VDDSA-Vt，以准备第五时段中的检测操作。如图14所示，从第九时间t9开始，感测电路控制器1206可以首先将LPC控制信号的电压电平增加到中间电压电平VDDSA，然后增加到高电压电平VX2以接通LPC晶体管1344。而且，在第九时间t9，供应第二高供电电压VHLB的电压供应电路的电压源可以利用外部电压供应而不是电荷泵电路生成第二高供电电压VHLB。这样，当感测电路控制器1206增加LPC控制信号的电压电平以接通LPC晶体管1344时，LPC晶体管1344可以通过将BUS1电压VBUS1的电压电平降低到相关联的中间电压电平VDDSA-Vt来进行响应，如图14所示。而且，因为LPC控制信号是发送到所选择的感测电路和未选择的感测电路两者的全局信号，所以未选择的感测电路的LPC晶体管1344可以通过增加未选择的感测电路中的BUS1电压VBUS1直到中间电压电平VDDSA-Vt，来响应从第九时间t9开始的LPC控制信号，如图14所示。因此，在第四时段中的第九时间t9之后不久，所选择的感测电路和未选择的感测电路中的BUS1电压VBUS1都处于中间电压电平VDDSA-Vt。

另外，在第九时间t9，阈值电压跟踪电压源1340可以输出第一供电电压V1，以将阈值电压跟踪电压VVTT的电压电平增加到中间电压电平VDDSA。阈值电压跟踪电压VVTT的电压电平的增加可以对应于感测电压VSEN响应于第九时间t9处的输入脉冲CLKSA的增加或与其增大一致。阈值电压跟踪电压VVTT的增加可以与感测电压VSEN的增加一致以便使耦合比Cr最大化。

如图14所示，在第三时段中的第八时间t8，感测电路控制器1206可以将第一控制信号CTRL1输出到第一开关1342，以将阈值电压跟踪节点VTT连接到接地参考GND，以便将阈值电压跟踪电压VVTT的电平从摆动电压电平VSWING下拉到接地参考电压。因此，然后，在第四时段中的第九时间t9，感测电路控制器1206可以输出第一控制信号CTRL1以致使第一开关1342将阈值电压跟踪节点VTT重新连接到阈值电压跟踪电压源1340，该电压源继而可以致使阈值电压跟踪电压VVTT增加到中间电压电平VDDSA。感测电路控制器1206可以将阈值跟踪电压VVTT降低到接地参考电压，以准备阈值电压跟踪电压VVTT在第九时间t9处的增加。通常，阈值电压跟踪电压VVTT的电压增加越大，耦合比的最大化越大。这样，在第八时间t8将阈值电压跟踪电压VVTT降低到接地参考电压，然后在第九时间t9将该阈值电压跟踪电压降低到中间电压电平VDDSA，这与不在第八时间t8和第九时间t9之间执行电压电平降低相比，可以更好地最大化耦合比，因为从接地参考电压到中间电压电平VDDSA的电压摆动大于从摆动电压电平VSWING到中间电压电平VDDSA的电压摆动。

第四时段中的第十时间t10可以标记位线连接子时段的开始，其延伸到第十一时间t11。尽管未通过图10中的波形示出，但是在第十时间t10，感测控制器1206可以将感测启用控制信号CTRLS输出到所选择的感测电路和未选择的感测电路中的感测启用电路1332，以便在所选择的感测电路中执行感测。在所选择的感测电路和未选择的感测电路两者中，感测启用电路1332可以被启用以形成从感测启用电路1332的连接到感测节点SEN的第一端子到连接到位线连接电路1328的第二端子的短路或相对低电阻路径。

关于所选择的感测电路，启用感测启用电路1332将感测节点SEN电连接到所选择的位线，形成从感测节点SEN到位线偏置节点VBL的电流路径(即，通过感测启用电路1332和位线连接电路1328)。如果所选择的位线正在汲取电流，则电荷存储电路1358在感测节点SEN处累积的电荷可以通过流过电流路径进入所选择的位线来放电。由电荷存储电路1358生成的感测电压VSEN的电平可以响应于累积电荷的放电而减小。另外，感测电压VSEN的电平降低的速率与累积电荷放电的速率成比例。在位线连接子时段期间，可以认为所选择的感测电路正在感测通过其所连接的所选择的位线汲取的电流。

另一方面，对于未选择的感测电路，电流不流过未选择的位线。因此，当感测启用电路1332被启用时，在SEN节点上累积的电荷不会通过未选择的位线放电。这样，即使感测启用电路被启用，在未选择的感测电路中生成的感测电压VSEN在位线连接时段期间保持恒定。图14示出了感测电压VSEN的电压电平在第十时间t10和第十一时间t11之间的位线连接时段期间保持恒定。

因为对于给定的感测操作，目标存储器单元可具有不同的阈值电压V阈值，所以所选择的位线在感测操作期间可以汲取的电流量可能变化。在作为验证操作的一部分执行的感测操作中，当目标存储器单元MC(T)被充分编程时(即，目标存储器单元的阈值电压V阈值处于对应于目标存储器单元MC(T)将被编程的存储器状态的足够高的电平)，感测电压VSEN将在第十一时间t11之前下降摆动电压量VSWING。图14中的曲线1408、1410描绘了目标存储器单元MC(T)被充分编程的情况，因此感测电压VSEN在第十一时间t11之前减小摆动电压量VSWING。也就是说，在位线连接时段在第十时间t10开始时，感测电压VSEN的电压电平是其相关联的充电电平VSWING+Vt+(VCLK*Cr)，并且在位线连接时段在第十一时间t11结束时，感测电压VSEN的电压电平是Vt+(VCLK*Cr)。在作为验证操作的一部分的其他感测操作中，如果目标存储器单元MC(T)编程不足(即，目标存储器单元的阈值电压V阈值不够高)，则感测电压VSEN可能减小大于摆动电压量VSWING的一定量，因为较大量的电流将流过所选择的位线。

在第十一时间t11，感测电路控制器1206可以输出感测启用控制信号以关断所选择的感测电路和未选择的感测电路中的感测启用电路1332，标记位线连接子时段的结束和第五时段(时段5)的开始，该时段可以称为检测时段。而且，在第十一时间t11，电压供应电路可以通过将输入脉冲的电压从其脉冲电压电平VCLK下拉到其相关联的低电压电平来停止输入脉冲CLKSA的供应。另外，感测电路控制器1206可以输出第一控制信号CTRL1以将阈值电压跟踪节点VTT连接到接地参考GND，并且将阈值电压跟踪电压VVTT从中间电压电平VDDSA下拉到接地参考电压。

响应于输入脉冲CLKSA的供应停止，所选择的感测电路和未选择的感测电路中的感测电压VSEN可以从第十一时间t11下降到第十二时间t12，下降的量等于脉冲电压电平VCLK乘以电荷存储设备1358的耦合比Cr。对于参考图14描述的示例性感测操作，在所选择的感测电路中，感测电压VSEN可以从第十一时间t11处的电平Vt+(VCLK*Cr)下降到感测晶体管1338在第十二时间t12处或大概在该时间的阈值电压电平Vt。对于作为验证操作的一部分的其他示例性感测操作，其中目标存储器单元MC(T)未被编程，并且当输入脉冲CLKSA的供应停止时，所选择的感测电路中的感测电压VSEN可能下降到低于感测晶体管1338的阈值电压Vt的电平。另外，在未选择的感测电路中，感测电压VSEN可以从电平VCLK*Cr下降到接地参考电压电平。

在所选择的感测电路中，感测电压VSEN在第十二时间t12之前下降所至的电压电平可以被称为其检测电平，因为该电平用于检测目标存储器单元MC(T)的状态或表征。感测电路控制器1206可以被配置为通过执行检测操作(也称为选通操作)来确定目标存储器单元MC(T)的状态或表征，该检测操作识别检测电平是等于或高于感测晶体管1338的阈值电压电平Vt，还是低于感测晶体管1338的阈值电压电平Vt。感测晶体管1338的阈值电压电平Vt也可以称为断路电压电平V断路。

当感测电压VSEN的检测电平等于或高于阈值断路电压电平V断路时，感测电压VSEN处于能够接通感测晶体管1338的检测电平，这样感测晶体管1338可以将BUS1电压VBUS1的电压电平从其中间电平VDDSA-Vt下拉到其低电压电平。另选地，当感测电压VSEN的检测电平低于断路电压电平V断路时，感测电压VSEN处于不能接通感测晶体管1338的检测电平，这样感测晶体管1338不能将BUS1电压VBUS1从其中间电压电平VDDSA-Vt下拉到其低电压电平。

在检测操作期间，感测电路控制器1206可识别BUS1电压VBUS1的电平，以确定感测电压VSEN的检测电平是等于或高于断路电压电平V断路还是低于断路电压电平V断路。具体地讲，如果感测电路控制器1206识别出BUS1电压VBUS1处于其低电压电平，则感测电路控制器1206可以确定检测电平等于或高于断路电压电平V断路，因为感测晶体管1338将BUS1电压VBUS1从其中间电压电平VDDSA-Vt下拉到其低电压电平。另选地，如果感测电路控制器1206识别出BUS1电压VBUS1处于其中间电压电平VDDSA-Vt，则感测电路控制器1206可以确定检测电平低于断路电压电平V断路，因为感测晶体管1338没有将BUS1电压VBUS1从其中间电压电平VDDSA-Vt下拉到其低电压电平。用于确定感测电压VSEN的检测电平是等于或高于断路电压电平V断路还是低于断路电压电平V断路的BUS1电压VBUS1的电压电平可以被称为BUS1电压VBUS1的感测结果电压电平。

为了执行检测操作，在第十二时间t12，感测电路控制器1206可以输出STB控制信号以接通至少所选择的感测电路中的STB晶体管1336。感测电路控制器1206还可以将LPC控制信号的电压电平从高电压电平VX2降低到低电压电平以关断LPC晶体管1356，使得LPC晶体管不影响BUS1电压VBUS1在检测操作期间的电压电平。

响应于STB晶体管1336接通，如果BUS1电压VBUS1从其中间电压电平VDDSA-Vt下降到其低电压电平，则感测电路控制器1206可以确定感测电压VSEN的检测电平等于或高于断路电压电平V断路。另选地，响应于STB晶体管1336接通，如果BUS1电压VBUS1保持在其中间电压电平VDDSA-Vt，则感测电路控制器1206可以确定感测电压VSEN的检测电平低于断路电压电平Vt。

在图14所示的示例性感测操作中，所选择的感测电路中的感测电压VSEN下降到高于断路电压电平V断路的检测电平。这样，当感测电路控制器1206在第十二时间t12输出处于高电压电平VX2的STB控制信号以接通STB晶体管1336时，所选择的感测电路中的STB晶体管1336和感测晶体管1338两者接通以将检测电压VSEN下拉。图14中的曲线1416示出了所选择的感测电路中的BUS1电压VBUS1被下拉到低电压电平。而且，在未选择的感测电路中，感测电压VSEN低于断路电压电平V断路，因此未选择的感测电路中的BUS1电压VBUS1保持在中间电压电平VDDSA-Vt，如曲线1418所示。

在检测电平与断路电压电平有关的情况下，V断路可以传达关于连接到所选择的位线的目标存储器单元MC(T)的状态的信息或表征，诸如它是完全传导、边缘传导还是不传导，这继而可以传达关于目标存储单元MC(T)的阈值电压V阈值的信息。例如，在感测操作作为读取操作的一部分执行的情况下，高于断路电压电平V断路的检测电平可指示目标存储器单元MC(T)具有高于读取参考电压电平Vr的阈值电压V阈值(参见图11A至图11C)来用于施加到所选择的字线WL(S)的相关联的所选择的字线电压。另选地，低于断路电压电平V断路的检测电平可指示目标存储器单元MC(T)具有低于读取参考电压电平Vr的阈值电压V阈值来用于施加到所选择的字线WL(S)的相关联的所选择的字线电压。又如，在感测操作作为编程-验证操作的验证部分执行的情况下，等于或高于断路电压电平V断路的检测电平可指示目标存储器单元MC(T)被充分编程为它被分配的存储器状态。另选地，低于断路电压电平V断路的检测电平可指示目标存储器单元MC(T)未被充分编程，因此需要经历另一个编程-验证循环。

预期将前面的详细描述理解为本发明可以采用的所选择的形式的说明，而不是作为本发明的定义。预期只有以下权利要求(包括所有等同物)限定要求保护的本发明的范围。最后，应注意，本文所述任何优选实施方案的任何方面可以单独使用或彼此组合使用。

Claims (17)

1.一种电路，包括：

感测电路，所述感测电路耦合到位线，所述感测电路包括：

预充电电路路径，所述预充电电路路径被配置为在感测操作期间利用处于预充电电平的电压对感测节点预充电；和

锁存电路，所述锁存电路被配置为：

响应于在所述锁存电路的第一晶体管处接收处于高电压电平的控制信号；

响应于所述位线包括所选择的位线，在感测操作的预充电阶段期间的时间点启用所述预充电电路路径以利用处于所述预充电电平的所述电压对所述感测节点预充电；并且

响应于所述位线包括未选择的位线，在所述预充电阶段期间的所述时间点禁用所述预充电电路路径以防止所述预充电电路路径利用处于所述预充电电平的所述电压对所述感测节点预充电；

其中所述预充电电路路径被配置为对所述感测节点预充电以生成处于初始预充电电平的感测电压，其中所述电路还包括阈值电压跟踪电路路径，所述阈值电压跟踪电路路径被配置为将感测晶体管配置为二极管连接的晶体管以生成处于最终预充电电平的所述感测电压；

所述电路还包括电压源，所述电压源被配置为输出供电电压以在所述感测晶体管的源极端子处生成阈值电压跟踪电压，并且其中在所述感测电压的所述初始预充电电平和所述阈值电压跟踪电压的电平之间的电压差是所述感测晶体管的最大阈值电压。

2.根据权利要求1所述的电路，其中所述感测电路还包括：

放电电路路径，所述放电电路路径被配置为在所述预充电电路路径在所述感测操作期间利用处于所述预充电电平的所述电压对所述感测节点预充电之前，释放在所述感测节点上累积的电荷。

3.根据权利要求2所述的电路，其中形成所述预充电电路路径以对所述感测节点预充电的晶体管是形成放电路径以释放在所述感测节点上累积的电荷的相同晶体管。

4.根据权利要求3所述的电路，其中所述晶体管被配置为交替地连接到电压源和接地参考，其中所述晶体管被配置为连接到所述电压源以在形成所述预充电电路路径时接收供电电压，并且被配置为在形成所述放电电路路径时连接到所述接地参考。

5.根据权利要求1所述的电路，还包括连接所述感测电路和所述锁存电路的通信总线，

其中所述锁存电路被配置为将所述通信总线的电压下拉到相关联的低电压电平以禁用所述预充电电路路径。

6.根据权利要求1所述的电路，其中所述锁存电路被配置为执行锁存读取操作以禁用所述预充电电路路径。

7.根据权利要求6所述的电路，还包括连接所述感测电路和所述锁存电路的通信总线，

其中所述锁存电路被配置为接收控制信号以执行所述锁存读取操作，

其中所述锁存电路被配置为响应于当所述位线包括未选择的位线时的所述控制信号，将所述通信总线的电压设置为低电压电平以禁用所述预充电电路路径，并且

其中所述锁存电路被配置为响应于当所述位线包括所选择的位线时的所述控制信号，相对于所述通信总线浮动以启用所述预充电电路路径。

8.根据权利要求1所述的电路，还包括连接到所述感测节点的电荷存储电路，其中所述电荷存储电路被配置为接收输入脉冲以增加所述感测电压；并且

其中所述电压源被配置为响应于所述输入脉冲的接收而增加所述阈值电压跟踪电压以与所述感测电压的所述增加一致。

9.根据权利要求8所述的电路，还包括感测电路控制器，所述感测电路控制器被配置为减小所述阈值电压跟踪电压以准备所述阈值电压跟踪电压的所述增加。

10.根据权利要求1所述的电路，其中所述锁存电路包括第一反相器和与所述第一反相器交叉耦合的第二反相器以形成选择节点和未选择节点。

11.根据权利要求10所述的电路，其中所述锁存电路还包括：

第二晶体管与所述第一晶体管一起连接到所述第一反相器；以及

第三晶体管和第四晶体管连接到所述第二反相器。

12.根据权利要求1所述的电路，其中利用处于所述预充电电平的所述电压对所述感测节点预充电包括生成处于初始预充电电压电平然后处于最终预充电电压电平的感测电压。

13.根据权利要求1所述的电路，其中利用处于所述预充电电平的所述电压对所述感测节点预充电包括充电阶段和放电阶段。

14.根据权利要求1所述的电路，其中所述控制信号在所述感测操作结束时转换为低电压电平。

15.一种***，包括：

存储块，所述存储块包括存储器单元和连接到所述存储器单元的多个位线；

在感测操作期间连接到所述多个位线中的第一位线的第一感测电路，所述第一感测电路包括第一晶体管，所述第一晶体管被配置为向第一感测节点供应预充电供电电压；

第一锁存电路，所述第一锁存电路被配置为响应于在所述第一锁存电路的第三晶体管处接收处于高电压电平的第一控制信号，响应于所述第一位线包括所选择的位线而在感测操作的预充电阶段期间的时间点接通所述第一晶体管，以便允许所述第一晶体管供应所述预充电供电电压；

第二感测电路，所述第二感测电路在所述感测操作期间连接到所述多个位线中的第二位线，所述第二感测电路包括第二晶体管，所述第二晶体管被配置为向第二感测节点供应所述预充电供电电压；和

第二锁存电路，所述第二锁存电路被配置为响应于在所述第二锁存电路的第四晶体管处接收处于高电压电平的第二控制信号，响应于所述第二位线包括未选择的位线而在所述预充电阶段期间的所述时间点关断所述第二晶体管，以便防止所述第二晶体管供应所述预充电供电电压。

16.根据权利要求15所述的***，还包括：

通信总线，所述通信总线连接到所述第二晶体管的栅极端子，

其中所述第二锁存电路被配置为在所述感测操作的预充电时段期间设置第二通信总线的电压以关断所述第二晶体管。

17.根据权利要求16所述的***，还包括控制器，所述控制器被配置为向所述第二锁存电路输出控制信号，以致使所述第二锁存电路在所述预充电时段期间执行锁存读取操作，

其中所述第二锁存电路被配置为响应于所述控制信号的接收，设置所述第二通信总线的所述电压以关断所述第二晶体管。

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