CN109585550B - 半导体结构和半导体制造方法 - Google Patents

半导体结构和半导体制造方法 Download PDF

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Abstract

本发明实施例涉及半导体结构和半导体制造方法。本发明实施例揭示一种半导体结构。所述半导体结构包含：衬底；隔离区，其邻近于漏极区；栅极电极，其位于所述衬底上方且进一步向下延伸到所述衬底中，其中所述栅极电极在所述衬底的顶部表面下方的一部分邻接所述隔离区；以及源极区和漏极区，其形成于所述衬底中所述栅极结构的任一侧上。本发明实施例还揭示一种用于制造所述半导体结构的相关方法。

Description

半导体结构和半导体制造方法
技术领域
本发明实施例涉及半导体结构和半导体制造方法。
背景技术
高电压金属氧化物半导体(MOS)晶体管(例如，横向扩散的金属氧化物半导体(LDMOS)晶体管)广泛地用于如汽车工业、显示器驱动器、便携式电信装置和医疗装备等应用中。LDMOS晶体管通常用于高电压应用。期望LDMOS晶体管具备较高崩溃电压和较低导通电阻(RON)。
发明内容
根据本发明的一实施例，一种半导体结构包括：衬底；隔离区，其位于所述衬底中；栅极电极，其位于所述衬底上方且进一步向下延伸到所述衬底中，其中所述栅极电极在所述衬底的顶部表面下方的一部分邻接所述隔离区；以及源极区和漏极区，其形成于所述衬底中所述栅极结构的任一侧上。
根据本发明的另一实施例，一种半导体结构包括：衬底；栅极电极，其具有第一部分和第二部分，所述第一部分位于所述衬底的顶部表面上方且所述第二部分位于所述衬底的所述顶部表面下方，所述第一部分从所述第二部分的侧壁横向地突出，且所述第二部分是通过所述衬底中的介电区与所述衬底隔离；以及源极区和漏极区，其形成于所述衬底中所述栅极结构的任一侧上。
根据本发明的又一实施例，一种用于制造半导体结构的方法包括：提供衬底；在所述衬底中形成隔离沟槽；形成一个氧化硅沟槽填充层以至少填充所述隔离沟槽；在所述隔离沟槽中去除所述氧化硅沟槽填充层的一部分；在所述衬底上方形成栅极介电层；和在所述衬底上方形成栅极层以填充所述隔离沟槽。
附图说明
当搭配附图阅读时，依据以下详细说明最优选地理解本揭示的方面。应注意，根据行业中的标准实践，各种构件未按比例绘制。实际上，为论述的清晰起见，可任意地增大或减小各种构件的尺寸。
图1为根据本揭示的第一实施例的MOS晶体管的剖面图；
图2为根据本揭示的第二实施例的MOS晶体管的剖面图；
图3为根据本揭示的第三实施例的MOS晶体管的剖面图；且
图4到图12为制作MOS晶体管的各个阶段处的剖面图。
具体实施方式
以下揭示提供诸多不同实施例或实例以实施本揭示的不同特征。下文阐述组件和布置的具体实例以简化本揭示。当然，这些组件和布置仅为实例且并不打算具有限制性。举例来说，在以下说明中，第一构件形成于第二构件上方或第二构件上可包含其中第一构件和第二构件直接接触而形成的实施例，且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件与第二构件可不直接接触的实施例。另外，本揭示可在各种实例中重复组件符号和/或字母。此重复是出于简化和清晰目的且本身并不决定所论述的各种实施例和/或配置之间的关系。
此外，为便于说明，本文中可使用空间相对术语(例如，“下边”、“下方”、“下部”、“上边”、“上部”等)来阐述一个组件或构件与另一组件或构件的关系，如图中所说明。除了图中所绘示的定向外，所述相关术语打算囊括装置在使用或操作中的不同定向。可以其它方式(旋转90度或呈其它定向)定向设备且可因此以其它方式解释本文中所使用的空间相对描述符。
尽管陈述本揭示的宽广范围的数值范围和参数为近似值，但在具体实例中尽可能精确地报告所陈述的数值。然而，任何数值固有地含有必然由存在于相应测试测量中的标准偏差所引起的特定误差。此外，如本文中所使用，术语“约”通常意指在给定值或范围的10％、5％、1％或0.5％内。另一选择为，所属领域的技术人员认为，术语“约”意指在平均值的可接受标准误差内。除了在操作/工作实例的以外，或除非另有明确规定，否则所有数值、量、值和百分比(例如，本文中所揭示的材料数量、持续时间、温度、操作条件、量比率等的数值、量、值和百分比)应被理解为在所有例项中由术语“约”修饰。
因此，除非有相反指示，否则本揭示和权利要求书中所陈述的数值参数是可视需要变化的近似值。起码，应至少鉴于所报告的有效数字的数量且通过应用四舍五入技术来解释每一数值参数。本文中范围可被表达为从一个端点到另一端点或介于两个端点之间。本文所揭示的范围包含端点，除非另有规定。
本揭示涉及横向扩散的金属氧化物半导体(LDMOS)晶体管及其制作方法。根据实施例论述LDMOS晶体管的变化。说明制造LDMOS晶体管的各个阶段。贯穿各个视图和说明性实施例，相似组件符号用于指定相似组件。
图1为根据本揭示的第一实施例的MOS晶体管100的剖面图。MOS晶体管100包含半导体衬底102、第一导电类型的第一井区114、与第一导电类型相反的第二导电类型的第二井区112、隔离区121和122、源极区132、漏极区134、拾取(pickup)区136、栅极介电层120、栅极电极150以及间隔件162、164。为了增大装置崩溃电压且减小导通电阻(RON)，栅极电极150向下延伸到第一井区114中且横向地邻近于隔离区121。
半导体衬底102可由半导体材料(例如，硅、锗、硅锗、碳化硅)和实质上由III-V族化合物半导体组成的材料(例如，GaAs和Si/Ge)制成。半导体衬底102可为非晶质、多晶质或单晶质。半导体衬底102可为N型或P型的。在一项实施例中，MOS晶体管100为P型MOS晶体管且制造于P型半导体衬底102中，且第一导电类型为P型且第二导电类型为N型。
第一导电类型的源极区132和第一导电类型的漏极区134放置于半导体衬底102中。在MOS晶体管100为P型MOS晶体管的实施例中，源极区132和漏极区134掺杂有具有约1013cm-3到约1015cm-3的掺杂浓度的P型掺杂物，例如硼、镓、铝、铟或上述各项的组合。
第一导电类型的第一井区114充当漏极区134的延伸区，第一井区114放置成横向地邻近于第二井区112且环绕隔离区121和漏极区134。在MOS晶体管100为P型MOS晶体管的实施例中，第一井区114掺杂有具有比漏极区134的掺杂浓度小的掺杂浓度的P型掺杂物，例如硼、镓、铝、铟或上述各项的组合；即，第一井区114可为P型井(PW)区或高电压P型井(HVPW)区。
第二导电类型的第二井区112位于源极区132侧处的半导体衬底102中且环绕隔离区122、源极区132和拾取区136。在MOS晶体管100为P型MOS晶体管的实施例中，第二井区112掺杂有N型掺杂物；换句话说，第二井区112被视为N型井(NW)区或高电压N型井(HVNW)区。
栅极介电层120放置于半导体衬底102上方且包含第一栅极介电层部分120_1、第二栅极介电层部分120_2和第三栅极介电层部分120_3。特定而言，第一栅极介电层部分120_1放置于第二井区112的顶部表面上且邻近于源极区132，且第一栅极介电层部分120_1延伸到第一井区114的顶部表面且接触第二栅极介电层部分120_2。第二栅极介电层部分120_2放置于内凹到第一井区114中的侧壁119上且接触隔离区121。第三栅极介电层部分120_3放置于隔离区121的顶部表面上且邻近于漏极区134。由侧壁119与隔离区121的底部表面118相交而形成的角度α可大于约90度且小于约180度。栅极介电层120的厚度为约80埃到约250埃。然而，这并非对本揭示的限制。
隔离区121位于半导体衬底102中且邻近于漏极区134。隔离区121可包含一种氧化物材料或氮化物材料。隔离区121用于减小漏极区134附近的装置电场。在一项实施例中，隔离区121为浅沟槽隔离(STI)区。在另一实施例中，隔离区121为场氧化物(FOX)区。如从图1可见，隔离区121并不双边对称。隔离区121的顶部表面与第一井区114的顶部表面大体上共面。隔离区121的侧壁116与隔离区121的底部表面118相交且形成角度β。在某些实施例中，角度β可大体上等于角度α。隔离区121的另一侧壁117可大体上垂直于隔离区121的顶部表面，且侧壁119的一部分位于隔离区121的侧壁117与底部表面118之间。侧壁117从隔离区121的顶部表面延伸到隔离区121中达深度d1。隔离区121的顶部表面与底部表面118之间的距离d2大于距离d1。在某些实施例中，d1对d2的比率在约0.4到约0.85的范围内。然而，这并非对本揭示的限制。
栅极电极150放置于栅极介电层120上方。具体来说，栅极电极150包含第一栅极电极部分150_1和第二栅极电极部分150_2。第一栅极电极部分150_1从靠近于源极区132的第一栅极介电层部分120_1延伸到第三栅极介电层部分120_3。第二栅极电极部分150_2向下延伸到第一井区114中且填充隔离区121与第二栅极介电层部分120_2之间的区。第二栅极电极部分150_2具有一个三角形轮廓，如从剖面图可见。第一栅极电极部分150_1具有矩形轮廓，如从剖面图可见。第一栅极电极部分150_1从第二栅极电极部分150_2双侧地突出。第一栅极电极部分150_1的一侧壁比第二栅极电极部分150_2的侧壁117更靠近漏极区134。第一栅极电极部分150_1的顶部表面与第一栅极电极部分150_1的底部相距达距离d3。在某些实施例中，d3对d2的比率在约0.3到约0.6的范围内。栅极电极150可由导电材料制成，例如多晶硅(poly)、金属或金属合金。在一项实施例中，栅极电极150包含多晶硅。在各种实施例中，栅极电极150具有在约500到10,000埃的范围内的厚度。
在各种实施例中，作为一特定构件，栅极电极150具有在半导体衬底102上方的第一栅极电极部分150_1和在半导体衬底102中的第二栅极电极部分150_2。第二栅极电极部分150_2替换最初用于隔离区121的空间的一部分。隔离区121与第二栅极介电层部分120_2之间的区具有比隔离区121低的电阻。因此，当MOS晶体管100处于“导通”状态中时，侧壁119周围的电流密度可增大，这会减小装置导通电阻(RON)。另外，当MOS晶体管100处于“关断”状态中时，冲击游离化中心从第一栅极介电层部分120_1与第二栅极介电层部分120_2之间的隅角移动到侧壁119与底部表面118之间的隅角，这会改进装置崩溃电压。
MOS晶体管100可选择性地包含形成于间隔件162下方、邻接源极区132的LDD区。在MOS晶体管100为P型MOS晶体管的实施例中，LDD区为P型轻微掺杂漏极(PLDD)区。
间隔件162接触栅极电极150的第一栅极电极部分150_1的侧壁111；间隔件164设置于隔离区121上且接触第一栅极电极部分150_1的侧壁113。氮化硅或二氧化硅可用于形成间隔件162和164。
值得注意的是，第二栅极电极部分150_2的大小可经任意调整以满足改进电压崩溃和装置导通电阻(RON)的需要，且因此并不限于本揭示的实施例中所展示的实施例。图2为根据本揭示的第二实施例的MOS晶体管200的剖面图。为了使说明清晰且避免重复，上文用于阐述MOS晶体管100的相似数字和字母用于图2中的MOS晶体管200。此外，先前所阐述的组件符号本文中不再详细阐述。MOS晶体管100与MOS晶体管200之间的差异是与MOS晶体管100相比，MOS晶体管200包含更大第二栅极电极部分150_2。MOS晶体管200的第二栅极电极部分150_2的侧壁117更靠近漏极区134，但仍未延伸到第一栅极电极部分150_1的侧壁113。换句话说，最初用于隔离区121的较多空间被第二栅极电极部分150_2替换。如此，侧壁119周围可吸引更多电流且装置导通电阻(RON)可进一步改进。在各种实施例中，第二栅极电极部分150_2的底部表面215大体上平行于隔离区121的底部表面118。因此，MOS晶体管200的第二栅极电极部分150_2具有梯形轮廓，如从图2中的剖面图可见。
图3为根据本揭示的第三实施例的MOS晶体管300的剖面图。为了使说明清晰且避免重复，上文用于阐述MOS晶体管100的相似数字和字母用于图3中的MOS晶体管300。此外，先前所阐述的组件符号本文中不再详细阐述。MOS晶体管300与MOS晶体管200之间的差异是与MOS晶体管200相比，MOS晶体管300包含更大第二栅极电极部分150_2。MOS晶体管300的第二栅极电极部分150_2的侧壁117更靠近漏极区134且延伸到第一栅极电极部分150_1的侧壁113。换句话说，最初用于隔离区121的更大空间被第二栅极电极部分150_2替换。如此，侧壁119周围可吸收更多电流且装置导通电阻(RON)可进一步被改进。MOS晶体管300的第二栅极电极部分150_2还具有梯形轮廓，如从图3中的剖面图可见。
图4到图12为制作MOS晶体管100的各个阶段处的剖面图。为了使说明清晰且避免重复，上文用于阐述MOS晶体管100的相似数字和字母在下图中用于各种组件。此外，先前所阐述的组件符号本文中可不再阐述。
如图4中所展示，提供半导体衬底102。在半导体衬底102上方形成一层垫氧化物层104。垫氧化物层104可由热生长材料(包含二氧化硅或氮化硅)制成，或由化学气相沉积(CVD)(例如，等离子体辅助CVD(PECVD)、低压CVD(LPCVD)或大气压CVD(APCVD))沉积而来。在某些实施例中，垫氧化物层104可在介于约850℃到950℃之间的温度范围下热生长且达到约100埃到250埃之间的厚度。在垫氧化物层104上方形成一个氮化物层106。在某些实施例中，氮化物层106为通过在LPCVD室中在介于约750℃到850℃之间的温度下使二氯硅烷(SiCl2H2)与氨(NH3)反应而形成。在某些实施例中，氮化物层106的厚度介于约1200埃到2500埃之间。
如图5中所说明，在氮化物层106、垫氧化物层104和半导体衬底102中定义隔离沟槽501和502。隔离沟槽501具有宽度W1和高度H1，其中宽度W1优选地大于约0.3微米，而高度H1优选地约3000埃到约5000埃。
图案化氧化硅垫氧化物层104形成于半导体衬底102上且定义隔离沟槽501和502的宽度W1，图案化氧化硅垫氧化物层104上形成有图案化氮化硅层106且两者对准。在本揭示方法的优选实施例内，图案化氮化硅层106用作图案化化学机械抛光(CMP)抛光停止层，而图案化氧化硅垫氧化物层104用作半导体衬底102与图案化氮化硅层106之间的黏合形成与应力减小层。虽然优选地在本揭示方法的优选实施例内采用图案化氧化硅垫氧化物层104和图案化氮化硅层106，但其在本揭示方法内并不需要。然而，透过本揭示方法的优选实施例可知，两者的存在提供用于在隔离沟槽501和502内最均匀地形成图案化平坦化间隙填充氧化硅沟槽填充层的方法。
可透过集成电路制造技术中习知的方法形成图案化氧化硅垫氧化物层104和图案化氮化硅层106，这些方法将通常(但并不排除其它)采用对形成于对应毯覆式氮化硅层下方的毯覆式氧化硅垫氧化物层的光刻图案化。类似地，毯覆式氮化硅层和毯覆式氧化硅垫氧化物层可透过集成电路制造技术中习知的方法形成，所述技术包含不限于适合的热氧化方法、化学气相沉积(CVD)方法和物理气相沉积(PVD)溅镀方法。优选地，图案化氧化硅垫氧化物层104和对应毯覆式氧化硅垫氧化物层各自从形成达约90埃到约130埃的厚度，其中毯覆式氧化硅垫氧化物层优选地透过在约850℃到约950℃的温度下的热氧化方法而形成。优选地，图案化氮化硅层106和对应毯覆式氮化硅层各自从形成达约1500埃到约2000埃厚度。
现在参考图6，展示说明进一步处理半导体衬底102的结果的示意性剖面图，图5中说明半导体衬底102的示意性剖面图。图6中展示一对图案化氧化硅沟槽衬层601和602的存在，601和602形成到对应隔离沟槽501和502中。可采用硅烷源材料、透过等离子体辅助化学气相沉积(PECVD)方法以从对准方式在每一隔离沟槽501或502内形成图案化氧化硅沟槽衬层601和602。优选地，如此形成的图案化氧化硅沟槽衬层601和602各自从具有约300埃到约500埃的厚度。图案化氧化硅沟槽衬层601和602在半导体衬底102与随后形成于隔离沟槽501和502内的沟槽填充介电层之间提供绝佳泄漏阻障物。
现在参考图7，展示说明进一步处理半导体衬底102的结果的示意性剖面图，图6中说明半导体衬底102的示意性剖面图。图7中形成一个氧化硅沟槽填充层701。在本揭示方法内，可透过臭氧辅助次大气压热化学气相沉积(SACVD)方法形成氧化硅沟槽填充层701。由于在高压下采用臭氧辅助次大气压热化学气相沉积(SACVD)方法，因此这些方法排除等离子体活化，但为透过这些方法形成的氧化硅沟槽填充层701提供绝佳间隙填充和平坦化性质。优选地，用于形成氧化硅沟槽填充层701的臭氧辅助次大气压热化学气相沉积(SACVD)方法采用在约10:1到约15:1的臭氧:TEOS体积比率下的臭氧氧化剂和正硅酸四乙酯(TEOS)硅源材料。优选地，氧化硅沟槽填充层701在半导体衬底102上方形成达约6000埃到约8000埃的厚度。
接下来，如图8中所展示，在氧化硅沟槽填充层701上形成抗蚀剂层803以至少覆盖隔离沟槽区域802和隔离沟槽区域801的一部分。可使用习知方法中的任一者形成抗蚀剂层803。换句话说，定义抗蚀剂层803的开口804以从顶部暴露隔离沟槽区域801的一部分。开口804的一端延伸跨越隔离沟槽区域801的左端达距离W2。宽度W2小于隔离沟槽501的宽度W1。
如图9中所展示，使用抗蚀剂层803来作为蚀刻屏蔽，蚀刻掉至少在开口804上方的氧化硅沟槽填充层701以改进后续CMP工艺。这会减小隔离沟槽区域801和802中的沟槽凹陷效应。另外，还蚀刻掉隔离沟槽区域801中的氧化硅沟槽填充层701的一部分以允许栅极电极延伸到所述部分中以改进电特性，如将详细地阐述。在蚀刻工艺之后，去除抗蚀剂层803。
转到图10，透过CMP平坦化工艺去除剩余氧化硅沟槽填充层701，借此将STI区中的介电层121和122平坦化。在去除氧化硅沟槽填充层701之后，还去除垫氧化物层104上方的氮化物层106。
可在图案化氧化硅垫氧化物层104的顶部表面上方沉积光阻剂层(未展示)。第二导电类型的第二井区112的光阻剂层经受光刻工艺。在待形成MOS晶体管为P型MOS晶体管的实施例中，第二井区112掺杂有N型掺杂物；换句话说，第二井区112被视为N型井(NW)区或高电压N型井(HVNW)区。将光阻剂层显影以暴露HVNW区112上方的垫氧化物层104。以掺杂物布植半导体衬底102在经暴露垫氧化物层104下方的部分以形成HVNW区112。举例来说，HVNW区112的掺杂物可包含磷。HVNW 112可包含介于约3.5μm到4μm之间的深度，且可是在120keV下使用大约1012到1013的掺杂物布植浓度来形成(例如)。
然后，去除光阻剂层，且在垫氧化物层104上方沉积另一光阻剂层(未展示)。将光阻剂层图案化成第一导电类型的第一井区114所要的图案。在待形成MOS晶体管为P型MOS晶体管的实施例中，第一井区114掺杂有P型掺杂物；换句话说，第一井区114被视为P型井(PW)区或高电压P型井(HVPW)区。将光阻剂层显影以暴露HVPW区114上方的垫氧化物层104。以掺杂物布植半导体衬底102在经暴露垫氧化物层104下方的部分以形成HVPW区114。举例来说，用于HVPW区114的掺杂物可包含硼。HVPW 114可包含介于约3.5μm到4μm之间的深度，且可是在90keV下使用大约1012到1013的掺杂物布植浓度来形成(例如)。
接下来，如图11中所说明，去除垫氧化物层104。可通过热生长方法或沉积而在半导体衬底102上方形成栅极介电层1101。作为一实例，栅极介电层1101可由热生长材料(包含二氧化硅或氮化硅)制成，或通过化学气相沉积(CVD)(例如，等离子体辅助CVD(PECVD)、低压CVD(LPCVD)或大气压CVD(APCVD))沉积而来。接下来，如图12中所展示，在栅极介电层1101上沉积栅极层1201，例如多晶硅层。
最后，然后将栅极层1201图案化以形成栅极电极150。从而，栅极电极150充当屏蔽，且对栅极介电层1101进行干式蚀刻以在栅极电极150下方形成栅极介电层120。通过任何习知方法来形成第一间隔件162和第二间隔件164、源极区132、漏极区134以及拾取区136。举一实例，循序地执行沉积、光刻和蚀刻工艺以在栅极电极150的相对侧壁处形成第一间隔件162和第二间隔件164。然后，将第一导电类型的掺杂物分别布植到第二井区112的选择性区域中和第一井区114的选择性区域中以形成如图1中所展示的源极区132和漏极区134。
本揭示的某些实施例提供一种半导体结构。所述半导体结构包含：衬底；隔离区，其邻近于漏极区；栅极电极，其位于所述衬底上方且进一步向下延伸到所述衬底中，其中所述栅极电极在所述衬底的顶部表面下方的一部分邻接所述隔离区；以及源极区和漏极区，其形成于所述衬底中所述栅极结构的任一侧上。
本揭示的某些实施例提供一种半导体结构。所述半导体结构包含：衬底；栅极电极，其具有第一部分和第二部分，所述第一部分位于所述衬底的顶部表面上方且所述第二部分位于所述衬底的所述顶部表面下方，第一部分从第二部分的侧壁横向地突出，且所述第二部分是通过所述衬底中的介电区与所述衬底隔离；以及源极区和漏极区，其形成于所述衬底中所述栅极结构的任一侧上。
本揭示的某些实施例提供一种制造半导体结构的方法。所述方法包含：提供衬底；在衬底中形成隔离沟槽；形成一个氧化硅沟槽填充层以至少填充所述隔离沟槽；在所述隔离沟槽中去除所述氧化硅沟槽填充层的一部分；在所述衬底上方形成栅极介电层；和在所述衬底上方形成栅极层以填充所述隔离沟槽。
前述内容概述数项实施例的特征，使得所属领域的技术人员可更好地理解本揭示的方面。所属领域的技术人员将了解，其可容易地使用本揭示来作为设计或修改其它工艺和结构以实施相同目的和/或达成本文中所引入的实施例的相同有点的基础。所属领域的技术人员还应意识到，这些等效构造不背离本揭示的精神和范围，且其可在不背离本揭示的精神和范围的情况下做出各种改变、替代和更改。
符号说明
100 金属氧化物半导体晶体管
102 半导体衬底
104 垫氧化物层/图案化氧化硅垫氧化物层/经暴露垫氧化物层
106 氮化物层/图案化氮化硅层
111 侧壁
112 第二井区/高电压N型井区/高电压N型井
113 侧壁
114 第一井区/高电压P型井区/高电压P型井
116 侧壁
117 另一侧壁/侧壁
118 底部表面
119 侧壁
120 栅极介电层
120_1 第一栅极介电层部分
120_2 第二栅极介电层部分
120_3 第三栅极介电层部分
121 隔离区/介电层
122 隔离区
132 源极区
134 漏极区
136 拾取区
150 栅极电极
150_1 第一栅极电极部分
150_2 第二栅极电极部分
162 间隔件/第一间隔件
164 间隔件/第二间隔件
200 金属氧化物半导体晶体管
215 底部表面
300 金属氧化物半导体晶体管
501 隔离沟槽
502 隔离沟槽
601 图案化氧化硅沟槽衬层
602 图案化氧化硅沟槽衬层
701 氧化硅沟槽填充层
801 隔离沟槽区域
802 隔离沟槽区域
803 抗蚀剂层
804 开口
1101 栅极介电层
1201 栅极层
d1 深度/距离
d2 距离
d3 距离
H1 高度
W1 宽度
W2 宽度
α 角度
β 角度

Claims (14)

1.一种半导体结构，其包括：
衬底；
隔离区，其位于所述衬底中；
栅极电极，其位于所述衬底上方且进一步向下延伸到所述衬底中，其中所述栅极电极在所述衬底的顶部表面下方的一部分邻接所述隔离区；
栅极介电层，其位于所述栅极电极与所述衬底的所述顶部表面之间，其中所述栅极介电层进一步向下延伸到所述衬底中所述栅极电极在所述衬底的顶部表面下方的所述部分与所述衬底之间，以及所述栅极介电层延伸到所述栅极电极在所述衬底的所述顶部表面下方的所述部分的底部且不沿着所述底部延伸；以及
源极区和漏极区，其形成于所述衬底中所述栅极电极的任一侧上，
其中所述栅极电极在所述衬底的所述顶部表面上方的部分与所述栅极电极在所述衬底的所述顶部表面下方的所述部分的整个侧壁为一直线，以及从剖面图来看，所述栅极电极在所述衬底的所述顶部表面下方的所述部分具有一梯形轮廓。
2.根据权利要求1所述的半导体结构，其中所述栅极电极在所述衬底的所述顶部表面下方的所述部分的一个侧壁是通过所述栅极介电层与所述衬底分离。
3.根据权利要求1所述的半导体结构，其中所述栅极电极在所述衬底的所述顶部表面下方的所述部分的所述底部与所述衬底的所述顶部表面相距达第一深度，且所述隔离区的底部与所述衬底的所述顶部表面相距达第二深度，且所述第一深度对所述第二深度的比率在0.4到0.85的范围内。
4.根据权利要求1所述的半导体结构，其中从俯视图来看，所述栅极电极与所述隔离区重叠。
5.根据权利要求1所述的半导体结构，其进一步包括位于所述衬底中的第一导电类型的第一井区和第二导电类型的第二井区，所述第二导电类型与所述第一导电类型相反。
6.根据权利要求5所述的半导体结构，其中所述隔离区和所述栅极电极在所述衬底的所述顶部表面下方的所述部分位于所述第一井区中且与所述第二井区相距达大于0的预定距离。
7.一种半导体结构，其包括：
衬底；
栅极电极，其具有第一部分和第二部分，所述第一部分位于所述衬底的顶部表面上方且所述第二部分位于所述衬底的所述顶部表面下方，所述第一部分从所述第二部分的侧壁横向地突出，且所述第二部分是通过所述衬底中的介电区与所述衬底隔离；
栅极介电层，其位于所述第一部分与所述衬底的所述顶部表面之间，其中所述栅极介电层进一步向下延伸到所述衬底中所述第二部分与所述衬底之间，以及所述栅极介电层延伸到所述第二部分的底部且不沿着所述底部延伸；以及
源极区和漏极区，其形成于所述衬底中所述栅极电极的任一侧上，
其中所述第一部分与所述第二部分的整个侧壁为一直线，以及从剖面图来看，所述栅极电极的所述第二部分具有一梯形轮廓。
8.根据权利要求7所述的半导体结构，其中从一剖面图来看，所述栅极电极的所述第一部分具有一矩形轮廓。
9.根据权利要求7所述的半导体结构，其中所述栅极电极包含导电材料。
10.根据权利要求7所述的半导体结构，其进一步包括拾取区。
11.根据权利要求10所述的半导体结构，其进一步包括位于所述衬底中的第一导电类型的第一井区和第二导电类型的第二井区，所述第二导电类型与所述第一导电类型相反。
12.根据权利要求11所述的半导体结构，其中所述漏极区、所述介电区和所述栅极电极的所述第二部分位于所述第一井区中。
13.根据权利要求11所述的半导体结构，其中所述源极区和所述拾取区位于所述第二井区中。
14.一种用于制造半导体结构的方法，其包括：
提供衬底；
在所述衬底中形成隔离沟槽；
形成一个氧化硅沟槽填充层以至少填充所述隔离沟槽；
在所述隔离沟槽中去除所述氧化硅沟槽填充层的一部分；
在所述衬底上方形成栅极介电层；以及
在所述衬底上方形成栅极电极以填充所述隔离沟槽，
其中所述栅极介电层位于所述栅极电极与所述衬底的顶部表面之间，其中所述栅极介电层进一步向下延伸到所述衬底中所述栅极电极在所述衬底的顶部表面下方的所述部分与所述衬底之间，以及所述栅极介电层延伸到所述栅极电极在所述衬底的所述顶部表面下方的所述部分的底部且不沿着所述底部延伸，以及
其中所述栅极电极在所述衬底的所述顶部表面上方的部分与所述栅极电极在所述衬底的所述顶部表面下方的一部分的整个侧壁为一直线，以及从剖面图来看，所述栅极电极在所述衬底的所述顶部表面下方的所述部分具有一梯形轮廓。
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