CN109545152A - 移位寄存器及其驱动方法、栅极驱动电路和显示装置 - Google Patents

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Abstract

本公开的实施例提出了移位寄存器及其驱动方法、栅极驱动电路和显示装置。该移位寄存器包括：输入子电路，被配置为能够在第一时钟信号端的控制下将来自输入信号端的输入信号传输至反馈节点；上拉节点控制子电路，被配置为能够在第一时钟信号端的控制下将反馈节点的反馈信号传输至上拉节点；反馈子电路，被配置为能够在上拉节点的控制下将来自第一电压信号端的第一电压信号传输至反馈节点；输出子电路，被配置为能够在上拉节点的控制下将来自第二时钟信号端的第二时钟信号传输至输出信号端；以及下拉子电路，被配置为能够在第一时钟信号端的控制下将来自第二电压信号端的第二电压信号传输至输出信号端。

Description

移位寄存器及其驱动方法、栅极驱动电路和显示装置
技术领域
本公开涉及显示技术领域，且更具体地涉及移位寄存器及其驱动方法、栅极驱动电路和显示装置。
背景技术
随着液晶显示器(LCD)和有机发光二极管显示器(OLED)技术的普及，作为这二者的共同关键技术之一的栅极驱动技术也自然地成为了重点关注对象。目前，普遍采用了阵列基板栅极驱动技术(GateDriver on Array，简称为GOA)，其直接将栅极驱动电路连同薄膜晶体管(TFT)阵列一起制作在阵列基板上。GOA技术的应用可直接将栅极驱动电路制作在面板周围，从而降低了程序复杂度，并且减少了产品成本。此外，还提高了显示面板的集成度，使面板更薄型化，并能够实现窄边框设计。
然而，对于基于氧化物背板来实现的GOA，由于TFT本身特性极容易发生负漂，尤其在长时间处于负偏置温度应力(Negative Bias Temperature Stress，即NBTS)或光照情况下。因此，为了在这些情况下保证电路的高可信赖性，其GOA电路设计中需要采用达林顿(Darlington)结构类型的反相器，且为了避免长时间的直流(DC)应力，需要采取两个反向器轮流替换的设计，因此其结构复杂，不利于高集成度电路的实现。
发明内容
为了至少解决或减轻上述技术问题，根据本公开一些实施例，提供了移位寄存器及其驱动方法、栅极驱动电路和显示装置。
根据一个方面，本公开的实施例提供了一种移位寄存器。该移位寄存器包括：输入子电路，与第一时钟信号端、输入信号端和反馈节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将来自所述输入信号端的输入信号传输至所述反馈节点；上拉节点控制子电路，与所述第一时钟信号端、所述反馈节点和上拉节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将所述反馈节点的反馈信号传输至所述上拉节点；反馈子电路，与所述上拉节点、第一电压信号端和所述反馈节点耦接，且被配置为能够在所述上拉节点的控制下将来自所述第一电压信号端的第一电压信号传输至所述反馈节点；输出子电路，与所述上拉节点、第二时钟信号端和输出信号端耦接，且被配置为能够在所述上拉节点的控制下将来自所述第二时钟信号端的第二时钟信号传输至所述输出信号端；以及下拉子电路，与所述第一时钟信号端、第二电压信号端和所述输出信号端耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将来自所述第二电压信号端的第二电压信号传输至所述输出信号端。
在一些实施例中，所述上拉节点控制子电路包括：第一晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述反馈节点耦接，以及第二端与所述上拉节点耦接。
在一些实施例中，所述反馈子电路包括：第二晶体管，其控制端与所述上拉节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述反馈节点耦接；以及第一电容器，其一端与所述上拉节点耦接，以及另一端与所述第一电压信号端耦接。
在一些实施例中，所述输入子电路包括：第三晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述输入信号端耦接，以及第二端与所述反馈节点耦接。
在一些实施例中，所述输出子电路包括：第四晶体管，其控制端与所述上拉节点耦接，第一端与所述第二时钟信号端耦接，以及第二端与所述输出信号端耦接；以及第二电容器，其一端与所述上拉节点耦接，以及另一端与所述输出信号端耦接。
在一些实施例中，所述下拉子电路包括：第五晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述输出信号端耦接。
在一些实施例中，所述移位寄存器还包括：复位子电路，与复位信号端、第三电压信号端和所述上拉节点耦接，且被配置为能够在来自所述复位信号端的复位信号的控制下将来自所述第三电压信号端的第三电压信号传输至所述上拉节点。
在一些实施例中，所述复位子电路包括：第六晶体管，其控制端与所述复位信号端耦接，第一端与所述第三电压信号端耦接，以及第二端与所述上拉节点耦接。
在一些实施例中，来自所述第三电压信号端的第三电压信号与来自所述第二电压信号端的第二电压信号相同。
在一些实施例中，所有晶体管均为N型晶体管，所述第一电压信号为高电平信号，以及所述第二电压信号和所述第三电压信号为低电平信号。
在一些实施例中，所述第一时钟信号和所述第二时钟信号均具有小于50％的占空比。
根据另一方面，本公开的实施例提供了一种栅极驱动电路。该栅极驱动电路包括多个级联的前述移位寄存器。
根据再一方面，本公开的实施例提供了一种显示装置。该显示装置包括前述栅极驱动电路。
根据又一方面，本公开的实施例提供了一种用于驱动前述移位寄存器的方法。在一帧周期中所述方法包括：在准备阶段，输入信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平；在第一阶段，输入信号端输入高电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出低电平；在第二阶段，输入信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出高电平；以及在第三阶段，输入信号端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出信号端输出低电平。
在一些实施例中，如果所述移位寄存器包括复位子电路，则在所述第三阶段，所述方法还包括：在所述第三阶段的第一子阶段，输入信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，复位信号端输入低电平，输出信号端输出低电平；在所述第三阶段的第二子阶段，输入信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，复位信号端输入高电平，输出信号端输出低电平；以及在所述第三阶段的第三子阶段，输入信号端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，复位信号端输入低电平，输出信号端输出低电平。
通过使用根据本公开实施例的移位寄存器及其驱动方法、栅极驱动电路和显示装置，可以通过用来自第一时钟信号端的时钟信号代替下拉节点，实现对上拉节点的电位的控制。简化了电路设计，可适用于高PPI(每英寸像素，即Pixel Per Inch)显示器及窄边框要求。
附图说明
通过下面结合附图说明本公开的优选实施例，将使本公开的上述及其它目的、特征和优点更加清楚，其中：
图1是示出了具有达林顿结构的双反相器的移位寄存器的局部的示例构造的示意图。
图2是示出了根据本公开实施例的移位寄存器的示例构造的示意图。
图3是示出了图2所示的移位寄存器的示例具体构造的示意图。
图4是示出了根据本公开实施例的栅极驱动电路的示例构造的示意图。
图5是示出了根据图3所示的移位寄存器的示例工作时序图。
图6是示出了图2所示的移位寄存器的另一示例具体构造的示意图。
图7是示出了根据本公开实施例的栅极驱动电路的另一示例构造的示意图。
图8是示出了根据图6所示的移位寄存器的示例工作时序图。
图9是示出了根据本公开实施例的驱动移位寄存器的示例方法的流程图。
图10是示出了根据本公开实施例的在驱动移位寄存器时所使用的示例时钟信号的时序图。
具体实施方式
下面参照附图对本公开的部分实施例进行详细说明，在描述过程中省略了对于本公开来说是不必要的细节和功能，以防止对本公开的理解造成混淆。在本说明书中，下述用于描述本公开原理的各种实施例只是说明，不应该以任何方式解释为限制公开的范围。参照附图的下述描述用于帮助全面理解由权利要求及其等同物限定的本公开的示例性实施例。下述描述包括多种具体细节来帮助理解，但这些细节应认为仅仅是示例性的。因此，本领域普通技术人员应认识到，在不脱离本公开的范围和精神的情况下，可以对本文中描述的实施例进行多种改变和修改。此外，为了清楚和简洁起见，省略了公知功能和结构的描述。此外，贯穿附图，相同的附图标记用于相同或相似的功能、器件和/或操作。此外，在附图中，各部分并不一定按比例来绘制。换言之，附图中的各部分的相对大小、长度等并不一定与实际比例相对应。
在本公开中，术语“包括”和“含有”及其派生词意为包括而非限制；术语“或”是包含性的，意为和/或。此外，在本公开的以下描述中，所使用的方位术语，例如“上”、“下”、“左”、“右”等均用于指示相对位置关系，以辅助本领域技术人员理解本公开实施例，且因此本领域技术人员应当理解：在一个方向上的“上”/“下”，在相反方向上可变为“下”/“上”，且在另一方向上，可能变为其他位置关系，例如“左”/“右”等。
以下，以本公开实施例应用于显示装置的栅极驱动电路为例来详细说明。然而本领域技术人员应当理解本公开的应用领域不限于此。事实上，根据本公开实施例的移位寄存器等可以应用于其它需要使用移位寄存器的领域中。
此外，尽管在以下描述中以晶体管为N型晶体管为例进行了描述，然而本公开不限于此。事实上，如本领域技术人员所能够理解的：当以下提及的各个晶体管中的一个或多个为P型晶体管时同样可以实现本申请的技术方案，只需对电平设置/耦接关系进行相应的调整即可。
图1是示出了具有达林顿结构的双反相器的移位寄存器100的局部的示例具体构造的示意图。该移位寄存器100的该局部采用了达林顿结构类型的反相器，且为了避免长时间的DC应力，需要采取两个反向器(例如，基于M1和M2的达林顿结构所形成的左侧反相器、或基于M5和M6的达林顿结构所形成的右侧反相器)轮流替换。通过采用这样的反相器，可以使得无论Q节点是高电平还是低电平，在QBl节点处以及在QB2节点处均可以实现相应的反相功能，即相应地是低电平或高电平。从而，可以使得图1所示的移位寄存器100通过使用该反相器来保持其中的上拉节点和下拉节点之间的电压反相关系。
然而，如图1所示，该移位寄存器设计需要8个N型TFT M1～M8以及2个直流电压信号vddo和vdde。如前所述，在这样的移位寄存器设计中，由于其结构复杂，因此非常不利于高集成度电路的实现。
以下，将结合图2～图10来详细描述根据本公开实施例的移位寄存器及其驱动方法、栅极驱动电路和显示装置。其可以提供一种结构简洁、高信赖性的可适用于氧化物背板的栅极驱动电路、GIP(Gate In Panel)电路、移位寄存器等。此外，其存储电容的位置区别于传统GOA，可以在减少噪声的同时，保证无损输出。
以下，将结合图2来详细描述根据本公开实施例的移位寄存器。
图2是示出了根据本公开实施例的移位寄存器200的示例构造的示意图。如图2所示，移位寄存器200可以包括：输入子电路210、上拉节点控制子电路220、反馈子电路230、输出子电路240和下拉子电路250。此外，在一些实施例中，移位寄存器200还可以包括可选的复位子电路260。
在一些实施例中，输入子电路210可以与第一时钟信号端CLK1、输入信号端INPUT和反馈节点FB耦接，且被配置为能够在来自第一时钟信号端CLK1的第一时钟信号的控制下将来自输入信号端INPUT的输入信号传输至反馈节点FB。
在一些实施例中，上拉节点控制子电路220可以与第一时钟信号端CLK1、反馈节点FB和上拉节点PU耦接，且被配置为能够在来自第一时钟信号端CLK1的第一时钟信号的控制下将反馈节点FB的反馈信号传输至上拉节点PU。
在一些实施例中，反馈子电路230可以与上拉节点PU、第一电压信号端VGH和反馈节点FB耦接，且被配置为能够在上拉节点PU的控制下将来自第一电压信号端VGH的第一电压信号传输至反馈节点FB。
在一些实施例中，输出子电路240可以与上拉节点PU、第二时钟信号端CLK2和输出信号端OUTPUT耦接，且被配置为能够在上拉节点PU的控制下将来自第二时钟信号端CLK2的第二时钟信号传输至输出信号端OUTPUT。
在一些实施例中，下拉子电路250与第一时钟信号端CLK1、第二电压信号端VGL和输出信号端OUTPUT耦接，且被配置为能够在来自第一时钟信号端CLK1的第一时钟信号的控制下将来自第二电压信号端VGL的第二电压信号传输至输出信号端OUTPUT。
通过采用上述移位寄存器设计，可以通过用来自第一时钟信号端CLK1的时钟信号代替下拉节点，实现对上拉节点PU的电位的控制。简化了电路设计，可适用于高PPI显示器及窄边框要求。
此外，如前所述，移位寄存器200还可以包括可选的复位子电路260。复位子电路260可以与复位信号端RESET、第三电压信号端LVGL和上拉节点PU耦接，且被配置为能够在来自复位信号端RESET的复位信号的控制下将来自第三电压信号端LVGL的第三电压信号传输至上拉节点PU。通过采用复位子电路260，可以对上拉节点进行更好的放噪，使得最终输出的输出信号的波形更加稳定。
接下来，将结合图3来详细描述图2所示的移位寄存器200的一种具体实现方式。需要注意的是：图2所示的移位寄存器200的实现方式不限于图3所示的实施例，而是可以包括用其他方式来实现的各个子电路。
图3是示出了图2所示的移位寄存器200的示例具体构造300的示意图。如图3所示，与图2所示的移位寄存器200类似地，移位寄存器300可以包括输入子电路310、上拉节点控制子电路320、反馈子电路330、输出子电路340和下拉子电路350。
在一些实施例中，上拉节点控制子电路320可以包括第一晶体管M1，其控制端可以与第一时钟信号端CLK1耦接，第一端可以与反馈节点FB耦接，以及第二端可以与上拉节点PU耦接。换言之，上拉节点控制子电路320可以被配置为能够在来自第一时钟信号端CLK1的第一时钟信号的控制下将反馈节点FB的反馈信号传输至上拉节点PU。
在一些实施例中，反馈子电路330可以包括第二晶体管M2，其控制端可以与上拉节点PU耦接，第一端可以与第一电压信号端VGH耦接，以及第二端可以与反馈节点FB耦接。此外，反馈子电路330还可以包括第一电容器C1，其一端可以与上拉节点PU耦接，以及另一端可以与第一电压信号端VGH耦接。换言之，反馈子电路330可以被配置为能够在上拉节点PU的控制下将来自第一电压信号端VGH的第一电压信号传输至反馈节点FB。
在一些实施例中，输入子电路310可以包括第三晶体管M3，其控制端可以与第一时钟信号端CLKl耦接，第一端可以与输入信号端INPUT耦接，以及第二端可以与反馈节点FB耦接。换言之，输入子电路310可以被配置为能够在来自第一时钟信号端CLK1的第一时钟信号的控制下将来自输入信号端INPUT的输入信号传输至反馈节点FB。
在一些实施例中，输出子电路340可以包括第四晶体管M4，其控制端可以与上拉节点PU耦接，第一端可以与第二时钟信号端CLK2耦接，以及第二端可以与输出信号端OUTPUT耦接。此外，输出子电路340还可以包括第二电容器C2，其一端可以与上拉节点PU耦接，以及另一端可以与输出信号端OUTPUT耦接。换言之，输出子电路340可以被配置为能够在上拉节点PU的控制下将来自第二时钟信号端CLK2的第二时钟信号传输至输出信号端OUTPUT。
在一些实施例中，下拉子电路350可以包括第五晶体管M5，其控制端可以与第一时钟信号端CLK1耦接，第一端可以与第二电压信号端VGL耦接，以及第二端可以与输出信号端OUTPUT耦接。换言之，其可以被配置为能够在来自第一时钟信号端CLK1的第一时钟信号的控制下将来自第二电压信号端VGL的第二电压信号传输至输出信号端OUTPUT。
接下来，将参照图4来描述根据本公开实施例的栅极驱动电路的示例构造的示意图。图4是示出了根据本公开实施例的栅极驱动电路400的示例构造的示意图。栅极驱动电路400可以包括多个级联的移位寄存器410、420、430等。尽管在图4所示实施例中仅示出三个移位寄存器，但本公开实施例不限于此，而是可以采用任意数目的移位寄存器。在一些实施例中，图4所示的每个移位寄存器可以是如图2所示的移位寄存器200、如图3所示的移位寄存器300或如后面图6所示的移位寄存器600，然而本公开不限于此。在另一些实施例中，在图4所示的栅极驱动电路400中，也可以部分采用根据本公开实施例的移位寄存器200、300和/或600，而另一部分可以采用其它已有的或将来开发出来的其它移位寄存器(例如，移位寄存器100)。
如图4所示，针对每个移位寄存器(例如，第N级移位寄存器420)，其输入端INPUT(N)耦接前一级移位寄存器(例如，第N-1级移位寄存器410)的输出信号端OUTPUT(N-1)，其输出信号端OUTPUT(N)耦接下一级移位寄存器(例如，第N+1级移位寄存器430)的输入端INPUT(N+1)。此外，第一个移位寄存器的输入端INPUT可以例如连接垂直扫描开始(StarTVertical，或STV)信号线，以接收指示一帧画面的扫描开始的STV信号(例如，如图4中最左侧虚线所示的STV)。
此外，如图4所示，相邻的两个移位寄存器(例如，第N级移位寄存器420和第N-1级移位寄存器410或第N+1级移位寄存器430)的第一时钟信号端CLK1和第二时钟信号端CLK2可以按不同次序耦接到不同的时钟信号线CLKa和CLKb上。在一些实施例中，该CLKa和CLKb可提供波形相差例如半个时钟周期的同频时钟信号。例如，第N级移位寄存器420的第一时钟信号端CLK1耦接到CLKa线路上，第二时钟信号端CLK2耦接到CLKb线路上，而第N-1级移位寄存器410和第N+1级移位寄存器430的第一时钟信号端CLK1耦接到CLKb线路上，第二时钟信号端CLK2耦接到CLKa线路上，从而可以实现如下面结合图5所示的工作时序。此外，同样如图4所示，每个移位寄存器的第一电压信号端VGH和第二电压信号端VGL可以分别耦接到VGH线和VGL线上，以分别接收第一电压信号和第二电压信号。在一些实施例中，例如，在采用N型晶体管来形成移位寄存器的实施例中，VGH可以是高于晶体管阈值电压的高电平信号，而VGL可以是低于晶体管阈值电压的低电平信号。
接下来，将基于图3所示的移位寄存器300的具体构造、图4所示的栅极驱动电路400中所示的级联关系，结合图5来详细描述移位寄存器300的工作时序。
图5是示出了根据图3所示的移位寄存器300的示例工作时序图，该移位寄存器300与其它移位寄存器具有如图4所示的级联关系。
如图5所示，移位寄存器300在一帧周期内可分为t0～t3等四个阶段。需要注意的是：如图5所示的实施例仅示出了各个时钟信号的占空比低于50％的情况，然而如下文结合图10所解释的，根据本公开实施例的移位寄存器同样可以适用于占空比等于50％的时钟信号。所以以下说明仅以每个阶段(除了准备阶段t0之外)开始时的时钟信号(即，图5中t1、t2和t3中每个阶段的左侧的电压电平)为基础来进行描述，而不失一般性。至于准备阶段t0，可以将其视为第三阶段t3的最后一个时钟周期(同样取该时钟周期的左侧的电压电平)。
在准备阶段t0，输入信号端INPUT可以输入低电平，第一时钟信号端CLKl可以输入低电平，第二时钟信号端CLK2可以输入高电平，输出信号端OUTPUT可以输出低电平。
更具体地，在准备阶段t0，第一时钟信号端CLK1输入低电平，从而使得第一晶体管M1、第三晶体管M3和第五晶体管M5均关断，进而使得上拉节点PU保持前一帧的第三阶段t3的电压状态。换言之，上拉节点PU保持低电平。上拉节点PU保持低电平使得第二晶体管M2和第四晶体管M4都保持关断，以及如前所述第五晶体管M5保持关断，从而使得输出信号端OUTPUT保持前一帧的第三阶段t3的电压状态，即输出低电平的状态。
在第一阶段t1，输入信号端INPUT输入高电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，输出信号端OUTPUT输出低电平。
更具体地，在第一阶段t1，第一时钟信号端CLK1输入高电平，从而使得第一晶体管M1、第三晶体管M3和第五晶体管M5均导通，进而使得来自输入信号端INPUT的高电平输入信号通过第三晶体管M3、反馈节点FB和第一晶体管M1传输至上拉节点PU。进而，上拉节点PU的高电平使得第二晶体管M2和第四晶体管M4均导通。第二晶体管M2的导通使得来自第一电压信号端VGH的高电平传输至反馈节点FB，使得反馈节点FB继续保持在高电平。而第四晶体管M4的导通使得来自第二时钟信号端CLK2的低电平时钟信号传输至输出信号端OUTPUT，而第五晶体管M5的导通使得来自第二电压信号端VGL的低电平也传输至输出信号端OUTPUT，这样导致输出信号端OUTPUT输出低电平。此外，第一电容器C1的两端均为高电平，而第二电容器C2的耦接上拉节点PU的一端为高电平，而耦接输出信号端OUTPUT的一端为低电平。
在第二阶段t2，输入信号端INPUT输入低电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，输出信号端OUTPUT输出高电平。
更具体地，在第二阶段t2，第一时钟信号端CLK1输入低电平，从而使得第一晶体管M1、第三晶体管M3和第五晶体管M5均关断，进而使得上拉节点PU不受来自输入信号端INPUT的输入信号以及反馈节点FB的影响。换言之，上拉节点PU保持高电平。上拉节点PU保持高电平使得第二晶体管M2和第四晶体管M4都保持导通。第四晶体管M4的导通使得来自第二时钟信号端CLK2的高电平第二时钟信号传输至输出信号端OUTPUT，且同时由于第五晶体管M5关断，所以输出信号端OUTPUT只能输出高电平。此外，由于第二电容器C2的自举作用，使得上拉节点PU的电平进一步升高，依然保持第四晶体管M4导通，继续使得输出信号端OUTPUT输出来自第二时钟信号端CLK2的高电平第二时钟信号。
在第三阶段t3，输入信号端INPUT输入低电平，第一时钟信号端CLKl输入高电平或低电平，第二时钟信号端CLK2相应输入低电平或高电平，输出信号端OUTPUT输出低电平。
更具体地，在第三阶段t3，如果第一时钟信号端CLKl输入高电平，从而使得第一晶体管M1、第三晶体管M3和第五晶体管M5均导通，进而使得来自输入信号端INPUT的低电平输入信号通过第三晶体管M3、反馈节点FB和第一晶体管M1传输至上拉节点PU。进而，上拉节点PU的低电平使得第二晶体管M2和第四晶体管M4均关断。第四晶体管M4的关断使得输出信号端OUTPUT只受经由导通的第五晶体管M5的来自第二电压信号端VGL的低电平的影响。换言之，输出信号端OUTPUT输出低电平。
此外，在第三阶段t3，如果第一时钟信号端CLK1输入低电平，从而使得第一晶体管M1、第三晶体管M3和第五晶体管M5均关断，进而使得上拉节点PU保持前一阶段(即，第一时钟信号端CLK1输入高电平的t3阶段)的电压状态。换言之，上拉节点PU保持低电平。上拉节点PU保持低电平使得第二晶体管M2和第四晶体管M4都保持关断，以及如前所述第五晶体管M5保持关断，从而使得输出信号端OUTPUT保持前一阶段(即，第一时钟信号端CLK1输入高电平的t3阶段)的电压状态，即输出低电平的状态。
此外，在一些实施例中，例如在第一时钟信号端CLK1和第二时钟信号端CLK2的占空比小于50％的情况下，同样可以实现该阶段中对第二电容器C2充电和升压的过程。以下将基于图3～图5，结合图10来详细描述其过程。
图10是示出了根据本公开实施例的在驱动移位寄存器300时所使用的示例时钟信号的时序图。与上面第一阶段t1类似地，在第一时钟信号端CLK1的第一时钟信号为高电平且在第二时钟信号端CLK2的第二时钟信号为低电平时，第二电容器C2充电，即进入充电期。接下来，由于时钟信号的占空比小于50％，因此在上述第一阶段t1的后段直到第二阶段t2之前，存在第一时钟信号和第二时钟信号均为低电平的缓冲期。在该缓冲期期间，参见图3，由于第一时钟信号和第二时钟信号均为低电平，所以第一晶体管M1、第三晶体管M3和第五晶体管M5均关断，从而使得第二电容器C2和上拉节点PU等均保持状态不变，即依然使得第二电容器C2处于充电状态，且输出信号端OUTPUT依然输出低电平信号。接下来，回到图10，在第一时钟信号端CLK1的第一时钟信号为低电平且在第二时钟信号端CLK2的第二时钟信号为高电平时，第二电容器C2的在上拉节点PU侧的电压进一步升高，即进入升压期。换言之，对于占空比小于50％的时钟信号而言，同样可以通过上述移位寄存器设计来实现对上拉节点PU的电压的抬升，并进而使得输出信号端OUTPUT能够正常输出来自第二时钟信号端CLK2的高电平第二时钟信号。
通过采用上述移位寄存器设计，可以通过用来自第一时钟信号端CLK1的时钟信号代替下拉节点，实现对上拉节点PU的电位的控制。简化了电路没计，可适用于高PPI显示器及窄边框要求。
接下来，将结合图6来详细描述图2所示的移位寄存器200的另一种具体实现方式。
图6是示出了图2所示的移位寄存器200的示例具体构造600的示意图。如图6所示，与图2所示的移位寄存器200类似地，移位寄存器600可以包括输入子电路610、上拉节点控制子电路620、反馈子电路630、输出子电路640和下拉子电路650。与图3所示的移位寄存器300不同的是，图6所示的移位寄存器600还可以包括复位子电路660。为了描述的简洁和清楚，以下将仅详细描述复位子电路660，其余子电路可以参考结合图3给出的对应描述。
在一些实施例中，复位子电路660可以包括第六晶体管M6，其控制端可以与复位信号端RESET耦接，第一端可以与第三电压信号端LVGL耦接，以及第二端可以与上拉节点PU耦接。换言之，复位子电路660可以被配置为能够在来自复位信号端RESET的复位信号的控制下将来自第三电压信号端LVGL的第三电压信号传输至上拉节点PU。
接下来，将参照图7来描述根据本公开实施例的栅极驱动电路的另一示例构造的示意图。图7是示出了根据本公开实施例的栅极驱动电路700的示例构造的示意图。栅极驱动电路700可以包括多个级联的移位寄存器710、720、730、740等。尽管在图7所示实施例中仅示出四个移位寄存器，但本公开实施例不限于此，而是可以采用任意数目的移位寄存器。在一些实施例中，图7所示的每个移位寄存器可以是如图2所示的移位寄存器200或如图6所示的移位寄存器600，然而本公开不限于此。在另一些实施例中，在图7所示的栅极驱动电路700中，也可以部分采用根据本公开实施例的移位寄存器200和/或600，而另一部分可以采用其它已有的或将来开发出来的其它移位寄存器(例如，移位寄存器100)。
与图4所示的栅极驱动电路400不同的是，图7所示的栅极驱动电路700中的各个移位寄存器还具有复位信号端RESET和第三电压信号端LVGL以及相应连接。为了描述的简洁和清楚，将仅针对图7与图4的不同之处进行描述。其它端子的连接关系请参考图4中的相应描述。
如图7所示，针对每个移位寄存器(例如，第N级移位寄存器720)，其复位信号端RESET(N)耦接后面间隔一级的移位寄存器(例如，第N+2级移位寄存器740)的输出信号端OUTPUT(N+2)。类似地，第N-1级移位寄存器710的复位信号端RESET(N-1)耦接第N+1级移位寄存器730的输出信号端OUTPUT(N+1)。此外，对于栅极驱动电路700的最后两级移位寄存器来说，由于它们并不具有后面间隔一级的移位寄存器，因此可以采用全局复位信号端(例如，前述STV信号)来对其进行相应复位。或者在另一些实施例中，这最后两级移位寄存器可以采用图3所示的移位寄存器300的设计，而无需复位子电路660。
此外，同样如图7所示，每个移位寄存器(例如，移位寄存器710、720、730和740)的第三电压信号端LVGL可以耦接到LVGL线路上，以接收第三电压信号。在一些实施例中，例如，在采用N型晶体管来形成移位寄存器的实施例中，LVGL可以是低于晶体管阈值电压的低电平信号。此外，在另一些实施例中，第三电压信号端LVGL可以耦接到VGL线上。换言之，第三电压信号端LVGL和第二电压信号端VGL可以提供相同的电压信号。
接下来，将基于图6所示的移位寄存器600的具体构造、图7所示的栅极驱动电路700中所示的级联关系，结合图8来详细描述移位寄存器600的工作时序。
图8是示出了根据图6所示的移位寄存器600的示例工作时序图，该移位寄存器600与其它移位寄存器具有如图7所示的级联关系。
与图5所示的工作时序图类似，如图8所示，移位寄存器600在一帧周期内可分为t0～t3等四个阶段。然而需要注意的是：由于引入了复位子电路660，因此又可以将第三阶段t3细分为三个子阶段t31、t32和t33。以下，由于在准备阶段t0、第一阶段t1和第二阶段t2中并不涉及复位信号端RESET的复位信号，因此为了描述的简洁和清楚，将仅描述第三阶段t3的三个子阶段t31、t32和t33。其他阶段请参考结合图5所给出的相应描述。
在第三阶段t3的第一子阶段t31，输入信号端INPUT输入低电平，第一时钟信号端CLK1输入高电平，第二时钟信号端CLK2输入低电平，复位信号端RESET输入低电平，输出信号端OUTPUT输出低电平。
更具体地，在第一子阶段t31，第一时钟信号端CLK1输入高电平，从而使得第一晶体管M1、第三晶体管M3和第五晶体管M5均导通，进而使得来自输入信号端INPUT的低电平输入信号通过第三晶体管M3、反馈节点FB和第一晶体管M1传输至上拉节点PU。进而，上拉节点PU的低电平使得第二晶体管M2和第四晶体管M4均关断。第四晶体管M4的关断使得输出信号端OUTPUT只受经由导通的第五晶体管M5的来自第二电压信号端VGL的低电平的影响。换言之，输出信号端OUTPUT输出低电平。此时，复位子电路660的第六晶体管M6在来自复位信号端RESET的低电平复位信号的控制下关断，从而不对上拉节点PU乃至整个移位寄存器600产生影响。
在第三阶段t3的第二子阶段t32，输入信号端INPUT输入低电平，第一时钟信号端CLK1输入低电平，第二时钟信号端CLK2输入高电平，复位信号端RESET输入高电平，输出信号端OUTPUT输出低电平。
更具体地，在第二子阶段t32，第一时钟信号端CLK1输入低电平，从而使得第一晶体管M1、第三晶体管M3和第五晶体管M5均关断，且复位信号端RESET输入高电平，使得第六晶体管M6导通，从而使得上拉节点PU在来自第三电压信号端LVGL的低电平第三电压信号的作用下处于低电平，起到放噪的作用，使得波形更快速、稳定的达到低电平。上拉节点PU保持低电平使得第二晶体管M2和第四晶体管M4都保持关断，以及如前所述第五晶体管M5保持关断，从而使得输出信号端OUTPUT保持前一阶段(即，第三阶段t3的第一子阶段t31)的电压状态，即输出低电平的状态。
在第三阶段t3的第三子阶段t33，输入信号端INPUT输入低电平，第一时钟信号端CLK1输入高电平或低电平，第二时钟信号端CLK2相应输入低电平或高电平，复位信号端RESET输入低电平，输出信号端OUTPUT输出低电平。
更具体地，该子阶段t33类似于图5所示的工作时序图中的第三阶段t3。换言之，由于在该子阶段t33中复位信号端RESET始终输出低电平，因此复位子电路660对整个移位寄存器600不产生任何影响，且因此以与图3所示的移位寄存器300相类似的方式工作。
因此，通过采用增加了复位子电路660的移位寄存器600，可以更快速、更稳定地将移位寄存器600的上拉节点PU乃至输出信号端OUTPUT输出的信号保持在低电平，从而实现更稳定的栅极驱动信号输出。
以下，将结合图9来详细描述根据本公开实施例的用于驱动移位寄存器的方法。
图9是示出了根据本公开实施例的驱动移位寄存器300和/或600的示例方法900的流程图。如图9所示，方法900可以包括步骤S910、S920、S930和S940。根据本公开，方法900的一些步骤可以单独执行或组合执行，以及可以并行执行或顺序执行，并不局限于图9所示的具体操作顺序。在一些实施例中，方法900可以由本文所述各移位寄存器或另一外部设备执行。
在一帧周期中，方法900可以包括如下步骤。
步骤910：在准备阶段t0，输入信号端INPUT可以输入低电平，第一时钟信号端CLK1可以输入低电平，第二时钟信号端CLK2可以输入高电平，输出信号端OUTPUT可以输出低电平。
步骤920：在第一阶段t1，输入信号端INPUT可以输入高电平，第一时钟信号端CLK1可以输入高电平，第二时钟信号端CLK2可以输入低电平，输出信号端OUTPUT可以输出低电平。
步骤930：在第二阶段t2，输入信号端INPUT可以输入低电平，第一时钟信号端CLK1可以输入低电平，第二时钟信号端CLK2可以输入高电平，输出信号端OUTPUT可以输出高电平。
步骤940：在第三阶段t3，输入信号端INPUT可以输入低电平，第一时钟信号端CLK1可以输入高电平或低电平，第二时钟信号端CLK2可以相应输入低电平或高电平，输出信号端OUTPUT可以输出低电平。
此外，在一些实施例中，如果移位寄存器(例如，移位寄存器600)包括复位子电路(例如，复位子电路660)，则在第三阶段t3，方法900还可以包括以下步骤。
在第三阶段t3的第一子阶段t31，输入信号端INPUT可以输入低电平，第一时钟信号端CLK1可以输入高电平，第二时钟信号端CLK2可以输入低电平，复位信号端RESET可以输入低电平，输出信号端OUTPUT可以输出低电平。
在第三阶段t3的第二子阶段t32，输入信号端INPUT可以输入低电平，第一时钟信号端CLK1可以输入低电平，第二时钟信号端CLK2可以输入高电平，复位信号端RESET可以输入高电平，输出信号端OUTPUT可以输出低电平。
在第三阶段t3的第三子阶段t33，输入信号端INPUT可以输入低电平，第一时钟信号端CLK1可以输入高电平或低电平，第二时钟信号端CLK2可以相应输入低电平或高电平，复位信号端RESET可以输入低电平，输出信号端OUTPUT可以输出低电平。
此外，根据本公开的一些实施例，还提供了一种显示装置。该显示装置可包括前述栅极驱动电路(例如，栅极驱动电路400和/或700等)。该显示装置可以包括(但不限于)：液晶显示器(LCD)、有机发光二极管(OLED)显示器、等离子显示器、量子点显示器等。
通过使用根据本公开实施例的移位寄存器及其驱动方法、栅极驱动电路和显示装置，可以通过用来自第一时钟信号端的时钟信号代替下拉节点，实现对上拉节点的电位的控制。简化了电路设计，可适用于高PPI显示器及窄边框要求。
至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开的范围不局限于上述特定实施例，而应由所附权利要求所限定。
此外，在本文中被描述为通过纯硬件、纯软件和/或固件来实现的功能，也可以通过专用硬件、通用硬件与软件的结合等方式来实现。例如，被描述为通过专用硬件(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)来实现的功能，可以由通用硬件(例如，中央处理单元(CPU)、数字信号处理器(DSP))与软件的结合的方式来实现，反之亦然。

Claims (15)

1.一种移位寄存器，包括：
输入子电路，与第一时钟信号端、输入信号端和反馈节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将来自所述输入信号端的输入信号传输至所述反馈节点；
上拉节点控制子电路，与所述第一时钟信号端、所述反馈节点和上拉节点耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将所述反馈节点的反馈信号传输至所述上拉节点；
反馈子电路，与所述上拉节点、第一电压信号端和所述反馈节点耦接，且被配置为能够在所述上拉节点的控制下将来自所述第一电压信号端的第一电压信号传输至所述反馈节点；
输出子电路，与所述上拉节点、第二时钟信号端和输出信号端耦接，且被配置为能够在所述上拉节点的控制下将来自所述第二时钟信号端的第二时钟信号传输至所述输出信号端；以及
下拉子电路，与所述第一时钟信号端、第二电压信号端和所述输出信号端耦接，且被配置为能够在来自所述第一时钟信号端的第一时钟信号的控制下将来自所述第二电压信号端的第二电压信号传输至所述输出信号端。
2.根据权利要求1所述的移位寄存器，其中，所述上拉节点控制子电路包括：
第一晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述反馈节点耦接，以及第二端与所述上拉节点耦接。
3.根据权利要求1所述的移位寄存器，其中，所述反馈子电路包括：
第二晶体管，其控制端与所述上拉节点耦接，第一端与所述第一电压信号端耦接，以及第二端与所述反馈节点耦接；以及
第一电容器，其一端与所述上拉节点耦接，以及另一端与所述第一电压信号端耦接。
4.根据权利要求1所述的移位寄存器，其中，所述输入子电路包括：
第三晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述输入信号端耦接，以及第二端与所述反馈节点耦接。
5.根据权利要求1所述的移位寄存器，其中，所述输出子电路包括：
第四晶体管，其控制端与所述上拉节点耦接，第一端与所述第二时钟信号端耦接，以及第二端与所述输出信号端耦接；以及
第二电容器，其一端与所述上拉节点耦接，以及另一端与所述输出信号端耦接。
6.根据权利要求1所述的移位寄存器，其中，所述下拉子电路包括：
第五晶体管，其控制端与所述第一时钟信号端耦接，第一端与所述第二电压信号端耦接，以及第二端与所述输出信号端耦接。
7.根据权利要求1所述的移位寄存器，还包括：
复位子电路，与复位信号端、第三电压信号端和所述上拉节点耦接，且被配置为能够在来自所述复位信号端的复位信号的控制下将来自所述第三电压信号端的第三电压信号传输至所述上拉节点。
8.根据权利要求7所述的移位寄存器，其中，所述复位子电路包括：
第六晶体管，其控制端与所述复位信号端耦接，第一端与所述第三电压信号端耦接，以及第二端与所述上拉节点耦接。
9.根据权利要求7所述的移位寄存器，其中，来自所述第三电压信号端的第三电压信号与来自所述第二电压信号端的第二电压信号相同。
10.根据权利要求1～9中任一项所述的移位寄存器，其中，所有晶体管均为N型晶体管，所述第一电压信号为高电平信号，以及所述第二电压信号和所述第三电压信号为低电平信号。
11.根据权利要求1～9中任一项所述的移位寄存器，其中，所述第一时钟信号和所述第二时钟信号均具有小于50％的占空比。
12.一种栅极驱动电路，包括多个级联的根据权利要求1～11中任一项所述的移位寄存器。
13.一种显示装置，包括根据权利要求12所述的栅极驱动电路。
14.一种用于驱动根据权利要求1～11中任一项所述的移位寄存器的方法，其中，在一帧周期中所述方法包括：
在准备阶段，输入信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出低电平；
在第一阶段，输入信号端输入高电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，输出信号端输出低电平；
在第二阶段，输入信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，输出信号端输出高电平；以及
在第三阶段，输入信号端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，输出信号端输出低电平。
15.根据权利要求14所述的方法，其中，如果所述移位寄存器包括复位子电路，则在所述第三阶段，所述方法还包括：
在所述第三阶段的第一子阶段，输入信号端输入低电平，第一时钟信号端输入高电平，第二时钟信号端输入低电平，复位信号端输入低电平，输出信号端输出低电平；
在所述第三阶段的第二子阶段，输入信号端输入低电平，第一时钟信号端输入低电平，第二时钟信号端输入高电平，复位信号端输入高电平，输出信号端输出低电平；以及
在所述第三阶段的第三子阶段，输入信号端输入低电平，第一时钟信号端输入高电平或低电平，第二时钟信号端相应输入低电平或高电平，复位信号端输入低电平，输出信号端输出低电平。
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