KR20200116808A - 저장 장치 및 그 동작 방법 - Google Patents

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지승구
박병규
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 데이터 복구 능력을 갖는, 소스 스트라이프에 저장된 데이터를 타겟 스트라이프에 저장하도록 복수의 메모리 장치들을 제어하는 메모리 컨트롤러는, 소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 수행하고, 타겟 페이지들 및 타겟 패리티 페이지에 대한 프로그램 동작들을 수행하도록 복수의 메모리 장치들을 제어하는 동작 제어부, 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정하고, 복구 데이터를 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 저장될 데이터로 결정하는 프로그램 데이터 결정부 및 프로그램 데이터를 배타적 논리합 연산한 연산 데이터를 생성하고, 소스 패리티 데이터 및 연산 데이터를 이용하여 복구 데이터를 생성하는 패리티 연산부를 포함하고, 소스 스트라이프는, 소스 페이지들 및 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 소스 패리티 데이터를 저장하는 소스 패리티 페이지를 포함하고, 타겟 스트라이프는, 소스 페이지들에 각각 대응되는 타겟 페이지들 및 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 저장하는 타겟 패리티 페이지를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 데이터 복구 능력을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른, 소스 스트라이프에 저장된 데이터를 타겟 스트라이프에 저장하도록 복수의 메모리 장치들을 제어하는 메모리 컨트롤러는, 소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 수행하고, 타겟 페이지들 및 타겟 패리티 페이지에 대한 프로그램 동작들을 수행하도록 복수의 메모리 장치들을 제어하는 동작 제어부, 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정하고, 복구 데이터를 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 저장될 데이터로 결정하는 프로그램 데이터 결정부 및 프로그램 데이터를 배타적 논리합 연산한 연산 데이터를 생성하고, 소스 패리티 데이터 및 연산 데이터를 이용하여 복구 데이터를 생성하는 패리티 연산부를 포함하고, 소스 스트라이프는, 소스 페이지들 및 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 소스 패리티 데이터를 저장하는 소스 패리티 페이지를 포함하고, 타겟 스트라이프는, 소스 페이지들에 각각 대응되는 타겟 페이지들 및 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 저장하는 타겟 패리티 페이지를 포함한다.
본 발명의 실시 예에 따른 저장 장치는, 소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 수행하고, 타겟 패리티 페이지 및 소스 페이지들에 각각 대응되는 타겟 페이지들에 대한 프로그램 동작들을 수행하는 복수의 메모리 장치들 및 복수의 메모리 장치들이 리드 동작들 및 프로그램 동작들을 수행하도록 제어하고, 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정하고, 프로그램 데이터를 배타적 논리합 연산한 연산 데이터를 생성하고, 소스 패리티 데이터 및 연산 데이터를 이용하여 복구 데이터를 생성하고, 복구 데이터를 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 저장될 데이터로 결정하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 장치들 및 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법은, 소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 수행하는 단계, 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정하는 단계, 프로그램 데이터를 제1 타겟 페이지들에 저장하는 단계, 프로그램 데이터를 배타적 논리합 연산한 연산 데이터를 생성하는 단계, 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 소스 패리티 데이터 및 연산 데이터를 이용하여 복구 데이터를 생성하는 단계 및 복구 데이터를 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 저장될 데이터로 결정하는 단계를 포함한다.
본 기술에 따르면 향상된 데이터 복구 능력을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 복수의 메모리 장치들을 제어하는 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 7은 슈퍼 블록 및 스트라이프 개념을 설명하기 위한 도면이다.
도 8은 실시 예에 따른 메모리 컨트롤러의 구성 및 동작을 설명하기 위한 도면이다.
도 9는 실시 예에 따른 데이터 복사 동작을 설명하기 위한 도면이다.
도 10은 도 9의 데이터 복사 동작을 상세히 설명하기 위한 도면이다.
도 11은 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 12는 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100), 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 복수의 메모리 장치들(100)을 제어할 수 있다. 적어도 둘 이상의 메모리 장치들 중 서로 다른 메모리 장치에 포함되는 블록들의 집합은 슈퍼 블록일 수 있다. 슈퍼 블록은 복수의 스트라이프를 포함할 수 있다. 스트라이프는 슈퍼 블록에 포함된 페이지들 중 동일한 워드라인에 연결된 페이지들의 집합일 수 있다.
실시 예에서, 소스 스트라이프는 소스 페이지들 및 소스 패리티 페이지를 포함할 수 있다. 타겟 스트라이프는 타겟 페이지들 및 타겟 패리티 페이지를 포함할 수 있다. 소스 페이지들 각각과 소스 패리티 페이지는 복수의 메모리 장치들(100) 중 서로 다른 메모리 장치(100)에 포함될 수 있다. 타겟 페이지들 각각과 타겟 패리티 페이지는 복수의 메모리 장치들(100) 중 서로 다른 메모리 장치(100)에 포함될 수 있다. 타겟 페이지들 각각은 소스 페이지들 각각에 대응될 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 동작 제어부(210), 프로그램 데이터 결정부(220) 및 패리티 연산부(230)를 포함할 수 있다.
동작 제어부(210)는 소스 스트라이프에 저장된 데이터를 타겟 스트라이프에 저장하도록 복수의 메모리 장치들(100)을 제어할 수 있다. 실시 예에서, 소스 스트라이프는 소스 페이지들 및 소스 패리티 페이지를 포함할 수 있다. 타겟 스트라이프는 타겟 패리티 페이지와 소스 페이지들 각각에 대응되는 타겟 페이지들을 포함할 수 있다. 소스 패리티 페이지는 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 소스 패리티 데이터를 저장할 수 있다. 타겟 패리티 페이지는 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 저장할 수 있다.
구체적으로, 동작 제어부(210)는 소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 수행하도록 복수의 메모리 장치들(100)을 제어할 수 있다. 동작 제어부(210)는 복수의 메모리 장치들(100)로부터 리드 동작들의 수행결과인 리드 데이터를 획득할 수 있다.
실시 예에서, 소스 페이지들 중 제1 소스 페이지들은 리드 동작이 패스된 소스 페이지들일 수 있다. 소스 페이지들 중 제2 소스 페이지는 리드 동작이 페일된 소스 페이지일수 있다. 타겟 페이지들 중 제1 소스 페이지들에 각각 대응되는 타겟 페이지들은 제1 타겟 페이지들일 수 있다. 타겟 페이지들 중 제2 소스 페이지에 대응되는 타겟 페이지는 제2 타겟 페이지일 수 있다.
리드 동작의 패스 또는 페일 여부는 리드 동작의 수행결과에 대한 에러 정정 디코딩의 성공 또는 실패 여부에 따라 결정될 수 있다. 리드 동작의 수행결과에 대한 에러 정정 디코딩이 성공하면, 리드 동작은 패스일 수 있다. 리드 동작의 수행결과에 대한 에러 정정 디코딩이 실패하면, 리드 동작은 페일일 수 있다.
동작 제어부(210)는 프로그램 데이터 결정부(220)가 결정한 프로그램 데이터를 타겟 페이지들 및 타겟 패리티 페이지에 저장하도록 복수의 메모리 장치들(100)을 제어할 수 있다.
예를 들면, 동작 제어부(210)는 리드 패스된 제1 소스 페이지들로부터 획득한 데이터를 제1 타겟 페이지들에 저장하도록 복수의 메모리 장치들(100)을 제어할 수 있다. 동작 제어부(210)는 복구 데이터를 제2 타겟 페이지에 저장하도록 복수의 메모리 장치들(100)을 제어할 수 있다. 동작 제어부(210)는 타겟 패리티 데이터를 타겟 패리티 페이지에 저장하도록 복수의 메모리 장치들(100)을 제어할 수 있다.
프로그램 데이터 결정부(220)는 동작 제어부(210)가 복수의 메모리 장치들(100)로부터 획득한 리드 데이터를 기초로 타겟 페이지들 및 타겟 패리티 페이지에 저장될 프로그램 데이터를 결정할 수 있다.
실시 예에서, 프로그램 데이터 결정부(220)는 제1 소스 페이지들로부터 획득한 데이터를, 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정할 수 있다. 프로그램 데이터 결정부(220)는 패리티 연산부(230)가 생성한 복구 데이터를 제2 타겟 페이지에 저장될 프로그램 데이터로 결정할 수 있다. 프로그램 데이터 결정부(220)는 패리티 연산부(230)가 생성한 타겟 패리티 데이터를 타겟 패리티 페이지에 저장될 프로그램 데이터로 결정할 수 있다.
패리티 연산부(230)는 프로그램 데이터 결정부(220)가 리드 데이터를 기초로 제1 타겟 페이지들에 저장될 프로그램 데이터를 결정하면, 연산 데이터를 생성할 수 있다. 연산 데이터는 제1 타겟 페이지들에 저장될 프로그램 데이터를 배타적 논리합 연산한 데이터일 수 있다. 실시 예에서, 패리티 연산부(230)는 제1 타겟 페이지들에 프로그램 동작이 수행되는 동안 연산 데이터를 생성할 수 있다.
실시 예에서, 패리티 연산부(230)는 소스 페이지들에 대한 리드 동작들 중 어느 하나의 리드 동작이 페일되면, 복구 데이터를 생성할 수 있다. 어느 하나의 리드 동작이 페일된 소스 페이지는 제2 소스 페이지일 수 있다. 패리티 연산부(230)는 연산 데이터와 소스 패리티 데이터를 배타적 논리합 연산하여 복구 데이터를 생성할 수 있다. 연산 데이터는 패리티 연산부(230)가 이전에 제1 타겟 페이지들에 저장될 프로그램 데이터를 배타적 논리합 연산하여 저장하고 있던 데이터일 수 있다. 소스 패리티 데이터는 동작 제어부(210)가 획득한 리드 데이터에 포함된 데이터일 수 있다.
패리티 연산부(230)는 복구 데이터와 연산 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 생성할 수 있다. 패리티 연산부(230)는 다양한 방식으로 배타적 논리합 연산을 수행할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
실시 예에서, 읽기 및 쓰기 회로(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터가 메모리 셀 어레이(110)에 프로그램되는 동안, 다른 페이지 버퍼들은 메모리 컨트롤러(200)로부터 새로운 데이터를 입력 받아 저장할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 6은 복수의 메모리 장치들을 제어하는 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 컨트롤러(200)는 제1 채널(CH1) 및 제2 채널(CH2)을 통해 복수의 메모리 장치들(메모리 장치_11 내지 메모리 장치_24)과 연결될 수 있다. 채널의 개수 또는 각 채널에 연결되는 메모리 장치의 개수는 본 실시 예에 제한되지 않는다.
제1 채널(CH1)에는 메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)가 공통 연결될 수 있다. 메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)는 제1 채널(CH1)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)는 제1 채널(CH1)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_11(Die_11), 메모리 장치_12(Die_12), 메모리 장치_13(Die_13) 및 메모리 장치_14(Die_14)가 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
제2 채널(CH2)에는 메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)가 공통 연결될 수 있다. 메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)는 제2 채널(CH2)을 통해 메모리 컨트롤러(200)와 통신할 수 있다.
메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)는 제2 채널(CH2)에 공통 연결되어 있으므로, 한번에 하나의 메모리 장치만이 메모리 컨트롤러(200)와 통신할 수 있을 것이다. 그러나, 메모리 장치_21(Die_21), 메모리 장치_22(Die_22), 메모리 장치_23(Die_23) 및 메모리 장치_24(Die_24)가 각각 내부적으로 동작을 수행하는 것은 동시에 수행될 수 있다.
복수의 메모리 장치들을 사용하는 저장 장치는 인터리브(Interleave) 방식을 사용한 데이터 통신인 데이터 인터리빙을 이용하여 성능을 향상시킬 수 있다. 데이터 인터리빙은 하나의 채널을 두 개 이상의 웨이들이 공유하는 구조에서, 웨이를 옮겨가며 데이터 읽기 또는 쓰기 동작을 수행하는 것일 수 있다. 데이터 인터리빙을 위하여, 메모리 장치들은 채널과 웨이(Way) 단위로 관리될 수 있다. 각 채널들에 연결되는 메모리 장치들의 병렬화를 극대화하기 위하여, 메모리 컨트롤러(200)는 연속적인 논리적 메모리 영역을 채널과 웨이로 분산하여 할당할 수 있다.
예를 들면, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 메모리 장치_11(Die_11)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다. 메모리 장치_11(Die_11)이 전송된 데이터를 내부에 포함된 메모리 셀에 프로그램(Program)하는 동안, 메모리 컨트롤러(200)는 메모리 장치_12(Die_12)로 커맨드, 어드레스를 포함한 제어 신호 및 데이터를 전송할 수 있다.
도 6에서, 복수의 메모리 장치들은 4개의 웨이들(WAY1 내지 WAY4)로 구성될 수 있다. 제1 웨이(WAY1)는 메모리 장치_11(Die_11) 및 메모리 장치_21(Die_21)을 포함할 수 있다. 제2 웨이(WAY2)는 메모리 장치_12(Die_12) 및 메모리 장치_22(Die_22)를 포함할 수 있다. 제3 웨이(WAY3)는 메모리 장치_13(Die_13) 및 메모리 장치_23(Die_23)을 포함할 수 있다. 제4 웨이(WAY4)는 메모리 장치_14(Die_14) 및 메모리 장치_24(Die_24)를 포함할 수 있다.
각각의 채널(CH1 및 CH2)은 해당 채널에 연결된 메모리 장치들이 공유하여 사용하는 신호들의 버스(Bus)일 수 있다.
도 6에서는 2채널/4웨이 구조에서의 데이터 인터리빙을 설명하였으나, 인터리빙의 효율은 채널 수가 많을수록 그리고 웨이(Way)의 수가 많을수록 효율적일 수 있다.
도 7은 슈퍼 블록 및 스트라이프 개념을 설명하기 위한 도면이다.
도 7를 참조하면, 제0 채널(CH0)에 메모리 장치_00 내지 메모리 장치_03의 4개의 메모리 장치들이 공통 연결될 수 있다.
도 7에서, 각 메모리 장치는 복수의 플레인들을 포함할 수 있다. 다만 설명의 편의를 위하여, 본 명세서에서는 하나의 메모리 장치는 하나의 플레인을 포함하는 것으로 가정한다. 각각의 메모리 장치들(메모리 장치_00 내지 메모리 장치_03)에 포함된 하나의 플레인은 제0 메모리 블록 내지 제n 메모리 블록(BLK0~BLKn)들을 포함할 수 있고, 하나의 메모리 블록은 제0 페이지 내지 제k 페이지(Page 0~Page k)를 포함할 수 있다.
메모리 컨트롤러는 하나의 채널에 공통 연결되는 복수의 메모리 장치들에 포함된 메모리 블록을 슈퍼 블록 단위로 제어할 수 있다. 예를 들어, 메모리 장치_00 내지 메모리 장치_03에 포함된 제0 메모리 블록(BLK0)들은 제0 슈퍼 블록(Super Block 0)을 구성할 수 있다. 따라서, 제0 채널(CH0)에 연결된 메모리 장치_00 내지 메모리 장치_03은 제0 내지 제n 슈퍼 블록(Super Block 0 내지 Super Block n)을 포함할 수 있다.
하나의 슈퍼 블록은 복수의 스트라이프(Stripe)들로 구성될 수 있다. 스트라이프(Stripe)는 용어 “슈퍼 페이지”와 혼용될 수 있다.
하나의 스트라이프 또는 슈퍼 페이지는 복수의 페이지들을 포함할 수 있다. 예를 들어, 제0 슈퍼 블록(Super Block 0)에 포함된 복수의 제0 메모리 블록(BLK0)들에 각각 포함된 제0 페이지(Page 0)들은 제0 스트라이프(Stripe 0) 또는 제0 슈퍼 페이지(Super Page 0)을 구성할 수 있다.
따라서, 하나의 슈퍼 블록에는 제0 스트라이프(Stripe 0) 내지 제k 스트라이프(Stripe k)가 포함될 수 있다. 또는 하나의 슈퍼 블록에는 제0 슈퍼 페이지(Super Page 0) 내지 제k 슈퍼 페이지(Super page k)가 포함될 수 있다.
메모리 컨트롤러는 메모리 장치_00 내지 메모리 장치_03에 데이터를 저장하거나, 저장된 데이터를 리드함에 있어서, 스트라이프 단위 또는 슈퍼 페이지 단위로 데이터를 저장하거나 리드할 수 있다.
도 8은 실시 예에 따른 메모리 컨트롤러의 구성 및 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 컨트롤러(200)는 복수의 메모리 장치들(100)을 제어할 수 있다. 메모리 컨트롤러(200)는 동작 제어부(210), 프로그램 데이터 결정부(220) 및 패리티 연산부(230)를 포함할 수 있다.
동작 제어부(210)는 소스 스트라이프에 저장된 데이터를 타겟 스트라이프에 복사하도록 복수의 메모리 장치들(100)을 제어할 수 있다.
실시 예에서, 소스 스트라이프에 포함된 소스 페이지들 각각과 소스 패리티 페이지는 복수의 메모리 장치들(100) 중 서로 다른 메모리 장치(100)에 포함될 수 있다. 타겟 스트라이프에 포함된 타겟 페이지들 각각과 타겟 패리티 페이지는 복수의 메모리 장치들(100) 중 서로 다른 메모리 장치(100)에 포함될 수 있다. 타겟 페이지들 각각은 소스 페이지들 각각에 대응될 수 있다. 소스 패리티 페이지는 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 소스 패리티 데이터를 저장할 수 있다. 타겟 패리티 페이지는 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 저장할 수 있다.
실시 예에서, 소스 페이지들 중 제1 소스 페이지들은 리드 동작이 패스된 소스 페이지들일 수 있다. 소스 페이지들 중 제2 소스 페이지는 리드 동작이 페일된 소스 페이지일수 있다. 타겟 페이지들 중 제1 소스 페이지들에 각각 대응되는 타겟 페이지들은 제1 타겟 페이지들일 수 있다. 타겟 페이지들 중 제2 소스 페이지에 대응되는 타겟 페이지는 제2 타겟 페이지일 수 있다.
리드 동작의 패스 또는 페일 여부는 리드 동작의 수행결과에 대한 에러 정정 디코딩의 성공 또는 실패 여부에 따라 결정될 수 있다. 리드 동작의 수행결과에 대한 에러 정정 디코딩이 성공하면, 리드 동작은 패스일 수 있다. 리드 동작의 수행결과에 대한 에러 정정 디코딩이 실패하면, 리드 동작은 페일일 수 있다.
에러 정정 디코딩의 성공 또는 실패 여부는 리드 전압으로 리드된 데이터에 포함된 에러 비트 수와 에러 정정 디코더의 정정 가능한 비트 수의 비교 결과에 따라 판단될 수 있다. 리드된 데이터에 포함된 에러 비트 수가 에러 정정 디코더가 정정 가능한 비트 수 이하이면, 에러 정정 디코딩은 성공할 수 있다. 리드된 데이터에 포함된 에러 비트 수가 에러 정정 디코더가 정정 가능한 비트 수를 초과하면, 에러 정정 디코딩은 실패할 수 있다.
구체적으로, 동작 제어부(210)는 소스 스트라이프에 포함된 소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 지시하는 리드 커맨드들을 복수의 메모리 장치들(100)에 제공할 수 있다. 동작 제어부(210)는 복수의 메모리 장치들(100)로부터 리드 동작들의 수행결과인 리드 데이터를 획득할 수 있다.
동작 제어부(210)는 프로그램 데이터 결정부(220)가 결정한 프로그램 데이터를 타겟 스트라이프에 포함된 타겟 페이지들 및 타겟 페리티 페이지에 저장하는 프로그램 커맨드들을 복수의 메모리 장치들(100)에 제공할 수 있다. 복수의 메모리 장치들(100)은 동작 제어부(210)의 제어에 따라 인터리빙 방식으로 동작할 수 있다. 구체적으로 동작 제어부(210)는 프로그램 데이터를 프로그램 데이터가 저장될 페이지에 저장하는 프로그램 커맨드를 해당 페이지를 포함하는 메모리 장치(100)에 제공할 수 있다.
예를 들면, 동작 제어부(210)는 제1 소스 페이지들로부터 획득한 데이터를 제1 타겟 페이지들에 저장하는 프로그램 커맨드들을, 제1 타겟 페이지들에 각각 대응되는 복수의 메모리 장치들(100) 각각에 제공할 수 있다. 동작 제어부(210)는 복구 데이터를 제2 타겟 페이지에 저장하는 프로그램 커맨드를 제2 타겟 페이지를 포함하는 메모리 장치(100)에 제공할 수 있다. 동작 제어부(210)는 타겟 패리티 데이터를 타겟 패리티 페이지에 저장하는 프로그램 커맨드를 타겟 패리티 페이지를 포함하는 메모리 장치(100)에 제공할 수 있다.
프로그램 데이터 결정부(220)는 동작 제어부(210)가 복수의 메모리 장치들(100)로부터 획득한 리드 데이터를 기초로 타겟 페이지들 및 타겟 패리티 페이지에 저장될 프로그램 데이터를 결정할 수 있다.
실시 예에서, 프로그램 데이터 결정부(220)는 제1 소스 페이지들로부터 획득한 데이터를, 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정할 수 있다. 프로그램 데이터 결정부(220)는 복구 데이터 생성부(232)가 생성한 복구 데이터를 제2 타겟 페이지에 저장될 프로그램 데이터로 결정할 수 있다. 프로그램 데이터 결정부(220)는 타겟 패리티 데이터 생성부(231)가 생성한 타겟 패리티 데이터를 타겟 패리티 페이지에 저장될 프로그램 데이터로 결정할 수 있다.
패리티 연산부(230)는 타겟 패리티 데이터 생성부(231) 및 복구 데이터 생성부(232)를 포함할 수 있다.
타겟 패리티 데이터 생성부(231)는 프로그램 데이터 결정부(220)가 리드 데이터를 기초로 제1 타겟 페이지들에 저장될 프로그램 데이터를 결정하면, 연산 데이터를 생성할 수 있다. 제1 타겟 페이지들에 저장될 프로그램 데이터는 소스 페이지들 중 리드 패스된 제1 소스 페이지들로부터 획득한 데이터일 수 있다. 연산 데이터는 제1 타겟 페이지들에 저장될 프로그램 데이터를 배타적 논리합 연산한 데이터일 수 있다. 실시 예에서, 타겟 패리티 데이터 생성부(231)는 제1 타겟 페이지들에 프로그램 동작이 수행되는 동안 연산 데이터를 생성할 수 있다.
타겟 패리티 데이터 생성부(231)는 연산 데이터를 이용하여 타겟 패리티 데이터를 생성할 수 있다. 소스 페이지들에 대한 리드 동작들이 전부 패스되면, 타겟 패리티 데이터는 연산 데이터일 수 있다. 소스 페이지들에 대한 리드 동작들 중 어느 하나의 리드 동작이 페일되면, 타겟 패리티 데이터는 연산 데이터와 복구 데이터를 배타적 논리합 연산한 데이터일 수 있다. 따라서 타겟 패리티 데이터 생성부(231)는 어느 하나의 리드 동작이 페일되면, 연산 데이터와 복구 데이터 생성부(232)가 생성한 복구 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 생성할 수 있다.
복구 데이터 생성부(232)는 소스 페이지들에 대한 리드 동작들 중 어느 하나의 리드 동작이 페일되면, 복구 데이터를 생성할 수 있다. 어느 하나의 리드 동작이 페일된 소스 페이지는 제2 소스 페이지일 수 있다. 복구 데이터 생성부(232)는 연산 데이터와 소스 패리티 데이터를 배타적 논리합 연산하여 복구 데이터를 생성할 수 있다. 연산 데이터는 타겟 패리티 데이터 생성부(231)가 이전에 제1 타겟 페이지들에 저장될 프로그램 데이터를 배타적 논리합 연산하여 저장하고 있던 데이터일 수 있다. 소스 패리티 데이터는 동작 제어부(210)가 획득한 리드 데이터에 포함된 데이터일 수 있다.
패리티 연산부(230)는 다양한 방식으로 배타적 논리합 연산을 수행할 수 있다.
패리티 연산부(230)는 논리 연산기(미도시)와 연산 레지스터(미도시)를 포함할 수 있다. 논리 연산기는 입력 받은 데이터에 대한 배타적 논리합 연산을 수행할 수 있다. 연산 레지스터는 논리 연산기가 입력 받은 데이터를 배타적 논리합 연산한 데이터를 저장할 수 있다. 논리 연산기는 새롭게 입력 받은 데이터와 연산 레지스터에 이전에 연산되어 저장된 데이터에 대한 배타적 논리합 연산을 수행할 수 있다. 논리 연산기는 새롭게 배타적 논리합 연산한 데이터를 다시 연산 레지스터에 저장할 수 있다. 논리 연산기는 이와 같은 방식으로 누적하여 입력 데이터에 대한 배타적 논리합 연산을 수행할 수 있다.
도 9는 실시 예에 따른 데이터 복사 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 소스 스트라이프에 저장된 데이터를 타겟 스트라이프에 복사하는 동작이 수행될 수 있다. 실시 예에서, 데이터의 복사 동작은 호스트의 요청에 응답하여 메모리 컨트롤러의 제어에 따라 수행될 수 있다. 다른 실시 예에서, 데이터의 복사 동작은 호스트의 요청과 무관하게, 가비지 컬렉션이나 웨어 레벨링 같은 백그라운드 동작에서, 메모리 컨트롤러의 제어에 따라 수행될 수 있다.
소스 스트라이프에 포함된 페이지들 중 제1 내지 제3 메모리 장치들(Chip 1~Chip 3)에 포함된 페이지들은 소스 페이지들일 수 있다. 소스 스트라이프에 포함된 페이지들 중 제4 메모리 장치(Chip 4)에 포함된 페이지는 소스 패리티 페이지일 수 있다. 제4 메모리 장치(Chip 4)는 패리티(Parity) 칩일 수 있다. 패리티(Parity) 칩은 다른 메모리 칩들에 저장된 데이터를 배타적 논리합 연산한 데이터를 저장할 수 있다. 패리티(Parity) 칩에 저장된 데이터는 다른 메모리 칩들에 저장된 데이터에 에러가 발생한 경우, 에러를 복구하기 위해 사용될 수 있다.
실시 예에서, 소스 패리티 페이지는 소스 패리티 데이터를 포함할 수 있다. 소스 패리티 데이터는 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 데이터일 수 있다. 소스 패리티 데이터는 소스 페이지들 중 에러가 발생한 하나의 소스 페이지를 복구하기 위해 사용될 수 있다. 에러가 발생한 하나의 소스 페이지에 저장된 데이터는 나머지 소스 페이지들에 저장된 데이터와 소스 패리티 데이터를 배타적 논리합 연산을 통해 복구될 수 있다.
타겟 스트라이프에 포함된 페이지들 중 제1 내지 제3 메모리 장치들(Chip 1~Chip 3)에 포함된 페이지들은 타겟 페이지들일 수 있다. 타겟 스트라이프에 포함된 페이지들 중 제4 메모리 장치(Chip 4)에 포함된 페이지는 타겟 패리티 페이지일 수 있다
제1 내지 제3 메모리 장치들(Chip 1~Chip 3) 각각의 제1 메모리 블록(BLK 1)에 포함된 제1 내지 제3 소스 페이지들(Page 1_1~Page 1_3) 각각은 제1 내지 제3 메모리 장치들(Chip 1~Chip 3) 각각의 제2 메모리 블록(BLK 2)에 포함된 제1 내지 제3 타겟 페이지들(Page 1_1~Page 1_3) 각각에 대응될 수 있다. 소스 스트라이프에 포함된 페이지들이 대응되는 메모리 블록들의 위치와 페이지들의 위치는 본 실시 예에 제한되지 않는다. 타겟 스트라이프에 포함된 페이지들이 대응되는 메모리 블록들의 위치와 페이지들의 위치는 본 실시 예에 제한되지 않는다.
실시 예에서, 소스 페이지들 각각과 소스 페이지들 각각에 대응되는 타겟 페이지들 각각은 동일한 메모리 장치에 포함될 수 있다. 예를 들면, 제1 소스 페이지(Page 1_1)와 제1 타겟 페이지(Page 1_1)는 동일한 제1 메모리 장치(Chip 1)에 포함될 수 있다. 제2 소스 페이지(Page 1_2)와 제2 타겟 페이지(Page 1_2)는 동일한 제2 메모리 장치(Chip 2)에 포함될 수 있다. 제3 소스 페이지(Page 1_3)와 제3 타겟 페이지(Page 1_3)는 동일한 제3 메모리 장치(Chip 3)에 포함될 수 있다. 제4 소스 패리티 페이지(Page 1_4)와 제4 타겟 패리티 페이지(Page 1_4)는 동일한 패리티(Parity) 칩인 제4 메모리 장치(Chip 4)에 포함될 수 있다.
다른 실시 예에서, 소스 페이지들 각각과 소스 페이지들 각각에 대응되는 타겟 페이지들 각각은 서로 다른 메모리 장치에 포함될 수 있다. 예를 들면, 제1 내지 제8 메모리 장치가 존재한다고 가정할 때, 제1 소스 페이지는 제1 메모리 장치에 포함될 수 있다. 제2 소스 페이지는 제2 메모리 장치에 포함될 수 있다. 제3 소스 페이지는 제3 메모리 장치에 포함될 수 있다. 소스 패리티 페이지는 제4 메모리 장치에 포함될 수 있다. 제1 타겟 페이지는 제5 메모리 장치에 포함될 수 있다. 제2 타겟 페이지는 제6 메모리 장치에 포함될 수 있다. 제3 타겟 페이지는 제7 메모리 장치에 포함될 수 있다. 타겟 패리티 페이지는 제8 메모리 장치에 포함될 수 있다.
따라서, 제1 소스 페이지와 제1 소스 페이지에 대응되는 제1 타겟 페이지는 서로 다른 메모리 장치에 포함될 수 있다. 마찬가지 방식으로 다른 소스 페이지들과 이에 대응되는 타겟 페이지들 각각은 서로 다른 메모리 장치에 포함될 수 있다.
메모리 장치들의 개수, 메모리 장치에 포함된 메모리 블록들의 개수, 메모리 블록에 포함된 페이지들의 개수는 본 실시 예에 제한되지 않는다.
도 9에서, 소스 스트라이프에 포함된 제1 내지 제3 소스 페이지들(Page 1_1~Page 1_3) 에 저장된 데이터는 타겟 스트라이프에 포함된 제1 내지 제3 타겟 페이지들(Page 1_1~Page 1_3)로 복사될 수 있다. 데이터 복사를 위해 제1 내지 제3 소스 페이지들(Page 1_1~Page 1_3)에 대한 리드 동작들이 수행될 수 있다.
제1 내지 제3 소스 페이지들(Page 1_1~Page 1_3) 중 리드 동작이 패스된 제1 및 제2 소스 페이지들(Page 1_1, Page 1_2)로부터 획득한 데이터는 프로그램 데이터로 결정될 수 있다.
프로그램 데이터로 결정된 제1 및 제2 소스 페이지들(Page 1_1, Page 1_2)로부터 획득된 데이터는 각 소스 페이지들에 대응되는 제1 및 제2 타겟 페이지들(Page 1_1, Page 1_2)에 프로그램 될 수 있다.
실시 예에서, 프로그램 데이터가 결정되면, 프로그램 데이터로 결정된 제1 및 제2 타겟 페이지들(Page 1_1, Page 1_2)에 저장될 데이터를 배타적 논리합 연산한 연산 데이터가 생성될 수 있다. 다른 실시 예에서, 제1 및 제2 타겟 페이지들(Page 1_1, Page 1_2)에 프로그램 동작이 수행되는 동안 연산 데이터가 생성될 수 있다.
제1 내지 제3 소스 페이지들(Page 1_1~Page 1_3) 중 리드 동작이 페일된 제3 소스 페이지(Page 1_3)로부터 획득한 데이터는 프로그램 데이터로 결정될 수 없다. 대신 복구 데이터가 제3 소스 페이지(Page 1_3)에 대응되는 제3 타겟 페이지(Page 1_3)에 저장될 프로그램 데이터로 결정될 수 있다.
복구 데이터는 소스 패리티 데이터와 연산 데이터를 배타적 논리합 연산한 데이터일 수 있다. 소스 패리티 데이터는 제1 내지 제3 소스 페이지들(Page 1_1~Page 1_3)에 저장된 데이터를 배타적 논리합 연산한 데이터일 수 있다. 연산 데이터는 제1 및 제2 타겟 페이지들(Page 1_1, Page 1_2)에 저장될 데이터를 배타적 논리합 연산한 데이터일 수 있다.
복구 데이터는, 제1 내지 제3 소스 페이지들(Page 1_1~Page 1_3)에 대한 리드 동작들 중 어느 하나의 리드 동작이 페일되면 생성될 수 있다. 도 9에서, 어느 하나의 리드 동작은 제3 소스 페이지(Page 1_3)에 대한 리드 동작일 수 있다.
타겟 패리티 데이터는 제4 타겟 패리티 페이지(Page 1_4)에 저장될 프로그램 데이터로 결정될 수 있다. 타겟 패리티 데이터는 제1 내지 제3 타겟 페이지들(Page 1_1~Page 1_3)에 저장될 데이터를 배타적 논리합 연산한 데이터일 수 있다. 타겟 패리티 데이터는 연산 데이터와 복구 데이터를 배타적 논리합 연산한 데이터일 수 있다.
도 10은 도 9의 데이터 복사 동작을 상세히 설명하기 위한 도면이다.
도 10을 참조하면, 소스 스트라이프는 제1 내지 제3 소스 페이지들(S1~S3)과 소스 패리티 페이지(SP)를 포함할 수 있다. 타겟 스트라이프는 제1 내지 제3 타겟 페이지들(T1~T3)과 타겟 패리티 페이지(TP)를 포함할 수 있다. 제1 내지 제3 소스 페이지들(S1~S3) 각각은 제1 내지 제3 타겟 페이지들(T1~T3) 각각에 대응될 수 있다.
제1 내지 제3 소스 페이지들(S1~S3)에 저장된 데이터는 제1 내지 제3 타겟 페이지들(T1~T3)에 복사될 수 있다. 구체적으로 제1 내지 제3 소스 페이지들(S1~S3)에 저장된 데이터는 리드될 수 있다. 제1 내지 제3 소스 페이지들(S1~S3)이 리드된 데이터는 제1 내지 제3 리드 데이터(RD1~RD3)일 수 있다. 소스 패리티 페이지(SP)에 저장된 소스 패리티 데이터가 리드된 데이터는 제4 리드 데이터(RD4)일 수 있다. 제1 내지 제3 타겟 페이지들(T1~T3)에 저장될 프로그램 데이터는 제1 내지 제3 프로그램 데이터(PgmD1~PgmD3)일 수 있다. 타겟 패리티 페이지(TP)에 저장될 타겟 패리티 데이터는 제4 프로그램 데이터(PgmD4)일 수 있다.
도 10에서, 제1 내지 제3 소스 페이지들(S1~S3) 및 소스 패리티 페이지(SP)에 대한 리드 동작들이 수행될 수 있다. 제1 및 제2 소스 페이지들(S1, S2)과 소스 패리티 페이지(SP)에 대한 리드 동작들은 패스일 수 있다. 제3 소스 페이지(S3)에 대한 리드 동작은 페일일 수 있다.
리드 동작의 패스 또는 페일 여부는 리드 동작의 수행결과에 대한 에러 정정 디코딩의 성공 또는 실패 여부에 따라 결정될 수 있다. 리드 동작의 수행결과에 대한 에러 정정 디코딩이 성공하면, 리드 동작은 패스일 수 있다. 리드 동작의 수행결과에 대한 에러 정정 디코딩이 실패하면, 리드 동작은 페일일 수 있다.
제1 및 제2 소스 페이지들(S1, S2)은 리드 패스된 페이지일 수 있다. 제1 소스 페이지(S1)로부터 리드된 제1 리드 데이터(RD1)는 제1 타겟 페이지(T1)에 저장될 제1 프로그램 데이터(PgmD1)로 결정될 수 있다. 제2 소스 페이지(S2)로부터 리드된 제2 리드 데이터(RD2)는 제2 타겟 페이지(T2)에 저장될 제2 프로그램 데이터(PgmD2)로 결정될 수 있다.
도 8을 참조하여 설명된 패리티 연산부는 리드 패스된 제1 및 제2 소스 페이지들(S1, S2)에 각각 대응되는 제1 및 제2 타겟 페이지들(T1, T2)에 저장될 제1 및 제2 프로그램 데이터들(PgmD1, PgmD2)을 배타적 논리합 연산한 연산 데이터를 생성할 수 있다. 패리티 연산부는 리드 패스된 소스 페이지들로부터 리드된 리드 데이터들이 타겟 페이지들에 저장될 프로그램 데이터로 결정되면 연산 데이터를 생성할 수 있다. 예를 들면, 패리티 연산부는 제1 및 제2 리드 데이터들(RD1, RD2)이 제1 및 제2 프로그램 데이터들(PgmD1, PgmD2)로 결정되면 연산 데이터를 생성할 수 있다.
연산 데이터는 타겟 패리티 페이지(TP)에 저장될 타겟 패리티 데이터를 생성하기 위해 이용될 수 있다. 연산 데이터는 리드 페일된 제3 소스 페이지(S3)에 저장된 데이터를 복구하기 위해 이용될 수 있다.
패리티 연산부는 소스 페이지들에 대한 리드 동작들 중 어느 하나의 리드 동작이 페일되면 복구 데이터를 생성할 수 있다. 예를 들면, 패리티 연산부는 제1 내지 제3 소스 페이지들(S1~S3)에 대한 리드 동작들 중 제3 소스 페이지(S3)에 대한 리드 동작이 페일되면 복구 데이터를 생성할 수 있다.
패리티 연산부는 연산 데이터와 소스 패리티 데이터를 배타적 논리합 연산(XOR 연산)한 복구 데이터를 생성할 수 있다. 소스 패리티 데이터는 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 데이터일 수 있다. 예를 들어, 소스 패리티 데이터는 제1 내지 제3 소스 페이지들(S1~S3)에 저장된 데이터를 배타적 논리합 연산한 데이터일 수 있다. 복구 데이터는 리드 페일된 제3 소스 페이지(S3)에 대응되는 제3 타겟 페이지(T3)에 저장될 제3 프로그램 데이터(PgmD3)로 결정될 수 있다.
패리티 연산부는 타겟 패리티 데이터를 생성할 수 있다. 타겟 패리티 데이터는 타겟 패리티 페이지(TP)에 저장될 제4 프로그램 데이터(PgmD4)일 수 있다. 타겟 패리티 데이터는 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 데이터일 수 있다. 예를 들어, 타겟 패리티 데이터는 제1 내지 제3 타겟 페이지들(T1~T3)에 저장될 제1 내지 제3 프로그램 데이터들(PgmD1~PgmD3)을 배타적 논리합 연산한 데이터일 수 있다.
타겟 패리티 데이터는 연산 데이터와 복구 데이터를 배타적 논리합 연산한 데이터일 수 있다. 연산 데이터는 제1 및 제2 타겟 페이지들(T1, T2)에 저장될 제1 및 제2 프로그램 데이터들(PgmD1, PgmD2)을 배타적 논리합 연산한 데이터일 수 있다. 복구 데이터는 제3 타겟 페이지(T3)에 저장될 제3 프로그램 데이터(PgmD3)일 수 있다.
타겟 패리티 데이터는 제1 내지 제3 타겟 페이지들(T1~T3) 중 하나의 타겟 페이지에 저장된 데이터가 에러가 발생한 경우, 에러를 복구하기 위해 이용될 수 있다.
도 10에서, 제1 내지 제3 타겟 페이지(T1~T3) 및 타겟 패리티 페이지(TP) 각각에 대응되는 제1 내지 제4 프로그램 데이터들(PgmD1~PgmD4)을 저장하는 프로그램 동작들이 수행될 수 있다.
도 11은 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, S1101단계에서 메모리 컨트롤러는 소스 스트라이프에 포함된 소스 페이지들 및 소스 패리티 페이지를 리드하는 리드 커맨드들 복수의 메모리 장치들에 제공할 수 있다.
S1103단계에서 메모리 컨트롤러는 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 타겟 페이지들에 저장될 프로그램 데이터로 결정할 수 있다. 타겟 페이지들은 제1 소스 페이지들에 각각 대응될 수 있다.
S1105단계에서 메모리 컨트롤러는 타겟 페이지들에 프로그램 데이터를 저장하는 프로그램 커맨드들을 제공하고, 프로그램 데이터를 XOR 연산한 연산 데이터를 생성할 수 있다.
S1107단계에서 메모리 컨트롤러는 연산 데이터와 소스 패리티 데이터를 XOR 연산한 복구 데이터를 생성할 수 있다. 메모리 컨트롤러는 소스 패리티 페이지에 대한 리드 동작의 수행결과 소스 패리티 데이터를 획득할 수 있다.
S1109단계에서 메모리 컨트롤러는 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 타겟 페이지에 복구 데이터를 저장하는 프로그램 커맨드를 복수의 메모리 장치들에 제공할 수 있다.
S1111단계에서 메모리 컨트롤러는 연산 데이터와 복구 데이터를 XOR 연산한 타겟 패리티 데이터를 생성할 수 있다.
S1113단계에서 메모리 컨트롤러는 타겟 패리티 데이터를 타겟 패리티 페이지에 저장하는 프로그램 커맨드를 복수의 메모리 장치들에 제공할 수 있다.
도 12는 실시 예에 따른 저장 장치의 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201단계에서 저장 장치는 소스 스트라이프에 포함된 소스 페이지들 및 소스 패리티 페이지를 리드할 수 있다.
S1203단계에서 저장 장치는 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 타겟 페이지들에 저장될 프로그램 데이터로 결정할 수 있다.
S1205단계에서 저장 장치는 프로그램 데이터를 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장하고, 프로그램 데이터를 XOR 연산한 연산 데이터를 생성할 수 있다.
S1207단계에서 저장 장치는 연산 데이터와 소스 패리티 데이터를 이용하여 복구 데이터를 생성할 수 있다. 저장 장치는 이전에 생성된 연산 데이터와 소스 패리티 페이지로부터 리드된 소스 패리티 데이터를 배타적 논리합 연산한 복구 데이터를 생성할 수 있다.
S1209단계에서 저장 장치는 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 복구 데이터를 저장할 수 있다.
S1211단계에서 저장 장치는 연산 데이터와 복구 데이터를 XOR 연산한 타겟 패리티 데이터를 생성할 수 있다. 타겟 패리티 데이터는 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 데이터일 수 있다.
S1213단계에서 저장 장치는 타겟 패리티 데이터를 타겟 패리티 페이지에 저장할 수 있다.
도 13은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 14는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
210: 동작 제어부
220: 프로그램 데이터 결정부
230: 패리티 연산부
300: 호스트

Claims (20)

  1. 소스 스트라이프에 저장된 데이터를 타겟 스트라이프에 저장하도록 복수의 메모리 장치들을 제어하는 메모리 컨트롤러에 있어서,
    상기 소스 스트라이프는, 소스 페이지들 및 상기 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 소스 패리티 데이터를 저장하는 소스 패리티 페이지를 포함하고,
    상기 타겟 스트라이프는, 상기 소스 페이지들에 각각 대응되는 타겟 페이지들 및 상기 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 저장하는 타겟 패리티 페이지를 포함하고,
    상기 소스 페이지들 및 상기 소스 패리티 페이지에 대한 리드 동작들을 수행하고, 상기 타겟 페이지들 및 상기 타겟 패리티 페이지에 대한 프로그램 동작들을 수행하도록 복수의 메모리 장치들을 제어하는 동작 제어부;
    상기 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 상기 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정하고, 복구 데이터를 상기 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 저장될 데이터로 결정하는 프로그램 데이터 결정부; 및
    상기 프로그램 데이터를 배타적 논리합 연산한 연산 데이터를 생성하고, 상기 소스 패리티 데이터 및 상기 연산 데이터를 이용하여 상기 복구 데이터를 생성하는 패리티 연산부를 포함하는 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 소스 페이지들 각각과 상기 소스 패리티 페이지는,
    상기 복수의 메모리 장치들 중 서로 다른 메모리 장치에 포함되고,
    상기 타겟 페이지들 각각과 상기 타겟 패리티 페이지는,
    상기 복수의 메모리 장치들 중 서로 다른 메모리 장치에 포함되는 메모리 컨트롤러.
  3. 제 2항에 있어서, 상기 동작 제어부는,
    상기 제2 타겟 페이지에 상기 복구 데이터를 저장하도록 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러.
  4. 제 2항에 있어서, 상기 패리티 연산부는,
    상기 연산 데이터와 상기 복구 데이터를 이용하여 상기 타겟 패리티 데이터를 생성하고,
    상기 동작 제어부는,
    상기 타겟 패리티 데이터를 상기 타겟 패리티 페이지에 저장하도록 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러.
  5. 제 1항에 있어서, 상기 패리티 연산부는,
    상기 획득한 데이터가 상기 프로그램 데이터로 결정되면, 상기 연산 데이터를 생성하는 메모리 컨트롤러.
  6. 제 5항에 있어서, 상기 패리티 연산부는,
    상기 프로그램 데이터가 상기 제1 타겟 페이지들에 프로그램되는 동안, 상기 연산 데이터를 생성하는 메모리 컨트롤러.
  7. 제 4항에 있어서, 상기 패리티 연산부는,
    상기 연산 데이터를 생성하고, 상기 연산 데이터와 상기 복구 데이터를 배타적 논리합 연산한 상기 타겟 패리티 데이터를 생성하는 타겟 패리티 데이터 생성부; 및
    상기 제2 소스 페이지에 대한 리드 동작이 페일되면, 상기 복구 데이터를 생성하는 복구 데이터 생성부를 포함하는 메모리 컨트롤러.
  8. 제 1항에 있어서,
    상기 제1 소스 페이지들에 대한 리드 동작의 수행결과에 대한 에러 정정 디코딩은 성공이고,
    상기 제2 소스 페이지에 대한 리드 동작의 수행결과에 대한 에러 정정 디코딩은 실패인 메모리 컨트롤러.
  9. 제 8항에 있어서,
    상기 에러 정정 디코딩을 수행하는 ECC(Error Correcting Code) 디코더를 더 포함하는 메모리 컨트롤러.
  10. 소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 수행하고, 타겟 패리티 페이지 및 상기 소스 페이지들에 각각 대응되는 타겟 페이지들에 대한 프로그램 동작들을 수행하는 복수의 메모리 장치들; 및
    상기 복수의 메모리 장치들이 상기 리드 동작들 및 상기 프로그램 동작들을 수행하도록 제어하고, 상기 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 상기 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정하고, 상기 프로그램 데이터를 배타적 논리합 연산한 연산 데이터를 생성하고, 소스 패리티 데이터 및 상기 연산 데이터를 이용하여 복구 데이터를 생성하고, 상기 복구 데이터를 상기 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 저장될 데이터로 결정하는 메모리 컨트롤러를 포함하는 저장 장치.
  11. 제 10항에 있어서, 상기 소스 패리티 페이지는,
    상기 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 상기 소스 패리티 데이터를 저장하고,
    상기 타겟 패리티 페이지는,
    상기 타겟 페이지들에 저장될 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 저장하는 저장 장치.
  12. 제 11항에 있어서, 상기 소스 페이지들 각각과 상기 소스 패리티 페이지는,
    상기 복수의 메모리 장치들 중 서로 다른 메모리 장치에 포함되고,
    상기 타겟 페이지들 각각과 상기 타겟 패리티 페이지는,
    상기 복수의 메모리 장치들 중 서로 다른 메모리 장치에 포함되는 저장 장치.
  13. 제 12항에 있어서, 상기 메모리 컨트롤러는,
    상기 제2 타겟 페이지에 상기 복구 데이터를 저장하도록 상기 복수의 메모리 장치들을 제어하는 저장 장치.
  14. 제 12항에 있어서, 상기 메모리 컨트롤러는,
    상기 연산 데이터와 상기 복구 데이터를 이용하여 상기 타겟 패리티 데이터를 생성하고,
    상기 복수의 메모리 장치들이 상기 타겟 패리티 데이터를 상기 타겟 패리티 페이지에 저장하도록 제어하는 저장 장치.
  15. 제 10항에 있어서, 상기 메모리 컨트롤러는,
    상기 획득한 데이터가 상기 프로그램 데이터로 결정되면, 상기 연산 데이터를 생성하는 저장 장치.
  16. 제 15항에 있어서, 상기 메모리 컨트롤러는,
    상기 프로그램 데이터가 상기 제1 타겟 페이지들에 프로그램되는 동안, 상기 연산 데이터를 생성하는 저장 장치.
  17. 복수의 메모리 장치들 및 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치의 동작 방법에 있어서,
    소스 페이지들 및 소스 패리티 페이지에 대한 리드 동작들을 수행하는 단계;
    상기 소스 페이지들 중 리드 동작이 패스된 제1 소스 페이지들로부터 획득한 데이터를 상기 제1 소스 페이지들에 각각 대응되는 제1 타겟 페이지들에 저장될 프로그램 데이터로 결정하는 단계;
    상기 프로그램 데이터를 상기 제1 타겟 페이지들에 저장하는 단계;
    상기 프로그램 데이터를 배타적 논리합 연산한 연산 데이터를 생성하는 단계;
    상기 소스 페이지들에 저장된 데이터를 배타적 논리합 연산한 소스 패리티 데이터 및 상기 연산 데이터를 이용하여 복구 데이터를 생성하는 단계; 및
    상기 복구 데이터를 상기 소스 페이지들 중 리드 동작이 페일된 제2 소스 페이지에 대응되는 제2 타겟 페이지에 저장될 데이터로 결정하는 단계;를 포함하는 저장 장치의 동작 방법.
  18. 제 17항에 있어서, 상기 소스 페이지들 각각과 상기 소스 패리티 페이지는,
    상기 복수의 메모리 장치들 중 서로 다른 메모리 장치에 포함되고,
    상기 제1 타겟 페이지들 각각과 상기 제2 타겟 페이지 및 타겟 패리티 페이지는,
    상기 복수의 메모리 장치들 중 서로 다른 메모리 장치에 포함되는 저장 장치의 동작 방법.
  19. 제 18항에 있어서,
    상기 복구 데이터를 상기 제2 타겟 페이지에 저장하는 단계를 더 포함하는 저장 장치의 동작 방법.
  20. 제 18항에 있어서, 상기 타겟 패리티 페이지는,
    상기 제1 타겟 페이지들과 상기 제2 타겟 페이지에 저장될 데이터를 배타적 논리합 연산한 타겟 패리티 데이터를 저장하고,
    상기 연산 데이터와 상기 복구 데이터를 이용하여 상기 타겟 패리티 데이터를 생성하는 단계; 및
    상기 타겟 패리티 데이터를 상기 타겟 패리티 페이지에 저장하는 단계를 더 포함하는 저장 장치의 동작 방법.
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