CN109196650B - 多台阶表面钝化结构及其制造方法 - Google Patents

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Abstract

一种氮化镓(GaN)晶体管，包括两个或更多个绝缘半导体界面区域(绝缘区)。设置在栅极和漏极之间(栅极附近)的第一绝缘区最小化栅极漏电流和栅极附近的场，其导致高栅极‑漏极电荷(Qgd)。设置在该第一绝缘区和漏极之间的第二绝缘区(或多个绝缘区)使漏极触点处的电场最小化，并在沟道中提供高密度电荷以实现低导通电阻。

Description

多台阶表面钝化结构及其制造方法
发明领域
本发明涉及三族氮化物晶体管(诸如氮化镓(GaN)晶体管)领域。更具体地，本发明涉及具有多个绝缘半导体界面区域的GaN晶体管。
背景技术
氮化镓(GaN)半导体器件由于其承载大电流和支持高电压的能力而越来越多地用于功率半导体器件。这些器件的开发通常针对高功率/高频应用。为这些类型应用制造的器件是基于具有高电子迁移率的通用器件结构，并且被不同地称为异质结场效应晶体管(HFET)、高电子迁移率晶体管(HEMT)或调制掺杂场效应晶体管(MODFET)。
GaN HEMT器件包括具有至少两个氮化物层的氮化物半导体。在半导体上或缓冲层上形成的不同材料使得该层具有不同的带隙。相邻氮化物层中的不同材料也引起极化，这有助于在两层的接面附近，特别是在具有较窄带隙的层中，形成导电二维电子气(2DEG)区域。
引起极化的氮化物层通常包括AlGaN阻挡层，其与包含2DEG的GaN层相邻，且其允许电荷流过器件。该阻挡层可以掺杂或未掺杂。因为2DEG区域在零栅极偏压时存在于栅极下方，所以大多数氮化物器件通常是常开或耗尽型器件。如果在施加零栅极偏压时栅极下方的2DEG区域耗尽，即被去除，则器件可以是增强型器件。增强型器件是常关并且理想的，因为它们提供了额外的安全性，并且因为它们更容易用简单、低成本的驱动电路控制。增强型器件需要在栅极施加正向偏压以传导电流。
图1所示为具有单层表面钝化绝缘区(层)108的传统增强型GaN晶体管100的横截面图，并且在授予Ueda等人的美国专利No.8,076,698中有更全面的描述。图1的器件100包括可由硅(Si)、碳化硅(SiC)、蓝宝石或其他材料构成的衬底101；由AlN和AlGaN构成的过渡层102，其厚度为约0.1μm至约1.0μm；缓冲材料103，其由厚度为约0.5μm至约10μm的GaN构成；由AlGaN构成的阻挡材料104，其中Al与Ga的比率为约0.1至约0.5，厚度为约0.005μm至约0.03μm；低掺杂的p型AlGaN 105；重掺杂的p型GaN 106；隔离区107；钝化层/区108；用于源极和漏极的欧姆接触金属109和110，其通常由Ti和Al组成并具有诸如Ni和Au的覆盖金属；以及，栅极金属111，其通常由在p型GaN栅极上的镍(Ni)和金(Au)金属接触构成。
图2所示为现有技术没有表面钝化绝缘区的GaN晶体管器件的横截面，并且在授予Lidow等人的美国专利No.8,350,294中有更全面的描述。GaN晶体管1形成在衬底31上，衬底31可以包括例如硅Si、碳化硅SiC或蓝宝石。过渡层32在衬底31之上并与衬底31接触。过渡层32包括AlN或AlGaN，其厚度在0.1μm到1.0μm之间。缓冲层33将过渡层32与阻挡层34分开。缓冲层33优选由具有任何浓度的In和Al(包括0％In和/或Al)的InAlGaN形成，并且具有0.5μm至3μm的厚度。阻挡层34由AlGaN形成，并且具有0.005μm至0.03μm的厚度和约10％至50％的Al百分比。源极和漏极触点35、36设置在阻挡层之上。源极和漏极触点由Ti或Al形成，并具有诸如Ni和Au或Ti和TiN的覆盖金属。在源极和漏极触点之间提供由Ta、Ti、TiN、W或WSi2形成并且厚度在0.05μm和1.0μm之间的栅极触点37。在阻挡层34之上和栅极触点37下方形成补偿半导体层38。补偿半导体层38优选地包括具有深度水平钝化p型杂质的AlGaN或GaN，该p型杂质诸如Mg、Zn、Be、Cd或Ca。缓冲层33以及阻挡层34是由三族氮化物材料制成，例如InxAlyGa(i-x-y)N，其中x+y≤1。补偿层38的高掺杂水平导致增强型器件。另外，使用补偿半导体层38导致器件操作期间的低栅极漏电流。最后，补偿层38的绝缘特性降低了器件的栅极电容。
如图1和图2所示的传统GaN晶体管具有多种缺点。在大多数Si器件中，绝缘/阻挡界面(例如图1中)不是关键参数。然而，在GaN晶体管中，它是关键参数，主导器件性能。单层表面钝化绝缘区，例如图1中的钝化层108，可以使漏电流和栅极-漏极电容最小化，或者可以使沟道中电子密度高和漏极场低。但是不能使单个绝缘钝化层同时做到两者。
因此，有必要提供一种GaN晶体管，其在器件导通期间最小化或消除漏电流和栅极到漏极电容，并且呈现出沟道中高电子密度和低漏极场。
发明内容
本发明在下面描述的各种实施例中，通过提供三族氮化物晶体管，优选是GaN晶体管，解决了上面讨论的问题和其他问题。所述晶体管包括两个或更多个绝缘半导体界面区域，以最小化或消除漏电流和栅极到漏极电容。而在器件导通期间，器件呈现出沟道中高电子密度和低漏极场。
以下描述晶体管以及用于制造晶体管的方法的实施例的附加实施例和附加特征，并且在此并入本部分。
附图说明
通过下面结合附图给出的详细描述，本公开的特征、目的和优点将变得更加明显，附图中相似的附图标记始终相应地标识并且其中：
图1所示为具有单层表面钝化绝缘区的传统GaN晶体管的截面图。
图2所示为没有表面钝化绝缘区的传统GaN晶体管的截面图。
图3所示为根据本发明第一实施例形成的GaN晶体管的截面图。
图4所示为根据本发明第二实施例形成的GaN晶体管的截面图。
图5A和图5B是根据本发明第二实施例的示出界面态密度与带隙中能量位置的阻挡层之上的绝缘区的能带图。
图6所示为根据本发明第二实施例形成的GaN晶体管的截面图，其包括表面态中电子量的描述。
图7所示为根据本发明第二实施例形成的GaN晶体管的截面图，其包括电压施加到漏极时电子耗尽宽度的描述。
图8所示为根据本发明第二实施例形成的GaN晶体管的耗尽长度与漏极施加电压的关系图。
图9所示为根据本发明第二实施例形成的GaN晶体管的电磁场与至漏极距离的关系图。
图10所示为根据本发明第二实施例阻挡层之上绝缘区的能带图，其示出热电子散射到带隙中的陷阱态附近。
图11所示为根据本发明第三实施例形成的GaN晶体管的截面图。
图12是根据本发明第三实施例阻挡层之上绝缘区在带隙中使用中间半导体偏移层时的能带图。
图13A-图13G所示为根据本发明第二实施例制造GaN晶体管的示例性工艺流程。
图14所示为根据本发明第三实施例GaN晶体管的形成。
图15A和图15B是根据本发明第三实施例在带隙中掺杂中间半导体偏移层的动机的能带图。
图16所示为根据本发明第四实施例形成的GaN晶体管的截面图。
图17所示为根据本发明第五实施例形成的GaN晶体管的截面图。
图18所示为根据本发明第六实施例形成的GaN晶体管的截面图。
图19所示为根据贯穿本公开描述的本发明的任何实施例的GaN晶体管从200V部分到500V击穿的曲线图，其中电流反复上升而不击穿器件并且不引起电阻变化。
图20所示为根据本发明第七实施例形成的GaN晶体管的截面图。
图21所示为根据本发明第八实施例形成的GaN晶体管的截面图。
图22所示为根据本发明第八实施例形成的GaN晶体管的截面图，其包括表面态中电子量的描述。
图23所示为根据本发明第八实施例形成的GaN晶体管的不同金属场板横向长度的电磁场图。
图24所示为根据本发明第九实施例形成的GaN晶体管的截面图。
图25所示为根据本发明第十实施例形成的GaN晶体管的截面图。
图26所示为根据本发明第十一实施例形成的GaN晶体管的截面图。
图27-50所示为本发明先前描述实施例的附加变化和细节。
具体实施方式
在以下详细描述中，参考某些实施例。详细描述仅旨在向本领域技术人员教导用于实践本教导的优选方面的进一步细节，并且不旨在限制权利要求的范围。因此，在以下详细描述中公开的特征组合对于在最广泛意义上实践本教导可能不是必要的，而是仅仅教示以描述本教导的特定代表性示例。应该理解，可以采用其他实施例，并且可以执行各种结构、逻辑和电气变化。
本发明的实施例通过利用至少位于晶体管的栅极触点和漏极触点之间的两个或更多个钝化绝缘半导体界面区域(即，绝缘层)将三族氮化物晶体管(优选GaN晶体管)的表面钝化分成多个区域。采用绝缘层来最小化或消除漏电流和栅极到漏极电容，而晶体管在器件导通期间还呈现出沟道中高电子密度和低漏极场。本发明的绝缘层可以与任何三族氮化物晶体管一起使用，如图2所示以及前述的传统GaN晶体管，或者与诸如后续描述以及图中所示的那些GaN晶体管一起使用。
在优选的实施例中，本发明涉及一种三族氮化物晶体管，优选为GaN晶体管，包括：衬底；位于衬底上方的过渡层，其中过渡层包括三族氮化物材料；位于过渡层上方的缓冲层，所述缓冲层包括III族氮化物材料；位于缓冲层上方的阻挡层，所述阻挡层包括III族氮化物材料；沟道，其包括在缓冲层中与阻挡层的接面处形成的导电二维电子气(2DEG)；位于阻挡层上方的栅极触点、漏极触点和源极触点，其中栅极触点位于源极触点和漏极触点之间；以及位于阻挡层上方并且至少位于栅极触点和漏极触点之间的第一绝缘区和第二绝缘区。第一绝缘区比第二绝缘区更靠近栅极触点。在第一绝缘区下方、沟道上方的净电子供体密度低于第二绝缘区下方、沟道上方的净电子供体密度，使得沟道中第二绝缘区下方的2DEG密度高于沟道中第一绝缘区下方的2DEG密度。
衬底可包括一个或更多个衬底层。过渡层可包括一个或更多个过渡层。缓冲层可包括一个或更多个缓冲层。阻挡层可包括一个或更多个阻挡层。
在实施例中，第一绝缘区具有比第二绝缘区更少的表面态电子。
在实施例中，晶体管还包括绝缘偏移层，其至少位于第二绝缘区和阻挡层之间。绝缘偏移层可包括氮化铝(AlN)、氮化镓铝(AlGaN)和氮化镓(GaN)材料的一种或更多种。在优选的实施例中，绝缘偏移层由氮化铝(AlN)层和氮化镓(GaN)层形成。绝缘偏移层可以掺杂或不掺杂。漏极触点可以通过绝缘偏移层的移除部分(例如通过蚀刻)与阻挡层接触。绝缘偏移层可以进一步位于漏极触点和阻挡层之间。绝缘偏移层可包括一个或更多个绝缘偏移层。
在实施例中，晶体管还包括金属场板，其位于第一绝缘区和第二绝缘区中至少一个的上方。
在实施例中，晶体管还包括金属场板，其位于第一绝缘区上方并且至少在栅极触点和漏极触点之间，而不在第二绝缘区上方。
在实施例中，晶体管还包括金属场板，其位于第一绝缘区和第二绝缘区上方，并且至少在栅极触点和漏极触点之间。
在实施例中，晶体管还包括金属场板，其位于第一绝缘区和第二绝缘区中至少一个的上方并且至少在栅极触点和漏极触点之间，其中位于栅极触点和漏极触点之间的金属场板包括具有不同高度的多个台阶(step)。
在实施例中，第二绝缘区进一步位于整个第一绝缘区的上方。
在实施例中，第二绝缘区进一步仅位于第一绝缘区的一部分的上方。
在实施例中，第一绝缘区进一步位于整个第二绝缘区的上方。
在实施例中，第一绝缘区进一步仅位于第二绝缘区的一部分的上方。
在实施例中，晶体管还包括第三绝缘区，其位于第二绝缘区上方，并且至少在栅极触点和漏极触点之间。在实施例中，第三绝缘区还可以进一步位于第一绝缘区上方。在实施例中，晶体管还包括金属场板，其位于第一绝缘区和第三绝缘区上方，并且至少在栅极触点和漏极触点之间，而不位于第二绝缘区上方。在实施例中，晶体管还包括金属场板，其位于第一绝缘区、第二绝缘区和第三绝缘区上方，并且至少在栅极触点和漏极触点之间。
图3所示为根据本发明第一实施例形成的GaN晶体管300的截面图。第一绝缘区(绝缘区139)设置在栅极和漏极之间并且在阻挡层134上方。第一绝缘区139最小化栅极漏电流和栅极附近引起高栅极-漏极电荷(Qgd)的场。相邻的第二绝缘区(绝缘区140)使漏极触点处的电场最小化，并在沟道中提供高密度电荷以实现低电阻。该晶体管的其余元件/层，例如如前所述的图2所示的传统晶体管的元件/层，并在此合并在详细描述的该部分和其他部分。这些元件/层包括衬底131、过渡层132、缓冲层133、源极触点135、漏极触点136、栅极触点137和补偿层138。
图4所示为根据本发明第二实施例形成的GaN晶体管的截面图。图4描绘了更精确的图片，其示出了绝缘区1和绝缘区2的位置和相对尺寸。保护栅极区域避免受高场影响的金属场板也包括在图4之中。金属场板位于整个绝缘区1的上方，而仅位于绝缘区2的一部分的上方。
可以使用所描述的用于制造Lidow等人的美国专利No.8,350,294中图2的制造器件的工艺来形成图3和图4或下述其他实施例和/或任何附图中所示晶体管的各层。例如，缓冲层、沟道、阻挡层和栅极层可通过例如成核各自形成。一旦沉积栅极金属，就可以执行图案化然后蚀刻栅极材料。沉积绝缘区1，然后图案化，接着通过选择性蚀刻来停止对阻挡层的蚀刻。与图1形成钝化层108的工艺流程相比，图3中绝缘区139形成的厚度缩小，范围为～100nm至～20nm。然后沉积和图案化绝缘区2，接着蚀刻形成欧姆开口。工艺流程中的其余步骤可以与前述传统器件中的步骤类似或相同。例如，沉积、图案化和蚀刻金属以形成与阻挡层的欧姆接触以及形成场板。
氧化物沉积可用于进一步的金属层布线。
绝缘区2优选地形成的厚度范围为50-500nm，并且优选地由在600-900℃范围内的高温下沉积的SiN制成。
用于SiN沉积的典型GaN工艺在等离子体增强化学气相沉积(PECVD)中为300℃或更高。
对于前两个实施例(图3和4)，第一和第二绝缘区(即，绝缘区1和2)可以由相同的材料形成，例如SiN，但采用不同的工艺条件，诸如使得绝缘区1产生供体状态的界面密度低于绝缘区2。许多工艺条件和因素(表面清洁、等离子体暴露、预沉积表面制备和气体顺序)可以影响材料中供体状态的密度。
在优选的实施例中，本发明的晶体管中绝缘层使用高压沉积条件(例如，用于低界面态的200-400mbar)以及低压沉积条件(例如，用于高界面态的10-100mbar)形成。
在优选实施例中，因为界面掺杂通常不是制造器件的最佳方式，所以实际上在“高界面密度”区域中使用最低界面密度，并且添加绝缘偏移层以添加可控制的掺杂。
在本发明中，第一绝缘层和沟道之间的区域中的“净掺杂”小于第二绝缘层和沟道之间的区域中的“净掺杂”，其中“净掺杂”是表面供体和有意掺杂阻挡层和该区域中的任何绝缘偏移层的组合。可以通过表面预沉积动作来控制区域中的净掺杂，例如在300-800℃温度下高温暴露于NH3 1-10分钟以控制界面态密度。AlGaN阻挡层的掺杂可以通过在沉积过程中通流SiH4来完成，例如，在700-1200℃下进行阻挡层生长期间，将SiH4流速设定为三甲基镓(Tri-Methyl-Gallium)流速的1/1000。在700-1200℃下生长绝缘偏移层期间，可以通过类似SiH4与TMG(三甲基-镓)的比率的流动来制造一个或更多个绝缘偏移层的掺杂。
图5A和图5B是根据本发明第二实施例的阻挡层之上的绝缘区的能带图，其示出界面态密度与带隙中能量位置的关系。参考图5A，类型1的绝缘区(即第一绝缘区)显示出较小密度的电子供体，其导致大多数供体状态为空。当状态为满的概率是一半时，达到费米能级。如果供体状态高于费米能级，则它基本上是空的。参考图5B，类型2的绝缘区(即第二绝缘区)显示出更大密度的电子供体，导致供体状态中存在许多可用电子。费米能级以下的状态为几乎充满电子。因此，相对而言，阻挡层上方的净电子供体密度在第一绝缘区下比在第二绝缘区下低。
图6所示为根据本发明第二实施例的GaN晶体管的截面图，包括表面态中电子量的描述。如图6所示，在临近缓冲层-阻挡层界面的缓冲层中更靠近栅极的表面态中存在较少的电子。
图7所示为根据本发明第二实施例的GaN晶体管的截面图，其包括电压施加到漏极时电子耗尽宽度的描述。当电压施加到漏极时，来自表面以及2DEG的电子被拉向正电压。电子耗尽的区域从栅极的边缘开始并向漏极延伸一段距离，即耗尽宽度。漏极电压越高，耗尽宽度越大。
图8所示为根据本发明第二实施例的GaN晶体管的耗尽长度与漏极施加电压的关系图。低偏置区域(即绝缘区1区域)的耗尽长度上升速度更快。这比单个绝缘区工艺(例如在图1中的器件)更好，因为它导致较低的Qdg以及较少的电荷被拉入栅极。在高偏压区域(即绝缘区2区域)，耗尽非常缓慢地上升。这是有益的，因为耗尽长度只能在器件的电阻将开始随时间变化之前到达漏极边缘。使两个绝缘区工艺允许在电阻变化之前具有更高的电压。
图9所示为根据本发明第二实施例的GaN晶体管的电磁场与至漏极距离的关系图。如图9所示，施加一定电压后，在漏极附近的场开始大幅增加。当场开始快速上升时，该电压是当耗尽宽度达到漏极触点时的电压。
因此，第一和第二实施例中的两台阶绝缘区的优点是较低的Qdg和较高的电压操作，而电阻不随时间改变。
图10所示为根据本发明第二实施例阻挡层之上绝缘区的能带图，其示出热电子散射到带隙中的陷阱态附近。Rdson变化前的电压极限是由高电场和“热电子”引起的。当发生漏电流时，电子在阻挡层正下方的区域中从栅极/源极侧迁移到漏极侧。在具有高电场的区域中，电子迁移得更快。如果电场非常高，电子可以获得大量能量。当它们撞到某物并散射时，它们会从沟道中散射到阻挡层中的位置，进入界面或阻挡层上方的绝缘区。如果有可用状态，则它们可以进入这些状态。这些状态称为陷阱态，因为它们捕获电子。
图11所示为根据本发明第三实施例形成的GaN晶体管的截面图。如图11所示，绝缘偏移层位于第二绝缘区和阻挡层134之间。
图12是根据本发明第三实施例在带隙中使用中间半导体(绝缘区)偏移层时阻挡层之上绝缘区的能带图。第三实施例基于通过在阻挡层和第二绝缘区之间使用半导体偏移层来移动包含阱的绝缘区，例如SiN，更远离沟道。通过使其中一个层成为宽带隙材料，产生热电子要克服的更高的阻挡层。
图13A-图13G所示为根据本发明第二实施例制造GaN晶体管的示例性工艺流程。
图14所示为根据本发明第三实施例的GaN晶体管的形成。第三实施例的器件形成工艺与图13A-13G所示的相同，除了(绝缘体)偏移层在绝缘区2之前沉积。偏移层可选地用供体原子掺杂。
图15A和图15B是根据本发明第三实施例示出掺杂中间半导体偏移层(即绝缘偏移层)的理由的能带图。关于图15A，用于减少漏极边缘处的电场的界面态具有相当大的发射能量壁垒，称为激活能。激活能使它们需要一定的时间来响应电场。较大的激活能等于较长的发射时间。在切换应用中，时间可以比界面电子响应所需的时间小得多。如图15B所示，通过使用较低界面态和掺杂绝缘偏移层的组合，该器件可以实现非常低的激活能，例如对于GaN中的Si为10mV。这大大提高了响应时间。此外，先前存在于界面处的电子现在被供体取代，这些供体将这些电子提供给2DEG。这增加了器件的导电性，从而改善了性能。在本发明的优选实施例中，第二绝缘区下的2DEG薄层电阻为450Ω/sq(或在350-600Ω/sq范围内)，第一绝缘区下的2DEG薄层电阻为800Ω/sq(或在600-1000Ω/sq范围内)。
图16所示为根据本发明第四实施例形成的GaN晶体管的截面图。该实施例类似于第三实施例，但是移除了栅极区域之上的绝缘偏移层。这可以通过选择性沉积或掩模和蚀刻来完成。在GaN生长中，实际上很难在绝缘区(诸如SiN和SiO2)上强制生长，因此选择性沉积是在栅极上不存在绝缘偏移区域的最简单方法。
图17所示为根据本发明第五实施例形成的GaN晶体管的截面图。该实施例类似于第四实施例，除了一些绝缘区1保留在漏极区附近。这对于该工艺是有利的，因为通过偏移间隔层与2DEG区域进行欧姆接触可能是困难的。
图18所示为根据本发明第六实施例形成的GaN晶体管的截面图。第六实施例包括靠近栅极边缘的第三绝缘材料。这可以使用自对准回蚀刻来创建。该工艺涉及沉积涂覆侧壁的薄层，然后直接蚀刻而不掩蔽。目标是沿着栅极侧面具有均匀的更低的界面密度以减少栅极漏电流，进一步降低Qgd。它也可以使用基于掩模的工艺而创建。目标是在栅极附近具有最低的电子密度，并且在中间/漏极侧之中/之上的区域具有最高的电子密度。
图19所示为从200V部分到500V击穿的曲线图，其中电流反复上升而不击穿器件并且不引起电阻变化，显示本发明的两台阶绝缘工艺如何导致稳定击穿。结果是具有稳定电阻的击穿部分的性能加倍，并且该器件现在具有稳定的击穿机制。这使器件能够承受过电压-这是在负载是电感的应用(例如电机驱动器)中一个主要的好处。通常，在这种类型的脉冲之后，晶体管会断裂并短路。
图20所示为根据本发明第七实施例形成的GaN晶体管的截面图。第七实施例是基于第三实施例。绝缘偏移层位于源极和/或漏极触点下方，这可以减少漏极/源极到沟道欧姆接触电阻。
图21所示为根据本发明第八实施例形成的GaN晶体管的截面图。在本实施例中，金属场板包括在第一绝缘区上方。金属场板与绝缘区1/绝缘区2边界的相对位置显示为尺寸x。x的尺寸从-1μm到+0.5μm。负值x表示金属场板离开边界为x并且与绝缘区2没有重叠。正值x表示金属场板位于绝缘区2上方并覆盖x的长度。
图22所示为根据本发明第八实施例形成的GaN晶体管的截面图，其包括表面态中电子量的描述。如图22所示，对于金属场板尖端的低场，x具有负值更好，例如-0.5μm。由于绝缘区1下的表面态中的电子比绝缘区2少，所以绝缘区1下的耗尽在关断状态下更快。因此，金属场板尖端的峰值场具有较低的负值x。
图23所示为根据本发明第八实施例形成的GaN晶体管的不同金属场板横向长度的电磁场图。如图23所示，x<0在金属场板边缘处具有比x>0更低的峰值场。因此，具有x<0特征的设计在关断状态下具有更稳定的击穿电压。
图24所示为根据本发明第九实施例形成的GaN晶体管的截面图。第九实施例是基于第八实施例。在器件制造中将绝缘区2置于绝缘区1上方更为实用。x的尺寸通常为从-1μm到+0.5μm。负值x表示金属场板离开边界为x并且与绝缘区2没有重叠。正值x表示金属场板在绝缘区2上方并覆盖x的长度。
图25所示为根据本发明第十实施例形成的GaN晶体管的截面图。第十实施例是基于第九实施例。金属场板下方的绝缘区2和绝缘区1被部分蚀刻掉，形成具有不同高度的多台阶金属场板。具有多台阶金属场板的设计进一步减少了金属场板尖端朝向漏极的峰值场。x的尺寸从-1μm到
+0.5μm。
图26所示为根据本发明第十一实施例形成的GaN晶体管的截面图。绝缘区4位于绝缘区1和/或绝缘区2上方，其形成多台阶金属场板。具有多台阶金属场板的设计能进一步减少金属场板尖端朝向漏极的峰值场。x的尺寸从-1μm到+0.5μm。同样，负值x表示金属场板离开边界为x并且与绝缘区2没有重叠。正值x表示金属场板在绝缘区2上方并覆盖x的长度。
图27-图31所示为根据本发明先前描述的实施例的附加变化和细节。图27示出晶体管在第二绝缘区(ILD2)和漏极(D)之间的附加第三绝缘区(ILD3)和第四绝缘区(ILD4)。ILD2、ILD3、ILD4......可以包含绝缘偏移层和介电膜，其中绝缘偏移层增强阻挡层高度并增加2DEG密度。
图28示出2DEG密度在ILD1至ILD2至ILD3下增加，等等。
图29示出具有金属场间距的前述实施例。图30示出通过塑造ILD1、ILD2、ILD3等先前描述的阶梯(staircase)金属场板。图31示出ILDx的阶梯型(多台阶)金属场板，其不与EPI层接触。
图32所示为根据本发明第二实施例形成的GaN晶体管的截面图。该实施例的晶体管包括以下部件：
101是衬底
102是过渡层
103是未掺杂的GaN缓冲层，通常为0.5μm至10μm厚
104是未掺杂的AlGaN阻挡层，通常为50A至300A厚，Al的百分比(％)为12％至28％
105是补偿半导体层
139是绝缘区1
140是绝缘区2
201是源极触点
202是栅极触点
203是漏极触点
301是阻挡层104上方的金属，其作为金属场板
302是金属301的漏极侧边缘，其位于阻挡层/绝缘区2界面上方
注意：在该结构中源极201和金属301连接。或者，它们可以分开。
工艺顺序：绝缘区1→(然后)绝缘区2(即，首先形成绝缘区1，然后形成绝缘区2)。
图33所示为根据前述第二实施例形成的GaN晶体管的截面图，但是具有横向缩短的场板。与图32的第二实施例相比较，由于阻挡层/绝缘区1界面处的更快耗尽，302处的峰值场减小，这产生更宽的耗尽宽度。
图34所示为根据前述第二实施例形成的GaN晶体管的截面图，但是第二绝缘区140不在栅极上横向延伸，使得与图32和图33相比，仅第一绝缘区139位于金属301和阻挡层104之间，导致更薄的介电层和更好的场板效果。
图35所示为与图34相似的GaN晶体管的截面图，但是场板金属301在第二绝缘区140上横向延伸。如图34所示，只有第一绝缘区139位于金属301和阻挡层104之间，导致更薄的介电层和更好的场板效果。
图36所示为与前述结构相似的GaN晶体管的截面图，但是通过蚀刻掉栅极附近的第二绝缘区140获得了更好的场板效果。
图37所示为与图36相似的GaN晶体管的截面图，但是场板金属301在第二绝缘区140上横向延伸。在该结构中源极201和金属301连接，但可选地，是它们可以分开。
图38所示为与图34相似的GaN晶体管的截面图，通过蚀刻掉栅极附近的绝缘区2获得了更好的场板效果。
图39所示为与前述实施例相似的GaN晶体管的截面图，但是采用多场板(和第三绝缘区141)，在栅极202和漏极203之间获得更均匀的横向场分布。
图40所示为与图39相似具有多场板的GaN晶体管的截面图，但是场板金属301在第三绝缘区141上横向延伸。
图41所示为与图39相似的GaN晶体管的截面图，该GaN晶体管具有多场板以在栅极202和漏极203之间获得更均匀的横向电场分布，但蚀刻掉栅极附近的绝缘区2以增强场板效果。
图42所示为与图40相似的GaN晶体管的截面图，该GaN晶体管具有多场板以在栅极202和漏极203之间获得更均匀的横向场分布，但蚀刻掉栅极附近的绝缘区2以增强场板效果。
图43所示为与图42相似的GaN晶体管的截面图，该GaN晶体管具有多场板以在栅极202和漏极203之间获得更均匀的横向场分布，但如图40所示，场板301在第三绝缘区141上进一步横向延伸。
图44所示为与图42相似的GaN晶体管的截面图，但是在栅极的漏极侧而不是源极侧有阶梯式场板。
图45所示为用于制造图32的GaN晶体管的示例性工艺流程。
图46所示为用于制造图35的GaN晶体管的示例性工艺流程。
图47所示为用于制造图37的GaN晶体管的示例性工艺流程。
图48所示为用于制造图40的GaN晶体管的示例性工艺流程。
图49所示为用于制造图42的GaN晶体管的示例性工艺流程。
图50所示为用于制造图44的GaN晶体管的示例性工艺流程。
本申请描述的任何实施例中的方法步骤不限于以任何特定顺序执行。而且，任何方法实施例中提到的结构可以利用任何器件实施例中提到的结构。虽然仅于器件实施例中详细描述这样的结构，但是可以应用于任何方法实施例。
本公开中描述的任何实施例中的特征可以与本文描述的其他实施例中的特征组合使用，这种组合被认为是在本发明的精神和范围内。
本公开中具体提及的预期修改和变化被认为是在本发明的精神和范围内。
以上描述和附图仅被认为是对特定实施例的说明，其实现了本申请描述的特征和优点。可以对特定工艺条件进行修改和替换。因此，本发明的实施例不被视为受前述描述和附图的限制。
更一般地，尽管以上参考根据附图的示例描述了本公开和示例性实施例，但是应该理解，它们不限于此。相反，对于本领域技术人员显而易见的是，在不脱离本文公开的范围的情况下，可以以多种方式修改所公开的实施例。此外，本文使用的术语和描述仅以说明的方式提出，并不意味着限制。本领域技术人员将认识到，在所附权利要求及其等同物限定的本发明的精神和范围内，许多变化是可能的，其中除非另有说明，否则所有术语应以其最广泛的含义理解。

Claims (14)

1.一种三族氮化物晶体管，包括：
衬底；
过渡层，位于所述衬底上方，其中所述过渡层包括三族氮化物材料；
缓冲层，位于所述过渡层上方，其中所述缓冲层包括三族氮化物材料；
阻挡层，位于紧接所述过渡层上方，其中所述阻挡层包括三族氮化物材料；
沟道，其包括在所述缓冲层中与所述阻挡层的接面处形成的导电二维电子气(2DEG)；
栅极触点、漏极触点和源极触点，位于所述阻挡层上方，其中所述栅极触点位于所述源极触点和所述漏极触点之间；
第一绝缘区和第二绝缘区，位于所述阻挡层上方并且至少位于所述栅极触点和所述漏极触点之间，其中所述第一绝缘区比所述第二绝缘区更靠近所述栅极触点；以及
绝缘偏移层，其位于所述第二绝缘区与所述阻挡层之间，使得所述第二绝缘区通过所述绝缘偏移层与所述阻挡层间隔开且所述第一绝缘区与所述阻挡层相邻；
其中，所述第一绝缘区下方、所述沟道上方的净电子供体密度低于所述第二绝缘区下方、所述沟道上方的净电子供体密度，使得所述沟道中所述第二绝缘区下方的2DEG密度高于所述沟道中所述第一绝缘区下方的2DEG密度。
2.根据权利要求1所述的晶体管，其中所述第一绝缘区具有比所述第二绝缘区更少的表面态电子。
3.根据权利要求1所述的晶体管，其中包含所述缓冲层和/或所述阻挡层的所述三族氮化物材料包括GaN材料。
4.根据权利要求1所述的晶体管，其中所述绝缘偏移层包括三族氮化物材料。
5.根据权利要求4所述的晶体管，其中包含所述绝缘偏移层的所述三族氮化物材料包括氮化铝(AlN)、氮化镓铝(AlGaN)和氮化镓(GaN)材料中的一种或更多种。
6.根据权利要求5所述的晶体管，其中包含所述绝缘偏移层所述三族氮化物材料是被掺杂的。
7.根据权利要求1所述的晶体管，其中所述漏极触点通过所述绝缘偏移层的被移除部分与所述阻挡层接触。
8.根据权利要求1所述的晶体管，其中所述绝缘偏移层进一步位于所述漏极触点和所述阻挡层之间。
9.根据权利要求1所述的晶体管，还包括金属场板，其位于：
所述第一绝缘区和所述第二绝缘区中的至少一个的上方；或
所述第一绝缘区上方并且至少在所述栅极触点和所述漏极触点之间，而不在所述第二绝缘区上方；或
所述第一绝缘区和所述第二绝缘区上方并且至少在所述栅极触点和所述漏极触点之间；或
所述第一绝缘区和所述第二绝缘区中的至少一个的上方并且至少在所述栅极触点和所述漏极触点之间，其中位于所述栅极触点和所述漏极触点之间的所述金属场板包括具有不同高度的多个台阶。
10.根据权利要求1所述的晶体管，其中所述第二绝缘区进一步位于整个所述第一绝缘区的上方，或者仅位于所述第一绝缘区的一部分的上方。
11.根据权利要求1所述的晶体管，其中所述第一绝缘区进一步位于整个所述第二绝缘区的上方，或者仅位于所述第二绝缘区的一部分的上方。
12.根据权利要求1所述的晶体管，还包括第三绝缘区，所述第三绝缘区位于所述第二绝缘区上方，并且至少位于所述栅极触点和所述漏极触点之间，并且位于所述第一绝缘区上方。
13.根据权利要求12所述的晶体管，还包括：金属场板，其位于：
(i)所述第一绝缘区和所述第三绝缘区上方，并且至少在所述栅极触点和所述漏极触点之间，而不在所述第二绝缘区上方；或
(ii)所述第一绝缘区、所述第二绝缘区和所述第三绝缘区上方，并且至少在所述栅极触点和所述漏极触点之间。
14.根据权利要求2所述的晶体管，其中所述阻挡层包括InxAlyGa(1-x-y)N，其中x+y≤1。
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