CN109120260A - 一种基于asic-tdc的时钟模块高精度鉴相***及方法 - Google Patents
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Abstract
本发明涉及通信设备技术领域，公开了一种基于ASIC‑TDC的时钟模块高精度鉴相***及方法，包括本地时钟模块、信号处理器、ASIC‑TDC芯片以及参考时钟模块；信号处理器包括PLL倍频模块、***时钟模块、PID计算模块以及1PPSForTdc信号输出模块，***时钟生成本地1PPS信号；信号处理器接收参考时钟模块的参考信号与本地1PPS信号比较，得到粗鉴相值，信号处理器输出第二本地1PPS信号到ASIC‑TDC芯片的Start管脚，参考1PPS信号输入ASIC‑TDC芯片的Stop管脚，ASIC‑TDC芯片根据第二本地1PPS信号及参考1PPS信号进行细鉴相。本发明解决了ASIC‑TDC测试范围过小和只能单一方向测量的局限，可以将锁定参考1PPS稳定时的鉴相精度提高到50ps左右，很好的匹配了本地时钟的短稳精度，极大提高了时钟模块的稳定度。
Description
技术领域
本发明涉及通信设备技术领域，特别涉及一种基于ASIC-TDC的时钟模块高精度鉴相***及方法。
背景技术
目前的通信网络对时间同步和时钟同步的要求越来越高，而全球环境恶化，自然灾害频发，要保证授时***的稳定和持续不断，一方面需要采取多参考源冗余备份，另外一方面需要在参考源失效的情况下，在一定时间内仍保持高精度的守时能力，由于TD-SCDMA、WiMax、电力同步网等新一代时钟同步网要求时间的保持能力为24小时1.5us，此指标相当于24小时平均频率偏移量为1.74E-11，是非常苛刻的指标。
以上要求本地时钟具有非常高的稳定度及守时能力，其中本地时钟的高稳定度就包括本地1PPS的相位精度和本地时钟输出频率的稳定度。在高精度授时守时***中，本地时钟通常采用原子钟和OCXO两种，而通常原子钟的秒稳在E-10量级，OCXO的秒稳在E-11，显然，本地时钟生成的本地1PPS相位秒稳定度会优于ns，若鉴相精度不优于ns，最终经过PID去控制本地时钟时将会恶化本地时钟的短期稳定度，同时给本地1PPS带来不必要的晃动，使得整体时钟模块的稳定性能下降，因此提高鉴相精度是提高授时守时***时钟模块稳定度的关键环节之一。
TDC(Time-to-Digital Converter)称为时间数字转换技术，用于测量两个时间事件的间隔，广泛应用于时频测量、航空航天、卫星导航、雷达定位、激光测距、核物理和粒子物理探测等领域，并且这些领域的先进水平与时间间隔测量的精度密切相关。TDC实现方法主要有直接计数法、游标法、门电路延迟测量法等，目前达到ps级精度的高精度TDC技术主要基于门电路延迟测量法原理，分为ASIC-TDC与FPGA-TDC两种实现方式，由于ASIC属于定制电路，可以让信号的路径延迟固定不变，而FPGA会受到布局布线策略影响，很难构造具有良好延迟一致性的延迟链，因此通过FPGA实现TDC的分辨率难以做到200ps以内，而ASIC-TDC可实现优于50ps的测量精度。
目前行业内时钟模块进行1PPS鉴相的做法主要有三种：1)采用FPGA/CPLD的***时钟进行计数鉴相；此方案的鉴相精度主要取决于输入时钟，通常采取将本地时钟10MHz倍频到几百兆作为输入时钟，然后采用上升下降沿同时计数鉴相，可以达到较高的鉴相精度，但通常仅为ns级；2)采用MCU***时钟定时器计时鉴相；此做法鉴相精度取决于MCU支持的最高***时钟，一般为200MHz以内，鉴相精度也仅为5ns左右。此两种做法由于产生了几百兆的***时钟，会增大***功耗，也会产生射频干扰；3)采用FPGA-TDC实现方式；此方法需要较大代码量，另一方面精度也很难做到200ps以内。
ASIC-TDC虽然能实现优于50ps的测量精度，但其应用具有一些限制：(1)测量范围通常仅为us级，以德国ACAM公司的ASIC-TDC芯片为例，其测量范围为2.0ns～1.8us，不能满足时钟模块1PPS相位测量范围最高1s的要求，且无法测量小于2ns的相位差；(2)只能进行单一方向测量，即只能测试从Start管脚1PPS信号到Stop管脚1PPS信号的时间间隔，若Start管脚的1PPS信号相位滞后于Stop管脚的1PPS信号则无法测量，即无法产生负相位差，而时钟模块在校准时钟时两个1PPS信号相位会不断交替，相位差会有正负变化。
由于时钟模块在锁定参考1PPS时相位差通常稳定在100ns以内，完全符合ASIC-TDC测量范围，可进行精细鉴相，当上电跟踪过程中相位差过大超出ASIC-TDC测量范围时采用***时钟鉴相，调整本地时钟拉小相位差，此时鉴相精度达到ns级即可。
发明内容
发明的目的在于提供一种基于ASIC-TDC的时钟模块高精度鉴相***及方法，本发明解决了ASIC-TDC测试范围过小和只能单一方向测量的局限，将其成功应用于时钟模块的高精度鉴相，可以将锁定参考1PPS稳定时的鉴相精度提高到50ps左右，跟传统鉴相方法相比提升了约100倍，很好的匹配了本地时钟的短稳精度，极大提高了时钟模块的稳定度，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种基于ASIC-TDC的时钟模块高精度鉴相***，包括本地时钟模块、信号处理器、ASIC-TDC芯片以及参考时钟模块；所述信号处理器包括PLL倍频模块、***时钟模块、PID计算模块以及1PPSForTdc信号输出模块，所述本地时钟模块的频率输出模块输出频率至PLL倍频模块，所述PLL倍频模块对频率进行倍频并发送给***时钟模块，***时钟模块生成***时钟，***时钟生成本地1PPS信号；
所述信号处理器接收参考时钟模块的参考信号与本地1PPS信号比较，得到粗鉴相值，PID计算模块根据粗鉴相值计算压控值并发送给本地时钟模块的压控端，本地时钟模块根据压控值调整频率输出模块的输出频率，信号处理器输出第二本地1PPS信号到ASIC-TDC芯片的Start管脚，参考1PPS信号输入ASIC-TDC芯片的Stop管脚，所述ASIC-TDC芯片根据第二本地1PPS信号及参考1PPS信号进行细鉴相。
进一步地，所述本地时钟模块为OCXO，信号处理器为ARM芯片，OCXO与ARM芯片连接，通过ARM芯片进行粗鉴相。
进一步地，第二本地1PPS信号为与本地1PPS信号有固定相差的1PPSForTdc信号，细鉴相阈值根据参考时钟的稳定度及ASIC-TDC芯片的最大时间测量范围进行设定。
进一步地，PID计算模块根据粗鉴相值计算得到压控值，并将压控值发送给OCXO的压控端，OCXO根据所述压控值调整频率。
本发明提供另一种技术方案：一种基于ASIC-TDC的时钟模块高精度鉴相方法，包括以下步骤：
S1、粗鉴相：将本地1PPS信号相位值与参考1PPS信号的相位值进行比较，得到相位差，当相位差大于细鉴相阈值时，进行粗鉴相，得到粗鉴相值；
S2、频率调整：根据粗鉴相值计算压控值，本地时钟模块的压控端根据压控值调整本地时钟模块的频率；
S3、细鉴相：当本地时钟模块的频率调整至使得相位差小于细鉴相阈值时，通过ASIC-TDC芯片的时间测量功能进行细鉴相，调整所述相位值。
进一步地，步骤S1具体为：OCXO提供10MHz信号输入ARM芯片，ARM芯片内部的PLL倍频模块将10MHz信号倍频为150MHz作为***时钟模块，***时钟模块生成本地1PPS信号，ARM芯片将本地1PPS信号与参考时钟模块输入的参考1PPS信号进行捕获比较，得到粗鉴相值。
进一步地，细鉴相阈值为100ns。
与现有技术相比，本发明的有益效果是：本发明提出的基于ASIC-TDC的时钟模块高精度鉴相***及方法，本发明将ASIC-TDC的ps级高精度时间测量功能应用于时钟模块进行细鉴相，结合传统的MCU或FPGA/CPLD的ns级粗鉴相方案，在提高鉴相精度的同时，不会带来提高时钟频率导致的功耗高和干扰大的问题，本发明与传统鉴相方法相比，鉴相精度能提高100倍左右，鉴相精度的提高将有利于后续时钟模块跟踪锁定精度及保持算法建模精度的提高，解决了ASIC-TDC的测量范围过小和单一方向测量的局限，成功将其运用于时钟模块的高精度鉴相，相比传统鉴相方法提升了约100倍鉴相精度，使得跟踪灵敏度大大提高，最终提高了本地1PPS相位稳定度和本地时钟的频率稳定度。
附图说明
图1为本发明的ASIC-TDC的时钟模块高精度鉴相***的硬件结构框图；
图2为本发明的ASIC-TDC的时钟模块高精度鉴相方法的流程图。
图中：1、本地时钟模块；11、频率输出模块；2、信号处理器；21、PLL倍频模块；22、***时钟模块；23、PID计算模块；24、1PPSForTdc信号输出模块；3、ASIC-TDC芯片；4、参考时钟模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，一种基于ASIC-TDC的时钟模块高精度鉴相***，包括本地时钟模块1、信号处理器2、ASIC-TDC芯片3以及参考时钟模块4；信号处理器2包括PLL倍频模块21、***时钟模块22、PID计算模块23以及1PPSForTdc信号输出模块24，本地时钟模块1为OCXO(恒温晶体振荡器)，信号处理器2为ARM芯片，OCXO与ARM芯片连接，通过ARM芯片进行粗鉴相，基本原理是本地时钟模块1OCXO跟踪锁定参考1PPS信号，达到调整本地1PPS的同时调准自身频率的目的，最终可以输出精准的本地1PPS信号和频率信号。本地时钟模块1的频率输出模块11输出频率至PLL倍频模块21，PLL倍频模块21对频率进行倍频并发送给***时钟模块22，***时钟模块22生成***时钟，***时钟生成本地1PPS信号，PID计算模块23根据粗鉴相值计算得到压控值，并将压控值发送给OCXO的压控端，OCXO根据压控值调整频率；
信号处理器2接收参考时钟模块4的参考信号与本地1PPS信号比较，得到粗鉴相值，PID计算模块23根据粗鉴相值计算压控值并发送给本地时钟模块1的压控端，本地时钟模块1根据压控值调整频率输出模块11的输出频率，信号处理器2输出第二本地1PPS信号到ASIC-TDC芯片3的Start管脚，参考1PPS信号输入ASIC-TDC芯片3的Stop管脚，由于ASIC-TDC只能测试输入Start管脚的信号到Stop管脚的信号，即如果输入Stop的1PPS信号超前于Start的1PPS信号，ASIC-TDC测量将会出错。因此需要另外生成一个与本地1PPS有固定相差的1PPSForTdc信号专门用于ASIC-TDC细鉴相，采用粗细鉴相相结合的方式，在本地1PPS与参考1PPS相位相差较大时，根据传统的粗鉴相方法得到的相位值进行相位调整，当两个1PPS相位差小于某阈值时切换到ASIC-TDC芯片3进行细鉴相，第二本地1PPS信号为与本地1PPS信号有固定相差的1PPSForTdc信号，在有固定相差的1PPSForTdc信号专门用于ASIC-TDC细鉴相，在相位差小于某阈值时切换到ASIC-TDC芯片3进行细鉴相，此阈值根据参考1PPS的稳定度和ASIC-TDC的最大时间测量范围进行设定，由于1PPSForTdc是由MCU或者FPGA/CPLD粗鉴相***生成的，所以固定相差必须设定为粗鉴相精度的整数倍，否则最终换算的鉴相值会有误差。
请参阅图2，一种基于ASIC-TDC的时钟模块高精度鉴相方法，包括以下步骤：
S1、粗鉴相：将本地1PPS信号相位值与参考1PPS信号的相位值进行比较，得到相位差，当相位差大于细鉴相阈值时，细鉴相阈值为100ns，进行粗鉴相，OCXO提供10MHz信号输入ARM芯片，ARM芯片内部的PLL倍频模块21将10MHz信号倍频为150MHz作为***时钟模块22，***时钟模块22生成本地1PPS信号，ARM芯片将本地1PPS信号与参考时钟模块4输入的参考1PPS信号进行捕获比较，得到粗鉴相值；
S2、频率调整：根据粗鉴相值计算压控值，本地时钟模块1的压控端根据压控值调整本地时钟模块1的频率；PID计算模块23根据粗鉴相值计算得到压控值，并将压控值发送给OCXO的压控端，OCXO根据压控值调整频率；
S3、细鉴相：当本地时钟模块1的频率调整至使得相位差小于细鉴相阈值时，通过ASIC-TDC芯片3的时间测量功能进行细鉴相，调整相位值，ARM芯片输出与本地1PPS信号有固定相差的1PPSForTdc信号到ASIC-TDC芯片3的Start管脚，参考1PPS信号输入ASIC-TDC芯片3的Stop管脚，在相位差小于细鉴相阈值时，ASIC-TDC芯片3进行细鉴相，细鉴相阈值根据参考时钟的稳定度及ASIC-TDC芯片3的最大时间测量范围进行设定，细鉴相阈值为100ns。
本发明将本地OCXO输出10MHz经分频后得到5MHz输入ASIC-TDC作为校准时钟，则ASIC-TDC的最大测量值为2*Tref＝400ns；另外由于ASIC-TDC只能精确计算Start信号到Stop信号的相位差，本方法通过由ARM芯片生成的1PPSForTdc信号固定超前于本地1PPS信号200ns相位，设置在粗鉴相值小于100ns时鉴相的取值切换到ASIC-TDC，则在跟踪稳定时的鉴相值＝TDC细鉴相值-200，精度约为50ps。
本发明的工作原理：首先，由本地时钟模块1OCXO提供10MHz信号输入ARM芯片，ARM芯片内部PLL倍频模块到150MHz作为***时钟。由***时钟生成本地1PPS信号，与输入的参考1PPS信号进行捕获比较，得到粗鉴相值，则此粗鉴相值的精度为1/150us，约为6.67ns，通过PID计算模块23的PID算法得到相应的压控值控制OCXO的VC压控端调整OCXO的频率，当OCXO频率调准到一定程度，使得本地1PPS与参考1PPS相位差小于100ns时，切换到ASIC-TDC细鉴相值进行PID计算，此细鉴相值的精度约为50ps，从而达到高精度鉴相授时目的。
综上，本发明提出的基于ASIC-TDC的时钟模块高精度鉴相***及方法，本发明将ASIC-TDC的ps级高精度时间测量功能应用于时钟模块进行细鉴相，结合传统的MCU或FPGA/CPLD的ns级粗鉴相方案，在提高鉴相精度的同时，不会带来提高时钟频率导致的功耗高和干扰大的问题，本发明与传统鉴相方法相比，鉴相精度能提高100倍左右，鉴相精度的提高将有利于后续时钟模块跟踪锁定精度及保持算法建模精度的提高，解决了ASIC-TDC的测量范围过小和单一方向测量的局限，成功将其运用于时钟模块的高精度鉴相，相比传统鉴相方法提升了约100倍鉴相精度，使得跟踪灵敏度大大提高，最终提高了本地1PPS相位稳定度和本地时钟的频率稳定度。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (7)
1.一种基于ASIC-TDC的时钟模块高精度鉴相***，包括本地时钟模块(1)、信号处理器(2)、ASIC-TDC芯片(3)以及参考时钟模块(4)；其特征在于，所述信号处理器(2)包括PLL倍频模块(21)、***时钟模块(22)、PID计算模块(23)以及1PPSForTdc信号输出模块(24)，所述本地时钟模块(1)的频率输出模块(11)输出频率至PLL倍频模块(21)，所述PLL倍频模块(21)对频率进行倍频并发送给***时钟模块(22)，***时钟模块(22)生成***时钟，***时钟生成本地1PPS信号；
所述信号处理器(2)接收参考时钟模块(4)的参考信号与本地1PPS信号比较，得到粗鉴相值，PID计算模块(23)根据粗鉴相值计算压控值并发送给本地时钟模块(1)的压控端，本地时钟模块(1)根据压控值调整频率输出模块(11)的输出频率，信号处理器(2)输出第二本地1PPS信号到ASIC-TDC芯片(3)的Start管脚，参考1PPS信号输入ASIC-TDC芯片(3)的Stop管脚，所述ASIC-TDC芯片(3)根据第二本地1PPS信号及参考1PPS信号进行细鉴相。
2.根据权利要求1所述的一种基于ASIC-TDC的时钟模块高精度鉴相***，其特征在于，所述本地时钟模块(1)为OCXO，信号处理器(2)为ARM芯片，OCXO与ARM芯片连接，通过ARM芯片进行粗鉴相。
3.根据权利要求1所述的一种基于ASIC-TDC的时钟模块高精度鉴相***，其特征在于，第二本地1PPS信号为与本地1PPS信号有固定相差的1PPSForTdc信号，细鉴相阈值根据参考时钟的稳定度及ASIC-TDC芯片(3)的最大时间测量范围进行设定。
4.根据权利要求1所述的一种基于ASIC-TDC的时钟模块高精度鉴相***，其特征在于，PID计算模块(23)根据粗鉴相值计算得到压控值，并将压控值发送给OCXO的压控端，OCXO根据所述压控值调整频率。
5.一种根据权利要求1所述的基于ASIC-TDC的时钟模块高精度鉴相方法，其特征在于，包括以下步骤：
S1、粗鉴相：将本地1PPS信号相位值与参考1PPS信号的相位值进行比较，得到相位差，当相位差大于细鉴相阈值时，进行粗鉴相，得到粗鉴相值；
S2、频率调整：根据粗鉴相值计算压控值，本地时钟模块(1)的压控端根据压控值调整本地时钟模块(1)的频率；
S3、细鉴相：当本地时钟模块(1)的频率调整至使得相位差小于细鉴相阈值时，通过ASIC-TDC芯片(3)的时间测量功能进行细鉴相，调整所述相位值。
6.根据权利要求5所述的一种基于ASIC-TDC的时钟模块高精度鉴相方法，其特征在于，步骤S1具体为：OCXO提供10MHz信号输入ARM芯片，ARM芯片内部的PLL倍频模块(21)将10MHz信号倍频为150MHz作为***时钟模块(22)，***时钟模块(22)生成本地1PPS信号，ARM芯片将本地1PPS信号与参考时钟模块(4)输入的参考1PPS信号进行捕获比较，得到粗鉴相值。
7.根据权利要求5所述的一种基于ASIC-TDC的时钟模块高精度鉴相方法，其特征在于，细鉴相阈值为100ns。
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| WW01 | Invention patent application withdrawn after publication | ||
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Application publication date: 20190101 |