CN104569620A - 一种高精度数字脉宽采集的方法 - Google Patents
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Abstract
一种高精度数字脉宽采集的方法,该方法提供一个FPGA芯片和一个外部时钟,该外部时钟作为***时钟,利用芯片内部锁相环倍频至4路125MHz的内部采样时钟,这4路内部采样时钟的相位分别相差90度;在脉冲信号来临的时候,这四路采样时钟分别对脉冲信号做脉冲计数;将四个脉冲计数器的值结果相加,乘以脉冲周期2ns,则得出所采样脉冲的时钟宽度。该方法不仅不需要复杂的***搭建方案,并且采集精度可以高达2ns。
Description
技术领域
本发明涉及一种数字脉宽采集的方法,具体涉及一种高精度数字脉宽采集的方法,对所采集的数字信号脉宽精度可达到2ns。
背景技术
目前,现有的对数字脉宽测量的方法分为两大类:一种是模拟量采集脉宽方式,一种是数字计数器采集脉宽方式。在模拟量采集脉宽方式采集过程中,一般使用高速AD采集芯片来采集数字脉宽,然后根据所采集的数字脉宽模拟量的值来判断数字脉宽的保持时间,从而推算脉宽时间。这种采集方式的缺点在于采集的精度不够高,受限于高速AD芯片的采集频率,采集所需要处理的数据量比较大,并且数据需要搭架处理器电路进行二次运算。数字计数器采集脉宽的方式是一种常用的采集方式,在数字信号上升沿到达时,计数器开始计数;数字信号下降沿到达时,计数器停止计数,并根据计数器频率计算出脉宽时间。这种采集方式的缺点在于采集精度不够高,受限于计数器的频率;如果脉宽时间比较宽,高频计数器的值也容易溢出。
发明内容
为了克服上述现有数字脉宽测量方法的弊端,本发明提供了一种高精度测量数字脉宽的方法,该方法不仅不需要复杂的***搭建方案,并且采集精度可以高达2ns。
本发明解决其技术问题所采用的技术方案是:
一种高精度数字脉宽采集的方法,其特殊之处在于:该方法提供一个FPGA芯片和一个外部时钟,该外部时钟作为***时钟,利用芯片内部锁相环倍频至4路125MHz的内部采样时钟,这4路内部采样时钟的相位分别相差90度;在脉冲信号来临的时候,这四路采样时钟分别对脉冲信号做脉冲计数;将四个脉冲计数器的值结果相加,乘以脉冲周期2ns,则得出所采样脉冲的时钟宽度。
上述芯片内部锁相环为模拟锁相环,内部包含压控振荡器和鉴相器,通过模拟的方式来实现相位偏移。
上述外部时钟选择50MHz的外部晶振时钟。
上述FPGA芯片采用XILINX公司生产的型号为SPARTAN6系列的芯片。
本发明的有益结果是:
1)本发明可以以更高的频率采集数字脉宽,外部电路搭建简单,硬件成本低。
2)本发明的锁相环是一种模拟锁相环,内部包含压控振荡器和鉴相器,通过模拟的方式来实现相位偏移,并有更多相位。
3)本发明更加经济,不需要很多硬核资源,一个锁相环即可。
具体实施方式
本发明采用FPGA最小***来作为采集脉宽信号的硬件实现方案。FPGA采用XILINX公司生产的型号为SPARTAN6系列的芯片,外部晶振时钟选择50MHz即可。将该外部时钟作为***时钟,利用芯片内部锁相环倍频至4路125MHz的内部采样时钟,这4路内部采样时钟的相位分别相差90度,在此情况下,采集精度将在原有最高采集频率即125MHz的基础上提高四倍;在脉冲信号来临的时候,这四路采样时钟分别对脉冲信号做脉冲计数;将四个脉冲计数器的值结果相加,乘以脉冲周期2ns,则得出所采样脉冲的时钟宽度,误差精度可达2ns。
本发明的锁相环是一种模拟锁相环,内部包含压控振荡器和鉴相器,通过模拟的方式来实现相位偏移,并有更多相位;更加经济,不需要很多硬核资源,一个锁相环即可;本发明可以以更高的频率采集数字脉宽,外部电路搭建简单,硬件成本低。
Claims (4)
1.一种高精度数字脉宽采集的方法,其特征在于:该方法提供一个FPGA芯片和一个外部时钟,该外部时钟作为***时钟,利用芯片内部锁相环倍频至4路125MHz的内部采样时钟,这4路内部采样时钟的相位分别相差90度;在脉冲信号来临的时候,这四路采样时钟分别对脉冲信号做脉冲计数;将四个脉冲计数器的值结果相加,乘以脉冲周期2ns,则得出所采样脉冲的时钟宽度。
2.根据权利要求1所述高精度数字脉宽采集的方法,其特征在于:所述芯片内部锁相环为模拟锁相环,内部包含压控振荡器和鉴相器,通过模拟的方式来实现相位偏移。
3.根据权利要求1或2所述高精度数字脉宽采集的方法,其特征在于:所述外部时钟选择50MHz的外部晶振时钟。
4.根据权利要求3所述高精度数字脉宽采集的方法,其特征在于:所述FPGA芯片采用XILINX公司生产的型号为SPARTAN6系列的芯片。
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