CN109088618A - C2mos触发器 - Google Patents
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Abstract
本发明公开了一种C2MOS触发器,包括:五个PMOS晶体管、八个NMOS晶体管和三个反相器;当时钟信号CK为高电平时,将节点X的状态采集到节点Y,并通过第一反相器和第三反相器传输到输出端Q,此时反馈回路不工作;当时钟信号CK为低电平时,输入节点D的状态被采集到节点X,且由第一反相器、第二反相器、第七NMOS晶体管和第八NMOS晶体管组成的反馈回路保持住节点Y的状态,使输出端Q的输出状态保持不变。本发明能够使电路运行在高速数字电路中保持数据的完整性。
Description
技术领域
本发明涉及半导体集成电路领域,特别是涉及一种C2MOS(同步CMOS逻辑)触发器。
背景技术
D触发器是非常重要的电路结构,经常用于分频器、数据恢复等电路结构。
现有的传统D触发器如图1所示,其由7个反相器,4个MOS晶体管和两个与非门组成。
这种传统D触发器存在的缺点是:工作频率有限,不能实现高速运行并保持数据完整。
发明内容
本发明要解决的技术问题是提供一种C2MOS触发器,能够使电路运行在高速数字电路中保持数据的完整性。
为解决上述技术问题,本发明的C2MOS触发器,包括:五个PMOS晶体管、八个NMOS晶体管和三个反相器;
第一PMOS晶体管~第三PMOS晶体管的源极与电源电压VDD端相连接,第一PMOS晶体管的漏极与第五PMOS晶体管的源极相连接,第五PMOS晶体管的漏极、第三PMOS晶体管的漏极与第一NMOS晶体管的漏极、第二PMOS晶体管的栅极和第五NMOS晶体管的栅极相连接,其连接的节点记为X;第二NMOS晶体管与第三NMOS晶体管串联连接在第一NMOS晶体管NM1的源极与地之间;
第一PMOS晶体管的栅极和第二NMOS晶体管的栅极作为触发器的输入端D,第三PMOS晶体管的栅极和第三NMOS晶体管的栅极输入反相的复位信号RB,第五PMOS晶体管的栅极输入时钟信号CK,第一NMOS晶体管的栅极输入反相的时钟信号CKB;
第四PMOS晶体管与第四NMOS晶体管、第五NMOS晶体管依次串联连接在第二PMOS晶体管的漏极与地之间,其中,第四PMOS晶体管的漏极与第四NMOS晶体管的源极连接的节点记为Y,第四PMOS晶体管的的栅极输入反相的时钟信号CKB,第四NMOS晶体管的栅极输入时钟信号CK;
第七NMOS晶体管的漏极和第八NMOS晶体管的漏极与所述节点Y相连接,第七NMOS晶体管的源极和第八NMOS晶体管的源极与第二反相器的输出端相连接,第八NMOS晶体管的栅极输入时钟信号CK,第七NMOS晶体管的栅极输入反相的时钟信号CKB;第一反相器的输入端与所述节点Y相连接,其输出端与第二反相器的输入端、第三反相器的输入端相连接,其连接的节点记为Z,第三反相器的输出端作为触发器的输出端Q;
第六NMOS晶体管的漏极与所述节点Y相连接,其源极接地,其栅极输入复位信号R。
本发明的C2MOS触发器,是具有数据保持反馈回路的C2MOS触发器,使电路运行在高速数字电路中能够保持数据的完整性。
本发明的C2MOS触发器,采用的MOS晶体管数量少,漏电和功耗相对低;所占用的版图面积小,节约成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是现有的传统D触发器原理图;
图2是所述C2MOS触发器一实施例原理图;
图3是图1所示触发器仿真结果图;
图4是图2所示触发器仿真结果图。
具体实施方式
参见图2所示,所述C2MOS触发器在下面的实施例中,包括:五个PMOS晶体管PM1~PM5、八个NMOS晶体管NM1~NM8和三个反相器FX1~FX3。
PMOS晶体管PM1~PM3的源极与电源电压端VDD相连接,PMOS晶体管PM1的漏极与PMOS晶体管PM5的源极相连接,PMOS晶体管PM5、PM3的漏极与NMOS晶体管NM1的漏极、PMOS晶体管PM2的栅极和NMOS晶体管NM5的栅极相连接,其连接的节点记为X。
NMOS晶体管NM2与NMOS晶体管NM3串联连接在NMOS晶体管NM1的源极与地之间。
PMOS晶体管PM1的栅极和NMOS晶体管NM2的栅极作为触发器的输入端D,PMOS晶体管PM3的栅极和NMOS晶体管NM3的栅极输入反相的复位信号RB(复位信号R经过一级反相器反相后得到信号RB),PMOS晶体管PM5的栅极输入时钟信号CK,NMOS晶体管NM1的栅极输入反相的时钟信号CKB(时钟信号CK经过一级反相器反相后得到信号CKB)。
PMOS晶体管PM4与NMOS晶体管NM4、NM5串联连接在PMOS晶体管PM2的漏极与地之间,其中,PMOS晶体管PM4的漏极与NMOS晶体管NM4的源极连接的节点记为Y。PMOS晶体管PM4的的栅极输入信号CKB,NMOS晶体管NM4的栅极输入信号CK。
NMOS晶体管NM7的漏极和NM8的漏极与所述节点Y相连接,NMOS晶体管NM7的源极和NM8的源极与反相器FX2的输出端相连接。NMOS晶体管NM8的栅极输入时钟信号CK,NMOS晶体管NM7的栅极输入时钟信号CKB。
反相器FX1的输入端与所述节点Y相连接,其输出端与反相器FX2的输入端、FX3的输入端相连接,其连接的节点记为Z。
NMOS晶体管NM6的漏极与所述节点Y相连接,其源极接地,其栅极输入复位信号R(高电平有效)。
反相器FX3的输出端作为触发器的输出端Q。
当时钟信号CK为高电平时,电路将节点X的状态采集到节点Y,并通过反相器FX1和反相器FX3传输到输出节点Q,此时反馈回路不工作,当时钟信号CK为低电平时,输入节点D的状态被采集到节点X,且由反相器FX1、反相器FX2、NMOS晶体管NM8和NMOS晶体管NM7组成的反馈回路保持住节点Y的状态,使Q的输出状态保持不变。因此,本发明使电路运行在高速数字电路中能够保持数据的完整性。
所述反馈回路,当存储单元不进行新的数据采样时,即时钟信号CK不进行翻转(为低电平时),反馈回路能保持住存储单元上次采样的结果,并输出。
当需要复位时,输入复位信号R为高电平,反相的复位信号RB低电平。则节点X被PMOS晶体管PM3置为高电平,节点Y被NMOS晶体管NM6置为低电平,则输出Q成功被复位为低电平。
仿真结果
参见图3,经过仿真,传统的触发器电路,工作频率有限,不能实现高速运行并保持数据完整。
参见图4,本发明的C2MOS触发器电路,能够使得电路运行在高速数字电路中保持数据的完整性。其中,标号A表示保持“0”,标号B表示保持“1”。
以上通过具体实施方式对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (4)
1.一种C2MOS触发器,其特征在于,包括:五个PMOS晶体管、八个NMOS晶体管和三个反相器;
第一PMOS晶体管~第三PMOS晶体管的源极与电源电压VDD端相连接,第一PMOS晶体管的漏极与第五PMOS晶体管的源极相连接,第五PMOS晶体管的漏极、第三PMOS晶体管的漏极与第一NMOS晶体管的漏极、第二PMOS晶体管的栅极和第五NMOS晶体管的栅极相连接,其连接的节点记为X;第二NMOS晶体管与第三NMOS晶体管串联连接在第一NMOS晶体管NM1的源极与地之间;
第一PMOS晶体管的栅极和第二NMOS晶体管的栅极作为触发器的输入端D,第三PMOS晶体管的栅极和第三NMOS晶体管的栅极输入反相的复位信号RB,第五PMOS晶体管的栅极输入时钟信号CK,第一NMOS晶体管的栅极输入反相的时钟信号CKB;
第四PMOS晶体管与第四NMOS晶体管、第五NMOS晶体管依次串联连接在第二PMOS晶体管的漏极与地之间,其中,第四PMOS晶体管的漏极与第四NMOS晶体管的源极连接的节点记为Y,第四PMOS晶体管的的栅极输入反相的时钟信号CKB,第四NMOS晶体管的栅极输入时钟信号CK;
第七NMOS晶体管的漏极和第八NMOS晶体管的漏极与所述节点Y相连接,第七NMOS晶体管的源极和第八NMOS晶体管的源极与第二反相器的输出端相连接,第八NMOS晶体管的栅极输入时钟信号CK,第七NMOS晶体管的栅极输入反相的时钟信号CKB;第一反相器的输入端与所述节点Y相连接,其输出端与第二反相器的输入端、第三反相器的输入端相连接,其连接的节点记为Z,第三反相器的输出端作为触发器的输出端Q;
第六NMOS晶体管的漏极与所述节点Y相连接,其源极接地,其栅极输入复位信号R。
2.如权利要求1所述的触发器,其特征在于:当时钟信号CK为高电平时,将节点X的状态采集到节点Y,并通过第一反相器和第三反相器传输到输出端Q,此时反馈回路不工作;当时钟信号CK为低电平时,输入节点D的状态被采集到节点X,且由第一反相器、第二反相器、第七NMOS晶体管和第八NMOS晶体管组成的反馈回路保持住节点Y的状态,使输出端Q的输出状态保持不变。
3.如权利要求2所述的触发器,其特征在于:当存储单元不进行新的数据采样时,即时钟信号CK不进行翻转,反馈回路能保持住存储单元上次采样的结果,并输出。
4.如权利要求1所述的触发器,其特征在于:当需要复位时,输入复位信号R为高电平,反相的复位信号RB低电平;则节点X被第三PMOS晶体管置为高电平,节点Y被第六NMOS晶体管置为低电平,则输出端Q成功被复位为低电平。
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