CN104052434B - 一种时钟变换电路 - Google Patents
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Abstract
本发明创造了一种把TC变换为BC的电路,该电路主要由一个阈0.5反相器、一个阈1.5反相器、一个NMOS管、第一PMOS管、第二PMOS管和第三PMOS管组成;本发明的价值在于:该时钟变换电路在把TC变换为BC的过程中,有用的信息得以保留,没有丢失应有的信息量;这样,本发明将TC变换为传统的BC后,就可以使用具有低功耗优势的TC来驱动基于BC的电路与***,从而降低功耗;另一方面,该时钟变换电路把识别难度大的TC变换为易识别的BC,这样就可以降低应用TC电路的复杂度,进而有利于具有低功耗优势的TC的推广应用。
Description
技术领域 本发明涉及一种基于CMOS工艺的将三值时钟信号TC(Ternary Clock)变换为二值时钟信号BC(Binary Clock)的电路。
背景技术 数字电路***包含时钟子***,该子***又分为时钟分布网络和触发器两部分[1]。现有技术的时钟分布网络为二值时钟分布网络。而三值信号具有信息量大的特点[2,3]。如,三值时钟TC在一个周期内有四次跳变(边沿),而传统的二值时钟BC一个周期内只有两次跳变。因为前者在一个周期内的边沿数比后者的多一倍,所以使用三值时钟的电路有着低功耗的特点[4,5]。目前现有的数字电路***中的锁存器、触发器等时序部件都是基于二值时钟而设计的,而非三值时钟。如何将低功耗的三值时钟分布网络与基于二值时钟的数字逻辑单元结合使用,使三值时钟得以广泛应用,从而降低数字***的功耗。这是目前出现在电路研究和设计者面前的一个新课题。而这种结合使用的难点在于:三值时钟的四次边沿都要得到有效的利用,而又能驱动基于二值时钟的锁存器和触发器等时序逻辑单元的正常工作。用三值时钟驱动基于二值时钟的数字电路***进行工作又能充分利用三值时钟的四次跳变的技术问题得不到解决,三值时钟就难以得到广泛的应用,其低功耗优势的实际意义也就难以显示出来。
参考文献:
[1]Kim C,Kang S M.A low-swing clock double-edge triggered flip-flop[J].IEEEJournal of Solid-State Circuits,2002,37(5):648-652.
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发明内容 针对上述三值时钟TC变换为二值时钟BC的技术问题,本发明的任务就是在充分利用三值时钟四次跳变的前提下,把三值时钟变换为二值时钟,以解决三值时钟TC与基于二值时钟BC的数字逻辑单元不能结合使用的问题。
本发明利用发明者的研究成果,创造了一种把三值时钟信号TC变换为二值时钟信号BC的电路,该时钟变换电路将三值时钟的四种边沿变换为二值时钟的两种边沿,而在相同的时间段内两种时钟的边沿数是保持不变的。
本发明采取的技术方案是:先对三值时钟TC的电平切换进行研究;然后用研究成果在保持时钟的边沿数不变的前提下,把三值时钟TC的三种电平值变换为两种电平值;最后用MOS管来实现将三值时钟变换为二值时钟的电路,该时钟变换电路的输出信号就是二值时钟信号BC。
所述的时钟变换电路包含如下技术特征:
A、输入信号为一个三值时钟信号TC,其电平值为0、1和2,电平的切换次序为0→1→2→1→0;
B、输出信号为一个二值时钟信号BC,其电平值为1和2,电平的切换次序为1→2→1;
C、当输入的三值时钟信号TC为电平0时,变换输出二值时钟信号BC电平2;
D、当输入的三值时钟信号TC为电平1时,整形输出二值时钟信号BC电平1;
E、当输入的三值时钟信号TC为电平2时,整形输出二值时钟信号BC电平2。
具有上述特征的时钟变换电路将把电平切换次序为0→1→2→1→0的三值时钟信号TC变换为电平切换次序为2→1→2→1→2(即1→2→1)的二值时钟信号BC。从上述变换过程中可以看出,输入的三值时钟被发明的时钟变换电路变换为二值时钟,而时钟的边沿数保持不变。因此,本发明采用的技术方案实现了发明的任务。
根据上述的技术特征和传输电压开关理论[2,3],可以获得输出的二值时钟BC与输入的三值时钟TC的开关级函数表达式(1)。
BC=1*(0.5TC·TC1.5)#2*(TC0.5+1.5TC) (1)
对式(1)进行开关级的表达式变换,使之易于用MOS管实现。变换后的开关级表达式如式(2)所示。
根据式(2),可以得到由一个阈0.5反相器、一个阈1.5反相器和4个MOS管组成的时钟变换电路,其有一个接三值时钟的输入端TC和一个输出二值时钟的输出端BC。因为该电路只使用8个MOS管,所以设计的电路极为简单。
该时钟变换电路能将三值时钟的四种边沿变换为二值时钟的两种边沿,而在相同的时间段内两种时钟的边沿数是保持不变的。这样就充分利用了三值时钟的四次边沿从而保持了三值时钟的优势,又为基于二值时钟的时序逻辑单元的正常工作提供了所需的二值时钟。使三值时钟与基于二值时钟的数字逻辑单元不能结合使用的问题得以完美解决。
使用该时钟变换电路也可以使基于二值时钟的数字***用三值时钟作为其时钟信号。因此,该时钟变换电路还可以解决基于三值时钟的数字***与基于二值时钟的数字***间的时钟同步性问题。
本发明的价值在于:该时钟变换电路在把三值时钟变换为二值时钟的过程中,有用的信息得以保留,没有丢失应有的信息量;这样,本发明将三值时钟变换为传统的二值时钟后,就可以使用具有低功耗优势的三值时钟来驱动基于二值时钟的电路与***,从而降低功耗;另一方面,该时钟变换电路把识别难度大的三值时钟变换为易识别的二值时钟,这样就可以降低应用三值时钟的电路复杂度,进而有利于具有低功耗优势的三值时钟的推广应用。
附图说明 下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是输入、输出信号分别为三值时钟TC和二值时钟BC的时钟变换电路的线路图。
图2是阈1.5反相器的线路图。
图3是图1所示电路中三值时钟信号TC和两种二值时钟信号BC及BC1的电压瞬态波形图。
具体实施方式 根据式(2),可以得到时钟变换电路的开关级设计,其线路图如图1所示,该电路使用了一个阈0.5反相器、一个阈1.5反相器和4个MOS管。该电路的工作原理为:在输入端(TC)接入电平值为0、1和2的三值时钟信号TC,在输出端(BC)就输出电平值为1和2的二值时钟信号BC。如果需要的二值时钟为电平值为0和2的二值时钟,那么可以将这个电平值为1和2的二值时钟BC作为图2所描述的阈1.5反相器的输入信号,其输出信号就是电平值为0和2的二值时钟BC1。由此可见,利用本发明和相应的反相器就可以轻易获得两种不同电平值的二值时钟信号BC和BC1。因此,本发明的时钟变换电路,结构简单,使用方便,接口信号丰富。
为验证发明的时钟变换电路,下面用HSPICE软件对其进行模拟,模拟时采用TSMC180nm的CMOS工艺参数,输出负载为30fF。本发明的时钟变换电路模拟所得的电压瞬态波形如图3所示,其中TC和BC分别为时钟变换电路的输入三值时钟信号和输出二值时钟信号;BC1是图2描述的阈1.5反相器输出的二值时钟信号。图3所示的模拟结果表明,本发明创造的时钟变换电路具有正确的逻辑功能,解决了把三值时钟变换为二值时钟的问题,完成了发明的任务。
总结:本发明的时钟变换电路具有正确的逻辑功能,能将三值时钟的跳变变换为二值时钟的跳变,使得时钟的跳变数保持不变。此外,本发明电路简单,只使用8个MOS管,因此电路工作稳定可靠高效。
Claims (1)
1.一种将三值时钟TC变换为二值时钟BC的时钟变换电路,把三值时钟TC的电平0变换为二值时钟BC的电平2,把三值时钟TC的电平1进行整形输出以作为二值时钟BC的电平1,把三值时钟TC的电平2进行整形输出以作为二值时钟BC的电平2,即把电平切换次序为0→1→2→1→0的三值时钟TC变换为电平切换次序为1→2→1的二值时钟BC;
所述时钟变换电路首先利用阈0.5反相器将三值时钟TC取反得到控制信号a和利用阈1.5反相器将三值时钟TC取反得到控制信号b;
所述时钟变换电路的特征在于由三值时钟TC、控制信号a和b产生所述二值时钟BC的CMOS电路部分,其为一个单一的整体,其CMOS电路连接为:源极接电平1的阈0.5的NMOS管记为N1,漏极接二值时钟BC而栅极接控制信号a的阈-0.5的PMOS管记为P1,漏极接二值时钟BC而栅极接控制信号b的阈-0.5的PMOS管记为P2,漏极接二值时钟BC而栅极接三值时钟TC的阈-1.5的PMOS管记为P3,所述N1的栅极接控制信号b,所述N1的漏极和所述P1的源极连接在一起,所述P2和P3的源极都接电平2,所述电平0、1和2分别代表地、电压值2.5V和电压值5.0V。
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