CN108281124A - 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置 - Google Patents

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Abstract

一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括输入电路、第一上拉节点复位电路和输出电路。所述输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于所述输入端的输入信号对所述上拉节点充电，以及之后在下拉节点的电平的控制下可对所述第一节点进行放电。所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位。所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端。该移位寄存器单元可以避免GOA电路因为输入端的晶体管阈值电压负偏导致的切换扫描方向后无输出的现象，增强了电路的信赖性，并且具有较大的阈值电压偏移余量。

Description

移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
技术领域
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
背景技术
在显示技术领域，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅线驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现窄边框，并且可以降低生产成本。
发明内容
本公开至少一个实施例提供一种移位寄存器单元，包括输入电路、第一上拉节点复位电路和输出电路；其中，所述输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于所述输入端的输入信号对所述上拉节点充电，以及之后在下拉节点的电平的控制下可对所述第一节点进行放电；所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端。
例如，在本公开一实施例提供的移位寄存器单元中，所述输入电路包括第一输入子电路、第二输入子电路和第一节点放电子电路；所述第一输入子电路配置为响应于所述输入信号将所述第一节点充电至第一电平；所述第二输入子电路配置为响应于所述输入信号将所述上拉节点充电至所述第一电平；所述第一节点放电子电路配置为在所述下拉节点的电平的控制下可对所述第一节点进行放电。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入子电路包括：第一晶体管，其中，所述第一晶体管的栅极配置为和所述输入端连接以接收所述输入信号，所述第一晶体管的第一极配置为和第一电压端连接以接收第一电压，所述第一晶体管的第二极配置为和所述第一节点连接；所述第二输入子电路包括：第二晶体管，其中，所述第二晶体管的栅极配置为和所述输入端连接以接收所述输入信号，所述第二晶体管的第一极配置为和所述第一节点连接，所述第二晶体管的第二极配置为和所述上拉节点连接；所述第一节点放电子电路包括：第三晶体管，其中，所述第三晶体管的栅极配置为和所述下拉节点连接，所述第三晶体管的第一极配置为和所述第一节点连接，所述第三晶体管的第二极配置为和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元包括下拉电路、下拉控制电路、上拉节点降噪电路和输出降噪电路；其中，所述下拉电路配置为在所述上拉节点和下拉控制节点的电平的控制下，对所述下拉节点的电平进行控制；所述下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉控制节点的电平进行控制；所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路包括位于对所述上拉节点复位的复位路径中的第二节点，所述第一上拉节点复位电路还配置为在所述下拉节点的电平的控制下可对所述第二节点进行放电。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一上拉节点复位电路包括第一复位子电路、第二复位子电路和第二节点放电子电路；所述第一复位子电路配置为响应于所述第一复位信号对所述第二节点进行复位；所述第二复位子电路配置为响应于所述第一复位信号对所述上拉节点进行复位；所述第二节点放电子电路配置为在所述下拉节点的电平的控制下可对所述第二节点进行放电。
例如，在本公开一实施例提供的移位寄存器单元中，所述第一复位子电路包括：第四晶体管，其中，所述第四晶体管的栅极配置为和第一复位端连接以接收所述第一复位信号，所述第四晶体管的第一极配置为和第三电压端连接以接收第三电压，所述第四晶体管的第二极配置为和所述第二节点连接；所述第二复位子电路包括：第五晶体管，其中，所述第五晶体管的栅极配置为和所述第一复位端连接以接收所述第一复位信号，所述第五晶体管的第一极配置为和所述第二节点连接，所述第五晶体管的第二极配置为和所述上拉节点连接；所述第二节点放电子电路包括：第六晶体管，其中，所述第六晶体管的栅极配置为和所述下拉节点连接，所述第六晶体管的第一极配置为和所述第二节点连接，所述第六晶体管的第二极配置为和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第七晶体管和第一电容；所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极配置为和所述输出端连接；所述第一电容的第一极配置为和所述第七晶体管的栅极连接，所述第一电容的第二极配置为和所述第七晶体管的第二极连接。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉电路包括第八晶体管和第九晶体管；所述第八晶体管的栅极配置为和所述下拉控制节点连接，所述第八晶体管的第一极配置为和时钟信号端连接以接收所述时钟信号，所述第八晶体管的第二极配置为和所述下拉节点连接；所述第九晶体管的栅极配置为和所述上拉节点连接，所述第九晶体管的第一极配置为和所述下拉节点连接，所述第九晶体管的第二极配置为和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述下拉控制电路包括第十晶体管和第十一晶体管；所述第十晶体管的栅极和第一极连接且配置为和时钟信号端连接以接收所述时钟信号，所述第十晶体管的第二极配置为和所述下拉控制节点连接；所述第十一晶体管的栅极配置为和所述上拉节点连接，所述第十一晶体管的第一极配置为和所述下拉控制节点连接，所述第十一晶体管的第二极配置为和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述上拉节点降噪电路包括第十二晶体管；所述第十二晶体管的栅极配置为和所述下拉节点连接，所述第十二晶体管的第一极配置为和所述上拉节点连接，所述第十二晶体管的第二极配置为和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出降噪电路包括第十三晶体管；所述第十三晶体管的栅极配置为和所述下拉节点连接，所述第十三晶体管的第一极配置为和所述输出端连接，所述第十三晶体管的第二极配置为和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元包括第二上拉节点复位电路；其中，所述第二上拉节点复位电路配置为响应于第二复位信号对所述上拉节点进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述第二上拉节点复位电路包括第十四晶体管；所述第十四晶体管的栅极配置为和第二复位端连接以接收所述第二复位信号，所述第十四晶体管的第一极配置为和所述上拉节点连接，所述第十四晶体管的第二极配置为和第二电压端连接以接收第二电压。
例如，在本公开一实施例提供的移位寄存器单元包括输出复位电路；其中，所述输出复位电路配置为响应于第二复位信号对所述输出端进行复位。
例如，在本公开一实施例提供的移位寄存器单元中，所述输出复位电路包括第十五晶体管；所述第十五晶体管的栅极配置为和第二复位端连接以接收所述第二复位信号，所述第十五晶体管的第一极配置为和所述输出端连接，所述第十五晶体管的第二极配置为和第二电压端连接以接收第二电压。
本公开至少一个实施例还提供一种栅极驱动电路，包括本公开任一实施例所述的移位寄存器单元。
本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的栅极驱动电路。
本公开至少一个实施例还提供一种移位寄存器单元的驱动方法，包括：第一阶段，所述输入电路响应于所述输入信号对所述上拉节点充电至第一电平，所述输出电路输出所述时钟信号的低电平至所述输出端；第二阶段，所述输出电路输出所述时钟信号的高电平至所述输出端；第三阶段，所述第一上拉节点复位电路在所述第一复位信号的控制下对所述上拉节点进行复位；第四阶段，所述输入电路在所述下拉节点的电平的控制下对所述第一节点进行放电。
本公开至少一个实施例还提供一种移位寄存器单元的驱动方法，其中，将所述输入信号和所述第一复位信号彼此交换，所述驱动方法包括：第一阶段，所述第一上拉节点复位电路响应于所述输入信号对所述上拉节点充电至第一电平，所述输出电路输出所述时钟信号的低电平至所述输出端；第二阶段，所述输出电路输出所述时钟信号的高电平至所述输出端；第三阶段，所述输入电路在所述第一复位信号的控制下对所述上拉节点进行复位；第四阶段，所述第一上拉节点复位电路在所述下拉节点的电平的控制下对所述第二节点进行放电。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种移位寄存器单元的示意框图；
图2为本公开一实施例提供的一种移位寄存器单元的输入电路的示意框图；
图3为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图4为本公开一实施例提供的一种移位寄存器单元的第一上拉节点复位电路的示意框图；
图5为本公开一实施例提供的另一种移位寄存器单元的示意框图；
图6为图3中所示的移位寄存器单元的一种具体实现示例的电路图；
图7为图5中所示的移位寄存器单元的一种具体实现示例的电路图；
图8为本公开一实施例提供的一种移位寄存器单元的信号时序图；
图9为本公开一实施例提供的一种栅极驱动电路的示意框图；
图10为本公开一实施例提供的一种显示装置的示意框图；以及
图11为本公开一实施例提供的另一种显示装置的示意框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
随着显示面板相关产品的客户越来越多，对显示面板的需求也日益多样化。不同的客户对显示面板的扫描方式需求不同。例如，一部分客户希望把面板正放，从第一行开始扫描；而另一部分客户希望把面板倒放，从倒数第一行开始扫描。为了满足客户的需求，GOA电路也渐渐引入了双向扫描的概念。所谓双向扫描，即显示面板可以从第一行开始扫描(正向扫描)，也可以从倒数第一行开始扫描(反向扫描)。在这种方式下，不论将显示面板正放还是倒放以匹配整机，显示面板最终都能显示正立的图像。
然而，在具有双向扫描功能的GOA电路中，正向扫描时的输入晶体管与反向扫描时的输入晶体管所受的应力不同。与高电压端连接的输入晶体管由于长时间受负偏压热应力(Negative Bias Thermal Stress,NBTS)，容易发生阈值电压负向偏移。若发生阈值电压负向偏移，当切换扫描方向后，上拉节点充电后会因为漏电而难以保持，从而造成GOA无输出。若GOA电路采用氧化物晶体管(例如采用氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为有源层)，由于氧化物晶体管本身的不稳定性，则更容易发生GOA无输出的现象。
本公开至少一实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。该移位寄存器单元可以避免GOA电路因为输入端的晶体管阈值电压负偏导致的切换扫描方向后无输出的现象，增强了电路的信赖性，并且具有较大的阈值电压偏移余量。
下面，将参考附图详细地说明本公开的实施例。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。
本公开至少一实施例提供一种移位寄存器单元，包括输入电路、第一上拉节点复位电路和输出电路。所述输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于所述输入端的输入信号对所述上拉节点充电，以及之后在下拉节点的电平的控制下可对所述第一节点进行放电。所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位。所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端。
图1为本公开一实施例提供的一种移位寄存器单元的示意框图。参考图1，该移位寄存器单元10包括输入电路100、第一上拉节点复位电路200和输出电路300。
输入电路100包括输入端Input和位于对上拉节点PU充电的充电路径中的第一节点NET1，配置为响应于输入端Input的输入信号对上拉节点PU充电，以及之后在下拉节点PD的电平的控制下可对第一节点NET1进行放电。例如，输入电路100与输入端Input和下拉节点PD连接，配置为在输入端Input提供的输入信号的控制下使上拉节点PU和另外提供的高电压端电连接，从而可以使高电压端输出的高电平信号对上拉节点PU进行充电，以使得上拉节点PU的电压增加以控制输出电路300导通。
例如，输入电路100可以在下拉节点PD的电平的控制下使第一节点NET1和另外提供的低电压端电连接，从而可以使第一节点NET1放电。这种方式使得输入电路100中与第一节点NET1和上拉节点PU电连接的晶体管维持零偏压状态，从而消除阈值电压偏移风险，防止上拉节点PU形成漏电通路，以避免GOA电路切换扫描方向后无输出的现象，增强了电路的信赖性。
第一上拉节点复位电路200配置为响应于第一复位信号对上拉节点PU进行复位。例如，第一上拉节点复位电路200配置为和第一复位端RST连接，从而可以在第一复位端RST输入的第一复位信号的控制下，使上拉节点PU和低电平信号或低电压端电连接，从而可以对上拉节点PU进行下拉复位。
输出电路300配置为在上拉节点PU的电平的控制下，将时钟信号输出至输出端Output，作为该移位寄存器单元10的输出信号，以驱动例如与该输出端Output连接的栅线。例如，输出电路300与时钟信号端CLK和输出端Output连接，配置为在上拉节点PU的电平的控制下导通，使时钟信号端CLK和输出端Output电连接，从而可以将时钟信号端CLK输入的时钟信号输出至输出端Output。
图2为本公开一实施例提供的一种移位寄存器单元的输入电路的示意框图。参考图2，输入电路100包括第一输入子电路110、第二输入子电路120和第一节点放电子电路130。
第一输入子电路110配置为响应于输入信号将第一节点NET1充电至第一电平。例如，第一输入子电路110和输入端Input连接，配置为在输入端Input提供的输入信号的控制下使第一节点NET1和另外提供的高电压端电连接，从而可以使高电压端输出的高电平信号对第一节点NET1充电至第一电平。该高电压端例如为第一电压端VFD，第一电压端VFD例如可以配置为保持输入直流高电平信号，从而可以对第一节点NET1进行充电。该直流高电平例如为第一电平。
第二输入子电路120配置为响应于输入信号将上拉节点PU充电至第一电平。例如，第二输入子电路120和输入端Input连接，配置为在输入端Input提供的输入信号的控制下使第一节点NET1和上拉节点PU电连接，从而可以使第一节点NET1的高电平信号对上拉节点PU充电至第一电平。
第一节点放电子电路130配置为在下拉节点PD的电平的控制下可对第一节点NET1进行放电。例如，第一节点放电子电路130和下拉节点PD连接，配置为在下拉节点PD的电平的控制下使第一节点NET1和另外提供的低电压端电连接，从而可以使第一节点NET1放电。该低电压端例如为第二电压端VGL，第二电压端VGL例如可以配置为保持输入直流低电平信号，将该直流低电平称为第二电压，以下各实施例与此相同，不再赘述。这种方式可以使第二输入子电路120中的晶体管维持零偏压状态，从而消除阈值电压偏移风险，防止上拉节点PU形成漏电通路，以避免GOA电路切换扫描方向后无输出的现象。
图3为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图3，移位寄存器单元10还可以包括下拉电路400、下拉控制电路500、上拉节点降噪电路600和输出降噪电路700，其他结构与图1中所示的移位寄存器单元10基本上相同。
下拉电路400配置为在上拉节点PU和下拉控制节点PD_CN的电平的控制下，对下拉节点PD的电平进行控制。例如，下拉电路400连接第二电压端VGL、时钟信号端CLK、上拉节点PU、下拉节点PD和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉节点PD和第二电压端VGL电连接，从而对下拉节点PD的电平进行下拉控制，使其处于低电平。同时，下拉电路400可以在下拉控制节点PD_CN的电平的控制下，使下拉节点PD和时钟信号端CLK电连接，从而在时钟信号为高电平时对下拉节点PD进行充电以使其处于高电平，在时钟信号为低电平时使下拉节点PD放电。
下拉控制电路500配置为在上拉节点PU的电平的控制下，对下拉控制节点PD_CN的电平进行控制。例如，下拉控制电路500连接第二电压端VGL、时钟信号端CLK、上拉节点PU和下拉控制节点PD_CN，以在上拉节点PU的电平的控制下，使下拉控制节点PD_CN和第二电压端VGL电连接，从而对下拉控制节点PD_CN的电平进行下拉控制，使其处于低电平。同时，下拉控制电路500可以在时钟信号为高电平时使下拉控制节点PD_CN处于高电平。
上拉节点降噪电路600配置为在下拉节点PD的电平的控制下，对上拉节点PU进行降噪。例如，上拉节点降噪电路600配置为和第二电压端VGL、上拉节点PU和下拉节点PD连接，以在下拉节点PD的电平的控制下，使上拉节点PU和第二电压端VGL电连接，从而对上拉节点PU进行下拉降噪。
输出降噪电路700配置为在下拉节点PD的电平的控制下，对输出端Output进行降噪。例如，输出降噪电路700配置为和第二电压端VGL、输出端Output和下拉节点PD连接，以在下拉节点PD的电平的控制下，使输出端Output和第二电压端VGL电连接，从而对输出端Output进行下拉降噪。
需要说明的是，在该实施例中，输入电路100与第一电压端VFD连接，第一上拉节点复位电路200与第三电压端VBD连接。例如，第一电压端VFD和第三电压端VBD的输出信号可以根据需求在高电平和低电平之间切换。例如，第一电压端VFD可以配置为保持输入直流高电平信号(VDD)，而第三电压端VBD可以配置为保持输入直流低电平信号(VSS)。并且，第一电压端VFD可以切换为保持输入直流低电平信号(VSS)，而第三电压端VBD可以切换为保持输入直流高电平信号(VDD)。第一电压端VFD输出信号的电平称为第一电压，第三电压端VBD输出信号的电平称为第三电压。以下各实施例与此相同，不再赘述。
图4为本公开一实施例提供的一种移位寄存器单元的第一上拉节点复位电路的示意框图。例如，第一上拉节点复位电路200还可以包括位于对上拉节点PU复位的复位路径中的第二节点NET2，第一上拉节点复位电路200还配置为在下拉节点PD的电平的控制下可对第二节点NET2进行放电。更具体地，如图4所示，第一上拉节点复位电路200包括第一复位子电路210、第二复位子电路220和第二节点放电子电路230。
第一复位子电路210配置为响应于第一复位信号对第二节点NET2进行复位。例如，第一复位子电路210和第一复位端RST连接，配置为在第一复位端RST提供的第一复位信号的控制下使第二节点NET2和另外提供的低电压端电连接，从而可以对第二节点NET2进行复位。该低电压端例如为第三电压端VBD，第三电压端VBD例如可以配置为保持输入直流低电平信号，从而可以对第二节点NET2进行复位。
第二复位子电路220配置为响应于第一复位信号对上拉节点PU进行复位。例如，第二复位子电路220和第一复位端RST连接，配置为在第一复位端RST提供的第一复位信号的控制下使第二节点NET2和上拉节点PU电连接，从而可以使第二节点NET2的低电平信号对上拉节点PU进行复位。
第二节点放电子电路230配置为在下拉节点PD的电平的控制下可对第二节点NET2进行放电。例如，第二节点放电子电路230和下拉节点PD连接，配置为在下拉节点PD的电平的控制下使第二节点NET2和另外提供的低电压端电连接，从而可以使第二节点NET2放电。该低电压端例如为第二电压端VGL。
在该实施例中，可以认为第一上拉节点复位电路200与输入电路100是对称设置的，所以该移位寄存器单元10可以用于双向扫描。当采用该移位寄存器单元10的显示面板进行正向扫描时(即对输入端Input提供输入信号，对第一复位端RST提供第一复位信号)，其操作如上所述。而当采用该移位寄存器单元10的显示面板进行反向扫描时(即对第一复位端RST提供输入信号，对输入端Input提供第一复位信号)，第二节点放电子电路230可以对第二节点NET2放电，以使第二复位子电路220中的晶体管维持零偏压状态，从而消除阈值电压偏移风险，防止上拉节点PU形成漏电通路，以避免GOA电路切换扫描方向后无输出的现象。
图5为本公开一实施例提供的另一种移位寄存器单元的示意框图。参考图5，移位寄存器单元10还可以包括第二上拉节点复位电路800和输出复位电路900，其他结构与图3中所示的移位寄存器单元10基本上相同。
第二上拉节点复位电路800配置为响应于第二复位信号对上拉节点PU进行复位。例如，第二上拉节点复位电路800和第二复位端TGOA_RST、上拉节点PU和第二电压端VGL连接，以在第二复位端TGOA_RST提供的第二复位信号的控制下使上拉节点PU和第二电压端VGL电连接，从而可以对上拉节点PU进行复位。例如，第二上拉节点复位电路800可以在一帧图像扫描结束后对上拉节点PU进行复位。
输出复位电路900配置为响应于第二复位信号对输出端Output进行复位。例如，输出复位电路900和第二复位端TGOA_RST、输出端Output和第二电压端VGL连接，以在第二复位端TGOA_RST提供的第二复位信号的控制下使输出端Output和第二电压端VGL电连接，从而可以对输出端Output进行复位。例如，输出复位电路900可以在一帧图像扫描结束后对输出端Output进行复位。
图6为图3中所示的移位寄存器单元的一种具体实现示例的电路图。在下面的说明中以各晶体管为N型晶体管为例进行说明，但这并不构成对本公开实施例的限制。参考图6，该移位寄存器单元10包括第一至第十三晶体管T1-T13，以及还包括第一电容C1。
例如，输入电路100包括第一输入子电路110、第二输入子电路120和第一节点放电子电路130。如图6所示，第一输入子电路110可以实现为第一晶体管T1。第一晶体管T1的栅极配置为和输入端Input连接以接收输入信号，第一晶体管T1的第一极配置为和第一电压端VFD连接以接收第一电压，第一晶体管T1的第二极配置为和第一节点NET1连接。第二输入子电路120可以实现为第二晶体管T2。第二晶体管T2的栅极配置为和输入端Input连接以接收输入信号，第二晶体管T2的第一极配置为和第一节点NET1连接，第二晶体管T2的第二极配置为和上拉节点PU连接。第一节点放电子电路130可以实现为第三晶体管T3。第三晶体管T3的栅极配置为和下拉节点PD连接，第三晶体管T3的第一极配置为和第一节点NET1连接，第三晶体管T3的第二极配置为和第二电压端VGL连接以接收第二电压。
当输入端Input提供的输入信号为有效电平(例如，高电平)时，第一晶体管T1和第二晶体管T2均导通，以使第一电压端VFD的第一电压对上拉节点PU进行充电，使其处于高电平。例如，第一电压端VFD此时配置为保持输入直流高电平信号(VDD)。当下拉节点PD为有效电平时，第三晶体管T3导通，从而将第一节点NET1和第二电压端VGL电连接，以对第一节点NET1进行放电。这样可以使第二晶体管T2维持零偏压状态，从而消除阈值电压偏移风险，防止上拉节点PU形成漏电通路，以避免GOA电路切换扫描方向后无输出的现象。
例如，第一上拉节点复位电路200包括第一复位子电路210、第二复位子电路220和第二节点放电子电路230。如图6所示，第一复位子电路210可以实现为第四晶体管T4。第四晶体管T4的栅极配置为和第一复位端RST连接以接收第一复位信号，第四晶体管T4的第一极配置为和第三电压端VBD连接以接收第三电压，第四晶体管T4的第二极配置为和第二节点NET2连接。第二复位子电路220可以实现为第五晶体管T5。第五晶体管T5的栅极配置为和第一复位端RST连接以接收第一复位信号，第五晶体管T5的第一极配置为和第二节点NET2连接，第五晶体管T5的第二极配置为和上拉节点PU连接。第二节点放电子电路230可以实现为第六晶体管T6。第六晶体管T6的栅极配置为和下拉节点PD连接，第六晶体管T6的第一极配置为和第二节点NET2连接，第六晶体管T6的第二极配置为和第二电压端VGL连接以接收第二电压。
当第一复位端RST提供的第一复位信号为有效电平时，第四晶体管T4和第五晶体管T5均导通，以使上拉节点PU和第三电压端VBD电连接，从而可以对上拉节点PU进行复位，使其从高电平下降至低电平。例如，第三电压端VBD此时配置为保持输入直流低电平信号(VSS)。当下拉节点PD为有效电平时，第六晶体管T6导通，从而将第二节点NET2和第二电压端VGL电连接，以对第二节点NET2进行放电。当进行反向扫描时，第一复位端RST提供输入信号，第三电压端VBD切换为提供直流高电平信号(VDD)，以对上拉节点PU进行充电。充电结束后，第六晶体管T6在下拉节点PD的电平的控制下导通时，可对第二节点NET2进行放电。这样可以使第五晶体管T5维持零偏压状态，从而消除阈值电压偏移风险，防止上拉节点PU形成漏电通路，以避免GOA电路切换扫描方向后无输出的现象。
输出电路300可以实现为第七晶体管T7和第一电容C1。第七晶体管T7的栅极配置为和上拉节点PU连接，第七晶体管T7的第一极配置为和时钟信号端CLK连接以接收时钟信号，第七晶体管T7的第二极配置为和输出端Output连接。第一电容C1的第一极配置为和第七晶体管T7的栅极连接，第一电容C1的第二极配置为和第七晶体管T7的第二极连接。当上拉节点PU的电平为有效电平时，第七晶体管T7导通，从而将时钟信号输出至输出端Output。
下拉电路400可以实现为第八晶体管T8和第九晶体管T9。第八晶体管T8的栅极配置为和下拉控制节点PD_CN连接，第八晶体管T8的第一极配置为和时钟信号端CLK连接以接收时钟信号，第八晶体管T8的第二极配置为和下拉节点PD连接。第九晶体管T9的栅极配置为和上拉节点PU连接，第九晶体管T9的第一极配置为和下拉节点PD连接，第九晶体管T9的第二极配置为和第二电压端VGL连接以接收第二电压。
下拉控制电路500可以实现为第十晶体管T10和第十一晶体管T11。第十晶体管T10的栅极和第一极连接且配置为和时钟信号端CLK连接以接收时钟信号，第十晶体管T10的第二极配置为和下拉控制节点PD_CN连接。第十一晶体管T11的栅极配置为和上拉节点PU连接，第十一晶体管T11的第一极配置为和下拉控制节点PD_CN连接，第十一晶体管T11的第二极配置为和第二电压端VGL连接以接收第二电压。
上拉节点降噪电路600可以实现为第十二晶体管T12。第十二晶体管T12的栅极配置为和下拉节点PD连接，第十二晶体管T12的第一极配置为和上拉节点PU连接，第十二晶体管T12的第二极配置为和第二电压端VGL连接以接收第二电压。第十二晶体管T12在下拉节点PD处于有效电平时导通，将上拉节点PU和第二电压端VGL电连接，从而可以对上拉节点PU下拉以实现降噪。
输出降噪电路700可以实现为第十三晶体管T13。第十三晶体管T13的栅极配置为和下拉节点PD连接，第十三晶体管T13的第一极配置为和输出端Output连接，第十三晶体管T13的第二极配置为和第二电压端VGL连接以接收第二电压。第十三晶体管T13在下拉节点PD处于有效电平时导通，将输出端Output和第二电压端VGL电连接，从而可以对输出端Output降噪。
图7为图5中所示的移位寄存器单元的一种具体实现示例的电路图。参考图7，除了还进一步包括第十四晶体管T14和第十五晶体管T15外，该实施例中的移位寄存器单元10和图6中描述的移位寄存器单元10基本上相同。
在该实施例中，第二上拉节点复位电路800可以实现为第十四晶体管T14。第十四晶体管T14的栅极配置为和第二复位端TGOA_RST连接以接收第二复位信号，第十四晶体管T14的第一极配置为和上拉节点PU连接，第十四晶体管T14的第二极配置为和第二电压端VGL连接以接收第二电压。第十四晶体管T14在第二复位信号为有效电平时而导通，将上拉节点PU和第二电压端VGL电连接，从而可以对上拉节点PU进行复位。
输出复位电路900可以实现为第十五晶体管T15。第十五晶体管T15的栅极配置为和第二复位端TGOA_RST连接以接收第二复位信号，第十五晶体管T15的第一极配置为和输出端Output连接，第十五晶体管T15的第二极配置为和第二电压端VGL连接以接收第二电压。第十五晶体管T15在第二复位信号为有效电平时而导通，将输出端Output和第二电压端VGL电连接，从而可以对输出端Output进行复位。
需要注意的是，在本公开的各个实施例的说明中，上拉节点PU、下拉节点PD、第一节点NET1和第二节点NET2并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，在本公开的实施例中的晶体管均以N型晶体管为例进行说明，此时，晶体管的第一极是漏极，第二极是源极。需要说明的是，本公开包括但不限于此。例如，本公开的实施例提供的移位寄存器单元10中的一个或多个晶体管也可以采用P型晶体管，此时，晶体管第一极是源极，第二极是漏极，只需将选定类型的晶体管的各极参照本公开的实施例中的相应晶体管的各极相应连接即可。当采用N型晶体管时，可以采用氧化铟镓锌(IndiumGallium Zinc Oxide，IGZO)作为薄膜晶体管的有源层，相对于采用低温多晶硅(LowTemperature Poly Silicon，LTPS)或非晶硅(例如氢化非晶硅)作为薄膜晶体管的有源层，可以有效减小晶体管的尺寸以及防止漏电流。
图8为本公开一实施例提供的一种移位寄存器单元的信号时序图。下面结合图8所示的信号时序图，对图7所示的移位寄存器单元10的工作原理进行说明，并且这里以各个晶体管为N型晶体管为例进行说明，但是本公开的实施例不限于此。在图8所示的第一阶段1、第二阶段2、第三阶段3以及第四阶段4共四个阶段中，该移位寄存器单元10可以分别进行如下操作。
在第一阶段1(即输入阶段)，输入端Input提供高电平信号，第一电压端VFD配置为提供直流高电平信号(VDD)，第一晶体管T1和第二晶体管T2导通，第一节点NET1和上拉节点PU的电位升高，上拉节点PU被充电至第一电平。第七晶体管T7导通，将时钟信号端CLK的时钟信号输出至输出端Output。此时，时钟信号为低电平，因此输出端Output输出低电平。由于在前一阶段时钟信号为高电平，使得下拉控制节点PD_CN也为高电平。在第一阶段1，下拉控制节点PD_CN保持高电平，使第八晶体管T8导通，下拉节点PD通过时钟信号端CLK放电至低电平。第三晶体管T3在下拉节点PD的低电平的控制下截止，因此不会对上拉节点PU的充电过程造成影响，从而使第九晶体管T9有较大的阈值电压偏移余量，对工艺条件的要求宽松。
在第二阶段2(即输出阶段)，输入信号变为低电平，第一晶体管T1和第二晶体管T2截止。第一节点NET1因为耦合作用而降为低电平。时钟信号变为高电平，上拉节点PU的电位因时钟信号耦合作用而进一步升高，第七晶体管T7充分导通，时钟信号的高电平输出至输出端Output。第九晶体管T9和第十一晶体管T11被上拉节点PU的高电平导通。第十晶体管T10被时钟信号的高电平导通。由于第十晶体管T10和第十一晶体管T11串联分压，下拉控制节点PD_CN变为低电平，从而使第八晶体管T8截止，因此下拉节点PD仍然保持低电平。
在第三阶段3(即复位阶段)，第一复位端RST提供高电平信号，第三电压端VBD配置为提供直流低电平信号(VSS)，第四晶体管T4和第五晶体管T5导通，从而将上拉节点PU复位至低电平。第七晶体管T7被上拉节点PU的低电平截止，从而使输出端Output关闭，即输出端Output输出低电平信号。下拉节点PD在此阶段仍然保持低电平。
在第四阶段4(即放电阶段)，第九晶体管T9和第十一晶体管T11被上拉节点PU的低电平截止。时钟信号变为高电平并通过第十晶体管T10对下拉控制节点PD_CN充电，从而使第八晶体管T8导通。时钟信号通过第八晶体管T8对下拉节点PD充电，使下拉节点PD变为高电平。第十二晶体管T12和第十三晶体管T13被下拉节点PD的高电平导通，分别使上拉节点PU和输出端Output与第二电压端VGL电连接，从而对上拉节点PU和输出端Output进行降噪。第三晶体管T3也被下拉节点PD的高电平导通，使第一节点NET1与第二电压端VGL电连接，从而对第一节点NET1进行放电。这样可以使第二晶体管T2在后续阶段维持零偏压状态(第一节点NET1和上拉节点PU均为低电平)，从而消除阈值电压偏移风险，防止上拉节点PU形成漏电通路。当该移位寄存器单元10长时间正向扫描(即对输入端Input提供输入信号，对第一复位端RST提供第一复位信号)后，再切换为反向扫描时，即使第一晶体管T1因受负偏压热应力(Negative Bias Thermal Stress,NBTS)发生阈值电压负向偏移，由于第二晶体管T2的阈值电压未偏移，因此该电路不会发生上拉节点PU漏电，从而避免了GOA电路切换扫描方向后无输出的现象。
在后续阶段，当时钟信号为低电平时，由于下拉控制节点PD_CN存储高电平，使第八晶体管T8导通，从而使下拉节点PD通过第八晶体管T8放电至低电平。当时钟信号为高电平时，与第四阶段4的工作原理类似，时钟信号通过第八晶体管T8对下拉节点PD充电，使下拉节点PD变为高电平。由此，可以实现下拉节点PD的电位随着时钟信号而变化。第三晶体管T3、第六晶体管T6、第十二晶体管T12和第十三晶体管T13在下拉节点PD的电平的控制下交替导通和截止，从而在整帧扫描过程中受50％的应力。这样可以减缓器件的性能退化，防止阈值电压偏移。
例如，在一帧扫描结束后，第二复位端TGOA_RST可以提供高电平信号(图8中未示出)，从而使第十四晶体管T14和第十五晶体管T15导通，使上拉节点PU和输出端Output分别和第二电压端VGL电连接，以对上拉节点PU和输出端Output进行复位。
例如，该移位寄存器单元10进行反向扫描时，将输入信号和第一复位信号彼此交换即可，即对输入端Input提供第一复位信号，而对第一复位端RST提供输入信号。此时，第一电压端VFD提供直流低电平信号(VSS)，而第三电压端VBD提供直流高电平信号(VDD)。反向扫描时，移位寄存器单元10的工作原理与正向扫描时类似，此处不再赘述。需要注意的是，第六晶体管T6在下拉节点PD的电平的控制下导通，以对第二节点NET2放电，从而使第五晶体管T5在第四阶段4之后的各个阶段维持零偏压状态，从而消除阈值电压偏移风险，防止上拉节点PU形成漏电通路。
本公开至少一实施例还提供一种栅极驱动电路。该栅极驱动电路包括本公开任一实施例所述的移位寄存器单元。该栅极驱动电路可以避免因为输入端的晶体管阈值电压负偏导致的切换扫描方向后无输出的现象，增强了电路的信赖性，并且具有较大的阈值电压偏移余量。
图9为本公开一实施例提供的一种栅极驱动电路的示意框图。参考图9，该栅极驱动电路20包括多个级联的移位寄存器单元(SRn、SRn+1、SRn+2、SRn+3等)。多个移位寄存器单元的数量不受限制，可以根据实际需求而定。例如，对于分辨率640×480的显示装置，移位寄存器单元的数量可以为480，对应地，对于分辨率为1920×1440的显示装置，移位寄存器单元的数量可以为1440。例如，移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。例如，在栅极驱动电路20中，可以部分或全部移位寄存器单元采用本公开任一实施例所述的移位寄存器单元10。该栅极驱动电路20可以采用与薄膜晶体管同样制程的工艺直接集成在显示装置的阵列基板上，以实现逐行扫描驱动功能。
例如，多个移位寄存器单元分别具有输入端Input、第一复位端RST和输出端Output。例如，除第一级以外，每一级移位寄存器单元的输出端Output与上一级移位寄存器单元的第一复位端RST连接。例如，除最后一级以外，每一级移位寄存器单元的输出端Output与下一级移位寄存器单元的输入端Input连接。例如，第一级移位寄存器单元的输入端Input配置为接收触发信号STV；最后一级移位寄存器单元的第一复位端RST配置为接收另外提供的复位信号。当然，上述为正向扫描的情形，当反向扫描时，将上述用于第一级移位寄存器单元的触发信号STV替换为上述复位信号，而将上述用于最后一级移位寄存器单元的复位信号替换为触发信号STV。
例如，该栅极驱动电路20还包括第一***时钟CLK_A和第二***时钟CLK_B，二者输出的时钟信号例如为彼此互补。例如，奇数级移位寄存器单元(例如，SRn和SRn+2)与第一***时钟CLK_A连接以接收时钟信号，偶数级移位寄存器单元(例如，SRn+1和SRn+3)与第二***时钟CLK_B连接以接收时钟信号，以保证各个移位寄存器单元的输出端Output的输出信号实现移位且在时序上彼此衔接。例如，该栅极驱动电路20还可以包括时序控制器，时序控制器例如配置为向各级移位寄存器单元提供第一***时钟信号和第二***时钟信号，时序控制器还可以配置为提供触发信号STV。在不同的示例中，根据不同的配置，还可以提供更多的***时钟，例如4个、6个等。
例如，该栅极驱动电路20还包括第一电压线VFD1、第二电压线VGL1和第三电压线VBD1，以向各个移位寄存器单元提供第一电压、第二电压和第三电压。
例如，当采用该栅极驱动电路20驱动一显示面板时，可以将该栅极驱动电路20设置于显示面板的一侧。例如，该显示面板包括多行栅线，栅极驱动电路20中的各级移位寄存器单元的输出端Output可以配置为依序和多行栅线连接，以用于输出栅极扫描信号。当然，还可以分别在显示面板的两侧设置该栅极驱动电路20，以实现双边驱动，本公开的实施例对栅极驱动电路20的设置方式不作限定。例如，可以在显示面板的一侧设置栅极驱动电路20以用于驱动奇数行栅线，而在显示面板的另一侧设置栅极驱动电路20以用于驱动偶数行栅线。
本公开至少一实施例还提供一种显示装置。该显示装置包括本公开任一实施例所述的栅极驱动电路。该显示装置中的栅极驱动电路可以避免因为输入端的晶体管阈值电压负偏导致的切换扫描方向后无输出的现象，增强了电路的信赖性，并且具有较大的阈值电压偏移余量。
图10为本公开一实施例提供的一种显示装置的示意框图。参考图10，显示装置30包括栅极驱动电路20，栅极驱动电路20为本公开任一实施例所述的栅极驱动电路。例如，显示装置30可以为液晶面板、液晶电视、显示器、有机发光二极管(Organic Light-EmittingDiode,OLED)面板、OLED电视、电子纸显示装置、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开的实施例对此不作限制。显示装置30的技术效果可以参考上述实施例中关于移位寄存器单元10和栅极驱动电路20的相应描述，这里不再赘述。
图11为本公开一实施例提供的另一种显示装置的示意框图。参考图11，显示装置30包括显示面板3000、栅极驱动器3010、定时控制器3020和数据驱动器3030。显示面板3000包括根据多条扫描线GL和多条数据线DL交叉限定的多个像素单元P；栅极驱动器3010用于驱动多条扫描线GL；数据驱动器3030用于驱动多条数据线DL；定时控制器3020用于处理从显示装置30外部输入的图像数据RGB，向数据驱动器3030提供处理的图像数据RGB以及向栅极驱动器3010和数据驱动器3030输出扫描控制信号GCS和数据控制信号DCS，以对栅极驱动器3010和数据驱动器3030进行控制。
例如，栅极驱动器3010包括上述任一实施例中提供的栅极驱动电路20。栅极驱动电路20中的多个移位寄存器单元的输出端Output与多条扫描线GL对应连接。多条扫描线GL与排列为多行的像素单元P对应连接。栅极驱动电路20中的各级移位寄存器单元的输出端Output依序输出信号到多条扫描线GL，以使显示面板3000中的多行像素单元P实现逐行扫描。
例如，数据驱动器3030使用参考伽玛电压根据源自定时控制器3020的多个数据控制信号DCS将从定时控制器3020输入的数字图像数据RGB转换成数据信号。数据驱动器3030向多条数据线DL提供转换的数据信号。
例如，定时控制器3020对外部输入的图像数据RGB进行处理以匹配显示面板3000的大小和分辨率，然后向数据驱动器3030提供处理后的图像数据。定时控制器3020使用从显示装置30外部输入的同步信号(例如点时钟DCLK、数据使能信号DE、水平同步信号Hsync以及垂直同步信号Vsync)产生多条扫描控制信号GCS和多条数据控制信号DCS。定时控制器3020分别向栅极驱动器3010和数据驱动器3030提供产生的扫描控制信号GCS和数据控制信号DCS，以用于栅极驱动器3010和数据驱动器3030的控制。
例如，栅极驱动器3010和数据驱动器3030可以实现为半导体芯片。该显示装置30还可以包括其他部件，例如信号解码电路、电压转换电路等，这些部件例如可以采用已有的常规部件，这里不再详述。
本公开至少一实施例还提供一种移位寄存器单元的驱动方法，可以用于驱动本公开任一实施例提供的移位寄存器单元10。利用该驱动方法，可以避免GOA电路因为输入端的晶体管阈值电压负偏导致的切换扫描方向后无输出的现象，增强了电路的信赖性，并且具有较大的阈值电压偏移余量。
例如，在一个示例中，该移位寄存器单元的驱动方法包括如下操作：
在第一阶段，输入电路100响应于输入信号对上拉节点PU充电至第一电平，输出电路300输出时钟信号的低电平至输出端Output；
在第二阶段，输出电路300输出时钟信号的高电平至输出端Output；
在第三阶段，第一上拉节点复位电路200在第一复位信号的控制下对上拉节点PU进行复位；
在第四阶段，输入电路100在下拉节点PD的电平的控制下对第一节点NET1进行放电。
例如，在另一个示例中，当采用该移位寄存器单元10的显示面板进行反向扫描时，可以将输入信号和第一复位信号彼此交换，即对第一复位端RST提供输入信号，而对输入端Input提供第一复位信号。此时，该移位寄存器单元的驱动方法包括如下操作：
在第一阶段，第一上拉节点复位电路200响应于输入信号对上拉节点PU充电至第一电平，输出电路300输出时钟信号的低电平至输出端Output；
在第二阶段，输出电路300输出时钟信号的高电平至输出端Output；
在第三阶段，输入电路100在第一复位信号的控制下对上拉节点PU进行复位；
在第四阶段，第一上拉节点复位电路200在下拉节点PD的电平的控制下对第二节点NET2进行放电。
需要说明的是，关于该驱动方法的详细描述以及技术效果可以参考本公开的实施例中对于移位寄存器单元10的工作原理的描述，这里不再赘述。
有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种移位寄存器单元，包括输入电路、第一上拉节点复位电路和输出电路；其中，
所述输入电路包括输入端和位于对上拉节点充电的充电路径中的第一节点，配置为响应于所述输入端的输入信号对所述上拉节点充电，以及之后在下拉节点的电平的控制下可对所述第一节点进行放电；
所述第一上拉节点复位电路配置为响应于第一复位信号对所述上拉节点进行复位；
所述输出电路配置为在所述上拉节点的电平的控制下，将时钟信号输出至输出端。
2.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括第一输入子电路、第二输入子电路和第一节点放电子电路；
所述第一输入子电路配置为响应于所述输入信号将所述第一节点充电至第一电平；
所述第二输入子电路配置为响应于所述输入信号将所述上拉节点充电至所述第一电平；
所述第一节点放电子电路配置为在所述下拉节点的电平的控制下可对所述第一节点进行放电。
3.根据权利要求2所述的移位寄存器单元，其中，
所述第一输入子电路包括：
第一晶体管，其中，所述第一晶体管的栅极配置为和所述输入端连接以接收所述输入信号，所述第一晶体管的第一极配置为和第一电压端连接以接收第一电压，所述第一晶体管的第二极配置为和所述第一节点连接；
所述第二输入子电路包括：
第二晶体管，其中，所述第二晶体管的栅极配置为和所述输入端连接以接收所述输入信号，所述第二晶体管的第一极配置为和所述第一节点连接，所述第二晶体管的第二极配置为和所述上拉节点连接；
所述第一节点放电子电路包括：
第三晶体管，其中，所述第三晶体管的栅极配置为和所述下拉节点连接，所述第三晶体管的第一极配置为和所述第一节点连接，所述第三晶体管的第二极配置为和第二电压端连接以接收第二电压。
4.根据权利要求1所述的移位寄存器单元，还包括下拉电路、下拉控制电路、上拉节点降噪电路和输出降噪电路；其中，
所述下拉电路配置为在所述上拉节点和下拉控制节点的电平的控制下，对所述下拉节点的电平进行控制；
所述下拉控制电路配置为在所述上拉节点的电平的控制下，对所述下拉控制节点的电平进行控制；
所述上拉节点降噪电路配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；
所述输出降噪电路配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。
5.根据权利要求1-4任一所述的移位寄存器单元，其中，所述第一上拉节点复位电路包括位于对所述上拉节点复位的复位路径中的第二节点，所述第一上拉节点复位电路还配置为在所述下拉节点的电平的控制下可对所述第二节点进行放电。
6.根据权利要求5所述的移位寄存器单元，其中，所述第一上拉节点复位电路包括第一复位子电路、第二复位子电路和第二节点放电子电路；
所述第一复位子电路配置为响应于所述第一复位信号对所述第二节点进行复位；
所述第二复位子电路配置为响应于所述第一复位信号对所述上拉节点进行复位；
所述第二节点放电子电路配置为在所述下拉节点的电平的控制下可对所述第二节点进行放电。
7.根据权利要求6所述的移位寄存器单元，其中，
所述第一复位子电路包括：
第四晶体管，其中，所述第四晶体管的栅极配置为和第一复位端连接以接收所述第一复位信号，所述第四晶体管的第一极配置为和第三电压端连接以接收第三电压，所述第四晶体管的第二极配置为和所述第二节点连接；
所述第二复位子电路包括：
第五晶体管，其中，所述第五晶体管的栅极配置为和所述第一复位端连接以接收所述第一复位信号，所述第五晶体管的第一极配置为和所述第二节点连接，所述第五晶体管的第二极配置为和所述上拉节点连接；
所述第二节点放电子电路包括：
第六晶体管，其中，所述第六晶体管的栅极配置为和所述下拉节点连接，所述第六晶体管的第一极配置为和所述第二节点连接，所述第六晶体管的第二极配置为和第二电压端连接以接收第二电压。
8.根据权利要求1-4、6-7任一所述的移位寄存器单元，其中，所述输出电路包括第七晶体管和第一电容；
所述第七晶体管的栅极配置为和所述上拉节点连接，所述第七晶体管的第一极配置为和时钟信号端连接以接收所述时钟信号，所述第七晶体管的第二极配置为和所述输出端连接；
所述第一电容的第一极配置为和所述第七晶体管的栅极连接，所述第一电容的第二极配置为和所述第七晶体管的第二极连接。
9.根据权利要求4所述的移位寄存器单元，其中，所述下拉电路包括第八晶体管和第九晶体管；
所述第八晶体管的栅极配置为和所述下拉控制节点连接，所述第八晶体管的第一极配置为和时钟信号端连接以接收所述时钟信号，所述第八晶体管的第二极配置为和所述下拉节点连接；
所述第九晶体管的栅极配置为和所述上拉节点连接，所述第九晶体管的第一极配置为和所述下拉节点连接，所述第九晶体管的第二极配置为和第二电压端连接以接收第二电压。
10.根据权利要求4所述的移位寄存器单元，其中，所述下拉控制电路包括第十晶体管和第十一晶体管；
所述第十晶体管的栅极和第一极连接且配置为和时钟信号端连接以接收所述时钟信号，所述第十晶体管的第二极配置为和所述下拉控制节点连接；
所述第十一晶体管的栅极配置为和所述上拉节点连接，所述第十一晶体管的第一极配置为和所述下拉控制节点连接，所述第十一晶体管的第二极配置为和第二电压端连接以接收第二电压。
11.根据权利要求4所述的移位寄存器单元，其中，所述上拉节点降噪电路包括第十二晶体管；
所述第十二晶体管的栅极配置为和所述下拉节点连接，所述第十二晶体管的第一极配置为和所述上拉节点连接，所述第十二晶体管的第二极配置为和第二电压端连接以接收第二电压。
12.根据权利要求4所述的移位寄存器单元，其中，所述输出降噪电路包括第十三晶体管；
所述第十三晶体管的栅极配置为和所述下拉节点连接，所述第十三晶体管的第一极配置为和所述输出端连接，所述第十三晶体管的第二极配置为和第二电压端连接以接收第二电压。
13.根据权利要求1-4、6-7、9-12任一所述的移位寄存器单元，还包括第二上拉节点复位电路；其中，
所述第二上拉节点复位电路配置为响应于第二复位信号对所述上拉节点进行复位。
14.根据权利要求13所述的移位寄存器单元，其中，所述第二上拉节点复位电路包括第十四晶体管；
所述第十四晶体管的栅极配置为和第二复位端连接以接收所述第二复位信号，所述第十四晶体管的第一极配置为和所述上拉节点连接，所述第十四晶体管的第二极配置为和第二电压端连接以接收第二电压。
15.根据权利要求1-4、6-7、9-12任一所述的移位寄存器单元，还包括输出复位电路；其中，
所述输出复位电路配置为响应于第二复位信号对所述输出端进行复位。
16.根据权利要求15所述的移位寄存器单元，其中，所述输出复位电路包括第十五晶体管；
所述第十五晶体管的栅极配置为和第二复位端连接以接收所述第二复位信号，所述第十五晶体管的第一极配置为和所述输出端连接，所述第十五晶体管的第二极配置为和第二电压端连接以接收第二电压。
17.一种栅极驱动电路，包括如权利要求1-16任一所述的移位寄存器单元。
18.一种显示装置，包括如权利要求17所述的栅极驱动电路。
19.一种如权利要求1所述的移位寄存器单元的驱动方法，包括：
第一阶段，所述输入电路响应于所述输入信号对所述上拉节点充电至第一电平，所述输出电路输出所述时钟信号的低电平至所述输出端；
第二阶段，所述输出电路输出所述时钟信号的高电平至所述输出端；
第三阶段，所述第一上拉节点复位电路在所述第一复位信号的控制下对所述上拉节点进行复位；
第四阶段，所述输入电路在所述下拉节点的电平的控制下对所述第一节点进行放电。
20.一种如权利要求5所述的移位寄存器单元的驱动方法，其中，将所述输入信号和所述第一复位信号彼此交换，所述驱动方法包括：
第一阶段，所述第一上拉节点复位电路响应于所述输入信号对所述上拉节点充电至第一电平，所述输出电路输出所述时钟信号的低电平至所述输出端；
第二阶段，所述输出电路输出所述时钟信号的高电平至所述输出端；
第三阶段，所述输入电路在所述第一复位信号的控制下对所述上拉节点进行复位；
第四阶段，所述第一上拉节点复位电路在所述下拉节点的电平的控制下对所述第二节点进行放电。
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